TWI814831B - 半導體裝置及其製造方法 - Google Patents

半導體裝置及其製造方法 Download PDF

Info

Publication number
TWI814831B
TWI814831B TW108118789A TW108118789A TWI814831B TW I814831 B TWI814831 B TW I814831B TW 108118789 A TW108118789 A TW 108118789A TW 108118789 A TW108118789 A TW 108118789A TW I814831 B TWI814831 B TW I814831B
Authority
TW
Taiwan
Prior art keywords
substrate
layer
metal
semiconductor
semiconductor device
Prior art date
Application number
TW108118789A
Other languages
English (en)
Other versions
TW202004928A (zh
Inventor
志村久
桒原良安
Original Assignee
日商住友電工器件創新股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP2018103823A external-priority patent/JP7095844B2/ja
Priority claimed from JP2019035716A external-priority patent/JP7332130B2/ja
Application filed by 日商住友電工器件創新股份有限公司 filed Critical 日商住友電工器件創新股份有限公司
Publication of TW202004928A publication Critical patent/TW202004928A/zh
Application granted granted Critical
Publication of TWI814831B publication Critical patent/TWI814831B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/053—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • H01L23/18—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device
    • H01L23/24—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device solid or gel at the normal operating temperature of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H01L23/433—Auxiliary members in containers characterised by their shape, e.g. pistons
    • H01L23/4334—Auxiliary members in encapsulations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49579—Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
    • H01L23/49582—Metallic layers on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49805—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the leads being also applied on the sidewalls or the bottom of the substrate, e.g. leadless packages for surface mounting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/27—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/26—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys
    • H01L29/267—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/4175—Source or drain electrodes for field effect devices for lateral devices where the connection to the source or drain region is done through at least one part of the semiconductor substrate thickness, e.g. with connecting sink or with via-hole
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41758—Source or drain electrodes for field effect devices for lateral devices with structured layout for source or drain region, i.e. the source or drain region having cellular, interdigitated or ring structure or being curved or angular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Dispersion Chemistry (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本發明係關於一種半導體裝置，其包括半導體晶片，其中主要含有GaN之場效電晶體形成在SiC半導體基板之表面上。該半導體裝置包括半導體晶片之背表面經由含有Ag之導電黏接材料安裝在其上之金屬基底及經組態以密封該半導體晶片之樹脂模。相對於Ag具有較Au或Cu之潤濕性為低之潤濕性的金屬暴露在沿著該背表面之邊緣延伸之區域中。

Description

半導體裝置及其製造方法
本發明係關於半導體裝置及其製造方法。
日本未審查專利公開案號2013-093491揭示一種半導體裝置，其包括導電底板、安置在導電底板上並含有導電金屬組分之第一黏接劑、以及安置在第一黏接劑上並黏合至導電底板之半導體晶片。為了抑制由於第一黏接劑引起之遷移，揭示一實例，其中不含導電金屬組分之第二黏接劑安置在導電底板上位於半導體晶片與導電底板之間的黏合表面之外周上。第二黏接劑覆蓋第一黏接劑。
設置在其中形成場效電晶體(FET)之半導體晶片之表面上之源電極經由形成在基板中之通孔連接至背電極。背電極設置在半導體晶片之整個背表面上。藉由經由釺焊材料(諸如銀膏之導電樹脂，亦稱為導電黏合材料)將整個背電極連接至封裝來執行在封裝上之半導體晶片之晶粒安裝。
在非氣密密封封裝之情況下，不可能抑制水分進入封裝。因此，藉由在半導體晶片之側壁部分中存在水分，加速釺焊材料中銀(Ag)之電離。另外，藉由施加至電極之電場將銀離子(Ag+)吸引至電極。亦 即，生成所謂的銀離子電遷移(爬上導電黏接劑，亦稱為離子遷移)。離子遷移係其中電離之金屬在電場之間的物質表面上移動之現象。金屬離子被吸引至電場，由於某種原因自電離狀態還原成金屬，並且累積以形成枝晶。當金屬枝晶自導電黏合材料生長時，電極焊墊及背側金屬膜短路，導致半導體裝置之故障。
在日本未審查專利公開案號2013-093491中揭示之半導體裝置中，藉由用不含導電金屬組分之第二黏合劑固化含有導電金屬組分之第一黏接劑之表面來抑制遷移。然而，為了固化作為黏合樹脂之第一黏接劑之暴露表面，需要另一種樹脂(亦即，第二黏接劑)。而且，對於塗覆製程需要兩個加熱製程。此外，僅在晶片周圍施加適量之第二黏接劑係不容易的。
根據本發明之一態樣之製造半導體裝置之方法包括：在SiC半導體基板之表面上形成主要包括GaN之場效電晶體，在該SiC半導體基板中形成用於半導體晶片之形成區域，該等形成區域由具有第一寬度之劃線分割；在SiC半導體基板之整個背表面上形成第一金屬層，其中第一金屬層相對於Ag具有較Au或Cu之潤濕性為低之潤濕性；在第一金屬層之第一區域上形成由Au製成之第二金屬層，第一區域不與劃線重疊；藉由沿著劃線以比第一寬度窄之第二寬度劃片SiC半導體基板來個體化半導體晶片；以及經由含Ag之導電黏接構件將半導體晶片安裝在金屬基底上。
根據本發明之一態樣之半導體裝置包括半導體晶片，其中主要含有GaN之場效電晶體形成在SiC半導體基板之表面上。該半導體裝置包括：金屬基底，半導體晶片之背表面經由含有Ag之導電黏接材料安 裝在該金屬基底上；及樹脂模，該樹脂模經組態以密封半導體晶片，其中相對於Ag具有較Au或Cu之潤濕性為低之潤濕性的金屬在沿著背表面之邊緣延伸之區域中被暴露。
根據本發明之一態樣之製造半導體裝置之方法包括：沿著基板之主表面上之劃線區域安置電極焊墊，該基板在主表面上具有被劃線區域圍繞之複數個裝置區域；在基板之背表面上形成背側金屬膜，該背側金屬膜與第一區域間隔開，在第一區域中劃線區域被投射在背表面上；在第一區域與背側金屬膜之間的第二區域上形成沿著背側金屬膜之邊緣延伸之聚醯亞胺壁；以及沿著劃線區域切割基板以產生各自包括裝置區域之半導體晶片。
根據本發明之一態樣之半導體裝置包括：具有主表面及背表面之基板，該主表面包括裝置區域；沿著該基板之側面設置在該主表面上之電極焊墊；設置在背表面上之背側金屬膜，背側金屬膜與基板之側面間隔開；以及聚醯亞胺壁，該聚醯亞胺壁設置在基板側面與背側金屬膜之間的背表面上，聚醯亞胺壁沿著背側金屬膜之邊緣延伸。
1A:場效電晶體/電晶體
3:基板
3a:主表面
3b:背表面
3c:通孔
3d:側面
3e:側面
3f:側面
3g:側面
3h:劃線區域
3i:區域
3j:區域
4:氮化物半導體層
5:絕緣膜
6:絕緣膜
7:絕緣膜
8:絕緣膜
9:絕緣膜
21:閘電極
22:源電極
23:汲電極
30:生長基板
31:閘極焊墊
32:源極佈線
32a:焊墊部分
32b:指狀部分
33:汲極佈線
33a:汲極焊墊
33b:指狀部分
35:場板
36:下層
44:金屬通孔
45:背側金屬膜
46A:聚醯亞胺壁
46a:部分
46B:聚醯亞胺壁
46b:部分
46C:聚醯亞胺壁
46c:部分
46d:部分
46e:不連續部分
46f:不連續部分
51:源極開口
52:汲極開口
53:閘極開口
54:開口
55:開口
56:開口
57:開口
58:開口
59:開口
61:保護抗蝕劑/抗蝕劑
62:支撐基板
63:種子金屬膜
64:Ni遮罩
65:抗蝕劑圖案
66:種子金屬膜
67:抗蝕劑圖案
100:半導體裝置
110:金屬基底
120:側壁構件
130:電極
140:接線
150:黏接構件
160:樹脂
200:半導體晶片
201:碳化矽(SiC)基板
211:GaN磊晶層
212:絕緣層/絕緣膜
220:源電極
221:源極焊墊
230:閘電極
231:閘極焊墊
240:汲電極
241:汲極焊墊
250:通孔
251:NiCr層
252:Au層
253:NiCr層
260:背電極
261:Au層
270:光阻
300:玻璃支撐基板
310:黏接劑
320:擴展帶
400:輸入/輸出匹配電路
500:半導體裝置
501:封裝
503:基底
503a:主表面
504:側壁
506:輸入匹配電路
508:輸出匹配電路
509:輸出電容器
541:部分
542:部分
543:部分
544:部分
550:輸入引線
560:輸出引線
D1:寬度
D2:寬度
L1:距離
L2:距離
L3:距離
IV-IV:線
S1:步驟
S10:步驟
S11:步驟
S2:步驟
S3:步驟
S4:步驟
S5:步驟
S6:步驟
S7:步驟
S8:步驟
S9:步驟
t1:厚度
t2:厚度
W:寬度
X:方向
X-X:線
XI-XI:線
XII-XII:線
Y:方向
根據參考附圖對本發明之較佳實施例之以下詳細描述，將更好地理解前述及其他目的、態樣及優點，其中：圖1A係如自正面(上側)觀察到之根據第一實施例之半導體裝置之外視圖，並且圖1B係如自背側(下側)觀察到之圖1A中所示之半導體裝置之外視圖；圖2係根據第一實施例之半導體裝置之橫截面圖；圖3係示出根據第一實施例之被安裝在半導體裝置上之半 導體晶片之實例之平面圖；圖4係根據第一實施例之半導體裝置之半導體晶片安裝部分之橫截面圖；圖5係示出根據第一實施例之半導體裝置之製造流程之圖；圖6A至圖6H係用於解釋根據第一實施例之半導體裝置之製造流程中之各個步驟之圖；圖7A至圖7C係用於解釋根據第二實施例之半導體裝置之製造流程中之各個步驟之圖；圖8係示出根據第三實施例之作為半導體裝置之實例之電晶體1A之組態之平面圖；圖9係電晶體1A之底視圖；圖10係沿著圖8中之X-X線截取之橫截面圖；圖11係沿著圖8之XI-XI線截取之橫截面圖；圖12係沿著圖8之XII-XII線截取之橫截面圖；圖13A係示出晶圓狀基板3之主表面3a之平面圖，並且圖13B係示出晶圓狀基板3之背表面3b之底視圖；圖14A至圖14C係示出製造電晶體1A之方法中包括之各個步驟之前半部分之橫截面圖；圖15A至圖15C係示出製造電晶體1A之方法中包括之各步驟之前半部分之橫截面圖；圖16A至圖16C係示出製造電晶體1A之方法中包括之各步驟之前半部分之橫截面圖； 圖17A至圖17C係示出製造電晶體1A之方法中包括之各步驟之前半部分之橫截面圖；圖18A至圖18C係示出製造電晶體1A之方法中包括之各步驟之前半部分之橫截面圖。圖19A至圖19C係示出製造電晶體1A之方法中包括之各步驟之後半部分之橫截面圖；圖20A至圖20C係示出製造電晶體1A之方法中包括之各步驟之後半部分之橫截面圖；圖21A至圖21C係示出製造電晶體1A之方法中包括之各步驟之後半部分之橫截面圖；圖22A至圖22C係示出製造電晶體1A之方法中包括之各步驟之後半部分之橫截面圖；圖23A及圖23B係示出製造電晶體1A之方法中包括之各步驟之後半部分之橫截面圖；圖24A及圖24B係示出聚醯亞胺壁之修改之視圖；以及圖25係示出根據第四實施例之半導體裝置500之組態之平面圖。
相關申請案之交叉引用
本申請案主張2018年5月30日申請之日本申請案號JP2018-103823及2019年2月28日申請之JP2019-035716之優先權，其全部內容以引用之方式併入本文中。
[本發明之實施例之描述]
首先，將列出及描述本發明之實施例。
根據本發明之實施例之製造半導體裝置之方法包括在半導體基板之表面上形成主要由GaN構成之場效電晶體，在該半導體基板中形成用於半導體晶片之形成區域，該形成區域藉由具有預定寬度之劃線分割，半導體基板由SiC製成；在半導體基板之整個背表面上形成第一金屬層，其中，第一金屬層相對於Ag具有較Au或Cu之潤濕性為低之潤濕性；在第一金屬層之區域上形成由Au製成之第二金屬層，該區域排除劃線之預定寬度內部之區域；藉由沿著劃線以比預定寬度窄之寬度劃片半導體基板使半導體晶片個體化；以及經由含Ag之導電黏接構件將半導體晶片安裝在金屬基底上。
根據此種製造半導體裝置之方法，能夠抑制由導電黏接劑引起之離子遷移而不使含Ag之導電黏接構件之表面硬化，導電黏接構件對應於導電黏接材料。
在一實施例中，該方法亦可以進一步包括用密封樹脂模製安裝在金屬基底上之半導體晶片。在此種情況下，能夠保護安裝在半導體裝置上之半導體晶片免受衝擊、光、熱等之影響。
在一實施例中，第一金屬層之金屬可以係NiCr、Ti或Ta。上述金屬相對於Ag具有較Au或Cu之潤濕性為低之潤濕性。因此，即使設置在背電極之整個表面上之導電黏接構件中含有之Ag被電離，並且銀離子朝向負電極移動，銀離子不可能藉由沿著半導體晶片之側壁行進而到達負電極。
在一實施例中，形成第一金屬層可以依次包括，針對半導 體基板之整個背表面藉由濺射連續形成第一金屬層及第二金屬層；藉由在除了劃線之預定寬度內部之區域之外之區域上執行選擇性鍍敷形成第二金屬層，其中藉由濺射形成之第一金屬層及第二金屬層被認為係種子金屬；以及去除在劃線之預定寬度內部之區域中藉由濺射形成之第二金屬層。在此種情況下，能夠經由由SiC製成之半導體基板之背表面上之第一金屬層以良好之黏附性形成第二金屬層。另外，藉由去除劃線之寬度預定寬度內部之區域中之第二金屬層，能夠在半導體晶片之背表面周圍之區域中暴露第一金屬層。
在一實施例中，形成第一金屬層可以依次包括，針對半導體基板之整個背表面藉由濺射連續形成第一金屬層及第二金屬層；藉由在除了劃線之預定寬度之內部之區域之外之區域上執行選擇性鍍敷形成第二金屬層，其中藉由濺射形成之第一金屬層及第二金屬層被認為係種子金屬，並且進一步在劃線之預定寬度之內部之區域中形成第一金屬層。在此種情況下，能夠經由由SiC製成之半導體基板之背表面上之第一金屬層以良好之黏附性形成第二金屬層。另外，藉由在劃線之預定寬度之內部區域中形成第一金屬層，能夠在半導體晶片之背表面周圍之區域中暴露第一金屬層。
根據本發明之實施例之半導體裝置包括半導體晶片，其中主要由GaN構成之場效電晶體形成在由SiC製成之半導體基板之表面上。該半導體裝置包括：金屬基底，半導體晶片之背表面經由含Ag之導電黏接構件安裝在該金屬基底上；以及樹脂模製構件，該樹脂模製構件組態成密封半導體晶片，其中相對於Ag具有較Au或Cu之潤濕性為低之潤濕性的金屬被暴露在半導體晶片之背表面周圍之區域。
根據此半導體裝置，可以抑制由導電黏接劑引起之離子遷移而不使含Ag之導電黏接構件之表面硬化，該導電黏接構件對應於導電黏接材料。
在一實施例中，相對於Ag具有較Au或Cu之潤濕性為低之潤濕性的金屬可以係NiCr、Ti或Ta。上述金屬相對於Ag具有較Au或Cu之潤濕性為低之潤濕性。因此，即使設置在背電極之整個表面上之導電黏接構件中含有之Ag被電離，並且銀離子朝向負電極移動，銀離子亦不可能藉由沿著半導體晶片之側壁行進而到達負電極。
在一實施例中，具有較低潤濕性之金屬可以在半導體晶片周圍以20至30μm之寬度暴露。藉由將具有較低潤濕性之金屬之寬度設置為至少20至30μm，能夠可靠地抑制含有Ag之導電黏接構件之遷移。
根據本發明之一實施例之製造半導體裝置之方法包括：沿著基板之主表面上之劃線區域安置電極焊墊，該基板在主表面上具有藉由劃線區域圍繞之複數個裝置區域；在與其中在背表面上投射劃線區域之第一區域間隔開之基板之背表面上形成背側金屬膜；在第一區域及背側金屬膜之間的第二區域上形成沿著背側金屬膜之邊緣延伸之聚醯亞胺壁；以及沿著劃線區域切割基板以產生複數個半導體晶片，每個半導體晶片包括裝置區域。
在此製造方法中，背側金屬膜設置在背表面上，與第一區域間隔開，在第一區域中劃線區域投射在背表面上。此外，沿著背側金屬膜之邊緣延伸之聚醯亞胺壁設置在第一區域與背側金屬膜之間的第二區域上。例如，當半導體晶片之背側金屬膜經由導電黏合材料黏合至另一構件時，藉由聚醯亞胺壁抑制來自導電黏合材料之枝晶之生長。因此，能夠減 少由於導電黏合材料中含有之金屬之離子遷移導致之背側金屬膜與電極焊墊之間的短路。
在一實施例中，形成聚醯亞胺壁可以包括形成與第一區域間隔開之聚醯亞胺壁，其中基板之背表面可以被暴露在每個半導體晶片之基板之側面與半導體晶片之聚醯亞胺壁之間。在此種情況下，聚醯亞胺壁可靠地直接形成在基板之背表面上。
在一實施例中，基板之側面與聚醯亞胺壁之間的距離可以為至少100μm。因此，即使諸如燒結金屬型銀膏之導電黏合構件爬上聚醯亞胺壁，仍然存在至電極焊墊至少100μm之距離。因此，減小背側金屬膜與電極焊墊之間短路之可能性。
在一實施例中，在與聚醯亞胺壁之延伸方向正交之方向上之寬度可以在50至100μm之範圍內。在此種情況下，能夠充分抑制來自導電黏合材料之枝晶之生長。
在一實施例中，半導體晶片可以係場效電晶體，半導體晶片之平面形狀可以係矩形，閘極焊墊作為電極焊墊可以沿著矩形之彼此面對之一對邊之一邊安置及汲極焊墊可以沿著該對邊之另一邊安置，並且其中形成聚醯亞胺壁可以包括沿著至少一邊形成聚醯亞胺壁。藉由沿著安置閘極焊墊之一邊形成聚醯亞胺壁，能夠有效地減小閘極焊墊與背側金屬膜之間的短路。
在一實施例中，形成聚醯亞胺壁亦可以包括沿著另一邊形成聚醯亞胺壁。儘管在汲極焊墊側不發生離子遷移，但是因為導電黏合構件不自電晶體突出，所以能夠將另一電路組件安置在最接近電晶體之位置。亦即，能夠減小基於導電黏合構件之突出之安裝區域之限制。另外， 藉由安置最靠近電晶體之其他電路組件，能夠抑制高頻特徵之劣化。
在一實施例中，形成聚醯亞胺壁亦可以包括沿著連接至矩形之一對邊之另一對邊形成聚醯亞胺壁。藉此，能夠抑制另一對邊附近之枝晶之生長，並且能夠更有效地減少閘極焊墊與背側金屬膜之間的短路。
在一實施例中，沿著另一對邊形成之聚醯亞胺壁可以具有不連續性。例如，當藉由網版印刷形成聚醯亞胺壁時，可以支撐位於聚醯亞胺壁內部之遮罩。
在一實施例中，該方法可以進一步包括使用含有Ag之導電黏合材料將半導體晶片安裝在具有金屬表面之基底上。
根據本發明之一實施例之半導體裝置包括：基板，該基板具有包括裝置區域之主表面以及背表面；電極焊墊，該電極焊墊沿著基板之側面設置在主表面上；背側金屬膜，該背側金屬膜與基板之側面間隔開設置在背表面上；以及聚醯亞胺壁，該聚醯亞胺壁設置在基板之側面與背側金屬膜之間的背表面上並沿著背側金屬膜之邊緣延伸。因此半導體裝置可以進一步包括：具有在其上安裝基板之金屬表面的基底；以及含有Ag之導電黏合材料，導電黏合材料被插入在背側金屬膜與基底之表面之間。
本發明之實施例之細節
下面將參考附圖描述根據本發明之一實施例之半導體裝置及其製造方法之具體實例。注意，本發明不限於此等例示，由申請專利範圍示出，並且旨在包括與申請專利範圍等同之含義及範疇內之所有修改。另外，只要對於複數個實施例而言組合係可能的，本發明包括任何實施例之組合。注意，在附圖之描述中，相同之元件由相同之附圖標記表示，並且省略重複之解釋。
(根據第一實施例之半導體裝置)
圖1A係如自正面(上側)觀察到之根據第一實施例之半導體裝置之外視圖，並且圖1B係如自背側(下側)觀察到之圖1A中所示之半導體裝置之外視圖。圖2係根據第一實施例之半導體裝置之橫截面圖。根據第一實施例之半導體裝置100設置有具有6接腳電極130之晶片載體型封裝，並且由除了底表面上之金屬基底110之外之樹脂封裝構成。
如圖2中所示，半導體裝置100包括金屬基底110、半導體晶片200及輸入/輸出匹配電路400。半導體晶片200及輸入/輸出匹配電路400安裝在由銅(Cu)製成之金屬基底110上。半導體晶片200及輸入/輸出匹配電路400藉由接線140連接。半導體晶片200及輸入/輸出匹配電路400經由作為導電樹脂之含有銀(Ag)之導電黏接構件150(以下稱為“含銀之黏接構件”)安裝在金屬基底110上。作為含Ag之黏接構件150，使用其中Ag填料混合在樹脂中之材料、含有Ag、Cu及鋅(Zn)作為主要組分之銀焊料或其類似物。
半導體裝置100包括側壁構件120及電極130。圍繞金屬基底110之樹脂側壁構件120設置在半導體裝置100中。電極130形成在側壁構件120之外表面上。電極130電連接至形成在側壁之內表面之底部上之佈線。更具體地，外表面上之電極130藉由鍍敷設置在側壁構件120之樹脂中之凹槽之表面而形成。此外，側壁之內表面上之佈線及輸入/輸出匹配電路400亦由接線140連接。側壁構件120圍繞之內部被填充有樹脂160，藉此半導體晶片200及輸入/輸出匹配電路400被樹脂密封。因此，半導體晶片200由密封樹脂模製。
圖3係示出根據第一實施例之安裝在半導體裝置上之半導 體晶片之實例之平面圖。半導體晶片200係場效電晶體(FET)之實例。例如，在稍後描述之碳化矽(SiC)基板201之表面上形成由氮化鎵(GaN)製成之GaN磊晶層211，並且用絕緣層212覆蓋GaN磊晶層211之表面。此外，汲電極240及源電極220安置有半導體晶片200中包括之指狀閘電極230，其插入在汲電極240及源電極220之間。汲電極240聚集在圖3之上部中之汲極焊墊241上。源電極220聚集在圖3之下部中之源極焊墊221上。此外，閘電極230聚集在圖3之下部中之閘極焊墊231上。源極焊墊221經由形成在絕緣膜212中之開口與GaN磊晶層211接觸。閘極焊墊231及汲極焊墊241可以形成在絕緣膜211上，或者可以形成為與GaN磊晶層211接觸，與源極焊墊221一樣。在GaN磊晶層211中，半導體晶片200之不與電極重疊之外圍區域被去活化。
在第一實施例中，在圖3之下部中，兩個源極焊墊221將閘極焊墊231夾在中間。在此實例中，源電極220單獨地耦合至源極焊墊221，但是本發明不限於此。例如，作為自源電極220至源極焊墊221之導線，可以設置在源電極220與源極焊墊221之間共同連接之導線。另外，儘管源極焊墊221及閘極焊墊231設置為相同之尺寸，但是本發明不限於此。自減小閘極電容之觀點來看，源極焊墊221可以設置得寬，並且閘極焊墊231可以設置得窄。
在高頻裝置中，自降低閘極與汲極之間的鏡像電容以及執行高速切換之觀點來看，汲電極240及閘電極230跨裝置主動區域(每個電極位於之區域)彼此面對。在半導體晶片200之平面安置中，閘極焊墊231之邊緣與半導體晶片200之邊緣之間的距離設置為例如50至70μm。
圖4係根據第一實施例之半導體裝置中之半導體晶片安裝 部分之橫截面圖。圖4示出沿著圖3中所示之半導體晶片200之線IV-IV截取之橫截面。在半導體晶片200中，如上所述，GaN磊晶層211形成在SiC基板201之表面上，並且源極焊墊221及閘極焊墊231形成在GaN磊晶層211之表面上。圖4中所示之結構係其中閘極焊墊231形成為與GaN磊晶層211接觸之實例。源極焊墊221經由形成在SiC基板201中之通孔250電連接至基本在半導體晶片200之整個背表面上形成之由Au(金)製成之背電極260。在半導體晶片200中，整個背電極260經由含Ag之黏接構件150被晶粒接合在金屬基底110上。
包括用於高頻使用之彼等半導體晶片之大多數習知半導體晶片係主要由砷化鎵(GaAs)製成之裝置。另外，橫向擴散之金屬氧化物半導體(Si-LDMOS)亦部分地用作高頻裝置。無論其是否係由GaAs或者矽(Si)製成，自半導體晶片之耐受電壓之觀點來看，施加至閘極之偏置電壓之最大值(相對於源極電位之負偏壓之最大值)通常係負幾伏。然而，隨著促進如第一實施例中所示之寬間隙GaN基材料之應用作為半導體材料，可以將閘極偏置之負最大值設置得大。
此處，樹脂封裝幾乎沒有抑制水分進入封裝之效果。因此，就半導體裝置領域中之阻水能力而言，幾乎不考慮樹脂封裝之存在。結果，作為填料含有在黏合樹脂中之Ag傾向於與水分反應以加速電離(Ag+)。當向閘極施加負偏壓時，黏合樹脂中之電離銀離子Ag+可以朝向閘極焊墊231爬上半導體晶片200之側面，並且可以到達閘極焊墊231。亦即，所謂之離子遷移發生。
為了解決此問題，在第一實施例中，相對於Ag具有較Au或Cu之潤濕性為低之潤濕性的金屬暴露在半導體晶片200之背表面周圍之 區域中。已知鎳鉻(NiCr)、鈦(Ti)及鉭(Ta)係相對於Ag具有較Au或Cu之潤濕性為低之潤濕性的金屬。在圖4中所示之實例中，在SiC基板201與背電極260之間形成NiCr層251。此外，代替形成背電極260之Au，NiCr層251暴露在半導體晶片200之背表面周圍之區域中。半導體晶片200之背表面周圍之區域對應於位於背表面之邊緣處及其附近之區域。
結果，含Ag之黏接構件150緊密地黏附至形成背電極260之Au，但是傾向於被NiCr層251排斥。因此，含Ag之黏接構件150不太可能存在於半導體晶片200之背表面周圍之區域中。含Ag之黏接構件150中之電離銀離子Ag+不太可能朝向閘極焊墊231爬上半導體晶片200之側面。此係因為Ag+由於Ag+與NiCr之間的低潤濕性而在NiCr層251之表面上不容易移動。因此，能夠抑制遷移。自可靠地抑制遷移之觀點來看，形成在半導體晶片200之背表面周圍之區域上之NiCr層251可以以20至30μm之寬度暴露。
(根據第一實施例之製造半導體裝置之方法)
接下來，將描述根據第一實施例之製造半導體裝置之方法。圖5係示出根據第一實施例之半導體裝置之製造流程之圖，並且圖6A至圖6H係用於解釋根據第一實施例之半導體裝置之製造流程中之各個步驟之圖。圖6A示出通孔形成製程，圖6B示出金屬層形成製程，圖6C示出光阻形成製程，圖6D示出背電極形成製程，圖6E示出光阻去除製程，圖6F示出蝕刻製程，圖6G示出劃片製程，並且圖6H分別示出晶粒接合製程。注意，在此等附圖中，為了簡化，僅示意性地示出半導體晶片200之源極焊墊221周圍之部分。
(預處理製程)
首先，在步驟S1之預處理製程中，在SiC基板201之表面上形成GaN磊晶層211。隨後，在GaN磊晶層211上製造將成為複數個半導體晶片200之FET。如圖3中所示，藉由摻雜在GaN磊晶層211中形成源極區域及汲極區域。隨後，在GaN磊晶層211之表面上設置絕緣層212、源電極220、汲電極240及閘電極230。此等電極分別連接至源極焊墊221、汲極焊墊241以及閘極焊墊231，結果，製造FET。複數個半導體晶片中之每一個由具有預定寬度之劃線分割。
(通孔形成製程)
接下來，在步驟S2中，如圖6A中所示，在玻璃支撐基板300上設置形成有複數個FET之晶圓。例如，FET形成表面，亦即，GaN磊晶層211側，經由黏接劑310被附接在玻璃支撐基板300上。其後，研磨SiC基板201以使晶圓厚度變薄至約100μm。在研磨之後，自晶圓之背表面朝向源極焊墊221形成通孔250。FET之各個電極或焊墊形成在晶圓中之GaN磊晶層211上。當蝕刻SiC基板201及GaN磊晶層211以形成通孔250時，源極焊墊221之金屬用作停止層。
(金屬層形成製程)
接下來，在步驟S3中，如圖6B中所示，在SiC基板201中形成通孔250之後，藉由濺射在SiC基板201之整個背表面上形成NiCr層251及Au層252。NiCr層251之厚度例如約為100nm，並且Au層252之厚度亦例如約為100nm。NiCr層251對應於在本發明中相對於Ag具有較Au或Cu之潤濕性為低之潤濕性之第一金屬層。
(光阻形成製程)
接下來，在步驟S4中，如圖6C中所示，在Au層252上形成具有覆蓋 劃線之圖案之光阻270。在前一步驟中形成之通孔250中不設置光阻270。在下一步驟中藉由鍍敷，根據Au之厚度設置光阻270之厚度。此處，劃線係劃分在晶圓上形成之半導體晶片之區域之線。藉由設置劃線，在相鄰之半導體晶片之間設置預定寬度。在本發明中，此寬度被稱為劃線寬度。在第一實施例中，劃線之寬度由圖6C中之寬度D1指示。光阻270之寬度等於此劃線之寬度D1。因此，光阻270在晶圓背表面上形成為具有寬度D1之網格形狀。
(背電極形成製程)
接下來，在步驟S5中，如圖6D中所示，藉由在未被光阻270覆蓋之區域上選擇性電解鍍敷形成Au層261，其中藉由濺射形成之NiCr層251及Au層252被視為種子金屬。在此種情況下，Au層261亦形成在暴露於光阻270之通孔250中。Au層261用作後面將描述之背電極260。Au層261對應於本發明中之第二金屬層。
(光阻去除製程)
接下來，在步驟S6中，如圖6E中所示，藉由電解選擇鍍敷在SiC基板201之背表面上形成Au層261，並且接著去除光阻270。光阻270被設置有半導體晶片200之劃線之寬度D1。因此，在步驟S6之後，藉由鍍敷形成之厚Au層261之矩形島及藉由濺射形成之薄Au層252之晶格出現在自其已經去除光阻270之SiC基板201之背表面上。網格之寬度係寬度D1。
(蝕刻製程)
接下來，在步驟S7中，如圖6F中所示，使用KI溶液(碘化鉀溶液)作為蝕刻劑，藉由濕法蝕刻去除SiC基板201之背表面上之Au層252及Au層261。在此種情況下，形成為種子金屬之Au層252被完全去除，因為其比 藉由鍍敷形成之Au層261薄得多。因此，位於Au層252下方之NiCr層251以寬度D1之晶格暴露。此外，藉由鍍敷形成之Au層261亦被蝕刻以具有預定厚度。
(劃片製程)
接著，自玻璃支撐基板300去除被經歷圖6F中所示之製程之晶圓，並清潔SiC基板201之背表面。擴展帶320被附接至SiC基板201之背表面。因為由Au層261製成之背電極260基本上形成在SiC基板201之整個背表面上，所以擴展帶320附接至背電極260。此後，在步驟S8中，執行劃片，如圖6G中所示，以獲得單獨之半導體晶片200。在此，沿著劃線例如在劃線之寬度D1內使用具有比劃線之寬度D1窄之寬度D2之劃片刀片來執行劃片。因此，由Au製成之背電極260不存在於SiC基板201之背表面上之劃線之寬度D1中，並且NiCr層251被暴露。當執行利用雷射之劃片時，以窄於劃線之寬度D1之寬度D2執行劃片。在第一實施例中，確定劃線之寬度D1及劃片之寬度D2，使得剩餘之NiCr層251之寬度為例如20至30μm。剩餘之NiCr層251之寬度對應於(D1-D2)/2。
(晶粒接合製程)
接下來，在步驟S9中，如圖6H中所示，半導體晶片200與擴展帶320分離，藉以使半導體晶片200個體化。此外，使用含Ag之黏接構件150將各個半導體晶片200晶粒接合至金屬基底110上。NiCr層251在半導體晶片200之背表面周圍之區域中以20至30μm之寬度暴露。因此，即使半導體晶片200與含Ag之黏接構件150晶粒接合，含Ag之黏接構件150亦不會在NiCr層251暴露在半導體晶片200上之區域中擴展，並且NiCr層251可能保持暴露。因此，抑制Ag+爬上半導體晶片200之側面。
(封裝製程)
在上述製程之後，在步驟S10中，如圖2中所示，輸入/輸出匹配電路400被晶粒接合在金屬基底110上。半導體晶片200及輸入/輸出匹配電路400藉由接線140連接。此外，使用樹脂側壁構件120及樹脂160執行樹脂密封。因此，獲得封裝之半導體裝置100。
(第二實施例中之半導體裝置及其製造方法)
接下來，將描述根據第二實施例之半導體裝置及其製造方法。圖7A至圖7C係用於解釋根據第二實施例之半導體裝置之製造流程中之各個步驟之圖，並且圖7A示出金屬層形成製程，圖7B示出劃片製程，並且圖7C示出接合製程。藉由在根據圖5中所示之第一實施例之半導體裝置之製造流程中用步驟S11之金屬層形成製程代替步驟S7之蝕刻製程獲得根據第二實施例之半導體製造方法。因此，第二實施例之製造方法依次包括圖5中所示之步驟S1至S6、步驟S11及步驟S8至S10。
(金屬層形成製程)
在根據第二實施例之製造半導體裝置之方法中，在完成圖5之步驟S6中所示之光阻去除製程之後，藉由濺射形成之Au層252不會自圖6E中所示之狀態中去除。相反，如圖7A中所示，在劃線之寬度D1內在Au層252上進一步形成NiCr層253。結果，劃線之寬度D1內之區域具有按照自SiC基板201側開始之順序之NiCr層251、Au層252及NiCr層253之三層金屬組態。
(劃片製程)
在劃線之寬度D1內形成NiCr層253之方法包括例如以下方法。首先，藉由濺射在SiC基板201之整個背表面上形成厚度約為100nm之NiCr層。接下來，藉由圖案化形成圍繞劃線之寬度D1及其寬度方向覆蓋約10μm之 光阻。藉由使用氯基氣體作為反應氣體之反應離子蝕刻或修整來去除暴露之NiCr層。因此，能夠暴露對應於背電極260之區域中之Au層261，並且NiCr層253能夠被遺留在劃線之寬度D1內。在根據第二實施例之製造方法中，不蝕刻鍍Au層261。因此，可以事先在步驟S5之背電極形成製程中將Au層261之厚度設置為預定厚度。
(晶粒接合製程)
接著，自玻璃支撐基板300去除被經歷圖7A中所示之製程之晶圓，並清潔SiC基板201之背表面。此後，附接擴展帶320。由Au層261製成之背電極260基本上形成在SiC基板201之整個背表面上。因此，擴展帶320被附接至背電極260。此後，在步驟S8中，執行劃片，如圖7B中所示，以獲得單獨之半導體晶片200。此處，沿著劃線使用具有比劃線之寬度D1窄之寬度D2之劃片刀片執行劃片。因此，NiCr層253在SiC基板201之背表面上之劃線之寬度D1中暴露。
接下來，在步驟S9中，如圖7C中所示，半導體晶片200與擴展帶320分離，藉以使半導體晶片200個體化。此外，使用含Ag之黏接構件150將單獨之半導體晶片200晶粒接合至金屬基底110上。NiCr層253在半導體晶片200之背表面周圍之區域中以20至30μm之寬度暴露。因此，即使半導體晶片200與含Ag之黏接構件150晶粒接合，含Ag之黏接構件150亦不會在NiCr層253暴露在半導體晶片200中之區域中擴展，並且NiCr層253可能保持暴露。因此，抑制Ag+爬上半導體晶片200之側面。隨後之封裝製程與根據第一實施例之製造半導體裝置之方法相同。
(第三實施例)
圖8係示出作為根據第三實施例之半導體裝置之實例之場效電晶體 (下文中簡稱為電晶體)1A之組態之平面圖。圖9係電晶體1A之底視圖。圖10係沿著圖8中之X-X線截取之橫截面圖。圖11係沿著圖8之XI-XI線截取之橫截面圖。圖12係沿著圖8之XII-XII線截取之橫截面圖。如此等附圖所示，電晶體1A包括基板3、絕緣膜5至9、閘電極21、源電極22、汲電極23、閘極焊墊31、源極佈線32、汲極佈線33、場板35(參見圖12)、金屬通孔44(參見圖10)、背側金屬膜45及聚醯亞胺壁46A。在圖8中，未示出絕緣膜5至9。
基板3係具有矩形平面形狀之板狀構件，並且具有平坦之主表面3a及與該主表面3a相對之平坦之背表面3b。此外，基板3具有一對側面3d及3e以及一對側面3f及3g。一對側面3d及3e沿著主表面3a在任何方向X上彼此面對，並且沿著與X方向交叉(例如，正交)之方向Y延伸。此外，一對側面3f及3g在Y方向上彼此面對，並且連接沿著X方向延伸之一對側面3d及3e。當在主表面3a之法線方向上觀察時，一對側面3d及3e形成矩形基板3之一對側面，並且一對側面3f及3g形成矩形基板3之連接一對側面之另一對側面。
基板3包括生長基板30及形成在生長基板30上之氮化物半導體層4。生長基板30例如係SiC基板，並且包括背表面3b。生長基板30被用於氮化物半導體層4之磊晶生長。
氮化物半導體層4係形成在生長基板30上之磊晶層。氮化物半導體層4構成基板3之主表面3a。當電晶體1A係高電子遷移率電晶體(HEMT)時，氮化物半導體層4包括例如與主表面3a接觸之AlN緩衝層、設置在AlN緩衝層上之GaN溝道層、設置在GaN溝道層上之AlGaN(或InAlN)障壁層、以及設置在障壁層上之GaN覆蓋層。AlN緩衝層係未摻雜 的，並且其厚度例如在10至20nm之範圍內。GaN溝道層係未摻雜的，並且其厚度例如在0.4至1.2μm之範圍內。障壁層之厚度例如在10至30nm之範圍內。然而，在InAlN障壁層之情況下，厚度設置為小於20nm。GaN覆蓋層係n型，其厚度例如係5nm。
絕緣膜5至9構成位於氮化物半導體層4上之絕緣層疊結構。絕緣膜5至9設置在主表面3a之基本上整個表面上。絕緣膜5至9主要含有矽化合物，諸如SiN、SiO2及SiON。在第三實施例中，絕緣膜5至9彼此接觸，但是另一層可以設置在至少一組兩層之間。
複數個源電極22設置在氮化物半導體層4上，並經由形成在絕緣膜5中之源極開口51(參見圖12)與氮化物半導體層4進行歐姆接觸。如圖8中所示，複數個源電極22沿著Y方向安置，並且每個源電極22之平面形狀具有其中方向X係縱向之矩形形狀。形成源電極22，其中包括例如Ti層、Al層及Ti層(或Ta層、Al層及Ta層)之層疊結構被合金化並且主要包括Al。
複數個汲電極23設置在氮化物半導體層4上，並且經由形成在絕緣膜5中之汲極開口52(參見圖12)與氮化物半導體層4歐姆接觸。如圖8中所示，複數個汲電極23在Y方向上與源電極22交替排列，並且每個汲電極23之平面形狀具有其中方向X係縱向之矩形形狀。亦形成汲電極23，其中包括例如Ti層、Al層及Ti層(或Ta層、Al層及Ta層)之層疊結構被合金化並且主要包括Al。
閘電極21包括設置在氮化物半導體層4上之複數個部分(指狀部分)及自指狀部分朝向基板3之一個側面3d延伸之部分。每個閘電極21之指狀部分在方向X中延伸，並且位於源電極22與汲電極23之間。閘電極 21之指狀部分經由形成在絕緣膜5中之閘極開口53(見圖12)與氮化物半導體層4肖特基接觸。閘電極21與氮化物半導體層4之間在Y方向上之接觸寬度(閘極長度)例如係0.5μm。閘電極21具有包括Ni層及Ni層上之Au層之層疊結構。在一個實例中，Ni層與氮化物半導體層4接觸，並且Au層與Ni層接觸。可替選地，可以在Ni層與Au層之間插入Pd層。
場板35係沿著閘電極21設置之金屬膜。如圖12中所示，絕緣膜7被插入在場板35與閘電極21之間。場板35具有例如Ti層(或Ta層)及Au層之層疊結構。
閘極焊墊31係第三實施例中之電極焊墊之實例。閘極焊墊31係設置在閘電極21之靠近側面3d之部分上之金屬膜。閘極焊墊31以低電阻與閘極電極21電連接，因為閘極焊墊31經由形成在絕緣膜7及8中之開口56(見圖11)與閘極電極21接觸。在第三實施例中，複數個閘極焊墊31沿著基板3之側面3d在Y方向上設置。每個閘極焊墊31經由接線電連接至外部佈線。因此，如圖11中所示，每個閘極焊墊31之表面自絕緣膜9之開口被暴露。每個閘極焊墊31具有包括例如TiW層及TiW層上之Au層之層疊結構。
源極佈線32係設置在氮化物半導體層4上之金屬膜。源極佈線32包括沿著側面3d與複數個閘極焊墊31交替地並排設置之複數個部分(焊墊部分)32a及在各自之源電極22上延伸並且覆蓋該各自之源電極22之部分(指狀部分)32b。因為每個源電極22與指狀部分32b接觸，所以源極佈線32以低電阻電連接至每個源電極22。而且，如圖10中所示，與閘極焊墊31並排設置之源極佈線32之焊墊部分32a自絕緣膜9之開口被暴露，並且經由穿透基板3之金屬通孔44電連接至背側金屬膜45。第三實施例之 源極佈線32之焊墊部分32a包括與氮化物半導體層4接觸之下層36。下層36被用於在基板3中形成用於形成金屬通孔44之通孔3c時停止蝕刻。下層36具有例如與閘電極21相同之層疊結構。每個源極佈線32之除下層36之外之剩餘部分具有與閘極焊墊31之層疊結構類似之層疊結構，例如，包括TiW層及TiW層上之Au層之層疊結構。層疊結構與下層36周圍之氮化物半導體層4接觸。
金屬通孔44係設置在通孔3c中之佈線，其自背表面3b至主表面3a穿透基板3(生長基板30及氮化物半導體層4)。金屬通孔44自基板3之背表面3b延伸至源極佈線32之下層36，並與下層36接觸。金屬通孔44被設置為經由源極佈線32電連接被設置在背表面3b上之背側金屬膜45及具有低電阻之源電極22。當電晶體1A安裝在被定義為地電位(基準電位)之基底構件上時，基底構件及背側金屬膜45經由諸如燒結銀膏之導電黏合材料被電連接。因此，地電位被施加至源電極22。
如圖9中所示，背側金屬膜45之平面形狀類似於背表面3b，並且在第三實施例中具有矩形形狀。背側金屬膜45之外周邊緣沿著基板3之側面3d至3g設置，並與基板3之側面3d至3g間隔開。基板3之側面3d至3g與背側金屬膜45之間的距離L1例如在250至300μm之範圍內。背側金屬膜45之厚度t1(參見圖10)例如在3至10μm之範圍內。背側金屬膜45具有包括例如TiW層及TiW層上之Au層之層疊結構。
汲極佈線33係設置在氮化物半導體層4上之金屬膜。汲極佈線33具有與閘極焊墊31及源極佈線32之層疊結構類似之層疊結構，例如，包括TiW層及TiW層上之Au層之層疊結構。汲極佈線33在相應的汲電極23上延伸，並且具有覆蓋各個汲電極23之部分(指狀部分)33b。汲極佈 線33藉由與各自之汲電極23接觸而分別與具有低電阻之汲電極23電連接。另外，位於靠近側面3e之汲極佈線33之部分33a(汲極焊墊)係第三實施例中之電極焊墊之另一實例，並且沿著側面3e安置並且具有其中例如Y方向係縱向之矩形形狀。汲極佈線33之部分33a經由接線電連接至外部佈線。因此，汲極佈線33之部分33a之表面自絕緣膜9之開口被暴露。
聚醯亞胺壁46A係由聚醯亞胺製成之堤狀結構，設置在基板3之側面3d至3g與背側金屬膜45之間的背表面3b上，並且沿著背側金屬膜45之邊緣延伸。在圖8中，聚醯亞胺壁46A由隱藏線(虛線)指示。第三實施例之聚醯亞胺壁46A與背表面3b接觸，並且與基板3之側面3d至3g及背側金屬膜45間隔開。基板3之側面3d至3g與聚醯亞胺壁46A之間的距離L2至少為100μm。背側金屬膜45與聚醯亞胺壁46A之間的距離L3例如在50至100μm之範圍內。如圖10中所示，基於背表面3b之聚醯亞胺壁46A之厚度t2比背側金屬膜45之厚度t1厚。厚度t1例如在3至10μm之範圍內。在一實施例中，厚度t1係10μm。在與聚醯亞胺壁46A之延伸方向正交之方向上之寬度W例如在50至100μm之範圍內。垂直於聚醯亞胺壁46A之延伸方向之橫截面之形狀可以係例如各種形狀，諸如正方形、矩形、梯形及半圓形。
如圖9中所示，第三實施例之聚醯亞胺壁46A沿著矩形背表面3b之四個側面延伸，並且具有矩形框架平面形狀。具體地，聚醯亞胺壁46A具有沿著一邊(側面3d)延伸之部分46a及沿著在方向X中彼此面對之背表面3b之一對邊之另一邊(側面3e)延伸之部分46b。此外，第三實施例之聚醯亞胺壁46A具有沿著一邊(側面3f)延伸之部分46c及沿著連接上述一對邊之另一對邊之另一邊(側面3g)延伸之部分46d。部分46a至46d在其各自 之端部處彼此連接，並且整體上具有矩形框架形狀。然而，部分46c及46d具有不連續部分46e及46f，其在延伸方向被中間斷開。不連續部分46e及46f例如形成在方向X中之部分46c及46d之中心。
將描述製造具有上述組態之第三實施例之電晶體1A之方法。首先，在晶圓狀生長基板30上形成氮化物半導體層4，並製造晶圓狀基板3。具體地，首先，在晶圓狀生長基板30上磊晶生長AlN緩衝層，在AlN緩衝層上磊晶生長GaN溝道層，在GaN溝道層上磊晶生長AlGaN(或InAlN)障壁層，並且在AlGaN(或InAlN)障壁層上磊晶生長GaN覆蓋層。藉由將Ar+離子注入至除了氮化物半導體層4之主動區之外之部分中來形成非主動區。因此，產生晶圓狀基板3。
圖13A係以放大之方式示出晶圓狀基板3之主表面3a之部分之平面圖。圖13B係以放大之方式示出晶圓狀基板3之背表面3b之部分之底視圖。如圖13A中所示，晶圓狀基板3在主表面3a上具有劃線區域3h(在附圖中用陰影線指示)。劃線區域3h具有沿X及Y方向延伸之晶格狀平面形狀。由劃線區域3h限定之複數個區域3i係形成電晶體1A之裝置區域，並且每個都係矩形。每個區域3i包括至少一個主動區域。此外，如圖13B中所示，晶圓狀基板3之背表面3b包括藉由將劃線區域3h投影至背表面3b上而獲得之區域3j(附圖中陰影線之第一區域)。區域3j具有沿著方向X及Y延伸之網格狀平面形狀，與劃線區域3h一樣。
圖14A至圖18C係示出製造電晶體1A之方法中包括之前半步驟之橫截面圖。圖14A、圖15A、圖16A、圖17A及圖18A中之每一個示出對應於圖8中之線X-X之橫截面。圖14B、圖15B、圖16B、圖17B及圖18B中之每一個示出對應於圖8中之線XI-XI之橫截面。圖14C、圖15C、 圖16C、圖17C及圖18C中之每一個示出對應於圖8之XII-XII線之橫截面。
如圖14A-圖14C中所示，絕緣膜5沈積在基板3之主表面3a上。例如，當絕緣膜5由諸如SiN之矽化合物製成時，絕緣膜5係藉由電漿CVD方法或低壓CVD(LPCVD)方法沈積。在LPCVD之情況下，成膜溫度例如為850℃，並且成膜壓力例如為10Pa或者更低。成膜原料例如係NH3及SiH2Cl2。當使用電漿CVD法時，選擇溫度300℃、SiH4及NH3作為原料氣體、N2作為稀釋氣體、RF頻率13.56MHz及用於電漿生成裝置之功率50W等作為成膜條件。絕緣膜5之厚度例如在60至100nm之範圍內，並且在一實施例中為60nm。
隨後，如圖15C中所示，在絕緣膜5中形成對應於源電極22之源極開口51及對應於汲電極23之汲極開口52。具體地，具有對應於源極開口51及汲極開口52之開口圖案之抗蝕劑遮罩被形成在絕緣膜5上，並且絕緣膜5經由開口圖案蝕刻。因此，形成源極開口51及汲極開口52。此後，使用剝離方法，在源極開口51中形成源電極22，並且在汲極開口52中形成汲電極23。亦即，在保留抗蝕劑遮罩之情況下，使用物理氣相沈積或其類似方法順序沈積用於源電極22及汲電極23之金屬層(例如，Ti/Al/Ti或者Ta/Al/Ta)。每個Ti層(或Ta層)之厚度例如在10至30nm之範圍內(在一實施例中為10nm)，並且Al層之厚度例如在200至400之範圍內(在一實施例中為300nm)。在沈積在抗蝕劑遮罩上之金屬材料與抗蝕劑遮罩一起被去除之後，在500至600℃之溫度範圍內(在實施例中，550℃)執行熱處理(退火)。藉此，源電極22及汲電極23合金化。將溫度保持在500至600℃範圍內之時間係例如一分鐘。
隨後，如圖15A至圖15C中所示，沈積覆蓋絕緣膜5、源電極22及汲電極23之絕緣膜6。例如，當絕緣膜6由諸如SiN之矽化合物製成時，藉由電漿CVD方法沈積絕緣膜6。成膜溫度例如為300℃，並且成膜原料例如為NH3及SiH4。絕緣膜6之厚度例如為100nm。
隨後，形成閘電極21及源極佈線32之下層36。首先，在絕緣膜6上沈積用於電子束(EB)之抗蝕劑，並且藉由EB寫入在EB抗蝕劑中形成用於閘電極21及下層36之開口圖案。接下來，經由EB抗蝕劑之開口圖案連續蝕刻絕緣膜6及絕緣膜5，以形成穿透絕緣膜5及6之閘極開口53及開口54，如圖16B及圖16C中所示，使得暴露氮化物半導體層4。此後，使用剝離方法，在閘極開口53中形成閘電極21，並且同時，在開口54中形成源極佈線32之下層36。亦即，在EB抗蝕劑保留時，使用物理氣相沈積或其類似方法依次沈積用於閘電極21及下層36之金屬層(例如，Ni/Au或Ni/Pd/Au)。Ni層之厚度例如在70至150nm之範圍內(在一實施例中，100nm)，Pd層之厚度例如在50至100nm之範圍內(在一實施例中，50nm)，並且Au層之厚度例如在300-700nm之範圍內(在一實施例中，500nm)。此後，沈積在EB抗蝕劑上之金屬材料與EB抗蝕劑一起被去除。
隨後，如圖17A至圖17C中所示，沈積絕緣膜7。首先，在主表面3a之整個表面上形成絕緣膜7以覆蓋絕緣膜6、閘電極21及下層36。例如，當絕緣膜7由諸如SiN之矽化合物製成時，藉由電漿CVD法沈積絕緣膜7。成膜溫度例如為300℃，並且成膜原料例如為NH3及SiH4。絕緣膜7之厚度為例如100nm。
隨後，如圖17C中所示，場板35沿著閘電極21之指狀部分形成在絕緣膜7上。在此製程中，使用例如剝離方法形成場板35。亦即， 形成具有與場板35之平面形狀對應之開口圖案之抗蝕劑遮罩，並且使用物理氣相沈積或其類似方法依次沈積用於場板35之金屬層(例如，Ti(或Ni)/Au)。在一實施例中，Ti層(或Ni層)之厚度為10nm，並且Au層之厚度為200nm。此後，沈積在抗蝕劑遮罩上之金屬材料與抗蝕劑遮罩一起被去除。
隨後，覆蓋絕緣膜7及場板35之絕緣膜8被沈積。首先，在主表面3a之整個表面上形成絕緣膜8。例如，當絕緣膜8由諸如SiN之矽化合物製成時，藉由電漿CVD方法沈積絕緣膜8。成膜溫度例如為300℃，並且成膜原料例如為NH3及SiH4。
隨後，如圖17A中所示，藉由蝕刻去除下層36上之絕緣膜7及8以形成開口59，並暴露下層36。同時，如圖17C中所示，藉由蝕刻去除與源極佈線32及汲極佈線33對應之區域中之絕緣膜5至8，以形成開口57及58，並且暴露源電極22及汲電極23。同時，如圖17B中所示，藉由蝕刻去除與閘極焊墊31對應之區域中之絕緣膜7及8以形成開口55，並暴露閘電極21。具體地，在絕緣膜8上形成具有對應於開口55、57至59中之每一個之開口圖案之抗蝕劑遮罩，並且經由開口圖案蝕刻絕緣膜5至8以形成上述開口中之每一個。
此外，在此製程中，沿著圖13A中所示之劃線區域3h形成用於閘極焊墊31之開口55、用於源極焊墊32a之開口及用於汲極佈線33之部分33a之開口。具體地，用於閘極焊墊31之開口55及用於源極焊墊32a之開口沿著用於形成側面3d之劃線區域3h之部分交替地安置。另外，沿著用於形成側面3e之劃線區域3h之部分形成用於汲極佈線33之部分33a之開口。
在去除抗蝕劑遮罩之後，如圖18A至圖18C中所示，閘極焊墊31、源極佈線32及汲極佈線33共同形成。在此製程中，閘極焊墊31、源極焊墊32a及汲極佈線33之部分33a沿著圖13A中所示之劃線區域3h安置。具體地，閘極焊墊31及源極焊墊32a沿著用於形成側面3d之劃線區域3h之一部分交替安置，並且汲極佈線33之部分33a沿著用於形成側面3e之劃線區域3h之一部分安置。
為此目的，首先，藉由濺射在主表面3a之整個表面上形成種子金屬層(Ti/TiW/Ti/Au)。每個Ti層之厚度為例如10nm，TiW層之厚度為例如100nm，並且Au層之厚度為例如100nm。接下來，在種子金屬層上形成在閘極焊墊31、源極佈線32及汲極佈線33之每個形成預定區域中具有開口之抗蝕劑遮罩。執行電解鍍敷以在抗蝕劑遮罩之開口中形成Au層。此時，Au層之厚度為例如3μm。在鍍敷製程之後，去除抗蝕劑遮罩並去除暴露之種子金屬層。因此，共同形成上述閘極焊墊31、源極佈線32及汲極佈線33。
隨後，在主表面3a之整個表面上沈積絕緣膜(鈍化膜)9。例如，當絕緣膜9由諸如SiN之矽化合物製成時，藉由電漿CVD方法沈積絕緣膜9。成膜溫度例如為300℃，並且成膜原料例如為NH3及SiH4。之後，在閘極焊墊31、源極焊墊32a及汲極佈線33之部分33a上形成絕緣膜9之開口以暴露此等。因此，完成主表面3a側上之製程。
圖19A至圖22C係示出製造電晶體1A之方法中包括之步驟之後半部分之橫截面之示意圖。在圖19A-圖22C中，省略另一個主表面3a上之除了下層36之外之組件之結構之圖示。隨後，如圖19A中所示，藉由旋塗在主表面3a上形成保護抗蝕劑61，並且抗蝕劑61覆蓋主表面3a上之 所有組件。接下來，將支撐基板62附接至抗蝕劑61。支撐基板62由例如SiO2製成。隨後，拋光基板3之背表面3b以使基板3變薄。此時，例如，將厚度為500μm之生長基板30變薄至100μm。
隨後，如圖19B中所示，藉由例如濺射方法在基板3之背表面3b及側面上形成種子金屬膜63(例如，TiW/Au)。在面對下層36之位置處形成抗蝕劑圖案65之後，如圖19C中所示，藉由鍍敷Ni形成Ni遮罩64。此後，如圖20A中所示，去除抗蝕劑圖案65，並且種子金屬膜63之暴露部分被蝕刻掉。藉此，背表面3b之面對下層36之區域經由Ni遮罩64之開口被暴露。當種子金屬膜63由TiW/Au製成時，使用氟基氣體能夠藉由反應離子蝕刻(RIE)容易地去除種子金屬膜63。
隨後，經由Ni遮罩64之開口蝕刻基板3(生長基板30及氮化物半導體層4)，以形成穿透基板3之孔3c(參見圖10)。在此製程中，孔3c藉由反應離子蝕刻(RIE)形成。具體而言，如圖20B中所示，首先，使用氟基氣體藉由RIE蝕刻生長基板30。當蝕刻所有生長基板30時，去除Ni遮罩64(圖20C)。接下來，改變反應氣體，並且使用氯基氣體藉由RIE蝕刻氮化物半導體層4(圖21A)。
下層36包括Ni層及Ni層上之Au層，並且隨著氮化物半導體層4之蝕刻之進行，Ni層首先被暴露。此時，藉由氯基氣體輕微蝕刻Ni層，但是藉由氯基氣體對Ni之蝕刻速率遠遠小於藉由氯基氣體對氮化物半導體之蝕刻速率。因此，可以在下層36中停止蝕刻。即使藉由濺射效應去除Ni層，但是因為比Ni層厚得多之Au層被設置在Ni層上，所以藉由氯基氣體之蝕刻被可靠地停止在Au層上。因此，形成自基板3之背表面3b至下層36之通孔3c，並且下層36經由通孔3c暴露至背表面3b側。
在上述蝕刻製程中，當蝕刻所有生長基板30時去除Ni遮罩64，並且接著藉由氯基氣體蝕刻氮化物半導體層4。需要藉由下一製程去除Ni遮罩64，但是就在形成通孔3c之後，下層36之Ni層被暴露在通孔3c中。若在此狀態下執行Ni遮罩64之去除製程，則亦同時去除下層36之Ni層。因此，在暴露下層36之Ni層之前，亦即，在完成生長基板30之蝕刻之後，並且在開始蝕刻氮化物半導體層4之前，去除Ni遮罩64。
當蝕刻氮化物半導體層4時，能夠自生長基板30開始連續地利用氟基氣體執行蝕刻，並且藉由濺射效應蝕刻氮化物半導體層4。
隨後，如圖21B中所示，經由例如濺射在基板3之背表面3b及通孔3c之內表面(包括暴露之下層36)上形成種子金屬膜66(例如，TiW/Au)。在與劃線區域3h(參見圖13A)重疊之區域3j(參見圖13B)上形成抗蝕劑圖案67。此時，使與抗蝕劑圖案67之延伸方向正交之方向上之寬度大於區域3j之寬度(亦即，劃線區域3h之寬度)。換句話說，自背表面3b之法線方向觀察，區域3j包括在抗蝕劑圖案67中，並且區域3j之邊緣位於抗蝕劑圖案67內。
此後，如圖21C中所示，對自抗蝕劑圖案67暴露之種子金屬膜66執行電解鍍敷，以在背表面3b上形成背側金屬膜45並在通孔3c中形成自背表面3b到達下層36之金屬通孔44。因為抗蝕劑圖案67之寬度大於區域3j之寬度，所以背側金屬膜45與區域3j間隔開形成。此後，如圖22A中所示，去除抗蝕劑圖案67，並且使用氟基氣體藉由蝕刻(例如，RIE)去除暴露之種子金屬膜66(圖22B)。
隨後，如圖22C中所示，藉由塗覆區域3j及背側金屬膜45之間的區域(第二區域)形成沿著背側金屬膜45之邊緣延伸之聚醯亞胺壁 46A。聚醯亞胺壁46A之塗覆方法例如係網版印刷。在第三實施例中，聚醯亞胺壁46A之部分46a及46b(參見圖9)沿著對應於基板3之側面3d及3e之區域3j之相應部分被形成。聚醯亞胺壁46A之部分46c及46d(參見圖9)沿著與基板3之側面3f及3g對應之區域3j之相應部分被形成。
在此製程中，聚醯亞胺壁46A形成為與區域3j及背側金屬膜45間隔開。藉此，如圖9中所示，在基板3之側面3b至3g與聚醯亞胺壁46A之間以及在聚醯亞胺壁46A與完成之電晶體1A之背側金屬膜45之間將暴露基板3之背表面3b。此外，在此製程中，在沿著與基板3之側面3f及3g對應之區域3j之相應部分形成之聚醯亞胺壁46A之部分46c及46d中形成不連續部分46e及46f。藉由提供此種不連續部分46e及46f，能夠在網版印刷期間支撐位於聚醯亞胺壁46A內部之遮罩。
隨後，去除保護抗蝕劑61以將基板3之主表面3a側上之組件與支撐基板62分離(圖23A)。執行熱處理以固化聚醯亞胺壁46A。熱處理之溫度例如為250℃，並且熱處理時間例如為1小時。此後，將基板3之背表面3b附接至擴展帶，並且沿著劃線區域3h執行切割(劃片)以將複數個區域3i(裝置區域，參見圖13A)彼此分離。製造各自包括裝置區域之複數個半導體晶片(圖23B)。經由上述製程，完成第三實施例之電晶體1A。
將與習知實例一起描述由上述第三實施例之電晶體1A獲得之效果。通常，背側金屬膜45經由導電黏合材料導電地黏合至金屬基底構件。在許多情況下，基底構件被設置為參考電位(地面電位)。在此種情況下，當低於參考電位之負電壓施加至閘電極21時，在閘極焊墊31與基底構件之間生成使閘極焊墊31側為負之電場。在潮濕環境下，由於此電場，可能發生導電黏合材料中含有之金屬(例如，Ag、Au、Cu等)之離子遷 移。離子遷移係其中電離金屬在電場之間的物質表面上移動之現象。金屬離子被吸引至電場，由於某種原因自電離狀態還原成金屬，並且累積形成枝晶。當金屬枝晶自導電黏合材料生長時，閘極焊墊31及背側金屬膜45短路，導致電晶體之操作失敗。
近年來，主要由GaN、SiC、Ga2O3或其類似物製成之寬間隙半導體之開發已經得到促進並且在實際使用中。因為寬間隙半導體具有高耐壓，所以藉由提高電源電壓以提高遷移率或減小電極間寄生電容來改善半導體之效能。因此，在寬間隙半導體之情況下，上述電場強，並且容易發生離子遷移。
因此，在第三實施例之電晶體1A中，背側金屬膜45設置在背表面3b上，該背表面3b距基板3之側面3d至3g具有一定距離，並且沿著背側金屬膜45之邊緣延伸之聚醯亞胺壁46A被設置在側面3d至3g與背側金屬膜45之間的背表面3b上。藉由聚醯亞胺壁46A抑制來自導電黏合材料之枝晶之生長。因此，能夠減少由於導電黏合材料中含有之金屬之離子遷移導致之背側金屬膜45與閘極焊墊31之間的短路。
在第三實施例中，聚醯亞胺壁46A可以與區域3j間隔開地形成，並且基板3之背表面3b可以在基板3之側面3d至3g與聚醯亞胺壁46A之間暴露。在此種情況下，聚醯亞胺壁46A可靠地直接形成在基板3之背表面3b上。若沒有間隔，則製程變化可能增加在背側金屬膜45上形成聚醯亞胺壁46A之可能性。背側金屬膜45至聚醯亞胺之黏附性低。在此種情況下，基板3之側面3d至3g與聚醯亞胺壁46A之間的距離可以為至少100μm。藉此，即使諸如燒結金屬型銀膏之導電黏合構件在聚醯亞胺壁46A上爬行，仍然存在至閘極焊墊31之距離為100μm並且閘極焊墊31及地面 電位短路之可能性被減少。
在第三實施例中，聚醯亞胺壁46A可以與背側金屬膜45間隔開地形成，並且基板3之背表面3b可以在背側金屬膜45與聚醯亞胺壁46A之間暴露。在此種情況下，因為主要由對聚醯亞胺之黏附性差之Au構成之背側金屬膜45及聚醯亞胺壁46A彼此不接觸，所以可以減少聚醯亞胺壁46A之剝離。
在第三實施例中，在與聚醯亞胺壁46A之延伸方向正交之方向上之寬度W可以在50至100μm之範圍內。在此種情況下，能夠充分抑制來自導電黏合材料之枝晶之生長。
在第三實施例中，電晶體1A之平面形狀可以係矩形。閘極焊墊31可以沿著矩形中之彼此面對之一對邊之一邊(側面3d)安置，並且汲極佈線33可以沿著該對邊之另一邊(側面3e)安置，並且聚醯亞胺壁46A可以至少沿著一邊(側面3d)形成。如上所述，可以將負偏壓施加至閘極焊墊31。藉由沿著安置有閘極焊墊31之一邊(側面3d)形成聚醯亞胺壁46A，在閘極焊墊31與背側金屬膜45之間的短路能夠被有效地減少。
在第三實施例中，聚醯亞胺壁46A可以進一步沿著另一邊(側面3e)形成。儘管在汲極焊墊33a側不發生離子遷移，但是因為導電黏合構件不自電晶體1A突出，所以能夠在最靠近電晶體1A之位置安置另一電路元件。能夠減輕基於導電黏合構件之突出之安裝區域之限制，並且藉由將另一電路部件安置在最接近電晶體1A之位置，能夠抑制高頻特徵之劣化。
在第三實施例中，聚醯亞胺壁46A可以進一步沿著另一對邊(側面3f及3g)形成。藉此，能夠抑制側面3f及3g上之枝晶之生長，並且 能夠更有效地減小閘極焊墊31(及汲極佈線33)與背側金屬膜45之間的短路。
(修改)
圖24A及圖24B係示出第三實施例之聚醯亞胺壁之修改之視圖。圖24A中所示之聚醯亞胺壁46B包括第三實施例之聚醯亞胺壁46A之部分46a及比不連續部分46e及46f更靠近部分46a之部分46c及46d之一部分，但是不包括部分46b或比不連續部分46e及46f更靠近部分46b之部分46c及46d之一部分。即使在此類組態中，如在第三實施例中，亦能夠減少由於導電黏合材料中含有之金屬之離子遷移導致之背側金屬膜45與閘極焊墊31之間的短路。
圖24B中所示之聚醯亞胺壁46C不包括第三實施例之不連續部分46e及46f，並且連續地形成部分46c及46d。換句話說，聚醯亞胺壁46C在沒有間隙之情況下自所有側圍繞背側金屬膜45。即使在此種模式下，亦能夠獲得與第三實施例之功能及效果相同之功能及效果。在本實例中，因為不能支撐聚醯亞胺壁46C之內側上之遮罩，所以不能應用網版印刷。因此，較佳使用例如施加光敏聚醯亞胺並執行圖案曝光(光微影)之方法。
(第四實施例)
圖25係示出根據第四實施例之半導體裝置500之組態之平面圖。圖25示出去除半導體裝置500之蓋之狀態。半導體裝置500包括第三實施例之電晶體1A、封裝501、輸入匹配電路506、輸出匹配電路508及輸出電容器509。電晶體1A、輸入匹配電路506、輸出匹配電路508及輸出電容器509被容納在封裝501中。封裝501具有其中不執行氣密密封之非密封結構。
封裝501包括基底503、側壁504、兩個輸入引線550及兩個輸出引線560。基底503係板狀構件，其具有由金屬製成之平坦主表面503a。基底503可以由例如銅、銅及鉬之合金、銅及鎢之合金製成。基底503可以係包括銅板、鉬板、鎢板、銅及鉬之合金板、銅及鎢之合金板中之至少一種之疊層。基底503之表面被鍍敷有鎳鉻(鎳鉻合金)-金、鎳-金、鎳-鈀-金、銀或鎳、鎳-鈀等。金、銀及鈀係鍍敷材料，並且NiCr及Ni等係種子材料。當包括鍍敷材料及種子材料時，而並非當僅包括鍍敷材料時，能夠改善黏附性。基底503之厚度例如為0.5至1.5mm。基底503之平面形狀例如係矩形。
側壁504係由陶瓷作為介電質製成之基本上矩形之框架形構件。側壁504具有沿著基底503之主表面503a在X方向上彼此面對之一對部分541及542、以及在與X方向交叉之Y方向上彼此面對之一對部分543及544。部分541及542沿著Y方向彼此平行地延伸，並且部分543及544沿著Y方向彼此平行地延伸。垂直於延伸方向之部分541至544中之每一個之橫截面係矩形或正方形。側壁504在主表面503a之法線方向上之高度例如為0.5至1.0mm。側壁504經由諸如銀焊料之黏合材料黏合至基底503之主表面503a。
輸入引線550及輸出引線560係由金屬製成之板狀構件，例如，銅、銅合金或鐵合金之薄金屬板。在X方向中之輸入引線550之一端被附接至側壁504之部分541之上表面。輸入引線550藉由側壁504之部分541與基底503之主表面503a絕緣。在X方向中之輸出引線560之一端被附接至側壁504之部分542之上表面。輸出引線560藉由側壁504之部分542與基底503之主表面503a絕緣。
電晶體1A、輸入匹配電路506、輸出匹配電路508及輸出電容器509安裝在基底503之主表面503a上之由側壁504圍繞之區域中。電晶體1A、輸入匹配電路506、輸出匹配電路508及輸出電容器509自側壁504之部分541開始按該順序被設置。輸入匹配電路506及輸出匹配電路508例如係其中電極設置在陶瓷基板之上表面及下表面上之平行板電容器。
輸入匹配電路506、電晶體1A及輸出匹配電路508藉由諸如燒結導電膏之導電黏合材料固定在基底503上。導電黏合材料含有Ag、Au及Cu中之至少一種。在一實施例中，導電黏合材料係燒結銀膏。用於固定電晶體1A之導電黏合材料被插入在電晶體1A之背側金屬膜45與基底503之主表面503a之間，將其電連接，並使其牢固地黏合。輸入匹配電路506被安裝在電晶體1A之輸入側上，並且輸出匹配電路508被安裝在電晶體1A之輸出側上。輸入匹配電路506經由複數條接線(未示出)電連接至電晶體1A，電晶體1A經由複數條接線(未示出)電連接至輸出匹配電路508，輸出匹配電路508經由複數條接線(未示出)電連接至輸出電容器509，並且輸出電容器509經由複數條接線(未示出)電連接至輸出引線560。
輸入匹配電路506執行輸入引線550與電晶體1A之間的阻抗匹配。輸入匹配電路506之一端經由接線電連接至輸入引線550。輸入匹配電路506之另一端經由接線電連接至電晶體1A之閘極焊墊31(見圖8)。
輸出匹配電路508調節其在電晶體1A與輸出引線560之間的阻抗，以最大效率提供出現在輸出引線560上之高頻信號之所需輸出。輸出匹配電路508之一端經由接線電連接至電晶體1A之汲極佈線33之部分 33a(參見圖8)。輸出匹配電路508之另一端經由接線及輸出電容器509電連接至輸出引線560。
在製造半導體裝置500中，使用含有Ag之導電黏合材料(例如，燒結銀膏)將藉由根據第三實施例之方法製造之電晶體1A安裝在基底503上。具體地，將燒結銀膏施加至基底503之主表面503a之預定區域上，並且將電晶體1A安置在其上。接下來，執行熱處理(例如，在N2氛圍下在200℃下進行1小時)。藉此，燒結型銀膏之溶劑揮發，並且含有Ag之金屬被燒結。
第四實施例之半導體裝置500包括第三實施例之電晶體1A。因此，抑制被插入在電晶體1A與基底503之主表面503a之間的導電黏合材料之離子遷移引起之枝晶生長，並且基底503之主表面503a與閘極焊墊31之間的短路能夠被減少。此外，與第四實施例中一樣，當用於容納電晶體1A之封裝501具有非密封結構時，電晶體1A之有用性更加顯著。
根據本發明之半導體裝置及其製造方法不限於上述實施例，並且各種其他修改係可能的。例如，儘管本發明之內容應用於第三實施例中之場效電晶體，但是本發明不限於此。
110:金屬基底
150:黏接構件
200:半導體晶片
201:碳化矽(SiC)基板
211:GaN磊晶層
212:絕緣層/絕緣膜
221:源極焊墊
231:閘極焊墊
250:通孔
251:NiCr層
260:背電極

Claims (19)

  1. 一種製造半導體裝置之方法，其包含：在SiC半導體基板之表面上形成主要包括GaN之場效電晶體，在該SiC半導體基板中形成用於半導體晶片之形成區域，該等形成區域由具有第一寬度之劃線來分割；在該SiC半導體基板之整個背表面之上形成第一金屬層，其中該第一金屬層相對於Ag具有較Au或Cu之潤濕性為低之潤濕性；在該第一金屬層之第一區域上形成由Au製成之第二金屬層，該第一區域與該劃線不重疊；藉由沿著該等劃線以比該第一寬度窄之第二寬度劃片該SiC半導體基板，來個體化該等半導體晶片；以及經由含Ag之導電黏接構件將該半導體晶片安裝在金屬基底上。
  2. 如請求項1之製造半導體裝置之方法，其進一步包含用密封樹脂模製安裝在該金屬基底上之該半導體晶片。
  3. 如請求項1之製造半導體裝置之方法，其中該第一金屬層包括NiCr、Ti及Ta中之至少一種。
  4. 如請求項1之製造半導體裝置之方法，其中，在形成該第一金屬層及形成該第二金屬層時，依次進行：在該SiC半導體基板之該整個背表面上，藉由濺射連續地形成該第 一金屬層及該第二金屬層；在排除該第一區域之第二區域上選擇性鍍敷該第二金屬層，其中該第一金屬層及該第二金屬層被視為種子金屬；並且去除該第一區域上之該第二金屬層。
  5. 如請求項1之製造半導體裝置之方法，其中，在形成該第一金屬層及形成該第二金屬層時，進行：在該SiC半導體基板之該整個背表面上，藉由濺射連續地形成該第一金屬層及該第二金屬層；並且在排除該第一區域之第二區域上選擇性鍍敷該第二金屬層，其中該第一金屬層及該第二金屬層被視為種子金屬，該方法進一步包含在該第一區域中形成第三金屬層。
  6. 一種包括半導體晶片之半導體裝置，其中主要含有GaN之場效電晶體形成在SiC半導體基板之表面上，該半導體裝置包含：金屬基底，該半導體晶片之背表面經由含Ag之導電黏接材料安裝在該金屬基底上；及樹脂模，該樹脂模經組態以密封該半導體晶片，其中相對於Ag具有較Au或Cu之潤濕性為低之潤濕性的金屬暴露在沿著該背表面之邊緣延伸之區域中；其中該半導體晶片之背側金屬膜係被設置於該背表面上，且與該SiC半導體基板之側面間隔開；並且其中該金屬自該區域上之該背側金屬膜暴露。
  7. 如請求項6之半導體裝置，其中該金屬係NiCr、Ti或Ta。
  8. 如請求項7之半導體裝置，其中在該區域上暴露之該金屬具有20至30μm之寬度。
  9. 一種製造半導體裝置之方法，該方法包含：沿著在基板之主表面上之劃線區域安置電極焊墊，該基板在該主表面上具有由該劃線區域圍繞之複數個裝置區域；在該基板之背表面上形成背側金屬膜，該背側金屬膜與第一區域間隔開，在該第一區域中該劃線區域被投射在該背表面上；在該第一區域與該背側金屬膜之間的第二區域上，形成沿著該背側金屬膜之邊緣延伸之聚醯亞胺壁；以及沿著該劃線區域切割該基板以產生半導體晶片，每個半導體晶片均包括該裝置區域。
  10. 如請求項9之製造半導體裝置之方法，其中該形成該聚醯亞胺壁包括形成與該第一區域間隔開之該聚醯亞胺壁，及其中該基板之該背表面被暴露在每個半導體晶片之該基板之側面與該半導體晶片之該聚醯亞胺壁之間。
  11. 如請求項10之製造半導體裝置之方法，其中該基板之該側面與該聚 醯亞胺壁之間的距離為至少100μm。
  12. 如請求項9之製造半導體裝置之方法，其中在與該聚醯亞胺壁之延伸方向正交之方向上之寬度係在50至100μm之範圍內。
  13. 如請求項9之製造半導體裝置之方法，其中該半導體晶片係場效電晶體，該半導體晶片之平面形狀為矩形，作為該電極焊墊之閘極焊墊沿著該矩形之彼此面對之第一對邊之一邊安置，並且汲極焊墊沿著該對邊之另一邊安置，並且其中該形成該聚醯亞胺壁包括沿著至少該一邊形成該聚醯亞胺壁。
  14. 如請求項13之製造半導體裝置之方法，其中該形成該聚醯亞胺壁包括沿著該另一邊進一步形成該聚醯亞胺壁。
  15. 如請求項13之製造半導體裝置之方法，其中該形成該聚醯亞胺壁包括沿著連接至該矩形之該第一對邊之第二對邊進一步形成該聚醯亞胺壁。
  16. 如請求項15之製造半導體裝置之方法，其中沿著該第二對邊形成之該聚醯亞胺壁具有不連續部分。
  17. 如請求項9之製造半導體裝置之方法，其進一步包含使用含Ag之導電黏合材料將該半導體晶片安裝在具有金屬表面之基底上。
  18. 一種半導體裝置，其包含：基板，該基板具有主表面及背表面，該主表面包括裝置區域；電極焊墊，該電極焊墊沿著該基板之側面設置在該主表面上；設置在該背表面上之背側金屬膜，該背側金屬膜與該基板之該側面間隔開；以及聚醯亞胺壁，該聚醯亞胺壁設置在該基板之該側面與該背側金屬膜之間的該背表面上，該聚醯亞胺壁沿著該背側金屬膜之邊緣延伸。
  19. 如請求項18之半導體裝置，其進一步包含：具有金屬表面之基底，該基板安裝在該基底上；及含Ag之導電黏合材料，該導電黏合材料被插入在該背側金屬膜與該基底之該金屬表面之間。
TW108118789A 2018-05-30 2019-05-30 半導體裝置及其製造方法 TWI814831B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2018103823A JP7095844B2 (ja) 2018-05-30 2018-05-30 半導体装置およびその製造方法
JP2018-103823 2018-05-30
JP2019035716A JP7332130B2 (ja) 2019-02-28 2019-02-28 半導体デバイスの製造方法、半導体装置の製造方法、半導体デバイス、及び半導体装置
JP2019-035716 2019-02-28

Publications (2)

Publication Number Publication Date
TW202004928A TW202004928A (zh) 2020-01-16
TWI814831B true TWI814831B (zh) 2023-09-11

Family

ID=68694253

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108118789A TWI814831B (zh) 2018-05-30 2019-05-30 半導體裝置及其製造方法

Country Status (3)

Country Link
US (2) US11362024B2 (zh)
CN (1) CN110556301A (zh)
TW (1) TWI814831B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111640734B (zh) * 2020-06-04 2022-12-27 厦门通富微电子有限公司 一种芯片封装体
US11949008B2 (en) * 2020-12-30 2024-04-02 Win Semiconductors Corp. Semiconductor structure and method for forming the same
JP2024501325A (ja) * 2020-12-31 2024-01-11 蘇州能訊高能半導体有限公司 半導体デバイス及びその作製方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140264383A1 (en) * 2013-03-15 2014-09-18 Renesas Electronics Corporation Semiconductor device and manufacturing method of the same
US9466765B1 (en) * 2015-05-27 2016-10-11 Samsung Electronics Co., Ltd. Method of manufacturing semiconductor light emitting device

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4041660B2 (ja) * 2001-05-31 2008-01-30 ユーディナデバイス株式会社 半導体装置及びその製造方法
JP2006179515A (ja) * 2004-12-20 2006-07-06 Oki Electric Ind Co Ltd 半導体素子の製造方法、及びエッチング方法
JP5300238B2 (ja) * 2006-12-19 2013-09-25 パナソニック株式会社 窒化物半導体装置
JP5273922B2 (ja) 2006-12-28 2013-08-28 株式会社アライドマテリアル 放熱部材および半導体装置
JP5228381B2 (ja) * 2007-06-25 2013-07-03 三菱電機株式会社 半導体装置の製造方法
JP2013093491A (ja) 2011-10-27 2013-05-16 Toshiba Corp 半導体装置およびその製造方法
JP6143687B2 (ja) 2014-02-18 2017-06-07 三菱電機株式会社 半導体装置および半導体装置の製造方法
WO2017037996A1 (ja) 2015-09-04 2017-03-09 ソニー株式会社 部品、基板モジュール、機器、および光学フィルタ
US10643967B2 (en) * 2016-05-18 2020-05-05 Mitsubishi Electric Corporation Power semiconductor device that includes a copper layer disposed on an electrode and located away from a polyimide layer and method for manufacturing the power semiconductor device
JP6366766B2 (ja) 2017-03-24 2018-08-01 三菱電機株式会社 半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140264383A1 (en) * 2013-03-15 2014-09-18 Renesas Electronics Corporation Semiconductor device and manufacturing method of the same
US9466765B1 (en) * 2015-05-27 2016-10-11 Samsung Electronics Co., Ltd. Method of manufacturing semiconductor light emitting device

Also Published As

Publication number Publication date
US20220262710A1 (en) 2022-08-18
US11362024B2 (en) 2022-06-14
CN110556301A (zh) 2019-12-10
TW202004928A (zh) 2020-01-16
US20190371714A1 (en) 2019-12-05

Similar Documents

Publication Publication Date Title
JP5750937B2 (ja) 半導体装置及びその製造方法
EP2293335B1 (en) Semiconductor device including a field effect transistor
US20220262710A1 (en) Semiconductor device and method of manufacturing the same
US11749622B2 (en) Field effect transistor and semiconductor device
US6790694B2 (en) High frequency semiconductor module, high frequency semiconductor device and manufacturing method for the same
JP5468761B2 (ja) 半導体装置、ウエハ構造体および半導体装置の製造方法
US9460995B2 (en) Semiconductor device and structure therefor
JP2012182386A (ja) パッケージ
KR20090104646A (ko) 반도체 장치
JP7095844B2 (ja) 半導体装置およびその製造方法
JP2003142697A (ja) 集積型ショットキーバリアダイオードおよびその製造方法
KR101402147B1 (ko) 갈륨 질화물계 반도체 소자, 이의 제조 방법 및 이를 포함하는 파워 모듈
JP7332130B2 (ja) 半導体デバイスの製造方法、半導体装置の製造方法、半導体デバイス、及び半導体装置
KR101392398B1 (ko) 갈륨 질화물계 반도체 소자, 이의 제조 방법 및 이를 포함하는 파워 모듈
CN112802802B (zh) 基于su-8光阻胶的半导体功率器件及其制备方法和包括其的功率模块
US11688773B2 (en) Method for manufacturing semiconductor device and semiconductor device
KR20210054435A (ko) 반도체 소자의 제조 방법
JP2023062209A (ja) 半導体デバイス及び半導体デバイスの製造方法
JP2018010968A (ja) 半導体装置
JP2003046093A (ja) ショットキーバリアダイオードおよびその製造方法