JP6034747B2 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP6034747B2
JP6034747B2 JP2013109204A JP2013109204A JP6034747B2 JP 6034747 B2 JP6034747 B2 JP 6034747B2 JP 2013109204 A JP2013109204 A JP 2013109204A JP 2013109204 A JP2013109204 A JP 2013109204A JP 6034747 B2 JP6034747 B2 JP 6034747B2
Authority
JP
Japan
Prior art keywords
layer
semiconductor device
electrode
semiconductor
metal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2013109204A
Other languages
English (en)
Other versions
JP2014187342A (ja
Inventor
文雄 佐々木
文雄 佐々木
久夫 川崎
久夫 川崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2013109204A priority Critical patent/JP6034747B2/ja
Priority to TW102132194A priority patent/TWI570868B/zh
Priority to US14/021,002 priority patent/US20140231997A1/en
Priority to EP13183600.9A priority patent/EP2770529B1/en
Priority to KR1020130107658A priority patent/KR20140104887A/ko
Priority to CN201310409945.4A priority patent/CN104009017A/zh
Publication of JP2014187342A publication Critical patent/JP2014187342A/ja
Priority to US14/822,224 priority patent/US9269619B2/en
Priority to KR1020150112918A priority patent/KR20150099493A/ko
Application granted granted Critical
Publication of JP6034747B2 publication Critical patent/JP6034747B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76879Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76871Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204Conductive materials
    • H01L23/53209Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/0502Disposition
    • H01L2224/05025Disposition the internal layer being disposed on a via connection of the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05075Plural internal layers
    • H01L2224/0508Plural internal layers being stacked
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05099Material
    • H01L2224/051Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05169Platinum [Pt] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0556Disposition
    • H01L2224/05568Disposition the whole external layer protruding from the surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725Source or drain electrodes for field effect devices
    • H01L29/41758Source or drain electrodes for field effect devices for lateral devices with structured layout for source or drain region, i.e. the source or drain region having cellular, interdigitated or ring structure or being curved or angular

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Junction Field-Effect Transistors (AREA)

Description

実施形態は、半導体装置およびその製造方法に関する。
半導体層の表面に平行な方向に電流を流す横型半導体装置では、半導体層の表面上に設けられた電極と裏面電極とをバイアホール(via hole)を介して電気的に接続する方法が用いられる。これにより、表面側電極を接地し、半導体装置の動作を安定させる。一般に表面側電極は、オーミック性電極と同時形成された金属層を用いるため、金ゲルマニウム(AuGe)とニッケル(Ni)と金(Au)を含む合金層とその合金層が半導体と反応した反応層とからなっている。バイアホールは、例えば、RIE(Reactive Ion Etching)法を用いて、半導体層を選択的にエッチングする。エッチングガスは、例えば、塩素を含む。
しかしながら、パッケージもしくは実装基板に半導体装置をマウントする際の熱により表面側電極が変形し、裏面電極との接触が不安定になる場合がある。この現象は、合金層および反応層に含まれるニッケルと、エッチングガスに含まれる塩素が反応し、塩化ニッケル(NiCl)が形成され、NiClにより合金層および反応層が腐食されることにより表面側電極と裏面電極との間に空隙が生じたものである。
特開2012−33576号公報
表面側電極がバイアホール形成時のドライエッチングに含まれる塩素に耐性がないために、表面側電極と裏面側電極との接触が不安定になる。本実施形態は、表面側電極と裏面電極との間のバイアホールを介した接続を安定化し、信頼性を向上させた半導体装置を提供する。
実施形態に係る半導体装置は、第1の面と、前記第1の面とは反対側の第2の面と、を有し、塩素を含むガスによりエッチングされる材料からなる半導体層と、前記第1の面の上に設けられ、イオン化傾向において標準酸化還元電位が0(ゼロ)V以上の金属のみで構成された中間層と、前記中間層の上に設けられた電極と、を備える。そして、前記第2の面から前記中間層に連通し、前記塩素を含むガスによりドライエッチングされたバイアホールの内面を覆う導電層であって、前記バイアホールの底面に露出した前記中間層を介して前記電極に電気的に接続された導電層をさらに備える。
実施形態に係る半導体装置を表す模式図である。 実施形態に係る半導体装置の製造過程を表すフローチャートである。 実施形態に係る半導体装置の製造過程を表す模式断面図である。 図3に続く製造過程を表す模式断面図である。 比較例に係る半導体装置を表す模式断面図である。
以下、実施の形態について図面を参照しながら説明する。なお、図面中の同一部分には同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。
図1は、実施形態に係る半導体装置1を表す模式図である。図1(a)は、半導体装置の一部を表す平面図である。図1(b)は、図1(a)に示すI−I線に沿った断面図である。
半導体装置1は、例えば、電界効果トランジスタであり、ソース電極3、ドレイン電極4およびゲート電極5を含む機能部7と、パッド電極10と、を備える。図1(a)に示すように、パッド電極10は、複数のソース電極3につなげて設けられる。
また、図1(b)に示すように、半導体装置1は、半導体層20と、導電層30と、中間層40をさらに備える。半導体層20は、第1の面20aと、第1の面20aとは反対側の第2の面20bと、を有する。中間層40は、第1の面20aの上に半導体層20に接して設けられる。そして、パッド電極10は、中間層40の上に設けられる。なお、パッド電極10と、中間層40と、の間に導電性を有する別の層があっても良い。
半導体層20は、第2の面20bからパッド電極10の方向に設けられたバイアホール17を有する。導電層30は、バイアホール17の内面を覆うバイアコンタクト(Via contact)30aと、第2の面20aの上に設けられる裏面電極30bと、を含む。
バイアホール17は、半導体層20を貫通し、第2の面20bから中間層40に連通するように設けられる。そして、バイアコンタクト30aは、バイアホールの底面17aに露出した中間層40に接する。中間層40は、例えば、白金(Pt)を含む導電層であり、導電層30は、中間層40を介してパッド電極10に電気的に接続される。
例えば、中間層40は、金属層13と、金属層13と半導体層20が反応した反応層15と、を含み、導電層30は、反応層15に接する。また、反応層15を除去し、導電層30が金属層13に接する構造としても良い。ここで、金属層13は、例えば、イオン化傾向において標準酸化還元電位が0(ゼロ)V以上の金属のみで構成される。また、反応層15は、例えば、イオン化傾向において標準酸化還元電位が0V以上の金属のみで構成される。
また、中間層40は、パッド電極10に電気的に接続された機能部7から離間して設けられる。すなわち、中間層40は、パッド電極10の下にあれば良く、機能部7の下、および、機能部7とパッド電極10とをつなぐ部分の下には設けなくても良い。
次に、図2、図3および図4を参照して、半導体装置1の製造方法を説明する。
図2は、実施形態に係る半導体装置1の製造過程を表すフローチャートである。
図3(a)〜図4(c)は、実施形態に係る半導体装置の製造過程を表す模式断面図である。また、図3(a)〜図4(c)は、図2に示すステップ01〜06に対応し、各ステップおけるウェーハの部分断面を表している。
まず、図3(a)に表すように、半導体層20の第1の面20aの上に金属層13を形成する(S01)。
半導体層20は、半絶縁性の高抵抗層であり、例えば、ガリウム砒素(GaAs)、インジウムリン(InP)または窒化ガリウム(GaN)を用いることができる。また、半絶縁性のGaAs基板またはInP基板でも良い。
金属層13は、パッド電極10を形成する部分に選択的に形成する。金属層13は、バイアホール17の形成に用いるドライエッチングに耐性を有することが望ましい。すなわち、エッチングガスに含まれる活性元素に対して化学的に安定で反応しない金属を用いる。例えば、半導体層20がGaAs層またはInP層である場合、エッチングガスには塩素が含まれる。従って、金属層13には、塩素に対して化学的に安定な白金(Pt)を用いることが好ましい。
一方、白金は、パッド電極10に用いる金(Au)よりも比抵抗が大きい。このため、金属層13の厚さは、例えば、60nm(ナノメートル)以下とすることが望ましい。
次に、図3(b)に表すように、半導体層20および金属層13に熱処理を加えることにより、半導体層20と金属層13とを反応させ、反応層15を形成する(S02)。
金属層13が白金層である場合、半導体層20と金属層13との間には白金を含む反応層15が形成される。
次に、図3(c)に表すように、金属層13の上にパッド電極10を形成する(S03)。パッド電極10は、例えば、ソースパッドであり、ソース電極3につなげて形成される。また、パッド電極10には、例えば、Au層を用いることができる。
次に、図4(a)に表すように、半導体層20を薄層化する(S04)。例えば、GaAs基板もしくはInP基板を用いる場合は、研削もしくは研磨により数10μmの厚さに薄層化する。また、エピタキシャル成長層から成長基板を分離しても良い。
次に、図4(a)に表すように、薄層化した半導体層20の第2の面20bからパッド電極10の方向にバイアホール17を形成する(S05)。例えば、RIE(Reactive Ion Etching)法を用いて、半導体層20を選択的にエッチングする。エッチングガスは、例えば、塩素を含む。
バイアホール17は、反応層15および金属層13の少なくともいずれか一方に達する深さに設ける。例えば、金属層13に白金層を用いた場合、反応層15には白金が含まれる。そして、反応層15のエッチング速度は、半導体層20のエッチング速度よりも遅くなる。これにより、エッチングを反応層15で止めることが容易となる。すなわち、半導体層20の第2の面側に反応層15を露出させることができる。また、反応層15を除去して、金属層13を露出させても良い。
次に、図4(c)に表すように、バイアホール17の内面を覆う導電層30を形成する(S06)。導電層30は、例えば、金メッキ層である。例えば、バイアホール17の内面、および、第2の面20bの上にシード層21を設ける。続いて、シード層21に電流を流すことにより、金の電解メッキを行う。シード層21には、例えば、半導体層20の側からチタン(Ti)と金(Au)を順に積層した2層膜を用いることができる。Ti膜は、半導体層20と導電層30との間、および、反応層15と導電層30と間の密着力を向上させる。
上記の製造過程により、半導体層20の第1の面20aに設けられたパッド電極10と、第2の面20bの側に設けられた導電層30を電気的に接続するバイア(Via)構造を形成することができる。
図5は、比較例に係る半導体装置2を表す模式断面図である。
図5(a)は、I−I線に沿った断面(図1参照)を表している。図5(b)は、図5(a)に示す部分Aの拡大図であり、パッド電極10と導電層30との間の接続構造を表している。
半導体装置2は、金属層23と、反応層25と、を含む。金属層23は、例えば、イオン化傾向において標準酸化還元電位が0(ゼロ)V以下の金属を含む。また、反応層25は、例えば、イオン化傾向において標準酸化還元電位が0(ゼロ)V以下の金属を含む。
半導体装置2は、オーミック性電極と同時形成された金属層を表面側電極として用いているため、金属層23は、例えば、半導体層20の側から順に積層された金ゲルマニウム(AuGe)とニッケル(Ni)と金(Au)を含む。すなわち、金属層23は、塩素と化学的に反応するニッケルを含む。そして、金属層23と半導体層20とを熱処理して形成した反応層25もニッケルを含む。
この例においても、半導体層20の第2の面20bからパッド電極10に向けてドライエッチングを行い、バイアホール17を形成する。そして、第2の面20bの側に反応層25を露出させる。この時、反応層25に含まれるニッケルと、エッチングガスに含まれる塩素が反応し、露出した反応層25の表面に塩化ニッケル(NiCl)を形成する。
塩化ニッケルは、導電層30の形成過程において反応層25を腐食し、図5(b)に示す空洞31を反応層25の表面に形成する。そして、導電層30を形成する金メッキの過程においてメッキ液が空洞31に浸入し、そのまま残留することがある。
例えば、半導体装置2をパッケージもしくは実装基板にマウントする際に、半導体装置2を加熱すると、空洞31の内部に残留したメッキ液が気化し、その内圧を上昇させる。このため、反応層25が導電層30から分離し、反応層25、金属層23およびパッド電極10が膨らむ現象が生じる。結果として、導電層30とパッド電極10との間の電気的な接続が失われ、半導体装置2の動作が不安定となる場合がある。
これに対し、本実施形態では、金属層13は、エッチングガスに含まれる塩素に対して化学的に安定である。すなわち、エッチングガスに含まれる活性元素と反応する元素を含まない。そのような元素を含むとしても、その濃度は、例えば、SIMS(Secondary Ion Mass Spectrometry)またはオージェ分光などの測定手段を用いて検出できるレベル以下である。また、金属層13と半導体層20を反応させた反応層15も、エッチングガスに含まれる塩素に対して安定な元素を含む。このため、反応層15と導電層30との間に空洞31が形成されることはなく、反応層15、金属層13およびパッド電極10の変形を抑制することができる。そして、導電層30とパッド電極10との間の電気的な接続を安定して保持し、その信頼性を向上させることができる。
エッチングガスに含まれる塩素に対して化学的に不安定な金属とは、イオン化傾向において標準酸化還元電位が0(ゼロ)V以下の金属である。半導体プロセスで用いられることが多い金属の中では、アルミニウム(Al)、チタン(Ti)、タンタル(Ta)、クロム(Cr)、ニッケル(Ni)、スズ(Sn)などがこれにあたる。
エッチングガスに含まれる塩素に対して化学的に安定な金属とは、イオン化傾向において標準酸化還元電位が0(ゼロ)V以上の金属である。半導体プロセスで用いられることが多い金属の中では、銅(Cu)、パラジウム(Pd)、白金(Pt)、金(Au)などがこれにあたる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
1、2・・・半導体装置、 3・・・ソース電極、 4・・・ドレイン電極、 5・・・ゲート電極、 7・・・機能部、 10・・・パッド電極、 13、23・・・金属層、 15、25・・・反応層、 17・・・バイアホール、 20・・・半導体層、 20a・・・第1の面、 20b・・・第2の面、 21・・・シード層、 30・・・導電層、 30a・・・バイアコンタクト、 30b・・・裏面電極、 31・・・空洞、 40・・・中間層

Claims (7)

  1. 第1の面と、前記第1の面とは反対側の第2の面と、を有し、塩素を含むガスによりエッチングされる材料からなる半導体層と、
    前記第1の面の上に設けられ、イオン化傾向において標準酸化還元電位が0(ゼロ)V以上の金属のみで構成された中間層と、
    前記中間層の上に設けられた電極と、
    前記第2の面から前記中間層に連通し、前記塩素を含むガスによりドライエッチングされたバイアホールの内面を覆う導電層であって、前記バイアホールの底面に露出した前記中間層を介して前記電極に電気的に接続された導電層と、
    を備えた半導体装置。
  2. 前記中間層は、白金を含むことを特徴とする請求項1記載の半導体装置。
  3. 前記中間層は、イオン化傾向において標準酸化還元電位が0(ゼロ)V以上の金属層と、前記イオン化傾向において標準酸化還元電位が0(ゼロ)V以上の金属と前記半導体層が反応した反応層と、を含み、
    前記導電層は、前記反応層に接する請求項1記載の半導体装置。
  4. 前記中間層は、白金層と、前記白金層と前記半導体層が反応した反応層と、を含み、
    前記導電層は、前記反応層に接する請求項3記載の半導体装置。
  5. 前記電極に電気的に接続された機能部をさらに備え、
    前記中間層は、前記機能部から離間して設けられる請求項1〜4のいずれか1つに記載の半導体装置。
  6. ドライエッチングを用いて形成されたバイアホールを有する半導体層と、
    前記半導体層の第1の面の上に設けられた電極と、
    前記第1の面とは反対側の第2の面に設けられ、前記バイアホールを介して前記電極に電気的に接続された導電層と、
    を備えた半導体装置の製造方法であって、
    前記第1の面上に、前記ドライエッチングのイオン化傾向において標準酸化還元電位が0(ゼロ)V以上の金属層を形成する工程と、
    前記金属層と前記半導体層とを熱処理し反応層を形成する工程と、
    前記金属層の上に前記電極を形成する工程と、
    塩素を含むガスを用いたドライエッチングにより前記第2の面側から前記電極の方向に前記バイアホールを形成し、前記反応層および前記金属層の少なくともいずれか一方を第2の面側に露出させる工程と、
    前記バイアホールの内面を覆う前記導電層を形成する工程と、
    を備えた半導体装置の製造方法。
  7. 前記金属層は白金層である請求項6記載の半導体装置の製造方法。
JP2013109204A 2013-02-21 2013-05-23 半導体装置およびその製造方法 Active JP6034747B2 (ja)

Priority Applications (8)

Application Number Priority Date Filing Date Title
JP2013109204A JP6034747B2 (ja) 2013-02-21 2013-05-23 半導体装置およびその製造方法
TW102132194A TWI570868B (zh) 2013-02-21 2013-09-06 Semiconductor device and manufacturing method thereof
EP13183600.9A EP2770529B1 (en) 2013-02-21 2013-09-09 Semiconductor device and method for manufacturing the same
KR1020130107658A KR20140104887A (ko) 2013-02-21 2013-09-09 반도체 장치 및 그 제조 방법
US14/021,002 US20140231997A1 (en) 2013-02-21 2013-09-09 Semiconductor device and method for manufacturing the same
CN201310409945.4A CN104009017A (zh) 2013-02-21 2013-09-10 半导体装置及其制造方法
US14/822,224 US9269619B2 (en) 2013-02-21 2015-08-10 Semiconductor device and method for manufacturing the same
KR1020150112918A KR20150099493A (ko) 2013-02-21 2015-08-11 반도체 장치 및 그 제조 방법

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2013032528 2013-02-21
JP2013032528 2013-02-21
JP2013109204A JP6034747B2 (ja) 2013-02-21 2013-05-23 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JP2014187342A JP2014187342A (ja) 2014-10-02
JP6034747B2 true JP6034747B2 (ja) 2016-11-30

Family

ID=49118404

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013109204A Active JP6034747B2 (ja) 2013-02-21 2013-05-23 半導体装置およびその製造方法

Country Status (6)

Country Link
US (2) US20140231997A1 (ja)
EP (1) EP2770529B1 (ja)
JP (1) JP6034747B2 (ja)
KR (2) KR20140104887A (ja)
CN (1) CN104009017A (ja)
TW (1) TWI570868B (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230101901A (ko) 2020-12-22 2023-07-06 미쓰비시덴키 가부시키가이샤 반도체 장치 및 그 제조 방법

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2803408B2 (ja) * 1991-10-03 1998-09-24 三菱電機株式会社 半導体装置
EP0881694A1 (en) * 1997-05-30 1998-12-02 Interuniversitair Micro-Elektronica Centrum Vzw Solar cell and process of manufacturing the same
US7892974B2 (en) * 2000-04-11 2011-02-22 Cree, Inc. Method of forming vias in silicon carbide and resulting devices and circuits
JP2004056031A (ja) * 2002-07-24 2004-02-19 Mitsubishi Electric Corp 半導体装置
JP2005327956A (ja) * 2004-05-17 2005-11-24 New Japan Radio Co Ltd 半導体装置及びその製造方法
JP5117698B2 (ja) * 2006-09-27 2013-01-16 ルネサスエレクトロニクス株式会社 半導体装置
JP2008098581A (ja) * 2006-10-16 2008-04-24 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP5298559B2 (ja) * 2007-06-29 2013-09-25 富士通株式会社 半導体装置及びその製造方法
WO2009052227A1 (en) * 2007-10-17 2009-04-23 Ferro Corporation Dielectric coating for single sided back contact solar cells
US20100012175A1 (en) * 2008-07-16 2010-01-21 Emcore Solar Power, Inc. Ohmic n-contact formed at low temperature in inverted metamorphic multijunction solar cells
DE102008033632B4 (de) * 2008-07-17 2012-06-14 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Solarzelle und Solarzellenmodul
US8343806B2 (en) * 2009-03-05 2013-01-01 Raytheon Company Hermetic packaging of integrated circuit components
CN102282656B (zh) * 2009-11-12 2014-10-08 松下电器产业株式会社 半导体装置及半导体装置的制造方法
JP5318051B2 (ja) 2010-09-08 2013-10-16 株式会社東芝 半導体装置
JP5700502B2 (ja) * 2010-07-28 2015-04-15 住友電工デバイス・イノベーション株式会社 半導体装置及び製造方法
TWI441347B (zh) * 2010-12-01 2014-06-11 Ind Tech Res Inst 太陽能電池
JP5958732B2 (ja) * 2011-03-11 2016-08-02 ソニー株式会社 半導体装置、製造方法、および電子機器
CN103477450A (zh) * 2011-04-21 2013-12-25 应用材料公司 在太阳能电池基板中形成p-n结的方法

Also Published As

Publication number Publication date
TWI570868B (zh) 2017-02-11
CN104009017A (zh) 2014-08-27
KR20150099493A (ko) 2015-08-31
JP2014187342A (ja) 2014-10-02
US20150348841A1 (en) 2015-12-03
KR20140104887A (ko) 2014-08-29
US9269619B2 (en) 2016-02-23
TW201434126A (zh) 2014-09-01
EP2770529A3 (en) 2016-07-27
EP2770529B1 (en) 2020-02-12
US20140231997A1 (en) 2014-08-21
EP2770529A2 (en) 2014-08-27

Similar Documents

Publication Publication Date Title
JP7035223B2 (ja) Iii-v族電界効果トランジスタのゲート構造を形成する方法
JP5202559B2 (ja) 半導体発光装置及びその製造方法
JP2007184553A (ja) 半導体装置及びその製造方法
JP6107508B2 (ja) 化合物半導体装置及びその製造方法
US11587866B2 (en) Integrated electronic device with a redistribution region and a high resilience to mechanical stresses and method for its preparation
TW201227853A (en) Contact pad
US9991349B2 (en) Semiconductor device and method for manufacturing semiconductor device
TWI817406B (zh) 高電子遷移率電晶體及其形成方法
JP6034747B2 (ja) 半導体装置およびその製造方法
US20150097275A1 (en) Semiconductor device and manufacturing method of semiconductor device
US9130063B2 (en) Semiconductor device and method of manufacturing the same
US8237170B2 (en) Schottky diamond semiconductor device and manufacturing method for a Schottky electrode for diamond semiconductor device
US20150179907A1 (en) Semiconductor light emitting device
CN108461408B (zh) 形成安装在基板上的半导体器件的方法
US9105701B2 (en) Semiconductor devices having compact footprints
JP2015133424A (ja) 電子部品の製造方法
KR100942713B1 (ko) 질화물계 발광소자 및 그 제조방법
US9099425B2 (en) Semiconductor device and method for manufacturing the same
JP5422760B2 (ja) 半導体発光装置
JP2006032518A (ja) 半導体装置及び同半導体装置の製造方法
US11508878B2 (en) Method of producing a layer stack and layer stack
KR20230101901A (ko) 반도체 장치 및 그 제조 방법
CN111584364A (zh) 半导体装置的制造方法及半导体装置
CN112242451A (zh) 半导体器件
US20150262933A1 (en) Semiconductor arrangement and formation thereof

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20140828

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150406

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150525

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160129

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160307

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20160929

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20161028

R151 Written notification of patent or utility model registration

Ref document number: 6034747

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151