KR20150099493A - 반도체 장치 및 그 제조 방법 - Google Patents

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후미오 사사키
히사오 가와사키
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가부시끼가이샤 도시바
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Abstract

실시 형태에 따른 반도체 장치는, 제1 면과, 상기 제1 면과는 반대측인 제2 면을 갖는 반도체층과, 상기 제1 면 위에 설치되며, 이온화 경향에 있어서 표준 산화 환원 전위가 0(제로)V 이상인 금속으로만 구성된 중간층과, 상기 중간층 위에 설치된 전극을 구비한다. 반도체 장치는, 상기 제2 면으로부터 상기 중간층에 도달하도록 상기 반도체층에 설치된 홀의 내면을 덮는 도전층으로서, 상기 홀의 저면에 노출된 상기 중간층을 개재해서 상기 전극에 전기적으로 접속된 도전층을 더 구비한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 출원은, 2013년 2월 21일에 출원한 선행하는 일본 특허 출원 제2013-032528호 및 2013년 5월 23일에 출원한 선행하는 일본 특허 출원 제2013-109204호에 의한 우선권의 이익에 기초를 두고, 또한 그 이익을 구하고 있으며, 그 내용 전체가 인용에 의해 여기에 포함된다.
실시 형태는 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체층의 표면에 평행한 방향으로 전류를 흘리는 횡형 반도체 장치에서는, 반도체층의 표면 위에 설치된 전극과 반도체층의 이면 위에 설치된 이면 전극을 바이어 홀(Via hole)을 통해서 전기적으로 접속된다. 이에 의해, 표면측 전극을 접지하여, 반도체 장치의 동작을 안정시킨다. 일반적으로 표면측 전극은, 오믹성 전극과 동시에 형성된 금속층을 사용하기 때문에, 금 게르마늄(AuGe)과 니켈(Ni)과 금(Au)을 포함하는 합금층과 그 합금층과 반도체층의 반응에 의해 형성된 반응층을 포함해서 이루어져 있다. 바이어 홀의 홀은, 예를 들어 RIE(Reactive Ion Etching)법을 사용해서, 반도체층을 선택적으로 에칭하여 형성된다. 에칭 가스는, 예를 들어 염소를 포함한다.
패키지 혹은 실장 기판에 반도체 장치를 마운트할 때의 열에 의해 표면측 전극이 변형되고, 표면측 전극과 이면 전극의 접촉이 불안정해지는 경우가 있다.
본 실시 형태는, 바이어 홀을 개재한 표면측 전극과 이면 전극 사이의 접속이 안정된, 신뢰성이 높은 반도체 장치를 제공한다.
실시 형태에 따른 반도체 장치는, 반도체층과, 중간층과, 중간층 위에 설치된 전극과, 중간층을 개재해서 상기 전극에 전기적으로 접속된 도전층을 갖는다. 반도체층은, 제1 면과, 상기 제1 면과는 반대측인 제2 면을 갖는다. 중간층은 상기 제1 면 위에 설치되며, 이온화 경향에 있어서 표준 산화 환원 전위가 0(제로)V 이상인 금속으로만 구성된 금속층을 포함한다. 도전층은 상기 제2 면으로부터 상기 중간층에 도달하도록 상기 반도체층에 형성된 홀의 내면을 덮고, 상기 홀의 저면에 노출된 상기 중간층을 개재해서 상기 전극에 전기적으로 접속되어 있다.
본 실시 형태의 반도체 장치는, 바이어 홀을 통한 표면측 전극과 이면 전극 사이의 접속이 안정되어, 신뢰성이 높다.
도 1a 및 도 1b는 실시 형태에 따른 반도체 장치를 나타내는 모식도.
도 2는 실시 형태에 따른 반도체 장치의 제조 과정을 나타내는 플로우차트.
도 3a 내지 도 3f는 실시 형태에 따른 반도체 장치의 제조 과정을 나타내는 모식 단면도.
도 4a 및 도 4b는 비교예에 따른 반도체 장치를 나타내는 모식 단면도.
이하, 실시 형태에 대해서 도면을 참조하면서 설명한다. 또한, 도면 중 동일 부분에는 동일 번호를 붙여서 중복된 설명을 생략한다.
도 1a, 도 1b는 실시 형태에 따른 반도체 장치(1)를 나타내는 모식도이다. 도 1a는 반도체 장치의 일부를 나타내는 평면도이다. 도 1b는 도 1a에 도시하는 IB-IB선을 따른 단면도이다.
반도체 장치(1)는, 예를 들어 전계 효과 트랜지스터이며, 소스 전극(3), 드레인 전극(4) 및 게이트 전극(5)을 포함하는 기능부(7)와, 패드 전극(10)을 구비한다. 도 1a에 도시한 바와 같이, 패드 전극(10)은 복수의 소스 전극(3)에 접속되어 있다.
또한, 도 1b에 도시한 바와 같이, 반도체 장치(1)는 반도체층(20)과, 도전층(30)과, 중간층(40)을 구비한다. 반도체층(20)은 제1 면(20a)과, 제1 면(20a)과는 반대측에 있는 제2 면(20b)을 갖는다. 중간층(40)은 반도체층(20)의 제1 면(20a) 위에 접하여 설치되어 있다. 그리고, 패드 전극(10)은 중간층(40) 위에 설치되어 있다. 또한, 패드 전극(10)과 중간층(40) 사이에 도전성을 갖는 다른 층이 있어도 된다.
반도체층(20)은 바이어 홀(17)을 갖는다. 바이어 홀(17)은 제2 면(20b)으로부터 패드 전극(10)을 향하는 방향으로 반도체층(20)을 관통하고, 제2 면(20b)으로부터 중간층(40)에 도달하는 홀(17a)과, 홀(17a)의 내면을 덮는 바이어 콘택트(Via contact)(30a)를 포함한다. 도전층(30)은 바이어 콘택트(Via contact)(30a)와, 제2 면(20a) 위에 설치되는 이면 전극(30b)을 포함한다.
바이어 콘택트(30a)는, 홀(17a)의 저면(17a)에 노출된 중간층(40)에 접한다. 중간층(40)은, 예를 들어 백금(Pt)을 포함하는 도전층으로서, 도전층(30)은 중간층(40)을 개재해서 패드 전극(10)에 전기적으로 접속된다.
예를 들어, 중간층(40)은, 금속층(13)과, 금속층(13)과 반도체층(20)이 반응한 형성된 반응층(15)을 포함한다. 도전층(30)은 반응층(15)에 접한다. 또한, 홀(17a)의 바닥(17b)에서 반응층(15)을 제거하여, 도전층(30)이 금속층(13)에 직접 접해도 된다. 여기서, 금속층(13)은 이온화 경향에 있어서 표준 산화 환원 전위가 0(제로)V 이상인 금속으로만 구성된다.
또한, 중간층(40)은 패드 전극(10)에 전기적으로 접속된 기능부(7)로부터 이격되어 있다. 즉, 중간층(40)은 패드 전극(10) 아래에 있으면 되고, 기능부(7) 아래 및 기능부(7)와 패드 전극(10)을 연결시키는 부분 아래에는 설치되지 않아도 된다.
이어서, 도 2, 도 3a 내지 도 3f를 참조하여, 반도체 장치(1)의 제조 방법을 설명한다. 도 2는 실시 형태에 따른 반도체 장치(1)의 제조 과정을 나타내는 플로우차트이다. 도 3a 내지 도 3f는 실시 형태에 따른 반도체 장치의 제조 과정을 나타내는 모식 단면도이다. 또한, 도 3a 내지 도 3f는 도 2에 나타내는 스텝 01 내지 06에 대응하여, 각 스텝에 있어서의 웨이퍼의 부분 단면을 나타낸다.
우선, 도 3a에 도시한 바와 같이, 반도체층(20)의 제1 면(20a) 위에 금속층(13)을 형성한다(S01).
반도체층(20)은 반절연성의 고저항층이며, 반도체층(20)으로서, 예를 들어 갈륨 비소(GaAs), 인듐 인(InP) 또는 질화 갈륨(GaN)을 사용할 수 있다. 또한, 반도체층(20)은 반절연성의 GaAs 기판 또는 InP 기판이어도 된다.
금속층(13)은, 패드 전극(10)을 형성하는 반도체층(20)의 부분에 선택적으로 형성된다. 금속층(13)은 바이어 홀(17)을 위한 홀(17a)의 형성에 사용하는 건식 에칭에 대해서 내성을 갖는 것이 바람직하다. 즉, 금속층(13)으로서, 에칭 가스에 포함되는 활성 원소에 대해서 화학적으로 안정적이며 반응하지 않는 금속을 사용한다. 예를 들어, 반도체층(20)이 GaAs층 또는 InP층인 경우, 에칭 가스에는 염소가 포함된다. 따라서, 금속층(13)으로서, 염소에 대해서 화학적으로 안정된 백금(Pt)을 사용하는 것이 바람직하다.
한편, 백금의 비저항은, 패드 전극(10)에 사용하는 금(Au)의 비저항보다도 크다. 이 때문에, 금속층(13)의 두께는, 예를 들어 60㎚(나노미터) 이하로 하는 것이 바람직하다.
이어서, 도 3b에 도시한 바와 같이, 반도체층(20) 및 금속층(13)에 열처리를 가함으로써, 반도체층(20)과 금속층(13)을 반응시켜, 반응층(15)을 형성한다(S02).
금속층(13)이 백금층인 경우, 반도체층(20)과 금속층(13) 사이에는 백금을 포함하는 반응층(15)이 형성된다.
이어서, 도 3c에 도시한 바와 같이, 금속층(13) 위에 패드 전극(10)을 형성한다(S03). 패드 전극(10)은, 예를 들어 소스 패드이며, 소스 전극(3)에 연결되도록 형성된다. 또한, 패드 전극(10)으로서, 예를 들어 Au층을 사용할 수 있다.
이어서, 도 3d에 도시한 바와 같이, 반도체층(20)을 박층화한다(S04). 반도체층(20)으로서, 예를 들어 GaAs 기판 혹은 InP 기판을 사용하는 경우에는, 연삭 혹은 연마에 의해 반도체층(20)을 수10㎛의 두께로 박층화한다. 또한, 반도체층(20)으로서, 성장 기판으로부터 분리한 에피택셜 성장층을 사용해도 된다.
이어서, 도 3e에 도시한 바와 같이, 박층화한 반도체층(20)의 제2 면(20b)으로부터 패드 전극(10)을 향하는 방향으로 홀(17a)을 형성한다(S05). 예를 들어, RIE(Reactive Ion Etching)법을 사용해서, 반도체층(20)을 선택적으로 에칭하여 홀(17a)을 형성한다. 에칭 가스는, 예를 들어 염소를 포함한다.
홀(17a)은 반응층(15) 및 금속층(13) 중 적어도 어느 한쪽에 도달한다. 예를 들어, 금속층(13)에 백금층을 사용한 경우, 반응층(15)에는 백금이 포함된다. 그리고, 반응층(15)의 에칭 속도는 반도체층(20)의 에칭 속도보다도 느려진다. 이에 의해, 에칭을 반응층(15)에서 멈추는 것이 용이해진다. 즉, 반도체층(20)의 제2 면측에 반응층(15)을 노출시킬 수 있다. 또한, 반응층(15)을 제거하여, 금속층(13)을 노출시켜도 된다.
이어서, 도 3f에 도시한 바와 같이, 홀(17a)의 내면을 덮는 도전층(30)을 형성하고, 바이어 홀(17)을 형성한다(S06). 도전층(30)은, 예를 들어 금 도금층이다. 예를 들어, 홀(17a)의 내면 및 제2 면(20b) 위에 시드층(21)을 설치한다. 계속해서, 시드층(21)에 전류를 흘림으로써, 금의 전해 도금을 행하고, 시드층(21) 위에 금 도금층을 형성한다. 시드층(21)으로서, 예를 들어 반도체층(20)측부터 티타늄(Ti)과 금(Au)이 순서대로 적층된 2층막을 사용할 수 있다. Ti막은, 반도체층(20)과 도전층(30) 사이의 밀착력을 향상시키고, 또한 반응층(15)과 도전층(30) 사이의 밀착력을 향상시킨다.
상기의 제조 과정에 의해, 반도체층(20)의 제1 면(20a)에 설치된 패드 전극(10)과, 제2 면(20b)측에 설치된 도전층(30)을 전기적으로 접속하는 바이어(Via) 구조를 형성할 수 있다.
도 4a 및 도 4b는 비교예에 따른 반도체 장치(2)를 나타내는 모식 단면도이다. 도 4a는 IB-IB선을 따른 단면(도 1b 참조)을 나타내고 있다. 도 4b는 도 4a에 도시하는 부분 A의 확대도이며, 패드 전극(10)과 도전층(30) 사이의 접속 구조를 나타내고 있다.
반도체 장치(2)는 금속층(23)과 반응층(25)을 포함한다. 금속층(23)은, 예를 들어 이온화 경향에 있어서 표준 산화 환원 전위가 0(제로)V보다도 낮은 금속을 포함한다. 따라서, 반응층(25)은, 예를 들어 이온화 경향에 있어서 표준 산화 환원 전위가 0(제로)V보다도 낮은 금속을 포함한다.
반도체 장치(2)는 오믹성 전극과 동시에 형성된 금속층을 표면측 전극으로서 사용하고 있으므로, 금속층(23)은, 예를 들어 반도체층(20)측부터 순서대로 적층된 금 게르마늄(AuGe)과 니켈(Ni)과 금(Au)을 포함한다. 즉, 금속층(23)은 염소와 화학적으로 반응하는 니켈을 포함한다. 그리고, 금속층(23)과 반도체층(20)을 열처리하여 형성한 반응층(25)도 니켈을 포함한다.
이 비교예에 있어서도, 반도체층(20)의 제2 면(20b)으로부터 패드 전극(10)을 향해서 반도체층(20)을 건식 에칭으로 에칭하여 홀(17a)을 형성한다. 그리고, 제2 면(20b)측에 반응층(25)을 노출시킨다. 이때, 반응층(25)에 포함되는 니켈과, 에칭 가스에 포함되는 염소가 반응하여, 반응층(25)이 노출된 표면에 염화 니켈(NiCl2)이 형성된다.
염화 니켈은 도전층(30)의 형성 과정에 있어서 반응층(25)을 부식시키고, 도 4b에 도시한 바와 같이 공동(31)을 반응층(25)의 표면에 형성한다. 그리고, 도전층(30)을 형성하는 금 도금의 과정에 있어서 도금액이 공동(31)에 침입하여, 도금액이 그대로 공동(31)에 잔류하는 경우가 있다.
예를 들어, 반도체 장치(2)를 패키지 혹은 실장 기판에 마운트할 때에 반도체 장치(2)를 가열하면, 공동(31) 내부에 잔류된 도금액이 기화하여, 공동(31)의 내압이 상승한다. 이 때문에, 반응층(25)이 도전층(30)으로부터 분리되어, 반응층(25), 금속층(23) 및 패드 전극(10)이 부풀어오르는 현상이 발생한다. 결과적로서, 도전층(30)과 패드 전극(10) 사이의 전기적인 접속이 상실되어, 반도체 장치(2)의 동작이 불안정해지는 경우가 있다.
이에 반해, 본 실시 형태에서는, 금속층(13)은 에칭 가스에 포함되는 염소에 대해서 화학적으로 안정적이다. 즉, 금속층(13)은 에칭 가스에 포함되는 활성 원소와 반응하는 원소를 포함하지 않는다. 금속층(13)이 에칭 가스에 포함되는 활성 원소와 반응하는 그러한 원소를 포함한다고 해도, 그 농도는 SIMS(Secondary Ion Mass Spectrometry) 및 오거 분광법 등의 측정 수단을 사용해서 검출할 수 있는 레벨 이하이다.
또한, 금속층(13)과 반도체층(20)의 반응에 의해 형성된 반응층(15)도, 에칭 가스에 포함되는 염소에 대해서 불안정한 원소를 포함하지 않는다. 이 때문에, 반응층(15)과 도전층(30) 사이에 공동(31)이 형성될 일이 없어, 반응층(15), 금속층(13) 및 패드 전극(10)의 변형을 억제할 수 있다. 그리고, 도전층(30)과 패드 전극(10) 사이의 전기적인 접속을 안정되게 유지해서, 반도체 장치의 신뢰성을 향상시킬 수 있다.
에칭 가스에 포함되는 염소에 대해서 화학적으로 불안정한 금속이란, 이온화 경향에 있어서 표준 산화 환원 전위가 0(제로)V보다도 낮은 금속이다. 반도체 프로세스에서 사용될 때가 많은 금속 중에서는, 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta), 크롬(Cr), 니켈(Ni), 주석(Sn) 등이 그러한 금속에 해당된다.
에칭 가스에 포함되는 염소에 대해서 화학적으로 안정된 금속이란, 이온화 경향에 있어서 표준 산화 환원 전위가 0(제로)V 이상인 금속이다. 반도체 프로세스에서 사용될 때가 많은 금속 중에서는, 구리(Cu), 팔라듐(Pd), 백금(Pt), 금(Au) 등이 그러한 금속에 해당된다.
본 발명의 실시 형태는, 예로서 제시한 것이며, 발명의 범위를 한정하는 것은 의도하지 않는다. 이들 신규 실시 형태는, 그 밖의 다양한 형태로 실시되는 것이 가능하며, 발명의 요지를 일탈하지 않는 범위에서, 다양한 생략, 치환, 변경을 행할 수 있다. 이들 실시 형태나 그 변형은, 발명의 범위나 요지에 포함됨과 함께, 특허 청구 범위에 기재된 발명과 그 균등한 범위에 포함된다.

Claims (2)

  1. 반도체층의 제1 면 위에 이온화 경향에 있어서 표준 산화 환원 전위가 0(제로)V 이상인 금속만을 포함하는 금속층을 형성하는 공정과,
    상기 금속층과 상기 반도체층을 열처리하여 반응층을 형성하는 공정과,
    상기 금속층 위에 전극을 형성하는 공정과,
    상기 제1 면과는 반대측인 상기 반도체층의 제2 면측으로부터 상기 전극의 방향으로 상기 반도체층을 관통하는 홀을, 염소를 포함하는 에칭 가스를 사용하는 건식 에칭에 의해 형성하여, 상기 반응층 및 상기 금속층 중 적어도 어느 한쪽을 제2 면측에 노출시키는 공정과,
    상기 홀의 내면을 덮고, 상기 전극에 전기적으로 접속된 도전층을 형성하는 공정
    을 포함하는, 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 도전층을 형성하는 공정은, 도금에 의해 상기 도전층을 형성하는 공정을 갖는, 반도체 장치의 제조 방법.
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