JP2001203310A - リード付き成形パッケージ中のフリップ・チップおよびその製造方法 - Google Patents

リード付き成形パッケージ中のフリップ・チップおよびその製造方法

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JP2001203310A JP2000381293A JP2000381293A JP2001203310A JP 2001203310 A JP2001203310 A JP 2001203310A JP 2000381293 A JP2000381293 A JP 2000381293A JP 2000381293 A JP2000381293 A JP 2000381293A JP 2001203310 A JP2001203310 A JP 2001203310A
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Abstract

(57)【要約】 （修正有） 【課題】 リードフレーム、ダイおよびモールド・コン
パウンドを含むチップ・デバイスを提供する。 【解決手段】 ダイ１２の背面１４が金属化され、ダイ
１２がリードフレームに結合されるときにダイ１２をカ
プセル化するモールド・コンパウンド１３内に画定され
たウィンドウを介して露出される。リードフレーム上の
リード２０はダイ１２上のソースおよびゲートの各端子
と結合され、ダイ１２の金属化された背面１４はドレイ
ン端子として機能する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はフリップ・チップ用
の改良されたパッケージおよびパッケージング方法、特
に、ダイをリードフレームに取り付け、次いでダイ背面
が露出するように相対的に薄いパッケージ内にそれを収
容するフリップ・チップに関する。
【０００２】
【従来の技術】パワー・トランジスタ・パッケージで
は、当分野の技術者は今なお、一般にチップおよびワイ
ヤ・ボンド相互接続技術を使用している。例えば、ダイ
取付け、ワイヤ・ボンディング、モールディングなどす
べての全工程段階が必要となるので、製造工程の流れを
単純化することは困難である。その結果、ダイの最大寸
法に制限が課される。すなわち、パワー・トランジスタ
・パッケージはシングル・ダイの適用例に適している。
複数のダイを含むパワー・トランジスタ・パッケージ用
の分離された金属パッドを形成するのは非常に難しいか
らである。
【０００３】チップ・デバイスのパッケージ化を改良す
る最近の試みの中に、リードフレームをダイに直接結合
する方法が含まれる。しかし、この技術は薄型パッケー
ジの製造に適していない。このため、このようなパッケ
ージもワイヤ・ボンド相互接続技術を用いたパッケージ
も厚くなる傾向がある。
【０００４】
【発明が解決しようとする課題】本発明は、複数のリー
ドを含むリードフレームと、リードフレームに結合され
たダイとを含むチップ・デバイスを提供する。
【０００５】
【課題を解決するための手段】ダイは、金属化された背
面、ならびに金属化された背面とは反対側のソース端子
およびゲート端子を含んでいる。リードフレームのリー
ドが各端子と直接結合されるように、ダイはリードフレ
ームと結合されている。チップ・デバイスはまた、その
内部に画定されたウィンドウを含むボディを含んでい
る。ダイの金属化された背面がウィンドウに隣接するよ
うに、ボディがリードフレームの少なくとも一部分とダ
イの周辺に配置されている。
【０００６】本発明の一態様によれば、ダイははんだバ
ンプでリードフレームと結合されている。
【０００７】本発明の他の態様によれば、チップ・デバ
イスは２個のダイを含む。
【０００８】本発明の他の態様によれば、チップ・デバ
イスを作製する方法は、複数のリードとダイ取付けパッ
ドおよびポストを含むリードフレームを準備すること、
ダイをダイ取付けパッドおよびポストに結合すること、
ならびにダイの金属化された背面がパッケージ・モール
ド内に画定されたウィンドウに隣接するように、リード
フレームの少なくとも一部分とダイをカプセル化するこ
とを含んでいる。
【０００９】本発明の他の態様によれば、この方法はリ
ードフレームのリードを構成することを含んでいる。
【００１０】本発明の他の態様によれば、リードを構成
することは、リードからバリと樹脂を除去すること、ダ
ムバーを除去すること、およびリードをはんだメッキす
ることを含んでいる。
【００１１】本発明の他の態様によれば、リードフレー
ムは予備メッキしたリードを備えている。
【００１２】本発明の他の態様によれば、リードフレー
ムは予備メッキしたリードと予備成形したリードを備え
ている。
【００１３】本発明の他の態様によれば、リードフレー
ムは２個のダイ取付けパッドおよびポストを備え、第１
のダイは第１のダイ取付けパッドおよびポストに結合さ
れ、第２のダイは第２のダイ取付けパッドおよびポスト
に結合されている。
【００１４】本発明の他の態様によれば、ダイははんだ
バンプを介してリードフレーム・ダイ取付けパッドおよ
びポストに結合され、はんだバンプがリフローされる。
【００１５】したがつて、本発明は、より薄いパッケー
ジを含むが、より大きなダイを収容できるチップ・デバ
イスを提供する。実際、ワイヤ・ボンド部品に対しダイ
面積の７０％もの増加が実現できる。さらに、本発明は
同じパッケージに複数のダイを実装することができる。
本発明は、高電流を運搬できる（リードフレーム・ベー
スの）低抵抗径路を用いてダイとダイの接続を実現する
ことができる。その上、本発明は、特に予備メッキされ
予備成形されたリードフレームが提供される実施形態に
おいて、簡略化された製造方法を提供する。
【００１６】本発明の他の特徴および利点は、図面を参
照しながら、以下の好ましい例示的実施形態の詳細な説
明を読み、理解すれば理解されるであろう。図面では同
じ数字は同様の要素を示す。
【００１７】
【発明の実施の形態】チップ・デバイスまたは半導体デ
バイス１０はリードフレーム１１、チップまたはダイ１
２、およびモールド・コンパウンドまたはボディ１３を
含む。ダイの背面１４は金属化されることが好ましい。
【００１８】図２は複数のリード２０とダイ取付けパッ
ド２１ａおよびポスト２２ａを含むリードフレーム１１
ａを示す。リードフレームは銅製のベースからなり、ダ
イ取付けパッドおよびポスト上に銀メッキまたはニッケ
ルメッキされていることが好ましい。図３はリードフレ
ーム１１ａに類似のリードフレーム１１ｂを示す。リー
ドフレーム１１ｂは２組のダイ取付けパッドおよびポス
ト２２ｂを含み、したがって２個のチップまたはダイを
含むチップ・デバイスに使用される。即ち、複数のダイ
を有するチップ・デバイスが作製できる。図３は２個の
ダイ取付けパッドを示すが、３個以上のダイ取付けパッ
ドを有するリードフレームを使用することもでき、した
がって、３個以上のダイを有するチップ・デバイスが作
製され得ることは、当分野の技術者には容易に明らかな
はずである。
【００１９】図３Ａは、ダイとダイとの接続を提供する
ダイ２個用の共通のダイ取付けパッド２１ｃを含むリー
ドフレーム１１ｃを示す。このようなリードフレームを
使用して２個のダイを結合することにより、高電流を運
搬できる低抵抗径路が実現される。例えば、ＭＯＳＦＥ
Ｔデバイスでは、これによって双方向スイッチの作製が
可能となる（共通ソース・コンタクト）。
【００２０】図４はダイまたはチップ１２を示す。上記
の通り、ダイの背面１４は背面金属化されることが好ま
しい。ダイの上面３０は皮膜で保護され、複数のはんだ
バンプ３１を含むことが好ましい。大部分のはんだバン
プは、チップのソース領域３２をリードフレームのリー
ドに接続する働きをする。はんだバンプ３３はゲート・
バンプとして働き、したがってチップのゲート領域３４
をダイ取付け用ポスト２２を介してリードフレームのゲ
ート・リードに結合する。
【００２１】はんだバンプの配列を備えるチップがダイ
取付けパッドおよびポストに接触させられると、チップ
をリードフレームに取付け、チップとリードフレームの
間に良好な接触をもたらすため、好ましくは熱ではんだ
がリフローさせられる。
【００２２】はんだがリフローされると、チップとダイ
取付けパッドおよびポストがモールド・コンパウンド１
３で包み込まれるように、チップ・デバイスがモールド
・コンパウンドでカプセル化される。
【００２３】図５を見るとわかるように、モールド・コ
ンパウンド１３はその内部に画定されたウィンドウ４０
を含んでいる。ダイの金属化された背面１４がウィンド
ウに隣接するように、チップ・デバイスがモールド・コ
ンパウンドでカプセル化される。図１Ｃを見るとわかる
ように、金属化された背面１４がモールド・コンパウン
ド１３の背面４１と実質的に同一平面になるように、背
面１４が少なくとも部分的にウィンドウ４０内にあるこ
とが好ましい。したがって、チップ・デバイスがモール
ド・コンパウンドでカプセル化された後、ダイの金属化
された背面がウィンドウを介して露出させられる。チッ
プ・デバイスが使用のため回路板上に配置されたとき、
ダイのこの露出背面はチップ・デバイスのドレイン端子
として働く。
【００２４】チップ・デバイスにモールド・コンパウン
ド１３が加えられると、チップ・デバイスの「パッケー
ジ」が実質的に完成される。ダムバー５０が取り除か
れ、製造プロセス中に蓄積したバリや樹脂がリードから
除去される。望むなら、チップ・デバイスの識別のため
に、ウィンドウを含む表面とは反対側のモールド・コン
パウンドの上面５１が図６に示すようにレーザまたはイ
ンキマーク付けされる。次いでリードがはんだ付けされ
て、リード末端からレール５２が取り除かれる。次い
で、チップが回路板上に配置され得るように、リードを
曲げまたは成形することによって、リードが構成され
る。図１Ｃを見るとわかるように、リード末端がダイの
露出背面１４と本質的に同一平面になるようにリードが
構成される。
【００２５】代わりの製造プロセスによれば、製造プロ
セスの開始前にリードフレームが予備メッキされる。リ
ードフレームはＮｉＰｄで予備メッキされることが好ま
しい。リードがはんだ付けされるステップがもはや必要
でない点を除き、この製造プロセスは上述と同様に進行
する。
【００２６】さらに、製造プロセスの他の実施形態によ
れば、リードフレームのリードが「予備成形」される。
製造プロセスの前に、図７Ａおよび図７Ｂを見ればわか
るように、リードフレームがＮｉＰｄでメッキされ、リ
ードフレームのリードが予備成形され形づけられること
が好ましい。したがって、この製造プロセスは上に概説
したように進行するが、リードをはんだ付けし、リード
を形付けるステップはもはや必要でない。
【００２７】したがって、リードフレームが予備メッキ
され及び/又はリードが予備成形される本発明によるチ
ップ・デバイスを製造するためのリードフレームを提供
することにより、製造プロセスが簡略化され短縮され
る。これによって、より迅速、効率的で、安価な製造プ
ロセスを実現することが可能となる。
【００２８】ダイ１２は当技術分野で多くの応用例で公
知の従来の方式で製造され得る。
【００２９】したがって、本発明は、単一のリードフレ
ームを用い、ダイの金属化された背面をドレイン・コン
タクトとして使用することにより、より大きなダイを収
容することのできる、より薄いパッケージを含むチップ
・デバイスを提供する。実際に、ワイヤ・ボンディング
された部品上のダイ面積の最高７０％までの増加が実現
できる。さらに、本発明は、特に予備メッキされ予備成
形されたリードフレームを提供する実施形態では、簡略
化された製造プロセスを提供する。
【００３０】本発明を特定の例示的実施形態に関して説
明してきたが、添付の特許請求の範囲に含まれるあらゆ
る改良例や同等均等物を包含するものであることを理解
されたい。
【図面の簡単な説明】
【図１Ａ】本発明によるチップ・デバイスの上面図であ
る。
【図１Ｂ】本発明によるチップ・デバイスの底面図であ
る。
【図１Ｃ】本発明によるチップ・デバイスの図１Ａの線
Ａ−Ａ’に沿った断面図である。
【図１Ｄ】本発明によるチップ・デバイスの側面図であ
る。
【図２】本発明によるチップ・デバイスの製作に使用す
るリードフレームの上面図である。
【図３】本発明によるチップ・デバイスの製作に使用す
る代替リードフレームの上面図である。
【図３Ａ】図３に示すリードフレームと２個のダイ用の
共通ダイ取付けパッドの上面図である。
【図４】本発明によるチップ・デバイスの製作に使用す
るダイの上面図である。
【図５】リードフレームに結合されモールド・コンパウ
ンドでカプセル封じされたダイの底面図である。
【図６】ダムバーを除去しモールド・コンパウンドにマ
ークを付けた、リードフレームに結合されたダイをカプ
セル封じするモールド・コンパウンドの上面図である。
【図７Ａ】本発明の代替実施形態によるチップ・デバイ
スの作製に使用する予備メッキされ予備成形されたリー
ドフレームの上面図である。
【図７Ｂ】図７Ａに示すリードフレームの線Ａ−Ａに沿
った断面図である。
【符号の説明】
１０ チップ・デバイスまたは半導体デバイス １１ リードフレーム １２ チップまたはダイ １３ モールド・コンパウンドまたはボディ １４ ダイ背面 ２０ リード ２１ パッド ２２ ポスト ３０ ダイ上面 ３１ はんだバンプ ３２ チップのソース領域 ３３ はんだバンプ ３４ チップのゲート領域 ４０ ウィンドウ ４１ モールド・コンパウンド背面 ５０ ダムバー ５１ モールド・コンパウンド上面 ５２ レール
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ロメル エヌ、マナタド フィリピン国 セブ、マンダウー シテ ィ、スバングダク、 エイチ、コルテス ストリート 1101

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】 複数のリードを含むリードフレームと、 金属化された背面を含み、金属化された背面とは反対側
    にソース端子とゲート端子をさらに含み、リードフレー
    ムのリードが前記端子と直接結合されるようにリードフ
    レームに結合されているダイと、 その内部に画定されたウィンドウを有し、リードフレー
    ムの少なくとも一部分とダイとを包み込むボディとを備
    えるチップ・デバイスであって、金属化された背面がウ
    ィンドウに隣接するように、ダイがボディに対して位置
    決めされているチップ・デバイス。
  2. 【請求項２】 ダイがはんだバンプでリードフレームに
    結合されている請求項１に記載のチップ・デバイス。
  3. 【請求項３】 リードフレームが各端子と結合される箇
    所で、リードフレームが銀メッキされている請求項１に
    記載のチップ・デバイス。
  4. 【請求項４】 リードフレームが各端子と結合される箇
    所で、リードフレームがニッケル・メッキされている請
    求項１に記載のチップ・デバイス。
  5. 【請求項５】 ２個のダイを備え、各ダイが、金属化さ
    れた背面を含み、さらに金属化された背面と反対側にソ
    ース端子とゲート端子を含み、リードフレームのリード
    が前記端子と直接結合されるように、前記ダイがリード
    フレームの対応するダイ取付けパッドと結合され、ボデ
    ィがその内部に画定された２個のウィンドウを含み、金
    属化された背面が対応するウィンドウに隣接するよう
    に、前記ダイがボディに対して位置決めされている請求
    項１に記載のチップ・デバイス。
  6. 【請求項６】 ダイ取付けパッドが互いに結合されてい
    る請求項５に記載のチップ・デバイス。
  7. 【請求項７】 チップ・デバイスを製作する方法であっ
    て、 リードを含むリードフレームを準備すること、 金属化された背面を含むダイを準備すること、 ダイをリードフレームに結合すること、ならびにダイの
    金属化された背面がボディ内に画定されたウィンドウに
    隣接するように、ボディでダイをカプセル化することを
    含む方法。
  8. 【請求項８】 複数のリードを構成することをさらに含
    む請求項７に記載の方法。
  9. 【請求項９】 リードフレームからダムバーを除き、リ
    ードからバリと樹脂を除き、リードをはんだメッキする
    ことをさらに含む請求項８に記載の方法。
  10. 【請求項１０】 ウィンドウと反対側の表面でボディに
    マーク付けすることをさらに含む請求項７に記載の方
    法。
  11. 【請求項１１】 マーク付けをレーザで行う請求項１０
    に記載の方法。
  12. 【請求項１２】 マーク付けをインキで行う請求項１０
    に記載の方法。
  13. 【請求項１３】 リードフレームが予備メッキしたリー
    ドを備えている請求項７に記載の方法。
  14. 【請求項１４】 リードフレームが予備成形したリード
    を備えている請求項７に記載の方法。
  15. 【請求項１５】 リードフレームが予備メッキしたリー
    ドと予備成形したリードを備えている請求項７に記載の
    方法。
  16. 【請求項１６】 ダイがはんだバンプを介してリードフ
    レーム・ダイ取付けパッドおよびポストに結合され、は
    んだバンプがリフローされる請求項７に記載の方法。
  17. 【請求項１７】 リードフレームが２個のダイ取付けパ
    ッドおよびポストを備え、それぞれ金属化された背面を
    含む２個のダイを準備すること、２個のダイのうち第１
    のダイを第１のダイ取付けパッドおよびポストに結合す
    ること、および２個のダイのうち第２のダイを第２のダ
    イ取付けパッドおよびポストに結合することをさらに含
    む請求項７に記載の方法。
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US09/464,885 US6720642B1 (en) 1999-12-16 1999-12-16 Flip chip in leaded molded package and method of manufacture thereof
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005515618A (ja) * 2001-10-22 2005-05-26 フェアチャイルド セミコンダクター コーポレイション 薄い熱的に強化されたｆｌｍｐパッケージ
CN100390979C (zh) * 2002-10-03 2008-05-28 费尔奇尔德半导体公司 半导体封装、电子装置及它们的制备方法
JP2008527740A (ja) * 2005-01-13 2008-07-24 フェアチャイルド・セミコンダクター・コーポレーション 標準占有面積を含む半導体ダイパッケージ及びその製造方法

Families Citing this family (71)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6754471B1 (en) * 1999-12-06 2004-06-22 Skyworks Solutions, Inc. Surface acoustic wave filter packaging
US6720642B1 (en) * 1999-12-16 2004-04-13 Fairchild Semiconductor Corporation Flip chip in leaded molded package and method of manufacture thereof
US6870254B1 (en) 2000-04-13 2005-03-22 Fairchild Semiconductor Corporation Flip clip attach and copper clip attach on MOSFET device
US6989588B2 (en) * 2000-04-13 2006-01-24 Fairchild Semiconductor Corporation Semiconductor device including molded wireless exposed drain packaging
US6661082B1 (en) * 2000-07-19 2003-12-09 Fairchild Semiconductor Corporation Flip chip substrate design
US6753605B2 (en) * 2000-12-04 2004-06-22 Fairchild Semiconductor Corporation Passivation scheme for bumped wafers
US6798044B2 (en) * 2000-12-04 2004-09-28 Fairchild Semiconductor Corporation Flip chip in leaded molded package with two dies
US6469384B2 (en) * 2001-02-01 2002-10-22 Fairchild Semiconductor Corporation Unmolded package for a semiconductor device
US6777786B2 (en) * 2001-03-12 2004-08-17 Fairchild Semiconductor Corporation Semiconductor device including stacked dies mounted on a leadframe
US7084488B2 (en) 2001-08-01 2006-08-01 Fairchild Semiconductor Corporation Packaged semiconductor device and method of manufacture using shaped die
US7122884B2 (en) * 2002-04-16 2006-10-17 Fairchild Semiconductor Corporation Robust leaded molded packages and methods for forming the same
US7061077B2 (en) 2002-08-30 2006-06-13 Fairchild Semiconductor Corporation Substrate based unmolded package including lead frame structure and semiconductor die
DE10243699B4 (de) * 2002-09-20 2005-01-05 Festo Ag & Co. Verfahren zur Herstellung eines Mikroventils
US6943434B2 (en) * 2002-10-03 2005-09-13 Fairchild Semiconductor Corporation Method for maintaining solder thickness in flipchip attach packaging processes
US7217594B2 (en) * 2003-02-11 2007-05-15 Fairchild Semiconductor Corporation Alternative flip chip in leaded molded package design and method for manufacture
US7196313B2 (en) * 2004-04-02 2007-03-27 Fairchild Semiconductor Corporation Surface mount multi-channel optocoupler
CA2567285A1 (en) * 2004-05-18 2005-11-24 Silverbrook Research Pty Ltd Method and apparatus for security document tracking
DE102004041088B4 (de) * 2004-08-24 2009-07-02 Infineon Technologies Ag Halbleiterbauteil in Flachleitertechnik mit einem Halbleiterchip und Verfahren zu seiner Herstellung
CN101213663B (zh) * 2005-06-30 2010-05-19 费查尔德半导体有限公司 半导体管芯封装及其制作方法
US20070045785A1 (en) * 2005-08-30 2007-03-01 Noquil Jonathan A Reversible-multiple footprint package and method of manufacturing
US7285849B2 (en) * 2005-11-18 2007-10-23 Fairchild Semiconductor Corporation Semiconductor die package using leadframe and clip and method of manufacturing
US20090057852A1 (en) * 2007-08-27 2009-03-05 Madrid Ruben P Thermally enhanced thin semiconductor package
US7371616B2 (en) * 2006-01-05 2008-05-13 Fairchild Semiconductor Corporation Clipless and wireless semiconductor die package and method for making the same
US20070164428A1 (en) * 2006-01-18 2007-07-19 Alan Elbanhawy High power module with open frame package
US7541221B2 (en) * 2006-02-04 2009-06-02 Stats Chippac Ltd. Integrated circuit package system with leadfinger support
US7868432B2 (en) * 2006-02-13 2011-01-11 Fairchild Semiconductor Corporation Multi-chip module for battery power control
US7768075B2 (en) * 2006-04-06 2010-08-03 Fairchild Semiconductor Corporation Semiconductor die packages using thin dies and metal substrates
US7618896B2 (en) * 2006-04-24 2009-11-17 Fairchild Semiconductor Corporation Semiconductor die package including multiple dies and a common node structure
US7656024B2 (en) 2006-06-30 2010-02-02 Fairchild Semiconductor Corporation Chip module for complete power train
US7564124B2 (en) * 2006-08-29 2009-07-21 Fairchild Semiconductor Corporation Semiconductor die package including stacked dice and heat sink structures
US8106501B2 (en) * 2008-12-12 2012-01-31 Fairchild Semiconductor Corporation Semiconductor die package including low stress configuration
US7768105B2 (en) * 2007-01-24 2010-08-03 Fairchild Semiconductor Corporation Pre-molded clip structure
US7821116B2 (en) * 2007-02-05 2010-10-26 Fairchild Semiconductor Corporation Semiconductor die package including leadframe with die attach pad with folded edge
KR101391925B1 (ko) * 2007-02-28 2014-05-07 페어차일드코리아반도체 주식회사 반도체 패키지 및 이를 제조하기 위한 반도체 패키지 금형
KR101489325B1 (ko) * 2007-03-12 2015-02-06 페어차일드코리아반도체 주식회사 플립-칩 방식의 적층형 파워 모듈 및 그 파워 모듈의제조방법
US7659531B2 (en) * 2007-04-13 2010-02-09 Fairchild Semiconductor Corporation Optical coupler package
US7683463B2 (en) * 2007-04-19 2010-03-23 Fairchild Semiconductor Corporation Etched leadframe structure including recesses
JP5090088B2 (ja) * 2007-07-05 2012-12-05 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US7902657B2 (en) * 2007-08-28 2011-03-08 Fairchild Semiconductor Corporation Self locking and aligning clip structure for semiconductor die package
US7737548B2 (en) 2007-08-29 2010-06-15 Fairchild Semiconductor Corporation Semiconductor die package including heat sinks
US20090057855A1 (en) * 2007-08-30 2009-03-05 Maria Clemens Quinones Semiconductor die package including stand off structures
US7589338B2 (en) * 2007-11-30 2009-09-15 Fairchild Semiconductor Corporation Semiconductor die packages suitable for optoelectronic applications having clip attach structures for angled mounting of dice
US20090140266A1 (en) * 2007-11-30 2009-06-04 Yong Liu Package including oriented devices
KR20090062612A (ko) * 2007-12-13 2009-06-17 페어차일드코리아반도체 주식회사 멀티 칩 패키지
US7781872B2 (en) * 2007-12-19 2010-08-24 Fairchild Semiconductor Corporation Package with multiple dies
US20090166826A1 (en) * 2007-12-27 2009-07-02 Janducayan Omar A Lead frame die attach paddles with sloped walls and backside grooves suitable for leadless packages
US8106406B2 (en) 2008-01-09 2012-01-31 Fairchild Semiconductor Corporation Die package including substrate with molded device
US7791084B2 (en) 2008-01-09 2010-09-07 Fairchild Semiconductor Corporation Package with overlapping devices
US7626249B2 (en) * 2008-01-10 2009-12-01 Fairchild Semiconductor Corporation Flex clip connector for semiconductor device
JP2009170476A (ja) * 2008-01-11 2009-07-30 Panasonic Corp 半導体装置および半導体装置の製造方法
US20090194856A1 (en) * 2008-02-06 2009-08-06 Gomez Jocel P Molded package assembly
US7758029B2 (en) * 2008-02-07 2010-07-20 Seville Classics Inc. Cutting board with replaceable cutting sheets
KR101524545B1 (ko) * 2008-02-28 2015-06-01 페어차일드코리아반도체 주식회사 전력 소자 패키지 및 그 제조 방법
US7768108B2 (en) 2008-03-12 2010-08-03 Fairchild Semiconductor Corporation Semiconductor die package including embedded flip chip
US8018054B2 (en) * 2008-03-12 2011-09-13 Fairchild Semiconductor Corporation Semiconductor die package including multiple semiconductor dice
KR101519062B1 (ko) * 2008-03-31 2015-05-11 페어차일드코리아반도체 주식회사 반도체 소자 패키지
US20090278241A1 (en) * 2008-05-08 2009-11-12 Yong Liu Semiconductor die package including die stacked on premolded substrate including die
US8193618B2 (en) 2008-12-12 2012-06-05 Fairchild Semiconductor Corporation Semiconductor die package with clip interconnection
US7973393B2 (en) * 2009-02-04 2011-07-05 Fairchild Semiconductor Corporation Stacked micro optocouplers and methods of making the same
US8222718B2 (en) * 2009-02-05 2012-07-17 Fairchild Semiconductor Corporation Semiconductor die package and method for making the same
US8581376B2 (en) * 2010-03-18 2013-11-12 Alpha & Omega Semiconductor Incorporated Stacked dual chip package and method of fabrication
US8513784B2 (en) * 2010-03-18 2013-08-20 Alpha & Omega Semiconductor Incorporated Multi-layer lead frame package and method of fabrication
JP5822468B2 (ja) 2011-01-11 2015-11-24 ローム株式会社 半導体装置
US8421204B2 (en) 2011-05-18 2013-04-16 Fairchild Semiconductor Corporation Embedded semiconductor power modules and packages
US8436429B2 (en) 2011-05-29 2013-05-07 Alpha & Omega Semiconductor, Inc. Stacked power semiconductor device using dual lead frame and manufacturing method
US9536800B2 (en) 2013-12-07 2017-01-03 Fairchild Semiconductor Corporation Packaged semiconductor devices and methods of manufacturing
JP6452313B2 (ja) * 2014-05-13 2019-01-16 キヤノン株式会社 通信装置及びその制御方法、プログラム
KR20160032958A (ko) 2014-09-17 2016-03-25 삼성전자주식회사 반도체 패키지 및 이의 제조 방법
US9922935B2 (en) 2014-09-17 2018-03-20 Samsung Electronics Co., Ltd. Semiconductor package and method of fabricating the same
DE102015120396A1 (de) * 2015-11-25 2017-06-01 Infineon Technologies Austria Ag Halbleiterchip-Package umfassend Seitenwandkennzeichnung
US20200194347A1 (en) * 2018-12-18 2020-06-18 Alpha And Omega Semiconductor (Cayman) Ltd. Semiconductor package and method of making the same

Family Cites Families (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4678358A (en) * 1985-07-15 1987-07-07 National Semiconductor Corporation Glass compression seals using low temperature glass
JPH01134958A (ja) 1987-11-20 1989-05-26 Hitachi Ltd 半導体装置
EP0470210A1 (en) 1989-07-03 1992-02-12 General Electric Company Low inductance encapsulated package including a semiconductor chip
US5105536A (en) * 1989-07-03 1992-04-21 General Electric Company Method of packaging a semiconductor chip in a low inductance package
US5147821A (en) * 1990-09-28 1992-09-15 Motorola, Inc. Method for making a thermally enhanced semiconductor device by holding a leadframe against a heatsink through vacuum suction in a molding operation
US5183724A (en) * 1990-12-18 1993-02-02 Amkor Electronics, Inc. Method of producing a strip of lead frames for integrated circuit dies in a continuous system
US5319242A (en) 1992-03-18 1994-06-07 Motorola, Inc. Semiconductor package having an exposed die surface
US5250841A (en) 1992-04-06 1993-10-05 Motorola, Inc. Semiconductor device with test-only leads
NL195026C (nl) * 1992-04-22 2003-06-18 Yamaha Corporation Werkwijze voor het bewerken van een raam van elektrische geleiders voor een halfgeleiderelement.
JP3230348B2 (ja) * 1993-09-06 2001-11-19 ソニー株式会社 樹脂封止型半導体装置及びその製造方法
US5523604A (en) * 1994-05-13 1996-06-04 International Rectifier Corporation Amorphous silicon layer for top surface of semiconductor device
US5554569A (en) 1994-06-06 1996-09-10 Motorola, Inc. Method and apparatus for improving interfacial adhesion between a polymer and a metal
US6384492B1 (en) 1995-05-04 2002-05-07 Spinel Llc Power semiconductor packaging
US5789809A (en) 1995-08-22 1998-08-04 National Semiconductor Corporation Thermally enhanced micro-ball grid array package
US5637916A (en) 1996-02-02 1997-06-10 National Semiconductor Corporation Carrier based IC packaging arrangement
US5811879A (en) 1996-06-26 1998-09-22 Micron Technology, Inc. Stacked leads-over-chip multi-chip module
US6018686A (en) * 1997-10-31 2000-01-25 Cypress Semiconductor Corp. Electrically imprinting a semiconductor die with identifying information
US6249041B1 (en) * 1998-06-02 2001-06-19 Siliconix Incorporated IC chip package with directly connected leads
US6423623B1 (en) * 1998-06-09 2002-07-23 Fairchild Semiconductor Corporation Low Resistance package for semiconductor devices
US6133634A (en) 1998-08-05 2000-10-17 Fairchild Semiconductor Corporation High performance flip chip package
JP3560488B2 (ja) * 1999-01-29 2004-09-02 ユナイテッド マイクロエレクトロニクス コープ マルチチップ用チップ・スケール・パッケージ
US6214640B1 (en) * 1999-02-10 2001-04-10 Tessera, Inc. Method of manufacturing a plurality of semiconductor packages
US6429509B1 (en) * 1999-05-03 2002-08-06 United Microelectronics Corporation Integrated circuit with improved interconnect structure and process for making same
TW463346B (en) * 1999-05-04 2001-11-11 Sitron Prec Co Ltd Dual-leadframe package structure and its manufacturing method
US6307755B1 (en) 1999-05-27 2001-10-23 Richard K. Williams Surface mount semiconductor package, die-leadframe combination and leadframe therefor and method of mounting leadframes to surfaces of semiconductor die
US6448110B1 (en) 1999-08-25 2002-09-10 Vanguard International Semiconductor Corporation Method for fabricating a dual-chip package and package formed
US6388336B1 (en) 1999-09-15 2002-05-14 Texas Instruments Incorporated Multichip semiconductor assembly
US6198163B1 (en) 1999-10-18 2001-03-06 Amkor Technology, Inc. Thin leadframe-type semiconductor package having heat sink with recess and exposed surface
US6319755B1 (en) * 1999-12-01 2001-11-20 Amkor Technology, Inc. Conductive strap attachment process that allows electrical connector between an integrated circuit die and leadframe
US6744124B1 (en) * 1999-12-10 2004-06-01 Siliconix Incorporated Semiconductor die package including cup-shaped leadframe
US6720642B1 (en) 1999-12-16 2004-04-13 Fairchild Semiconductor Corporation Flip chip in leaded molded package and method of manufacture thereof
US6989588B2 (en) * 2000-04-13 2006-01-24 Fairchild Semiconductor Corporation Semiconductor device including molded wireless exposed drain packaging
US6452278B1 (en) 2000-06-30 2002-09-17 Amkor Technology, Inc. Low profile package for plural semiconductor dies
US6661082B1 (en) 2000-07-19 2003-12-09 Fairchild Semiconductor Corporation Flip chip substrate design
US6699728B2 (en) * 2000-09-06 2004-03-02 Osram Opto Semiconductors Gmbh Patterning of electrodes in oled devices
US6798044B2 (en) * 2000-12-04 2004-09-28 Fairchild Semiconductor Corporation Flip chip in leaded molded package with two dies
US6469384B2 (en) 2001-02-01 2002-10-22 Fairchild Semiconductor Corporation Unmolded package for a semiconductor device
US6628880B2 (en) 2001-04-06 2003-09-30 Windsor Communications, Inc. Fiber optic cable splice enclosure
US6683375B2 (en) 2001-06-15 2004-01-27 Fairchild Semiconductor Corporation Semiconductor die including conductive columns
US6528880B1 (en) 2001-06-25 2003-03-04 Lovoltech Inc. Semiconductor package for power JFET having copper plate for source and ribbon contact for gate
US6399418B1 (en) 2001-07-26 2002-06-04 Amkor Technology, Inc. Method for forming a reduced thickness packaged electronic device
US7084488B2 (en) * 2001-08-01 2006-08-01 Fairchild Semiconductor Corporation Packaged semiconductor device and method of manufacture using shaped die
US6633030B2 (en) 2001-08-31 2003-10-14 Fiarchild Semiconductor Surface mountable optocoupler package
US6566749B1 (en) 2002-01-15 2003-05-20 Fairchild Semiconductor Corporation Semiconductor die package with improved thermal and electrical performance
KR20040111395A (ko) 2002-03-12 2004-12-31 페어차일드 세미컨덕터 코포레이션 웨이퍼 레벨의 코팅된 구리 스터드 범프
US7256479B2 (en) * 2005-01-13 2007-08-14 Fairchild Semiconductor Corporation Method to manufacture a universal footprint for a package with exposed chip

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005515618A (ja) * 2001-10-22 2005-05-26 フェアチャイルド セミコンダクター コーポレイション 薄い熱的に強化されたｆｌｍｐパッケージ
CN100390979C (zh) * 2002-10-03 2008-05-28 费尔奇尔德半导体公司 半导体封装、电子装置及它们的制备方法
JP2008527740A (ja) * 2005-01-13 2008-07-24 フェアチャイルド・セミコンダクター・コーポレーション 標準占有面積を含む半導体ダイパッケージ及びその製造方法
JP4850184B2 (ja) * 2005-01-13 2012-01-11 フェアチャイルド・セミコンダクター・コーポレーション 標準占有面積を含む半導体ダイパッケージ及びその製造方法

Also Published As

Publication number Publication date
US20050167848A1 (en) 2005-08-04
US6949410B2 (en) 2005-09-27
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US6720642B1 (en) 2004-04-13
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US7215011B2 (en) 2007-05-08
DE10062542A1 (de) 2001-06-21

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