KR100840405B1 - 표면 마운팅을 위한 전방 접촉의 준비 - Google Patents

표면 마운팅을 위한 전방 접촉의 준비 Download PDF

Info

Publication number
KR100840405B1
KR100840405B1 KR1020067024781A KR20067024781A KR100840405B1 KR 100840405 B1 KR100840405 B1 KR 100840405B1 KR 1020067024781 A KR1020067024781 A KR 1020067024781A KR 20067024781 A KR20067024781 A KR 20067024781A KR 100840405 B1 KR100840405 B1 KR 100840405B1
Authority
KR
South Korea
Prior art keywords
solderable
electrode
passivation
semiconductor device
power electrode
Prior art date
Application number
KR1020067024781A
Other languages
English (en)
Other versions
KR20070026533A (ko
Inventor
마틴 스탠딩
앤드류 사우리
데이비드 피. 죤스
마틴 캐롤
매튜 엘윈
Original Assignee
인터내쇼널 렉티파이어 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인터내쇼널 렉티파이어 코포레이션 filed Critical 인터내쇼널 렉티파이어 코포레이션
Publication of KR20070026533A publication Critical patent/KR20070026533A/ko
Application granted granted Critical
Publication of KR100840405B1 publication Critical patent/KR100840405B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/492—Bases or plates or solder therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06131—Square or rectangular array being uniform, i.e. having a uniform pitch across the array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13021—Disposition the bump connector being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16111—Disposition the bump connector being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H01L2224/17104—Disposition relative to the bonding areas, e.g. bond pads
    • H01L2224/17106—Disposition relative to the bonding areas, e.g. bond pads the bump connectors being bonded to at least one common bonding area
    • H01L2224/17107—Disposition relative to the bonding areas, e.g. bond pads the bump connectors being bonded to at least one common bonding area the bump connectors connecting two common bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/731—Location prior to the connecting process
    • H01L2224/73151—Location prior to the connecting process on different surfaces
    • H01L2224/73153—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Die Bonding (AREA)
  • Wire Bonding (AREA)

Abstract

본 발명은 그 표면상의 파워 전극과, 상기 파워 전극상의 솔더링-가능(solderable) 바디와, 그리고 상기 솔더링-가능 바디로부터 이격된, 상기 바디를 둘러싸는 패시베이션(passivation) 바디를 포함하는 반도체 디바이스를 제공한다.
전력 트랜지스터, 패시베이션, 솔더링, 칩 패키지, 파워 전극, 제어 전극.

Description

표면 마운팅을 위한 전방 접촉의 준비{PREPARATION OF FRONT CONTACT FOR SURFACE MOUNTING}
관련 출원
본 출원은 "Preparation of Front Contact for Surface Mounting"이라는 명칭으로 2004년 5월 28일 출원된 미국가특허출원 제 60/575,656호에 기초하며 그 출원의 이익을 주장하는바, 상기 미국가출원은 본원에서 그 우선권이 주장되며, 출원의 개시 내용은 참조출원으로서 포함된다.
본 발명은 반도체 디바이스들에 관한 것이다.
칩-스케일 패키징은, 그 내부에 포함된 다이와 거의 비슷한 크기를 갖는 반도체 패키지를 고안하는 아이디어에 의해서 유도된 개념이다. 미국 특허 제 6,624,522호는 각각이 전력 MOSFET와 같은 전력 반도체 다이를 포함하는 여러 칩-스케일 패키지들을 예시하는데, 여기서, 적어도 하나의 파워(power) 전극은 솔더(solder), 전도성 에폭시 등과 같은 전도성 접착 바디(body)에 의해 회로 기판과 같은 기판상의 전도성 패드들에 직접적으로 전기적, 기계적 연결을 갖는다.
이러한 직접적인 연결을 용이하게 하기 위해, 솔더링-가능(solderable) 바디가 패시베이션(passivation) 바디와 접촉하는 파워 전극상에 형성되는데, 여기서, 패시베이션 바디는 자체로서 파워 전극 위에 상주한다. 은과 같은 솔더링-가능 바디의 일부 금속들은 사용 기간 이후에 덴드라이트(dendrite)를 형성하는 것임이 발견되었다. 덴드라이트들은 패시베이션 바디에 손상을 주며, 일부 경우들에서 바람직하지 않게 파워 전극을 인접한 전도성 바디에 단락시킨다. 예를 들어, 전도성 클립 내에 배치된 다이를 갖는 전력 반도체 패키지에서, 덴드라이트들은 파워 전극을 전도성 클립에 단락시킬 만큼 충분히 길게 성장할 수 있다. 이러한 상황은 전도성 클립이 또한 은과 같은 덴드라이트들을 형성하는 경향이 있는 금속을 포함하는 때에 악화될 수 있다.
전력 반도체 디바이스에 대한 긴 서비스 수명을 보장하기 위해 이러한 손상을 피하는 것이 바람직할 것이다.
본 발명에 따른 디바이스에서, 덴드라이트들의 형성을 방지하며 이에 따라 디바이스의 서비스 수명을 개선하기 위해, 패시베이션과 솔더링-가능 바디간에 갭(gap)이 존재한다.
구체적으로, 본 발명에 따른 반도체 디바이스는 일 측이 전도성 접착제로 전도성 패드와 직접적으로 연결된 반도체 다이를 포함하는데, 상기 일 측은 적어도 하나의 파워 전극과, 상기 적어도 하나의 전극상에 형성된 패시베이션 바디와, 상기 적어도 하나의 전극을 노출시키는 상기 패시베이션 바디에서의 개구와, 그리고 상기 적어도 하나의 전극상에 형성된 솔더링-가능 바디를 포함하며, 여기서, 상기 솔더링-가능 바디는 상기 개구보다 폭이 좁으며, 이에 의해 상기 패시베이션과 상기 솔더링-가능 바디 사이에 갭이 존재한다.
본 발명의 바람직한 실시예는:
제 1 주 표면과 대향 제 2 주 표면을 갖는 반도체 다이와; 적어도 하나의 솔더링-가능 바디가 파워 전극의 일부상에 형성된 상기 제 1 주 표면상의 제 1 파워 전극과; 적어도 하나의 솔더링-가능 바디가 파워 전극의 일부상에 형성된 상기 제 1 주 표면상의 제어 전극과; 그리고 상기 제 1 파워 전극상에 형성되며, 상기 제 1 파워 전극상의 상기 적어도 하나의 솔더링-가능 바디를 노출시키는 개구를 포함하는 패시베이션 바디를 포함하며, 여기서, 상기 개구는 상기 적어도 하나의 솔더링-가능 바디보다 폭이 넓으며, 이에 의해 상기 적어도 하나의 솔더링-가능 바디는 상기 제 1 파워 전극상의 상기 적어도 하나의 솔더링-가능 바디를 둘러싸는 갭에 의해 상기 패시베이션으로부터 이격된다.
본 발명의 다른 특징들 및 이점들은 첨부 도면들을 참조하는 하기의 본 발명의 상세한 설명으로부터 자명하게 될 것이다.
도 1은 본 발명의 제 1 실시예에 따른 반도체 디바이스의 상부 평면도를 도시한다.
도 2는 라인 2-2을 따라 화살표들 방향으로 절취한 본 발명의 제 1 실시예에 따른 디바이스의 단면도이다.
도 3은 본 발명의 제 2 실시예에 따른 반도체 디바이스의 상부 평면도이다.
도 4는 본 발명의 제 3 실시예에 따른 반도체 디바이스의 상부 평면도이다.
도 5는 본 발명에 따른 패키지의 상부 평면도이다.
도 6은 본 발명에 따른 패키지의 하부 평면도이다.
도 7은 기판의 전도성 패드들상에 마운팅 되었을 때의 바와같은, 라인 7-7을 따라 화살표들 방향으로 절취한 본 발명에 따른 패키지의 단면도이다.
도 8은 복수의 다이를 갖는 웨이퍼의 상부 평면도이다.
도 9는 전극들이 다이 위에 형성된 이후에 복수의 다이를 갖는 웨이퍼의 상부 평면도이다.
도 10은 복수의 솔더링-가능 층들의 형성 이후에, 도 4의 웨이퍼의 부분들(5-5)을 도시한다.
도 11은 패시베이션 형성 이후에 부분들(5-5)을 도시한다.
도 12는 개구들이 각 솔더링-가능 층 위의 패시베이션에 형성된 이후의 웨이퍼의 부분들(5-5)을 도시한다.
도 1과 2를 참조하면, 본 발명에 따른 반도체 디바이스는 다이의 제 1 주 표면상에서 제 1 파워 전극(12)과 제어 전극(14)을 갖는 반도체 다이(10)를 포함한다.
본 발명의 제 1 실시예에 따르면, 적어도 하나의 솔더링-가능 바디(16)가 제 1 파워 전극(12)상에 형성되며, 적어도 하나의 솔더링-가능 바디(16)가 제어 전극(14)상에 형성된다. 더욱이, 본 발명에 따른 디바이스에서, 솔더 레지스트(solder resist)로서 또한 작용할 수 있는 에폭시로부터 바람직하게 형성되는 패시베이션 바디(18)가 제 1 파워 전극(12)과 제어 전극(14)상에 배치되며, 이는 제 1 파워 전극(14)상의 솔더링-가능 바디(16)를 노출시키는 개구(20)와, 그리고 제어 전극(14)상의 솔더링-가능 바디(16)를 노출시키는 개구(22)를 포함한다. 바람직한 실시예에서, 전극들(12 및 14)은 알루미늄 또는 알루미늄 실리콘으로부터 형성되며, 솔더링-가능 바디들(16)은 덴드라이트들을 형성하는 경향이 있는 트라이메탈(trimetal) 적층 또는 임의의 솔더링-가능 물질로부터 형성된다. 트라이메탈 적층은, 가령 Ti/Pd/Ag 트라이메탈 적층과 같이, 그 최상부에 은 층(silver layer)을 포함할 수 있다.
본 발명의 일 양상에 따르면, 개구(20)는 솔더링-가능 바디(16)보다 폭이 넓다. 결과적으로, 솔더링-가능 바디(16)는 솔더링-가능 바디(16)를 둘러싸는 갭(24)에 의해 패시베이션(18)으로부터 이격된다. 바람직한 실시예에서, 개구(22)는 제어 전극(14)상의 솔더링-가능 바디(16)보다 폭이 넓으며, 이에 의해 제어 전극(14)상의 패시베이션 바디(18)와 솔더링-가능 바디(16)사이에 갭(26)이 생성된다.
바람직한 실시예에서, 패시베이션 바디(18)는 복수의 개구들(20)을 포함하는데, 여기서, 각 개구는 제 1 파워 전극(12)상의 각 솔더링-가능 바디(16)보다 폭이 넓어서 솔더링-가능 바디를 노출시키며, 이에 의해 솔더링-가능 바디(16)와 패시베이션 바디(18) 사이에 각 갭(24)이 형성된다. 또한, 바람직한 실시예에서, 패시베이션 바디(18)는 솔더링-가능 바디들(16)보다 두껍다. 결과적으로, 솔더링-가능 바디들(16)은 패시베이션 바디(18)를 넘어서 연장하지 않는다. 즉, 각 솔더링-가능 바디(16)는 바람직하게 각 개구(20)의 바닥부에 배치되며, 개구의 최상부에 도달하 지 않는다.
도 1과 2에 도시된 실시예에 따른 반도체 디바이스는 수직 전도 타입이 될 수 있으며, 이에 따라 제 1 주 표면에 대향하는 제 2 주 표면상의 제 2 파워 전극(28)을 포함한다. 예를 들어, 도 1과 2에 의해 도시된 실시예에 따른 디바이스는 전력 MOSFET가 될 수 있는바, 여기서, 제 1 파워 전극(12)은 소스 전극이며, 제 2 파워 전극(28)은 드레인 전극이며, 그리고 제어 전극(14)은 게이트 전극이다.
본 발명에 따른 디바이스는 수직 전도 타입 디바이스들에 국한되지 않는다. 동일한 참조번호들이 동일한 특징들을 나타내는 도 3을 참조하면, 제 2 실시예에 따른 디바이스는 플립-칩(flip-chip) 타입이 될 수 있는바, 이 경우에, 제 1 파워 전극(12), 제 2 파워 전극(28), 및 제어 전극(14)은 다이(10)의 공통 표면상에 배치된다. 제 2 실시예에 따른 디바이스는 전력 MOSFET와 같은 전력 디바이스가 될 수 있는바, 이 경우에, 제 1 파워 전극(12)은 소스 전극이며, 제 2 파워 전극(28)은 드레인 전극이며, 그리고 제어 전극(14)은 게이트 전극이다.
동일한 참조번호들이 동일한 요소들을 나타내는 도 4를 참조하면, 제 3 실시예에 따른 반도체 디바이스는 디바이스의 주 표면상에 하나의 파워 전극(30)만을 포함하며, 제 1 실시예와 제 2 실시예와는 달리 제어 전극을 포함하지 않는다. 제 3 실시예에 따른 디바이스는 예를 들어, 수직 전도 타입 다이오드가 될 수 있는바, 여기서, 파워 전극들 중 하나(즉, 애노드 전극 또는 캐소드 전극)는 솔더링-가능 바디들(16) 위의 개구들을 갖는 디바이스 표면상의 패시베이션 바디(18)를 포함하는데, 각 개구는 개구가 둘러싸고 있는 각 솔더링-가능 바디(16)보다 폭이 넓으며, 패시베이션(18)은 바람직하게 솔더링-가능 바디들(16)보다 두껍다.
3개의 모든 실시예들은, 각 경우에서 일 측상의 모든 전극들이 솔더 또는 전도성 에폭시와 같은 전도성 접착제로 회로 기판과 같은 기판상의 전도성 패드에 직접적인 연결을 갖는다는 점에서 유사하다. 즉, 솔더링-가능 바디들(16)은 기판상의 전도성 패드에 직접적으로 연결되기 위해 동일 표면상의 모든 전극들상에 제공되며, 유익하게, 각 솔더링-가능 바디(16)와 패시베이션 바디(18)간의 갭(24)은 덴드라이트들의 형성을 방지한다.
도 5, 6 및 7을 참조하면, 본 발명에 따른 반도체 디바이스는 미국 특허 제 6,624,522호에 의해 도시된 개념에 따라 전도성 클립(32)을 사용하여 패키징될 수 있다. 예를 들어, 제 1 실시예에 따른 반도체 디바이스는 솔더 또는 전도성 에폭시와 같은 전도성 접착제(44)에 의해 컵-형상 또는 캔-형상 전도성 클립(32)의 웹(web) 부분(34)에 전기적으로 연결된 제 2 파워 전극(28)을 가질 수 있다. 따라서, 전도성 클립(32)은 제 2 파워 전극(28)에의 외부 전기적 연결을 위한 전기적 커넥터로서 동작할 수 있다.
전도성 클립(32)은 바람직하게 구리 또는 구리 합금으로부터 형성되며, 외부 표면상에 금 또는 은을 포함할 수 있다. 바람직하게, 전도성 클립(32)은 웹 부분(34)과 일체화된 림(rim)(36)을 포함하며, 본 발명에 따른 반도체 디바이스가 수납되는 내부 공간을 정의한다. 림(36)은 웹 부분(34)(제 2 파워 전극(28)에 전기적으로 연결됨)과 바람직하게 2개의 단자 연결 표면들(38)간의 전기적 커넥터로서 동작함을 주목하자. 연결 표면들(38)은 전도성 클립(32)과 회로 기판과 같은 기 판(42)상의 전도성 패드들(40)을 전기적으로 연결하는 역할을 한다. 연결 표면들(38)은 솔더 또는 전도성 에폭시와 같은 전도성 접착제(44)에 의해 패드들(40)에 전기적으로 연결됨을 주목하자. 또한, 상술한 바와같이, 본 발명에 따른 디바이스는 디바이스의 일 측상의 전극들이 기판의 전도성 패드들에 직접적으로 전기적으로 연결되도록 구성된다. 따라서, 도 7에서 도시된 바와같이, 제 1 파워 전극(12)은 솔더 또는 전도성 에폭시와 같은 전도성 접착제(44)에 의해 각 전도성 패드(46)에 전기적으로 연결가능하며, 제어 전극(14)은 기판(42)상의 각 전도성 패드(48)에 유사하게 전기적으로 연결가능하다.
본 발명에 따른 반도체 디바이스는 하기의 과정에 따라 제조될 수 있다.
도 8을 참조하면, 우선 복수의 다이(10)가 종래의 방식으로 웨이퍼(50)에 형성된다. 따라서, 예를 들어 바람직한 실시예에서, 복수의 수직 전도 타입 전력 MOSFET들이 임의의 공지된 방식으로 실리콘 웨이퍼에 형성된다.
이후에, 접촉 금속층이 증착되며, 임의의 공지된 전통적인 방식으로 패턴화된다. 따라서, 바람직한 실시예에서, 전방(front) 금속층이 MOSFET들이 형성되는 웨이퍼(50) 위에 증착되며, 도 1에 의해 도시된 바와같이 각 다이(10)에 대해 제 1 파워 전극(12)(이하에서, 소스 접촉 또는 소스 전극)과 제어 전극(14)(이하에서, 게이트 접촉 또는 게이트 전극)을 형성하도록 패턴화된다. 이러한 목적을 위한 적합한 전방 금속은 Al 또는 AlSi가 될 수 있다.
이후에, 솔더링-가능 전방 금속이 접촉 금속층 위에 증착된다. 솔더링-가능 전방 금속은 트라이메탈 결합(Ti/Pd/Ag)과 같은 임의의 적합한 금속 결합이 될 수 있다. 바람직한 실시예에서, 솔더링-가능 전방 금속층은 은으로 된 최상부 층을 포함한다.
이후에, 솔더링-가능 전방 금속층은 도 10에서 도시된 바와같이 패턴화되어, 각 접촉, 예를 들어 소스 접촉(12) 위에 적어도 하나의 솔더링-가능 바디(16)를 남겨놓는다. 따라서, 바람직한 실시예에서, 솔더링-가능 전방 금속은 패턴화되어, 결과적으로 게이트 전극(14)과 소스 전극(12)상에 적어도 하나의 솔더링-가능 바디(16) 또는 바람직하게 소스 전극(12) 위에 복수의 솔더링-가능 바디들(16)을 남겨놓는다.
이후에, 만일 각 다이에 대한 제 2 파워 전극이 요구되는 경우에, 후방 금속 접촉(미도시)이 웨이퍼(24)의 후방부 위에 증착된다. 따라서, 예를 들어, 바람직한 실시예에서, 드레인 후방 금속이 웨이퍼의 후방에 형성된다. 드레인 후방 금속은 Al 또는 AlSi로 형성될 수 있으며, 솔더링-가능 트라이메탈 결합을 포함하도록 더 처리된다.
이후에, 패시베이션 바디(18)가 도 11에서 사선들에 의해 도시된 바와같이 웨이퍼(50)의 전방측 위에 형성된다. 패시베이션 바디(18)는 또한 솔더 레지스트로서 동작할 수 있는 임의의 적합한 에폭시 패시베이션이 될 수 있다. 에폭시 패시베이션은 스크린 프린트(screen print)될 수 있다. 따라서, 바람직한 실시예에서, 적합한 에폭시 패시베이션이 소스 전극들(12)과 게이트 전극들(14) 위에 형성될 수 있다.
이후에, 패시베이션(18)이 각 접촉 위의 각 솔더링-가능 바디(16)의 최상부 로부터 제거된다. 패시베이션(18)의 제거는 접촉층 아래로 연장하는 개구들(20 및 22)을 생성한다. 따라서, 본 발명의 바람직한 실시예에서, 개구는 각 소스 전극(12) 위의 패시베이션(18)에 생성되고, 또한 게이트 전극(14) 위에 생성되어, 도 12에서 도시된 바와같이 각 솔더링-가능 바디들을 노출시킨다.
본 발명의 일 양상에 따르면, 개구들(20) 및 바람직하게, 개구들(22)은 충분히 넓게 형성되며, 이에 따라 각 솔더링-가능 바디(16)는 각 갭에 의해 패시베이션(18)으로부터 이격될 수 있다.
이후에, 각 다이는 소잉(sawing)과 같은 임의의 공지 방법에 의해 싱귤레이트(singulate) 된다. 이후에, 각 싱귤레이트된 다이는 상술한 바와같이 반도체 패키지를 얻기 위해 전도성 클립(32)에 패키지될 수 있다.
비록 본 발명이 특정 실시예들에 관해 설명되었지만은, 많은 다른 변화들, 변형들 및 다른 사용들이 기술분야의 당업자들에게 자명하게 될 것이다. 따라서, 본 발명은 본원의 특정 개시에 국한되지 않으며, 하기의 청구범위에 의해서만 제한된다.

Claims (20)

  1. 제 1 주 표면 및 대향하는 제 2 주 표면을 갖는 반도체 다이와;
    상기 제 1 주 표면상의 제 1 파워 전극과, 여기서 상기 제 1 파워 전극의 일부분에는 적어도 하나의 솔더링-가능 바디가 형성되어 있으며;
    상기 제 1 주 표면상의 제어 전극과, 여기서 상기 제어 전극의 일부분에는 적어도 하나의 솔더링-가능 바디가 형성되어 있으며;
    전도성 클립 및 상기 제 2 주 표면 상의 제 2 파워 전극과, 여기서, 상기 제 2 파워 전극은 전도성 접착제에 의해 상기 전도성 클립에 전기적으로 연결되어 있으며; 그리고
    상기 제 1 파워 전극상에 형성되며, 상기 제 1 파워 전극상의 상기 적어도 하나의 솔더링-가능 바디를 노출시키기 위한 개구를 구비하는 패시베이션(passivation) 바디
    를 포함하여 구성되며,
    여기서, 상기 개구는 상기 적어도 하나의 솔더링-가능 바디보다 폭이 넓으며, 이에 의해 상기 적어도 하나의 솔더링-가능 바디는 상기 제 1 파워 전극상의 상기 적어도 하나의 솔더링-가능 바디를 둘러싸는 갭(gap)에 의해 상기 패시베이션으로부터 이격되어 있는 것을 특징으로 하는 반도체 디바이스.
  2. 제 1항에 있어서, 상기 패시베이션 바디는 상기 제어 전극상의 상기 적어도 하나의 솔더링-가능 바디를 노출하기 위한 또 하나의 개구를 포함하는 것을 특징으로 하는 반도체 디바이스.
  3. 제 1항에 있어서, 상기 제 1 파워 전극상에 형성된 복수의 솔더링-가능 바디 들 및 상기 패시베이션 바디에서의 복수의 개구들을 더 포함하며,
    여기서, 각 상기 개구는 상기 제 1 파워 전극상의 각 솔더링-가능 바디를 노출시키며, 상기 각 솔더링-가능 바디보다 폭이 더 넓으며, 이에 의해 상기 각 솔더링-가능 바디는 상기 제 1 파워 전극상의 상기 각 솔더링-가능 바디를 둘러싸는 갭에 의해 상기 패시베이션으로부터 이격되어 있는 것을 특징으로 하는 반도체 디바이스.
  4. 제 1항에 있어서, 상기 패시베이션 바디는 상기 제 1 파워 전극상의 상기 적어도 하나의 솔더링-가능 바디보다 두꺼우며, 이에 의해 상기 적어도 하나의 솔더링-가능 바디는 상기 패시베이션 바디를 넘어서 연장하지 않는 것을 특징으로 하는 반도체 디바이스.
  5. 제 1항에 있어서, 상기 제 1 전극상의 상기 적어도 하나의 솔더링-가능 바디는 은을 포함하는 것을 특징으로 하는 반도체 디바이스.
  6. 제 1항에 있어서, 상기 제 1 전극상의 상기 적어도 하나의 솔더링-가능 바디는 솔더링-가능 트라이메탈(trimetal)로 구성되며, 여기서, 상기 트라이메탈의 최상부는 은으로 구성되는 것을 특징으로 하는 반도체 디바이스.
  7. 삭제
  8. 제 1 항에 있어서, 상기 전도성 클립은 그 외부 표면상에서 은을 포함하는 것을 특징으로 하는 반도체 디바이스.
  9. 제 1 항에 있어서, 상기 전도성 클립은 컵-형상인 것을 특징으로 하는 반도체 디바이스.
  10. 삭제
  11. 제 1항에 있어서, 상기 반도체 다이는 전력 MOSFET이며, 상기 제 1 파워 전극은 소스 전극이며, 상기 제어 전극은 게이트 전극인 것을 특징으로 하는 반도체 디바이스.
  12. 제 1항에 있어서, 상기 패시베이션은 에폭시-기반 패시베이션으로 구성되는 것을 특징으로 하는 반도체 디바이스.
  13. 일 측이 전도성 접착제로 전도성 패드에 직접적으로 연결된 반도체 다이를 포함하여 구성되며, 상기 일 측은 적어도 하나의 파워 전극과, 상기 적어도 하나의 전극상에 형성된 패시베이션 바디와, 상기 적어도 하나의 전극을 노출시키기 위한 상기 패시베이션 바디에서의 개구와, 그리고 상기 적어도 하나의 전극상에 형성된 솔더링-가능 바디를 포함하며,
    여기서, 상기 솔더링-가능 바디는 상기 개구보다 폭이 좁으며, 이에 의해 상기 패시베이션과 상기 솔더링-가능 바디 사이에 갭이 존재하며, 상기 솔더링-가능 바디는 덴드라이트를 형성할 수 있는 금속 성분을 포함하는 것을 특징으로 하는 반도체 디바이스.
  14. 제 13항에 있어서, 상기 일 측은 제어 전극 및 상기 제어 전극 위에 형성된 솔더링-가능 바디를 더 포함하며, 여기서, 상기 패시베이션 바디는 상기 제어 전극상의 상기 솔더링-가능 바디를 노출시키기 위한 개구를 포함하는 것을 특징으로 하는 반도체 디바이스.
  15. 제 13항에 있어서, 상기 일 측은 다른 파워 전극 및 상기 다른 파워 전극상 의 솔더링-가능 바디를 더 포함하며, 여기서, 상기 패시베이션 바디는 상기 또 하나의 파워 전극상의 상기 솔더링-가능 바디를 노출시키기 위한 개구를 포함하며, 상기 솔더링-가능 바디는 상기 개구보다 폭이 좁으며, 이에 의해 상기 또 하나의 파워 전극상의 상기 솔더링-가능 바디와 상기 패시베이션 사이에 갭이 존재하는 것을 특징으로 하는 반도체 디바이스.
  16. 제 13항에 있어서, 상기 반도체 다이는 다이오드인 것을 특징으로 하는 반도체 디바이스.
  17. 제 13항에 있어서, 상기 반도체 다이는 전력 MOSFET인 것을 특징으로 하는 반도체 디바이스.
  18. 제 13항에 있어서, 상기 적어도 하나의 파워 전극상의, 상호 이격되어 있는 복수의 솔더링-가능 바디들을 더 포함하며, 여기서 상기 패시베이션은 복수의 개구들을 포함하며, 각 개구는 각 솔더링-가능 바디보다 폭이 넓어서 솔더링-가능 바디를 노출시키며, 이에 의해 각 솔더링-가능 바디와 상기 패시베이션 사이에 갭이 존재하는 것을 특징으로 하는 반도체 디바이스.
  19. 제 13항에 있어서, 상기 솔더링-가능 바디는 은을 포함하는 것을 특징으로 하는 반도체 디바이스.
  20. 제 13항에 있어서, 상기 패시베이션은 에폭시로 구성되는 것을 특징으로 하는 반도체 디바이스.
KR1020067024781A 2004-05-28 2005-05-27 표면 마운팅을 위한 전방 접촉의 준비 KR100840405B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US57565604P 2004-05-28 2004-05-28
US60/575,656 2004-05-28
US11/138,141 US20050269677A1 (en) 2004-05-28 2005-05-26 Preparation of front contact for surface mounting
US11/138,141 2005-05-26

Publications (2)

Publication Number Publication Date
KR20070026533A KR20070026533A (ko) 2007-03-08
KR100840405B1 true KR100840405B1 (ko) 2008-06-23

Family

ID=35446770

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020067024781A KR100840405B1 (ko) 2004-05-28 2005-05-27 표면 마운팅을 위한 전방 접촉의 준비

Country Status (7)

Country Link
US (1) US20050269677A1 (ko)
EP (1) EP1756865A4 (ko)
JP (1) JP4829224B2 (ko)
KR (1) KR100840405B1 (ko)
CN (1) CN101019226B (ko)
TW (1) TWI258867B (ko)
WO (1) WO2005119766A2 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101754923B1 (ko) 2017-02-23 2017-07-07 주식회사 세미파워렉스 고 전자이동도 트랜지스터 기반 전력 모듈

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7394158B2 (en) * 2004-10-21 2008-07-01 Siliconix Technology C.V. Solderable top metal for SiC device
US20070215997A1 (en) * 2006-03-17 2007-09-20 Martin Standing Chip-scale package
DE112009005044B4 (de) * 2009-07-08 2014-04-30 Toyota Jidosha Kabushiki Kaisha Halbleitervorrichtung und Verfahren zu deren Herstellung
US20120175688A1 (en) * 2011-01-10 2012-07-12 International Rectifier Corporation Semiconductor Package with Reduced On-Resistance and Top Metal Spreading Resistance with Application to Power Transistor Packaging
CN103546111A (zh) * 2012-07-12 2014-01-29 湖南省福晶电子有限公司 一种凹盖封装石英晶体谐振器及其制造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004079988A (ja) * 2002-06-19 2004-03-11 Toshiba Corp 半導体装置

Family Cites Families (58)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3403438A (en) * 1964-12-02 1968-10-01 Corning Glass Works Process for joining transistor chip to printed circuit
US3871014A (en) * 1969-08-14 1975-03-11 Ibm Flip chip module with non-uniform solder wettable areas on the substrate
US3972062A (en) * 1973-10-04 1976-07-27 Motorola, Inc. Mounting assemblies for a plurality of transistor integrated circuit chips
GB1487945A (en) * 1974-11-20 1977-10-05 Ibm Semiconductor integrated circuit devices
JPS6020943Y2 (ja) * 1979-08-29 1985-06-22 三菱電機株式会社 半導体装置
US4454454A (en) * 1983-05-13 1984-06-12 Motorola, Inc. MOSFET "H" Switch circuit for a DC motor
US4646129A (en) * 1983-09-06 1987-02-24 General Electric Company Hermetic power chip packages
JPS6142858A (ja) * 1984-08-01 1986-03-01 Sanyo Electric Co Ltd 非水電解液電池
US4604644A (en) * 1985-01-28 1986-08-05 International Business Machines Corporation Solder interconnection structure for joining semiconductor devices to substrates that have improved fatigue life, and process for making
US4639760A (en) * 1986-01-21 1987-01-27 Motorola, Inc. High power RF transistor assembly
US5075759A (en) * 1989-07-21 1991-12-24 Motorola, Inc. Surface mounting semiconductor device and method
US5182632A (en) * 1989-11-22 1993-01-26 Tactical Fabs, Inc. High density multichip package with interconnect structure and heatsink
JP2616227B2 (ja) * 1990-11-24 1997-06-04 日本電気株式会社 半導体装置
JP2984068B2 (ja) * 1991-01-31 1999-11-29 株式会社日立製作所 半導体装置の製造方法
CA2089435C (en) * 1992-02-14 1997-12-09 Kenzi Kobayashi Semiconductor device
JP2833326B2 (ja) * 1992-03-03 1998-12-09 松下電器産業株式会社 電子部品実装接続体およびその製造方法
JPH065401A (ja) * 1992-06-23 1994-01-14 Mitsubishi Electric Corp チップ型抵抗素子及び半導体装置
JPH0637143A (ja) * 1992-07-15 1994-02-10 Toshiba Corp 半導体装置および半導体装置の製造方法
US5394490A (en) * 1992-08-11 1995-02-28 Hitachi, Ltd. Semiconductor device having an optical waveguide interposed in the space between electrode members
US5313366A (en) * 1992-08-12 1994-05-17 International Business Machines Corporation Direct chip attach module (DCAM)
JPH06244231A (ja) * 1993-02-01 1994-09-02 Motorola Inc 気密半導体デバイスおよびその製造方法
US5371404A (en) * 1993-02-04 1994-12-06 Motorola, Inc. Thermally conductive integrated circuit package with radio frequency shielding
JP2795788B2 (ja) * 1993-02-18 1998-09-10 シャープ株式会社 半導体チップの実装方法
US5703405A (en) * 1993-03-15 1997-12-30 Motorola, Inc. Integrated circuit chip formed from processing two opposing surfaces of a wafer
US5510758A (en) * 1993-04-07 1996-04-23 Matsushita Electric Industrial Co., Ltd. Multilayer microstrip wiring board with a semiconductor device mounted thereon via bumps
JP3258764B2 (ja) * 1993-06-01 2002-02-18 三菱電機株式会社 樹脂封止型半導体装置の製造方法ならびに外部引出用電極およびその製造方法
US5397921A (en) * 1993-09-03 1995-03-14 Advanced Semiconductor Assembly Technology Tab grid array
US5455456A (en) * 1993-09-15 1995-10-03 Lsi Logic Corporation Integrated circuit package lid
US5734201A (en) * 1993-11-09 1998-03-31 Motorola, Inc. Low profile semiconductor device with like-sized chip and mounting substrate
US5367435A (en) * 1993-11-16 1994-11-22 International Business Machines Corporation Electronic package structure and method of making same
US5454160A (en) * 1993-12-03 1995-10-03 Ncr Corporation Apparatus and method for stacking integrated circuit devices
JPH07193184A (ja) * 1993-12-27 1995-07-28 Fujitsu Ltd マルチチップモジュールの製造方法及びマルチチップモジュール
US5578869A (en) * 1994-03-29 1996-11-26 Olin Corporation Components for housing an integrated circuit device
JP3377867B2 (ja) * 1994-08-12 2003-02-17 京セラ株式会社 半導体素子収納用パッケージ
JP2546192B2 (ja) * 1994-09-30 1996-10-23 日本電気株式会社 フィルムキャリア半導体装置
US5532512A (en) * 1994-10-03 1996-07-02 General Electric Company Direct stacked and flip chip power semiconductor device structures
JP3138159B2 (ja) * 1994-11-22 2001-02-26 シャープ株式会社 半導体装置、半導体装置実装体、及び半導体装置の交換方法
US5665996A (en) * 1994-12-30 1997-09-09 Siliconix Incorporated Vertical power mosfet having thick metal layer to reduce distributed resistance
JPH08335653A (ja) * 1995-04-07 1996-12-17 Nitto Denko Corp 半導体装置およびその製法並びに上記半導体装置の製造に用いる半導体装置用テープキャリア
US5655703A (en) * 1995-05-25 1997-08-12 International Business Machines Corporation Solder hierarchy for chip attachment to substrates
US5674785A (en) * 1995-11-27 1997-10-07 Micron Technology, Inc. Method of producing a single piece package for semiconductor die
US5726502A (en) * 1996-04-26 1998-03-10 Motorola, Inc. Bumped semiconductor device with alignment features and method for making the same
US5946590A (en) * 1996-12-10 1999-08-31 Citizen Watch Co., Ltd. Method for making bumps
US6051888A (en) * 1997-04-07 2000-04-18 Texas Instruments Incorporated Semiconductor package and method for increased thermal dissipation of flip-chip semiconductor package
GB9725960D0 (en) * 1997-12-08 1998-02-04 Westinghouse Brake & Signal Encapsulating semiconductor chips
US5943597A (en) * 1998-06-15 1999-08-24 Motorola, Inc. Bumped semiconductor device having a trench for stress relief
EP0978871A3 (en) * 1998-08-05 2001-12-19 Harris Corporation A low power packaging design
US6133634A (en) * 1998-08-05 2000-10-17 Fairchild Semiconductor Corporation High performance flip chip package
JP2000100864A (ja) * 1998-09-21 2000-04-07 Sanken Electric Co Ltd 半導体装置及びその組立体
US6262489B1 (en) * 1999-11-08 2001-07-17 Delphi Technologies, Inc. Flip chip with backside electrical contact and assembly and method therefor
US6744124B1 (en) * 1999-12-10 2004-06-01 Siliconix Incorporated Semiconductor die package including cup-shaped leadframe
US6624522B2 (en) * 2000-04-04 2003-09-23 International Rectifier Corporation Chip scale surface mounted device and process of manufacture
US20020016070A1 (en) * 2000-04-05 2002-02-07 Gerald Friese Power pads for application of high current per bond pad in silicon technology
JP3467454B2 (ja) * 2000-06-05 2003-11-17 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
JP4671314B2 (ja) * 2000-09-18 2011-04-13 独立行政法人産業技術総合研究所 オーミック電極構造体の製造方法、接合型ｆｅｔ又は接合型ｓｉｔのオーミック電極構造体の製造方法、及び半導体装置の製造方法
US6391687B1 (en) * 2000-10-31 2002-05-21 Fairchild Semiconductor Corporation Column ball grid array package
US6906386B2 (en) * 2002-12-20 2005-06-14 Advanced Analogic Technologies, Inc. Testable electrostatic discharge protection circuits
US7129114B2 (en) * 2004-03-10 2006-10-31 Micron Technology, Inc. Methods relating to singulating semiconductor wafers and wafer scale assemblies

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004079988A (ja) * 2002-06-19 2004-03-11 Toshiba Corp 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101754923B1 (ko) 2017-02-23 2017-07-07 주식회사 세미파워렉스 고 전자이동도 트랜지스터 기반 전력 모듈

Also Published As

Publication number Publication date
WO2005119766A3 (en) 2007-04-19
CN101019226A (zh) 2007-08-15
WO2005119766A2 (en) 2005-12-15
KR20070026533A (ko) 2007-03-08
TW200603421A (en) 2006-01-16
CN101019226B (zh) 2010-04-07
TWI258867B (en) 2006-07-21
JP4829224B2 (ja) 2011-12-07
US20050269677A1 (en) 2005-12-08
EP1756865A2 (en) 2007-02-28
EP1756865A4 (en) 2012-03-21
JP2008501246A (ja) 2008-01-17

Similar Documents

Publication Publication Date Title
US9620471B2 (en) Power semiconductor package with conductive clips
US7772698B2 (en) Package structure for integrated circuit device
JP5004800B2 (ja) 炭化ケイ素デバイス用のはんだ付け可能上部金属
US6271060B1 (en) Process of fabricating a chip scale surface mount package for semiconductor device
US7235877B2 (en) Redistributed solder pads using etched lead frame
US7541681B2 (en) Interconnection structure, electronic component and method of manufacturing the same
US7361531B2 (en) Methods and apparatus for Flip-Chip-On-Lead semiconductor package
US8766408B2 (en) Semiconductor device and manufacturing method thereof
KR20040111395A (ko) 웨이퍼 레벨의 코팅된 구리 스터드 범프
KR100840405B1 (ko) 표면 마운팅을 위한 전방 접촉의 준비
US20040099940A1 (en) Semiconductor device having clips for connecting to external elements
US10109564B2 (en) Wafer level chip scale semiconductor package
KR100682004B1 (ko) 반도체 장치
US20080251937A1 (en) Stackable semiconductor device and manufacturing method thereof
US7088004B2 (en) Flip-chip device having conductive connectors
JP7339000B2 (ja) 半導体装置および半導体パッケージ
CN116190253A (zh) 形成半导体封装的方法和半导体封装

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130610

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20140610

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20150605

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20160603

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20170609

Year of fee payment: 10