JP2008501246A - 表面実装のためのフロント接点の形成 - Google Patents

表面実装のためのフロント接点の形成 Download PDF

Info

Publication number
JP2008501246A
JP2008501246A JP2007515452A JP2007515452A JP2008501246A JP 2008501246 A JP2008501246 A JP 2008501246A JP 2007515452 A JP2007515452 A JP 2007515452A JP 2007515452 A JP2007515452 A JP 2007515452A JP 2008501246 A JP2008501246 A JP 2008501246A
Authority
JP
Japan
Prior art keywords
solderable
electrode
passivation
semiconductor device
power electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2007515452A
Other languages
English (en)
Other versions
JP4829224B2 (ja
Inventor
スタンディング マーティン
ソーレ アンドリュー
ピー ジョーンズ デイヴィッド
キャロル マーティン
エルウィン マシュー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies Americas Corp
Original Assignee
International Rectifier Corp USA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Rectifier Corp USA filed Critical International Rectifier Corp USA
Publication of JP2008501246A publication Critical patent/JP2008501246A/ja
Application granted granted Critical
Publication of JP4829224B2 publication Critical patent/JP4829224B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/492—Bases or plates or solder therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06131—Square or rectangular array being uniform, i.e. having a uniform pitch across the array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13021—Disposition the bump connector being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16111—Disposition the bump connector being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H01L2224/17104—Disposition relative to the bonding areas, e.g. bond pads
    • H01L2224/17106—Disposition relative to the bonding areas, e.g. bond pads the bump connectors being bonded to at least one common bonding area
    • H01L2224/17107—Disposition relative to the bonding areas, e.g. bond pads the bump connectors being bonded to at least one common bonding area the bump connectors connecting two common bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/731—Location prior to the connecting process
    • H01L2224/73151—Location prior to the connecting process on different surfaces
    • H01L2224/73153—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Die Bonding (AREA)
  • Wire Bonding (AREA)

Abstract

【課題】デンドライトの形成による半導体デバイスへのダメージを防止する。
【解決手段】 表面に設けられたパワー電極と、このパワー電極上に設けられたハンダ付け可能な本体と、このハンダ付け可能な本体から離間しているが、このハンダ付け可能な本体を囲むパッシベーション本体を含む半導体デバイスである。
【選択図】図２

Description

本発明は、半導体デバイスに関する。
チップスケールのパッケージは、その中に入れられるダイとほぼ同じ大きさの半導体パッケージのアイデアによって促進された概念である。
米国特許第6,624,522号は、いくつかのチップスケールのパッケージを示している。これらのパッケージは、パワー半導体ダイ、例えばパワーＭＯＳＦＥＴを有し、この半導体ダイは、導電性接着本体、例えばハンダ、導電性エポキシ、または同等物により、回路基板のような基板上の導電性パッドに、直接電気的かつ機械的に接続するようになっている少なくとも１つのパワー電極を備えている。
上記した直接接続を容易にするために、パッシベーション本体と接触するパワー電極の上に、ハンダ付け可能な本体が形成され、この本体自身は、パワー電極の上に載せられる。
ハンダ付け可能な本体内の一部の金属、例えば銀は、ある使用期間後、デンドライトを形成することが分かっている。このデンドライトは、パッシベーション本体にダメージを与え、場合によっては、パワー電極を近くの導電製本体に短絡させることがある。
例えば、導電性クリップ内に配置されたダイを有するパワー半導体パッケージでは、デンドライトが余りにも長く成長し、パワー電極を、導電性クリップに短絡させることがある。導電性クリップもが、デンドライトを形成する傾向を呈する金属、例えば銀を含むとき、このような状態は更に悪化する。
パワー半導体デバイスの、より長い使用寿命を保証するためには、このようなダメージを回避する必要がある。
本発明に係わるデバイスでは、デンドライトの形成を防止して、デバイスの使用寿命を改善するために、パッシベーション本体と、ハンダ付け可能な本体との間に、ギャップを設ける。
より詳細に説明すれば、本発明の半導体デバイスは、導電性接着剤により、導電性パッドに直接接続されるようになっている、１つの側面を有する半導体ダイを備え、前記１つの側面は、少なくとも１つのパワー電極を有し、かつ前記少なくとも１つの電極に形成されたパッシベーション本体と、前記少なくとも１つの電極を露出させるべく、前記パッシベーション本体内に設けられた開口部と、前記少なくとも１つの電極上に形成されたハンダ付け可能な本体とを備え、前記パッシベーション本体と前記ハンダ付け可能な本体との間に、ギャップが形成されるよう、前記ハンダ付け可能な本体の幅は、前記開口部のそれよりも小となっている。
本発明の好ましい実施例は、第１主要表面および反対の第２主要表面を有する半導体ダイと、一部の上に少なくとも１つのハンダ付け可能な本体が形成され、前記第１主要表面上に設けられた第１パワー電極と、一部の上に少なくとも１つのハンダ付け可能な本体が形成され、前記第１主要表面上に設けられた制御電極と、前記第１パワー電極上に形成され、前記第１パワー電極上の前記少なくとも１つのハンダ付け可能な本体を露出させるための開口部を含むパッシベーション本体とを備え、前記第１パワー電極上の少なくとも１つのハンダ付け可能な本体を囲むギャップにより、前記少なくとも１つのハンダ付け可能な本体が前記パッシベーション本体から離間するように、前記開口部の幅は、前記少なくとも１つのハンダ付け可能な本体のそれよりも大となっている。
添付図面を参照して行う本発明の次の詳細な説明から、本発明の上記以外の特徴および利点が明らかとなると思う。
図１および図２を参照する。本発明に係わる半導体デバイスは、半導体ダイ１０を有し、このダイは、その第１主要表面上に、第１パワー電極１２と制御電極１４とを有する。
本発明の第１実施例によると、第１パワー電極１２に、少なくとも１つのハンダ付け可能な本体１６が形成されており、かつ制御電極１４上に、少なくとも１つのハンダ付け可能な本体１６が形成されている。
また、本発明に係わるデバイスでは、ハンダレジストとしても機能し得るエポキシで形成することが望ましいパッシベーション本体１８が、第１パワー電極１２および制御電極１４上に配置されている。このパッシベーション本体１８は、第１パワー電極１４上でハンダ付け可能な本体１６を露出させるための開口部２０、および制御電極１４上でハンダ付け可能な本体１６を露出するための開口部２２を有している。
好ましい実施例では、電極１２、１４は、アルミまたはアルミシリコンから形成され、ハンダ付け可能な本体１６は、デンドライトを形成する傾向があるトリメタルスタック、または任意のハンダ付け可能な材料から形成されている。トリメタルスタックは、その頂部に銀の層、例えばＴｉ／Ｐｄ／Ａｇのトリメタルスタックを有するものとすることがある。
本発明の１つの特徴によれば、開口部２０の幅は、ハンダ付け可能な本体１６のそれよりも大となっている。そのため、ハンダ付け可能な本体１６は、このハンダ付け可能な本体１６を囲むギャップ２４により、パッシベーション本体１８から離間している。
好ましい実施例では、制御電極１４上のパッシベーション本体１８とハンダ付け可能な本体１６との間に、ギャップ２６が形成されるよう、開口部２２も、制御電極１４上のハンダ付け可能な本体１６より広幅となっていることに留意するべきである。
好ましい実施例では、パッシベーション本体１８は、複数の開口部２０を有し、各開口部は、ハンダ付け可能な本体１６とパッシベーション本体１８との間に、それぞれギャップ２４が形成されるように、第１パワー電極１２上のそれぞれのハンダ付け可能な本体１６の幅よりも広く、かつこのハンダ付け可能な本体１６を露出させている。
更に、好ましい実施例では、パワー本体１８は、ハンダ付け可能な本体１６よりも厚くなっている。そのため、ハンダ付け可能な本体１６は、パワー本体１８を越えて延びてはいない。すなわち、各ハンダ付け可能な本体１６は、それぞれの開口部２０の底部に配置され、その頂部まで達していないことが望ましい。
図１および図２に示す実施例における半導体デバイスは、垂直方向に導電率を変えることができるもので、第１主要表面、およびその反対の第２主要表面に、第２パワー電極２８を備えている。
例えば、図１および図２に示す実施例におけるデバイスを、パワーＭＯＳＦＥＴとすることができ、このパワーＭＯＳＦＥＴでは、第１パワー電極１２は、ソース電極となり、第２パワー電極２８は、ドレイン電極となり、制御電極１４は、ゲート電極となっている。
本発明に係わるデバイスは、垂直導電タイプのデバイスだけに限定されるものではない。図３は、第２実施例を示し、図３では、図１，図２におけるのと同様の符号は、同様の特徴的部品を示している。
第２実施例のデバイスは、フリップチップ変形例とすることができ、この場合、ダイ１０の共通平面に、第１パワー電極１２、第２パワー電極２８、および制御電極１４が配置される。第２実施例のデバイスは、パワーＭＯＳＦＥＴのようなパワーデバイスとすることができる。この場合、第１パワー電極１２は、ソース電極となり、第２パワー電極２８は、ドレイン電極となり、制御電極１４はゲート電極となっている。
次に図４を参照する。図４では、図１〜図３におけるのと同様の符号は、同様の要素を示している。
第３実施例の半導体デバイスは、主要表面上に、単一のパワー電極３０しか有しておらず、第１実施例および第２実施例とは異なり、制御電極を有していない。
第３実施例のデバイスでは、例えばパワー電極のうちの１つ（すなわち、アノード電極またはカソード電極のいずれか）の表面に、パッシベーション本体１８を有し、表面は、ハンダ付け可能な本体１６の上に開口部を備え、各開口部は、囲んでいるそれぞれのハンダ付け可能な本体１６よりも広く、パッシベーション層１８は、ハンダ付け可能な本体１６よりも厚くなっている。
３つのすべての実施例は、各ケースにおいて、一方の側の電極のすべてが、導電性接着剤、例えばハンダまたは導電性エポキシにより、基板、例えば回路基板上の導電性パッドに直接接続されている点で類似している。
すなわち、基板上の導電性パッドに直接接続できるよう、同じ表面上のすべての電極に、ハンダ付け可能な本体１６が設けられている。一方、各ハンダ付け可能な本体１６と、パッシベーション本体１８との間のギャップ２４は、デンドライトの形成を防止するようになっていることが望ましい。
次に、図５、図６および図７を参照する。米国特許第6,624,522号に示されている原理に従い、導電性クリップ３２を使って、本発明に係わる半導体デバイスをパッケージできる。
例えば、第１実施例に係わる半導体デバイスは、導電性接着剤４４、例えばハンダまたは導電性エポキシにより、カップ形または缶形の導電性クリップ３２のウェブ部分３４に電気的に接続された第２パワー電極２８を有する。従って、導電性クリップ３２は、第２パワー電極２８に対して、外部電気接続するための電気コネクタとして働くことができる。
導電性クリップ３２は、銅または銅の合金で製造することが好ましく、その外部表面に、金または銀の層を設けることがある。導電性クリップ３２は、ウェブ部分３４と一体的なリム３６を有し、内部スペースを構成することが好ましく、このスペース内に、本発明の半導体デバイスが収容されている。
リム３６は、（第２パワー電極２８に電気的に接続されている）ウェブ部分３４と、好ましくは２つのターミナル接続表面３８との間の電気コネクタとして働く。接続表面３８は、基板４２、例えば回路基板上の導電性パッド４０へ導電性クリップ３２を、電気的に接続するように作用する。
接続表面３８は、導電性接着剤４４、例えばハンダまたは導電性エポキシにより、パッド４４に電気的に接続されていることに留意されたい。
更に、すでに説明したように、本発明の半導体デバイスは、基板の導電性パッドに直接電気的に接続された電極を、一方の側に有している。従って、図７から分かるように、第１パワー電極１２は、導電性接着剤４４、例えばハンダにより、それぞれの導電性パッド４６に電気的に接続でき、制御電極１４を、基板４２上のそれぞれの導電性パッド４８に電気的に接続できる。
本発明の半導体デバイスは、次のプロセスに従って製造できる。
図８を参照する。まず、ウェーハ５０内に、従来どおり、複数のダイ１０を構成する。好ましい実施例では、シリコンウェーハ内に、公知の態様で、例えば複数の垂直導電タイプのパワーＭＯＳＦＥＴを形成する。
次に、従来の公知の態様で、接点金属層をデポジットし、パターンを形成する。こうして、好ましい実施例では、ＭＯＳＦＥＴが形成されたウェーハ５２の上に、フロント金属層をデポジットし、図４に示すように、各ダイ１０のための第１パワー電極１２（以下、ソース接点またはソース電極と称す）、および制御電極１４（以下、ゲート接点またはゲート電極と称す）を形成するようにパターン形成する。この目的のための適当なフロント金属は、ＡｌまたはＡｌＳｉとすることができる。
次に、接点金属層を覆うように、ハンダ付け可能なフロント金属をデポジットする。ハンダ付け可能なフロント金属は、トリメタルの組み合わせ、例えばＴｉ／Ｐｄ／Ａｇのような任意の適当な金属の組み合わせとすることができる。好ましい実施例では、ハンダ付け可能なフロント金属層は、銀の頂部層を含んでいる。
その後、図１０に示すように、各接点、例えばオース接点１２の上に、少なくとも１つのハンダ付け可能な本体１６を残すよう、ハンダ付け可能なフロント金属層をパターン化する。
このようにして、好ましい実施例では、ハンダ付け可能なフロント金属層をパターン化し、その結果、ゲート電極１４上に、少なくとも１つのハンダ付け可能な本体１６およびソース電極１２を覆うように、ソース電極１２、または好ましくは複数のハンダ付け可能な本体１６を形成する。
各ダイのための第２パワー電極に対し、バック金属接点（図示せず）をデポジットすることが必要であれば、ウェーハ２４の裏面に、バック金属接点（図示せず）をデポジットする。
こうして、例えば好ましい実施例では、ウェーハの裏面内にドレインバック金属層を形成する。このドレインバック金属層は、ＡｌまたはＡｌＳｉから形成でき、更に、ハンダ付け可能なトリメタルの組み合わせを含むように処理できる。
次に、図１１において斜線で示すように、ウェーハ５０のフロント（正面）側を覆うように、パッシベーション本体１８を形成する。このパッシベーション本体１８は、ハンダレジストとしても作動できる適当な任意のエポキシパッシベーションとすることができる。このエポキシパッシベーションは、スクリーンプリントできる。
このように、好ましい実施例では、ソース電極１２およびゲート電極１４を覆うように、適当なエポキシパッシベーションを形成できる。
その後、各接点を覆うハンダ付け可能な本体１６の頂部から、パッシベーション１８を除去する。パッシベーションを除くと、下方の接点層まで延びる開口部２０、２２が形成される。
このように、本発明の好ましい実施例では、図１２から分かるように、それぞれのハンダ付け可能な本体を露出するように、各ソース電極１２上のパッシベーション１８内に開口部が形成され、ゲート電極１４上に開口部が形成される。
本発明の１つの特徴によれば、各ハンダ付け可能な本体１６を、それぞれのギャップにより、パッシベーション１８から離間できるよう、十分に広幅の開口部２０、および好ましくは開口部２２を設ける。
公知の任意の方法、例えばソーイングにより、各ダイを別個に分離する。次に、本明細書で説明したように、半導体パッケージを得るよう、導電性クリップ３２内に別個にされた各ダイを、パッケージする。
以上、本発明の特定の実施例に関連して、本発明について説明したが、当業者には、他の多くの変形例および変更例、並びにその他の用途が明らかであると思う。したがって、本発明は、明細書の特定の開示によって限定されるものでなく、特許請求の範囲のみによって定められるものである。
関連出願
本願は、「表面実装のためのフロント接点の製造」を発明の名称とし、２００４年５月２８日に出願された米国仮特許出願第60/575,656号に基づく優先権を主張するものであり、この米国仮特許出願の内容を参考例として援用する。
本発明の第１実施例に係わる半導体デバイスの頂部平面図を示す。 矢印の方向から見た２−２線に沿った、本発明の第１実施例に係わるデバイスの断面図である。 本発明の第２実施例に係わる半導体デバイスの頂部平面図である。 本発明の第３実施例に係わる半導体デバイスの頂部平面図である。 本発明に係わるパッケージの頂部平面図である。 本発明に係わるパッケージの底部平面図である。 基板の導電性パッケージに実装された、矢印の方向から見た７−７に沿った本発明に係わるパッケージの断面図である。 複数のダイを有するウェーハの頂部平面図である。 電極を形成した後の、複数のダイを有するウェーハの頂部平面図である。 複数のハンダ付け可能な層を形成した後の、図４に示されたウェーハの部分５−５を示す。 パッシベーションを形成した後の部分５−５を示す。 各ハンダ付け可能な層の上のパッシベーション内に開口部を形成した後のウェーハの部分５−５を示す。
符号の説明
１０ 半導体ダイ
１２ 第１パワー電極
１４ 制御電極
１６ ハンダ付け可能な本体
１８ パッシベーション本体
２０、２２ 開口部
２４、２６ ギャップ
２８ 第２パワー電極
３０ 単一パワー電極
３２ 導電性クリップ
３４ ウェブ部分
３６ リム
３８ 接続表面
４０ 導電性パッド
４２ 基板
４４ 導電性接着剤
４６ 導電性パッド
５０ ウェーハ

Claims (20)

  1. 第１主要表面および反対の第２主要表面を有する半導体ダイと、
    一部の上に少なくとも１つのハンダ付け可能な本体が形成され、前記第１主要表面上に設けられた第１パワー電極と、
    一部の上に少なくとも１つのハンダ付け可能な本体が形成され、前記第１主要表面上に設けられた制御電極と、
    前記第１パワー電極上に形成され、前記第１パワー電極上の少なくとも１つのハンダ付け可能な本体を露出するための開口部を含むパッシベーション本体とを備え、前記第１パワー電極上の少なくとも１つのハンダ付け可能な本体を囲むギャップにより、前記少なくとも１つのハンダ付け可能な本体が、前記パッシベーション本体から離間するように、前記開口部の幅は、前記少なくとも１つのハンダ付け可能な本体のそれよりも大となっている、半導体デバイス。
  2. 前記パッシベーション本体は、前記制御電極上の少なくとも１つのハンダ付け可能な本体を露出するための別の開口部を有する、請求項１記載の半導体デバイス。
  3. 前記第１パワー電極上に形成された、複数のハンダ付け可能な本体と、前記パッシベーション本体内に設けられた複数の開口部とを更に備え、前記開口部は、前記第１パワー電極上のそれぞれのハンダ付け可能な本体を露出させると共に、前記第１パワー電極上のそれぞれのハンダ付け可能な本体を囲むギャップにより、前記それぞれのハンダ付け可能な本体が、前記パッシベーション本体から離間するように、前記各開口部は、前記それぞれのハンダ付け可能な本体よりも広くなっている、請求項１記載の半導体デバイス。
  4. 前記少なくとも１つのハンダ付け可能な本体が、前記パッシベーション本体を越えて延びないよう、前記パッシベーション本体は、前記第１パワー電極上の少なくとも１つのハンダ付け可能な本体よりも厚くなっている、請求項１記載の半導体デバイス。
  5. 前記第１電極上の少なくとも１つのハンダ付け可能な本体は、銀を含む、請求項１記載の半導体デバイス。
  6. 前記第１電極上の少なくとも１つのハンダ付け可能な本体は、ハンダ付け可能なトリメタルから構成されており、前記トリメタルの頂部部分は、銀から構成されている、請求項１記載の半導体デバイス。
  7. 前記第２主要表面上に設けられた第２パワー電極と、導電性クリップとを更に備え、前記第２パワー電極は、導電性接着剤により、前記導電性クリップに電気的に接続されている、請求項１記載の半導体デバイス。
  8. 前記導電性クリップは、その外側表面上に銀を含む、請求項７記載の半導体デバイス。
  9. 前記導電性クリップは、カップ形である、請求項７記載の半導体。
  10. 前記第１主要表面に設けられた第２パワー電極と、この第２パワー電極上に設けられた少なくとも１つのハンダ付け可能な本体とを更に備え、前記パッシベーション本体は、前記第２電極上のハンダ付け可能な本体を露出するための開口部を備え、前記第２パワー電極上の前記少なくとも１つのハンダ付け可能な本体を囲むギャップにより、前記第２パワー電極上の少なくとも１つのハンダ付け可能な本体を、前記パッシベーション本体から離間させるよう、前記開口部は、前記少なくとも１つのハンダ付け可能な本体よりも広くなっている、請求項１記載の半導体デバイス。
  11. 前記半導体ダイは、パワーＭＯＳＦＥＴであり、前記第１パワー電極は、ソース電極であり、前記制御電極は、ゲート電極である、請求項１記載の半導体デバイス。
  12. 前記パッシベーション本体は、エポキシをベースとするパッシベーション本体を有する、請求項１記載の半導体デバイス。
  13. 一側面は、導電性接着剤により、導電性パッドに直接接続されるようになっている半導体ダイを備え、この一側面は、少なくとも１つのパワー電極を含み、更に前記少なくとも１つの電極に形成されたパッシベーション本体と、前記少なくとも１つの電極を露出させるべく、前記パッシベーション本体内に設けられた開口部と、前記少なくとも１つの電極上に形成されたハンダ付け可能な本体とを備え、前記パッシベーション本体と前記ハンダ付け可能な本体との間に、ギャップが形成されるよう、前記ハンダ付け可能な本体の幅は、前記開口部の幅よりも小となっている半導体デバイス。
  14. 前記側面は、制御電極と、この制御電極上に形成されたハンダ付け可能な本体とを有し、前記パッシベーション本体は、前記制御電極上のハンダ付け可能な本体を露出させる開口部を有する、制御電極１３記載の半導体デバイス。
  15. 前記１つの側面は、別のパワー電極と、この別のパワー電極上に設けられたハンダ付け可能な本体とを更に備え、前記パッシベーション本体は、前記パワー電極上に設けられたハンダ付け可能な本体を露出させる開口部を有し、前記別のパワー電極上のパッシベーション本体とハンダ付け可能な本体との間にギャップが生じるよう、前記ハンダ付け可能な本体の幅は、前記開口部よりも狭くなっている、請求項１３記載の半導体デバイス。
  16. 前記半導体ダイは、ダイオードである、請求項１３記載の半導体デバイス。
  17. 前記半導体ダイは、パワーＭＯＳＦＥＴである、請求項１３記載の半導体デバイス。
  18. 前記少なくとも１つのパワー電極上に設けられ、互いに離間する複数のハンダ付け可能な本体を更に備え、前記パッシベーション本体は、複数の開口部を有し、各ハンダ付け可能な本体と前記パッシベーション本体との間に、ギャップが生じるよう、各開口部の幅は、それぞれのハンダ付け可能な本体のそれよりも大きくて、前記ハンダ付け可能な本体を露出させるようになっている、請求項１３記載の半導体デバイス。
  19. 前記ハンダ付け可能な本体は、銀を含む、請求項１３記載の半導体デバイス。
  20. 前記パッシベーション本体は、エポキシから構成されている、請求項１３記載の半導体デバイス。
JP2007515452A 2004-05-28 2005-05-27 表面実装のためのフロント接点の形成 Active JP4829224B2 (ja)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US57565604P 2004-05-28 2004-05-28
US60/575,656 2004-05-28
US11/138,141 US20050269677A1 (en) 2004-05-28 2005-05-26 Preparation of front contact for surface mounting
US11/138,141 2005-05-26
PCT/US2005/018932 WO2005119766A2 (en) 2004-05-28 2005-05-27 Preparation of front contact for surface mounting

Publications (2)

Publication Number Publication Date
JP2008501246A true JP2008501246A (ja) 2008-01-17
JP4829224B2 JP4829224B2 (ja) 2011-12-07

Family

ID=35446770

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007515452A Active JP4829224B2 (ja) 2004-05-28 2005-05-27 表面実装のためのフロント接点の形成

Country Status (7)

Country Link
US (1) US20050269677A1 (ja)
EP (1) EP1756865A4 (ja)
JP (1) JP4829224B2 (ja)
KR (1) KR100840405B1 (ja)
CN (1) CN101019226B (ja)
TW (1) TWI258867B (ja)
WO (1) WO2005119766A2 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008518445A (ja) * 2004-10-21 2008-05-29 インターナショナル レクティファイアー コーポレイション 炭化ケイ素デバイス用のはんだ付け可能上部金属
JP2012146960A (ja) * 2011-01-10 2012-08-02 Internatl Rectifier Corp 低減されたオン抵抗及び最上面金属拡がり抵抗を有する、パワートランジスタパッケージング用の半導体パッケージ
JP5327233B2 (ja) * 2009-07-08 2013-10-30 トヨタ自動車株式会社 半導体装置とその製造方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070215997A1 (en) * 2006-03-17 2007-09-20 Martin Standing Chip-scale package
CN103546111A (zh) * 2012-07-12 2014-01-29 湖南省福晶电子有限公司 一种凹盖封装石英晶体谐振器及其制造方法
KR101754923B1 (ko) 2017-02-23 2017-07-07 주식회사 세미파워렉스 고 전자이동도 트랜지스터 기반 전력 모듈

Family Cites Families (59)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3403438A (en) * 1964-12-02 1968-10-01 Corning Glass Works Process for joining transistor chip to printed circuit
US3871014A (en) * 1969-08-14 1975-03-11 Ibm Flip chip module with non-uniform solder wettable areas on the substrate
US3972062A (en) * 1973-10-04 1976-07-27 Motorola, Inc. Mounting assemblies for a plurality of transistor integrated circuit chips
GB1487945A (en) * 1974-11-20 1977-10-05 Ibm Semiconductor integrated circuit devices
JPS6020943Y2 (ja) * 1979-08-29 1985-06-22 三菱電機株式会社 半導体装置
US4454454A (en) * 1983-05-13 1984-06-12 Motorola, Inc. MOSFET "H" Switch circuit for a DC motor
US4646129A (en) * 1983-09-06 1987-02-24 General Electric Company Hermetic power chip packages
JPS6142858A (ja) * 1984-08-01 1986-03-01 Sanyo Electric Co Ltd 非水電解液電池
US4604644A (en) * 1985-01-28 1986-08-05 International Business Machines Corporation Solder interconnection structure for joining semiconductor devices to substrates that have improved fatigue life, and process for making
US4639760A (en) * 1986-01-21 1987-01-27 Motorola, Inc. High power RF transistor assembly
US5075759A (en) * 1989-07-21 1991-12-24 Motorola, Inc. Surface mounting semiconductor device and method
US5182632A (en) * 1989-11-22 1993-01-26 Tactical Fabs, Inc. High density multichip package with interconnect structure and heatsink
JP2616227B2 (ja) * 1990-11-24 1997-06-04 日本電気株式会社 半導体装置
JP2984068B2 (ja) * 1991-01-31 1999-11-29 株式会社日立製作所 半導体装置の製造方法
CA2089435C (en) * 1992-02-14 1997-12-09 Kenzi Kobayashi Semiconductor device
JP2833326B2 (ja) * 1992-03-03 1998-12-09 松下電器産業株式会社 電子部品実装接続体およびその製造方法
JPH065401A (ja) * 1992-06-23 1994-01-14 Mitsubishi Electric Corp チップ型抵抗素子及び半導体装置
JPH0637143A (ja) * 1992-07-15 1994-02-10 Toshiba Corp 半導体装置および半導体装置の製造方法
US5394490A (en) * 1992-08-11 1995-02-28 Hitachi, Ltd. Semiconductor device having an optical waveguide interposed in the space between electrode members
US5313366A (en) * 1992-08-12 1994-05-17 International Business Machines Corporation Direct chip attach module (DCAM)
JPH06244231A (ja) * 1993-02-01 1994-09-02 Motorola Inc 気密半導体デバイスおよびその製造方法
US5371404A (en) * 1993-02-04 1994-12-06 Motorola, Inc. Thermally conductive integrated circuit package with radio frequency shielding
JP2795788B2 (ja) * 1993-02-18 1998-09-10 シャープ株式会社 半導体チップの実装方法
US5703405A (en) * 1993-03-15 1997-12-30 Motorola, Inc. Integrated circuit chip formed from processing two opposing surfaces of a wafer
US5510758A (en) * 1993-04-07 1996-04-23 Matsushita Electric Industrial Co., Ltd. Multilayer microstrip wiring board with a semiconductor device mounted thereon via bumps
JP3258764B2 (ja) * 1993-06-01 2002-02-18 三菱電機株式会社 樹脂封止型半導体装置の製造方法ならびに外部引出用電極およびその製造方法
US5397921A (en) * 1993-09-03 1995-03-14 Advanced Semiconductor Assembly Technology Tab grid array
US5455456A (en) * 1993-09-15 1995-10-03 Lsi Logic Corporation Integrated circuit package lid
US5734201A (en) * 1993-11-09 1998-03-31 Motorola, Inc. Low profile semiconductor device with like-sized chip and mounting substrate
US5367435A (en) * 1993-11-16 1994-11-22 International Business Machines Corporation Electronic package structure and method of making same
US5454160A (en) * 1993-12-03 1995-10-03 Ncr Corporation Apparatus and method for stacking integrated circuit devices
JPH07193184A (ja) * 1993-12-27 1995-07-28 Fujitsu Ltd マルチチップモジュールの製造方法及びマルチチップモジュール
US5578869A (en) * 1994-03-29 1996-11-26 Olin Corporation Components for housing an integrated circuit device
JP3377867B2 (ja) * 1994-08-12 2003-02-17 京セラ株式会社 半導体素子収納用パッケージ
JP2546192B2 (ja) * 1994-09-30 1996-10-23 日本電気株式会社 フィルムキャリア半導体装置
US5532512A (en) * 1994-10-03 1996-07-02 General Electric Company Direct stacked and flip chip power semiconductor device structures
JP3138159B2 (ja) * 1994-11-22 2001-02-26 シャープ株式会社 半導体装置、半導体装置実装体、及び半導体装置の交換方法
US5665996A (en) * 1994-12-30 1997-09-09 Siliconix Incorporated Vertical power mosfet having thick metal layer to reduce distributed resistance
JPH08335653A (ja) * 1995-04-07 1996-12-17 Nitto Denko Corp 半導体装置およびその製法並びに上記半導体装置の製造に用いる半導体装置用テープキャリア
US5655703A (en) * 1995-05-25 1997-08-12 International Business Machines Corporation Solder hierarchy for chip attachment to substrates
US5674785A (en) * 1995-11-27 1997-10-07 Micron Technology, Inc. Method of producing a single piece package for semiconductor die
US5726502A (en) * 1996-04-26 1998-03-10 Motorola, Inc. Bumped semiconductor device with alignment features and method for making the same
US5946590A (en) * 1996-12-10 1999-08-31 Citizen Watch Co., Ltd. Method for making bumps
US6051888A (en) * 1997-04-07 2000-04-18 Texas Instruments Incorporated Semiconductor package and method for increased thermal dissipation of flip-chip semiconductor package
GB9725960D0 (en) * 1997-12-08 1998-02-04 Westinghouse Brake & Signal Encapsulating semiconductor chips
US5943597A (en) * 1998-06-15 1999-08-24 Motorola, Inc. Bumped semiconductor device having a trench for stress relief
EP0978871A3 (en) * 1998-08-05 2001-12-19 Harris Corporation A low power packaging design
US6133634A (en) * 1998-08-05 2000-10-17 Fairchild Semiconductor Corporation High performance flip chip package
JP2000100864A (ja) * 1998-09-21 2000-04-07 Sanken Electric Co Ltd 半導体装置及びその組立体
US6262489B1 (en) * 1999-11-08 2001-07-17 Delphi Technologies, Inc. Flip chip with backside electrical contact and assembly and method therefor
US6744124B1 (en) * 1999-12-10 2004-06-01 Siliconix Incorporated Semiconductor die package including cup-shaped leadframe
US6624522B2 (en) * 2000-04-04 2003-09-23 International Rectifier Corporation Chip scale surface mounted device and process of manufacture
US20020016070A1 (en) * 2000-04-05 2002-02-07 Gerald Friese Power pads for application of high current per bond pad in silicon technology
JP3467454B2 (ja) * 2000-06-05 2003-11-17 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
JP4671314B2 (ja) * 2000-09-18 2011-04-13 独立行政法人産業技術総合研究所 オーミック電極構造体の製造方法、接合型ｆｅｔ又は接合型ｓｉｔのオーミック電極構造体の製造方法、及び半導体装置の製造方法
US6391687B1 (en) * 2000-10-31 2002-05-21 Fairchild Semiconductor Corporation Column ball grid array package
JP2004079988A (ja) * 2002-06-19 2004-03-11 Toshiba Corp 半導体装置
US6906386B2 (en) * 2002-12-20 2005-06-14 Advanced Analogic Technologies, Inc. Testable electrostatic discharge protection circuits
US7129114B2 (en) * 2004-03-10 2006-10-31 Micron Technology, Inc. Methods relating to singulating semiconductor wafers and wafer scale assemblies

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008518445A (ja) * 2004-10-21 2008-05-29 インターナショナル レクティファイアー コーポレイション 炭化ケイ素デバイス用のはんだ付け可能上部金属
JP5327233B2 (ja) * 2009-07-08 2013-10-30 トヨタ自動車株式会社 半導体装置とその製造方法
JP2012146960A (ja) * 2011-01-10 2012-08-02 Internatl Rectifier Corp 低減されたオン抵抗及び最上面金属拡がり抵抗を有する、パワートランジスタパッケージング用の半導体パッケージ

Also Published As

Publication number Publication date
WO2005119766A3 (en) 2007-04-19
CN101019226A (zh) 2007-08-15
KR100840405B1 (ko) 2008-06-23
WO2005119766A2 (en) 2005-12-15
KR20070026533A (ko) 2007-03-08
TW200603421A (en) 2006-01-16
CN101019226B (zh) 2010-04-07
TWI258867B (en) 2006-07-21
JP4829224B2 (ja) 2011-12-07
US20050269677A1 (en) 2005-12-08
EP1756865A2 (en) 2007-02-28
EP1756865A4 (en) 2012-03-21

Similar Documents

Publication Publication Date Title
JP5004800B2 (ja) 炭化ケイ素デバイス用のはんだ付け可能上部金属
US9490194B2 (en) Semiconductor device
TWI399836B (zh) 晶圓級晶片尺寸封裝及製造方法
JP3178881U (ja) 集積回路素子パッケージ構造
KR20040111395A (ko) 웨이퍼 레벨의 코팅된 구리 스터드 범프
JP2008512876A (ja) 半導体パッケージ
JP2004281541A (ja) 電子装置及びその製造方法、回路基板並びに電子機器
JP4829224B2 (ja) 表面実装のためのフロント接点の形成
JP2007049045A (ja) 半導体発光素子およびこれを備えた半導体装置
TW201015686A (en) Package and fabricating method thereof
JP2003318344A (ja) 半導体装置
JP2006505955A (ja) チップスケールのショットキーデバイス
US10109564B2 (en) Wafer level chip scale semiconductor package
US9627344B2 (en) Semiconductor device
JP2023153348A (ja) 半導体装置および半導体パッケージ
JP2008140894A (ja) 半導体装置とその製造方法
KR100682004B1 (ko) 반도체 장치
US20080251937A1 (en) Stackable semiconductor device and manufacturing method thereof
TWI237368B (en) Flip chip device having conductive connectors
JP2005116915A (ja) 半導体装置
JP2005116916A (ja) 半導体装置及びその製造方法
JP2003229460A (ja) Ｍｏｓｆｅｔおよびその製造方法
JP2006032871A (ja) 半導体装置
JP2008258649A (ja) 半導体装置
JPH09252020A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20091028

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20091201

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100105

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20100330

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20100406

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100422

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20101015

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110128

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110329

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20110610

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20110617

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20110729

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20110805

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110823

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110913

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110915

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140922

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4829224

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250