JP2005243685A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2005243685A
JP2005243685A JP2004047859A JP2004047859A JP2005243685A JP 2005243685 A JP2005243685 A JP 2005243685A JP 2004047859 A JP2004047859 A JP 2004047859A JP 2004047859 A JP2004047859 A JP 2004047859A JP 2005243685 A JP2005243685 A JP 2005243685A
Authority
JP
Japan
Prior art keywords
lead
electrode pad
sealing body
semiconductor device
electrode lead
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2004047859A
Other languages
English (en)
Inventor
Toshiyuki Namita
俊幸 波多
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Technology Corp
Original Assignee
Renesas Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp filed Critical Renesas Technology Corp
Priority to JP2004047859A priority Critical patent/JP2005243685A/ja
Publication of JP2005243685A publication Critical patent/JP2005243685A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L24/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02165—Reinforcing structures
    • H01L2224/02166—Collar structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/37001—Core members of the connector
    • H01L2224/37099—Material
    • H01L2224/371—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/37138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/37147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/4005—Shape
    • H01L2224/4009—Loop shape
    • H01L2224/40095—Kinked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/40245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/40245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/40247—Connecting the strap to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73221—Strap and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H01L2224/8434—Bonding interfaces of the connector
    • H01L2224/84345—Shape, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H01L2224/8438—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/84385—Shape, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H01L2224/848—Bonding techniques
    • H01L2224/84801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H01L2224/848—Bonding techniques
    • H01L2224/8485—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)

Abstract

【課題】 接続板使用によるリードと電極パッドの接続の信頼性向上。
【解決手段】 封止体と、封止体によって少なくとも一部が被われ下面が封止体の下面から露出するドレイン電極になる支持基板と、支持基板に連なり封止体の一側面から突出するドレインリードと、封止体の前記一側面から突出し、ドレインリードと並んで延在するソースリード及びゲートリードと、封止体に被われるとともに下面にドレイン電極を有し上面にソース電極パッド及びゲート電極パッドを有し下面が導電性の接着剤を介して支持基板の上面に固定される半導体チップと、封止体内に位置しソース電極パッドとソースリードを電気的に接続する接続板と、封止体内に位置しゲート電極パッドとゲートリードを接続するワイヤとを有し、前記接続板は薄肉部と厚肉部を有する上面が平坦な金属板からなり、厚肉部の下面が導電性の接着剤を介してソース電極パッドに接続され、薄肉部の下面が導電性の接着剤を介してソースリードに接着されている。
【選択図】 図１

Description

本発明は半導体装置に係わり、特にパワーＭＯＳＦＥＴ，ＩＧＢＴ（Insulated Gate Bipolar Transistor），バイポーラパワートランジスタ等の電源用トランジスタチップを封止した半導体装置に適用して有効な技術に関する。上記半導体装置は、携帯機器、レーザビームプリンタ、自動車電装機器等で使用されている。
携帯電話，ビデオカメラなどの充電器，オフィスオートメーション（ＯＡ）機器等の電源回路，自動車電装機器等に使用される電源用トランジスタとして、低電圧駆動用パワートランジスタが知られている（例えば、特許文献１）。
また、工業規格パッケージ外形がＴＯ２２０型やＴＯ２４７型となるハイパワーＭＯＳＦＥＴも提案されている（例えば、特許文献２）。
特開２０００−４９１８４号公報 特開２０００−７７５８８号公報
ＴＯ２４７型の半導体装置（パッケージ）９０は、図２７及び図２８に示すような外観形状をしている。図２７はパッケージの平面図であり、図２８はパッケージの側面図である。ヘッダと呼称される金属製の支持基板９１の上面側は絶縁性樹脂からなる封止体９２によって被われ、この封止体９２の一端から三本のリード９３〜９５が平行に突出している。リード９３〜９５はゲート（Ｇ）リード，ドレイン（Ｄ）リード，ソース（Ｓ）リードとなっている。また、中央のリード９４は封止体９２の内部でオフセットされ、ヘッダ９１と一体に形成されている。図示はしないが、ヘッダ９１の上面にはＭＯＳＦＥＴが形成された半導体チップが固定されている。半導体チップの裏面はドレイン電極となり、ヘッダ９１と電気的に接続されている。また、半導体チップの上面にはゲート電極パッド及びソース電極パッドが設けられている。これらゲート電極パッド及びソース電極パッドと、ゲートリード９３，ソースリード９５のワイヤ接続部（リードポスト）は導電性のワイヤで各々接続されている。
図２９及び図３０は本発明に先立って検討したＴＯ２４７型の半導体装置である。図２９は樹脂封止体を取り除いた場合の模式的平面図、図３０は図２９に対応する模式的断面図である。図２９及び図３０において、各部の符号は図２７及び図２８と共通な構成は、その参照番号をそのまま使用する。
ヘッダ９１はパッケージ９０を実装基板に固定するため使用する取付孔９６を有する。半導体チップ９７は矩形リング状に形成されたＶ溝枠９８の内側の領域に接着材を介して固定されている。
半導体チップ９７の上面（第１主面）には、ゲート電極パッド９９及びソース電極パッド１００が設けられている。ゲート電極パッド９９とゲートリード９３のワイヤ接続部（リードポスト）９３ａは導電性のワイヤ１０１で接続され、ソース電極パッド１００とソースリード９５のワイヤ接続部９５ａは導電性のワイヤ１０２で接続されている。オン抵抗を低減するため、ソース電極パッド１００とソースリード９５を接続するワイヤ１０２は２本使用される。このワイヤ１０２はゲート電極パッド９９とゲートリード９３を接続するワイヤ１０１（例えば、直径１２５μｍのアルミニウム線）に比較して、各々が太く（例えば直径３００〜５００μｍのアルミニウム）形成される。
半導体チップ９７の上面には絶縁性の保護膜が形成されているが、この保護膜を部分的に除去した開口部の底にそれぞれ電極が露出し、この露出部分がゲート電極パッド９９、ソース電極パッド１００となる。ソース電極パッド１００は２本のワイヤを接続するため幅広に形成されている。即ち、リードの延在方向に直交する方向に長く形成されている。ソース電極パッド１００は半導体チップ９７の略中央に形成されている。ゲート電極パッド９９は細いワイヤを接続することから、ソース電極パッド１００に比較して充分小さい。また、特許文献２にも示されているように、ゲート電極パッド９９は、半導体チップ９７の隅（コーナ）で、かつゲートリード９３の先端のリードポスト９３ａに近接した位置に設けられている。即ち、ゲート電極パッド９９はソース電極パッド１００よりもリード９３，９５のリードポスト９３ａ，９５ａ側に近接している。換言するならば、ゲートリードポスト９３ａとソース電極パッド１００との間にゲート電極パッド９９が位置している。
しかし、このようにゲート電極パッド９９がリードポストに近い半導体チップ９７のコーナ側に配置される構成の場合、半導体チップのチップサイズが大きくなると、ゲート電極パッド９９とリードポスト９３ａが更に近接することになる。このため、パッケージの製造工程におけるワイヤボンディング時、リード段差部にボンディングツールが接触し、ボンディングが困難になる。即ち、ワイヤボンディングはウエッジボンディングツールを用いた超音波ボンディングであるため、第１ボンディングとしてゲート電極パッド９９にワイヤの一端を接続する際、ワイヤを保持するボンディングツール（キャピラリ）がゲートリードポスト９３ａに接触し、超音波振動をワイヤ接合部に効果的に加えられなくなり、信頼性の高いワイヤボンディングが困難になる。
また、ソースリード９５は、パッケージの外側に配置され、一方、ソース電極パッド１００は、パッケージの中央側に配置されているため、ソース用ワイヤ１０２は、リードの延びる方向に対して交差する方向に延びる。
従って、ソース用ワイヤ１０２をリードの延びる方向に延ばして形成した場合に比べて、ソース用ワイヤ１０２間のピッチを広く設定する必要があり、多数本のソース用ワイヤ１０２の形成が困難になる。
更に、ソース電極パッド１００に接続するワイヤ１０２は、前述のように３００〜５００μｍ直径の太いワイヤが使用されることから、ソース電極パッド及びリードポスト９５ａに接続するワイヤの本数も制限され、パッケージの低ＯＮ抵抗化にも限度がある。
そこで、本出願人においては、ゲートリード及びソースリードに対して、ゲート電極パッドをソース電極パッドより遠い位置に配置するとともに、ソースリードとソース電極パッドを所定形状に成形した幅広の金属板で接着剤を用いて接続する構造を提案している（特願２００３−１８７３７７）。ゲートリード及びソースリードに対して、ゲート電極パッドをソース電極パッドより遠い位置に配置することによって、ワイヤボンディング時、リード段差部にボンディングツールが接触しなくなる。また、ソースリードとソース電極パッドを幅広の金属板で接続することによってパッケージの低ＯＮ抵抗化を図ることができる。
前述の本出願人提案による半導体装置は、図３１及び図３２に示すような構造になっている。図３１は封止体を取り除いた状態の半導体装置の模式的平面図であり、図３２はその模式的断面図である。
図３１及び図３２で示す半導体装置９０は、図２９及び図３０において示す半導体装置９０において、半導体チップ９７の左側に設けるゲート電極パッド９９をゲートリード９３（リードポスト９３ａ）から遠くなる四角形状の半導体チップ９７の左側上のコーナーに配置して（図３１参照）、ゲート電極パッド９９とゲートリード９３を接続するワイヤ１０１の接続時、ワイヤを保持するボンディングツールがゲートリードポスト９３ａに接触しないようにしてある。
また、図３１に示すように、ソースリード９５を中央に位置させ、左側にゲートリード９３を配置し、右側にドレインリード９４を配置させる構造になっている。ドレインリード９４は支持基板９１に連なり、ソースリード９５の先端の幅広のリードポスト９５ａは、半導体チップ９７の１辺に近接した位置ある。そして、このリードポスト９５ａとソース電極パッド１００を幅広の金属板１０５で電気的に接続する構造になっている。リードポスト９５ａ及びソース電極パッド１００との接続部にはそれぞれ接着材１０６，１０７が使用されている（図３１参照）。金属板１０５は銅板で形成されている。半導体チップ９７のソース電極パッド１００の表面と、ソースリード９５（リードポスト９５ａ）の上面とは、その高さに差があることから、金属板１０５は成形されて階段状に１段屈曲する構造になっている。
この構造では、幅広の金属板が使用されることからオン抵抗の低減が図れる。また、金属板の接続は接着材を用いることから，作業が容易になる。金属板１０５を、厚さ０．２ｍｍ、幅７ｍｍの銅板で形成した場合、直径５００μｍのＡｌワイヤを６本使用して電極とリードポストを接続したと略同様のオン抵抗とすることができる。
一方、この種のパワー型の半導体装置は、一層高出力化の傾向にある。そこで、本発明者は、半導体チップで発生する熱の放熱性を高めるべく、金属板（接続板）の板厚を厚くして熱伝導性（熱伝達性）を向上させることを検討した。この場合、金属板の全長も余り長くなく、かつ限定される長さとなることから、金属板の厚さを大きくすると、成形性から、図３２で示すように、段差間距離ｙが長くなり、その分半導体チップ９７との接続長さｚが短くなり、充分なる接続長さ（接続面積）が得られなくなることが分かった。
即ち、図３２に示すように、リードポスト９５ａの先端から金属板１０５の先端の接続位置までの長さをｘとし、成形による屈曲２点間の距離をｙ、ソース電極パッド１００に接触する金属板１０５の接触長さをｚとした場合、金属板１０５を厚くする程、成形による屈曲２点間距離ｙは長くなり、その分金属板の接触長さｚは短くなる。成形による段差を１．５ｍｍとした場合、リードポスト先端から金属板の先端接続位置までの長さをｘは、厚さ０．５ｍｍの金属板の場合４．５ｍｍ未満と極めて短くなってしまう。この結果、金属板と電極との接続面積が小さくなり、オン抵抗が大きくなってしまう。
本発明の一つの目的は、オン抵抗の低減を図ることができる半導体装置を提供することにある。
本発明の一つの目的は、半導体チップ主面の電極パッドと接続板との間の接続面積の増大を図ることができる半導体装置を提供することにある。
本発明の一つの目的は、放熱性の良好な半導体装置を提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面からあきらかになるであろう。
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記のとおりである。
（１）本発明の半導体装置は、
絶縁性樹脂からなる封止体と、
前記封止体によって少なくとも一部が被われ下面が前記封止体の下面から露出し、かつ第１電極になる金属製の支持基板と、
前記支持基板に連なり前記封止体の一側面から突出する第１電極リードと、
前記封止体の前記一側面から突出し、前記第１電極リードと並んで延在する第２電極リード及び制御電極リードと、
前記封止体に被われるとともに下面に第１電極を有し上面に第２電極パッドと制御電極パッドを有し、前記下面が導電性の接着剤を介して前記支持基板の上面に固定される半導体チップと、
前記封止体内に位置し前記第２電極パッドと前記第２電極リードを電気的に接続する接続手段と、
前記封止体内に位置し前記制御電極パッドと前記制御電極リードを電気的に接続する接続手段とを有し、
前記第２電極パッドと前記第２電極リードを接続する前記接続手段は、薄肉部とこの薄肉部に連なる厚肉部を有し上面が平坦な金属からなる接続板と、前記厚肉部の下面を前記第２電極パッドに接続する導電性の接着剤と、前記薄肉部の下面を前記第２電極リードに接続する導電性の接着剤とで構成されていることを特徴とする。前記半導体チップは、下面に第１電極（ドレイン電極）を有し、上面に第２電極パッド（ソース電極パッド）と制御電極パッド（ゲート電極パッド）を有するトランジスタからなっている。第１電極リードはドレインリードであり、第２電極リードはソースリードであり、制御電極リードはゲートリードである。ソース電極パッドとソースリードが接続板で接続されている。
（２）前記手段（１）の構成において、前記接続板の前記薄肉部にはその途中部分に応力を緩和する屈曲部が設けられている。
（３）前記手段（１）の構成において、前記接続板の上面には前記封止体の上面に上面が露出する熱電導性が良好な材質からなる放熱板が固定されている。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
前記（１）の手段によれば、（ａ）ソース電極パッドとソースリードは薄肉部と厚肉部を有する接続板で電気的に接続され、かつソース電極パッドに接続板の厚肉部が接着剤を介して接続される。接続板は厚い素材の下面側を部分的に除去して薄肉部を形成するため、厚肉部の長さはその加工において、成形による屈曲の場合のような制約はなく自由に選択できる。従って、厚肉部の長さを長いソース電極パッドの全長に亘って接触できるように長く形成することができる。従って、ソース電極パッドとの接続長さ（接続面積）を小さくすることなく接続が可能になり、オン抵抗の低減を図ることができる。
（ｂ）厚い接続板を使用することができるため、接続板の熱容量が大きくなり、半導体チップで発生した熱を外部に速やかに放散できるようになる。従って、半導体装置の熱特性が向上し、半導体装置の安定動作が可能になる。
前記（２）の手段によれば、前記接続板の前記薄肉部には屈曲部が設けられていることから、応力を緩和することができ、熱歪みによって接着剤による接続部分に大きな力が加わらなくなり、接続の信頼性が高くなる。
前記（３）の手段によれば、前記接続板の上面には前記封止体の上面に上面が露出する熱電導性が良好な材質からなる放熱板が固定されていることから、この放熱板を介して半導体チップで発生した熱を速やかに外部に放散することができる。従って、半導体装置の熱特性が向上し、安定した動作が可能になる。
以下、図面を参照して本発明の実施の形態を詳細に説明する。なお、発明の実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
図１乃至図１３は本発明の実施例１である半導体装置に係わる図である。図１乃至図５は半導体装置の構造に係わる図であり、図６乃至図１３は半導体装置の製造方法に係わる図である。
本実施形態１では、本発明を縦型パワートランジスタ（半導体装置）１に適用した例について説明する。即ち、第１電極としてドレイン（Ｄ）電極、第２電極としてソース（Ｓ）電極、制御電極としてゲート（Ｇ）電極となる電界効果トランジスタを組み込んだ半導体チップが、半導体装置１に組み込まれている。
パワートランジスタ１は、図１〜図３に示すように、外観的には、偏平四角形状の封止体２の一端面から３本のリードを平行に延在する構造となっている。封止体２は絶縁性樹脂からなり、リードは金属片からなっている。リードは、例えば、銅合金からなり、封止体２はエポキシ樹脂からなっている。中央のリードは第２電極リード（ソースリード）５になり、その左側のリードは制御電極リード（ゲートリード）６になり、その右側のリードは第１電極リード（ドレインリード）４になっている。
封止体２の下面には支持基板（ヘッダ）３の下面が露出している。この支持基板３はその幅が封止体２の幅と略同一の幅となり、封止体２と一致して重なっている。封止体２の１端から突出する３本のリードは、同一平面上に位置する構造になっている。また、右側のドレインリード４は、封止体２の内部において一段階段状に下方に屈曲し、支持基板３に連なっている。支持基板３の厚さはドレインリード４の厚さよりも厚くなっている。パワートランジスタ１は、その製造において、リードフレームと呼称されるパターニングされた接続板が使用されるが、この接続板は一部で厚さが異なる異形材が使用される。厚い部分で支持基板３が形成され、薄い部分でリードが形成される。
中央のソースリード５の先端は、幅が広いリードポスト５ａになり、ゲートリード６の先端もやや幅が広いリードポスト６ａになっている。リードポスト５ａには後述する幅が広い接続板（クリップ）４５が接続される。またリードポスト６ａにはワイヤ１４が接続される。ワイヤ１４は、例えば、直径１２５μｍのＡｌワイヤからなっている。
また、前記封止体（パッケージ）２内には半導体チップ７が配置されている。この半導体チップ７には、図５に示すように、縦型パワーＭＯＳＦＥＴが形成され下面に第１電極（ドレイン電極）１０を有し、図４及び図１に示すように、上面（主面）には第２電極（ソース電極）パッド１１と制御電極（ゲート電極）パッド１２を有した構造になっている。ドレイン電極はＴｉ・Ｎｉ・Ａｕによって形成されている。また、ソース電極パッド１１及びゲート電極パッド１２はＡｌで形成されている。
ここで、半導体チップ７について説明する。半導体チップ７は図４に示すように、平面的に見て四角形である。ソース電極パッド１１は幅広（長方形）となるとともに、チップの一方の辺側に偏った位置に設けられている。ソース電極パッド１１に近接する辺（図４では下縁になる辺）が、支持基板３に固定されるときリードポストに対面する辺である。そして、この対面する辺の反対側の辺（図４では上縁になる辺）に連なるチップの１コーナ部分（図４では左側のコーナ）にゲート電極パッド１２が位置している。
半導体チップ７は、特に限定はされないが、１辺が８〜９ｍｍの大きさである。そして、ゲート電極パッド１２はワイヤ１４の太さが１２５μｍ直径であることから、その大きさは一辺が０．３〜０．５ｍｍ程度となる正方形である。これに対して、ソース電極パッド１１は、例えば、縦４ｍｍ、横（幅）７ｍｍ程度である。
図５は図４のＡ−Ａ線に沿う一部の拡大断面図である。半導体チップ７は、主面にｎ−型のエピタキシャル層２１を有するｎ＋型のシリコン半導体基板２０を基に形成されている。パワートランジスタ１は縦型ＭＯＳＦＥＴであり、平面的に見て多数のセル（トランジスタ）が整列配置されている。この例では、各トランジスタセルはトレンチ構成になっている。エピタキシャル層２１の所定領域には、ｐ−型のチャネル（ｃｈ）層２２が形成されるとともに、その外周にはガードリングとなるｐ−型のウエル層２３が形成されている。
また、チャネル（ｃｈ）層２２を貫通するようにセル形成領域には多数のトレンチ（溝）２５が形成される。このトレンチ２５はウエル層２３にも設けられる。ウエル層２３に設けられるトレンチと、その内側の最外周に位置するセルを構成するトレンチとの間の領域は、セルとして使用されない無効領域ｆとなる。この無効領域ｆは、図４では二点鎖線で示される２本線に挟まれた領域である。無効領域ｆで囲まれた領域はセルが形成される有効領域ｈになる。この有効領域ｈが広い程セルの数を多くでき、パワートランジスタ１の出力増大を図ることができる。本実施形態１では、ゲート電極パッド１２は半導体チップ７の１隅（コーナ）に設けられ、無効領域ｆで囲まれる領域（有効領域ｈ）の外側に位置している。ゲートリード６のリードポスト６ａに対応するため、ゲート電極パッド１２はチップの左側の辺の途中に配置してある。
トレンチ２５内にはゲート電極となるポリシリコンゲート層２６が設けられ、この層の下にはゲート絶縁膜２７が設けられている。そして、トレンチに囲まれたチャネル層２２の中央表層部分にはｐ＋領域２８が形成されている。セル部分のチャネル層２２においては、ｐ＋領域２８の外側からトレンチに到る領域に亘ってｎ＋型からなるソース領域２９が設けられている。トレンチ部分、即ち、ゲート絶縁膜２７及びポリシリコンゲート層２６は絶縁膜３２で被われ、この絶縁膜３２上にはソース電極３３が形成されている。このソース電極３３は絶縁膜３２が設けられない開口部分でｐ＋領域２８及びソース領域２９と電気的に接続されている。
無効領域ｆの外側に位置するトレンチ２５部分では、ゲート絶縁膜２７に連なって厚い絶縁膜（ＬＯＣＯＳ）３４が設けられている。この厚い絶縁膜３４はウエル層２３の外周を超えて延在している。無効領域ｆの外側に位置するトレンチ２５に埋め込まれたポリシリコンゲート層２６は厚い絶縁膜３４上の途中部分にまで延在して周辺ゲート配線３５を形成している。また、この周辺ゲート配線３５及び厚い絶縁膜３４も絶縁膜３２で被われている。この絶縁膜３２部分上にはゲート電極配線３６が設けられている。このゲート電極配線３６は絶縁膜３２に部分的に設けられた開口を通してポリシリコンゲート層２６に電気的に接続されている。
図５に示すように、絶縁膜３２は半導体チップ７の周縁まで到達しない状態となっている。また、絶縁膜３２から外れたエピタキシャル層２１の表面はわずかにエッチングされて一段低くなっている。そしてこの低くなった部分において、絶縁膜３２の周縁はドレイン電極と同電位となるガードリング３７で被われている。ガードリング３７の下のエピタキシャル層２１の表層には、ｐ＋型からなるガードリングコンタクト層（ＨＣＮＴ）３８が設けられている。このガードリングコンタクト層（ＨＣＮＴ）３８は半導体チップ７の縁にまで延在している。また、ガードリング３７の内側のエピタキシャル層２１の表層部分には、ｎ＋型からなるチャネルストッパ層（Ｓ）３９が設けられている。ガードリングコンタクト層（ＨＣＮＴ）３８はガードリングの電位をとるためで、チャネルストッパ層（Ｓ）３９は、空乏層の進行をガードする効果がある。
半導体チップ７の主面は、図５に示すように、絶縁膜４０で被われて保護されている。また、この絶縁膜４０は選択的に開口されている。この開口部分が、図４及び図１に示すソース電極パッド１１及びゲート電極パッド１２になる。
半導体チップ７は、図１に示すように、図示しない下面のドレイン電極が導電性の接着剤１３を介して前記支持基板３に固定されている。半導体チップ７は、例えば、支持基板３の長手方向に沿う長さが６．７ｍｍ、支持基板３の幅方向の長さが９．０ｍｍとなっている。ゲートリード６のリードポスト６ａは、ワイヤ１４を介して半導体チップ７のゲート電極パッド１２に接続されている。ワイヤ１４は、例えば、直径が１２５μｍになるＡｌ線である。本実施形態１では、図１に示すように、ゲート電極パッド１２はリードポストゲートリード６のリードポスト６ａから遠い位置にあることから、ワイヤ１４をゲート電極パッド１２に接続する際、ワイヤを保持するボンディングツールがリードポストに接触することがなく、確実なワイヤボンディングが可能になる。
また、半導体チップ７のソース電極パッド（第２電極パッド）１１とソースリード（第２電極リード）５は、接続手段によって電気的に接続されている。この接続手段は、図３に示すように、薄肉部４６とこの薄肉部４６に連なる厚肉部４７を有し上面が平坦な金属からなる接続板４５と、厚肉部４７の下面をソース電極パッド１１に接続する導電性の接着剤４８と、薄肉部４６の下面をソースリード５のリードポスト５ａに接続する導電性の接着剤４９とで構成されている（図３参照）。接続板４５は、図１に示すように、オン抵抗を低減するために幅広になっている。ソース電極パッド１１の幅及びリードポスト５ａの幅は、接続板４５の幅程度あるいはそれ以上広い幅になっている。接続板４５は、例えば、銅の異形材からなり、薄肉部４６の厚さは０．５ｍｍ、厚肉部４７の厚さは２．０ｍｍとなり、幅７．０ｍｍ、長さ８．０ｍｍとなっている。厚肉部４７から薄肉部４６に至る段差部分は傾斜面になっているが、垂直壁でもよい。本実施例では、ソース電極パッド１１は長さ４．５ｍｍ、幅７．０ｍｍとなり、厚肉部４７の接触面と同じ大きさになっている。
このような異形材を使用することにより、接続板４５の熱容量を大きくできるため、熱放散性が良好になる。また、ソース電極パッド１１との接続面積も広くなることから、オン抵抗の低減を図ることができる。
接続板４５の平坦な上面上を、封止体２を形成する樹脂が覆っている。この覆っている層の厚さは略均一であり、例えば、０．９８ｍｍ程度の厚さとなり、確実に接続板４５を覆い、耐湿性の向上を図っている。
一方、図１〜図３に示すように、半導体チップ７から外れる封止体２の中央部分には、パワートランジスタ１を実装基板等に取り付ける際利用する取付用孔８が設けられている。この取付用孔８が設けられる支持基板３には、この取付用孔８と同心円からなるとともに、取付用孔８よりも大きな孔９が設けられている。また、支持基板３の上面には、半導体チップ７を固定する領域を囲むように、それぞれＶ溝４１が形成されている。このＶ溝４１内にも封止体２を形成する樹脂が充填される。このＶ溝４１の存在によって、支持基板３と封止体２との界面における水分の浸入もし難くなる。また、図１に示すように、支持基板３の両側はそれぞれ２箇所に亘って押し潰し部分４２が設けられている。この押し潰し部分４２の上下には封止体２を形成する樹脂が位置し、支持基板３から封止体２が剥離し難くなっている。これによりパワートランジスタ１の耐湿性が向上する。取付用孔８が設けられる封止体２の端側には、支持基板３が露出している。
つぎに、本実施形態１の半導体装置（パワートランジスタ）１の製造方法について、図６〜図１３を参照しながら説明する。パワートランジスタ１は、図６のフローチャートで示すように、リードフレーム準備（Ｓ０１）、チップボンディング（Ｓ０２）、ワイヤボンディング（Ｓ０３）、接着剤塗布（Ｓ０４）、クリップ（接続板）付け（Ｓ０５）、接着剤硬化処理（Ｓ０６）、封止体形成（Ｓ０７）、切断除去（Ｓ０８）の各工程を経て製造される。
パワートランジスタ１の製造において、図７に示すようなリードフレーム５５が準備される（Ｓ０１）。このリードフレーム５５は複数個のパワートランジスタ１を製造するように、１個のパワートランジスタ１を製造する単位リードフレーム５６が、並列に複数繋がる短冊形状になっている。図７では単位リードフレーム５６のみを示す。
単位リードフレーム５６は、図１で説明した３本のリード６，４，５を所定長さ長く延在させるパターンになるとともに、これら３本のリード６，４，５を支持するようにリードに直交する方向に延在する細いダム５７と、３本のリード６，４，５の先端部分を接続する枠片５８とを有する。ダム５７は封止体２に近接した位置に設けられている。
単位リードフレーム５６は、これらダム５７及び枠片５８によって繋がっている。また、支持基板（ヘッダ）３の先端側部も隣接するヘッダに連結部６０で繋がる構造になっている。また、支持基板３は各リードよりも一段低くなる（図８、図１１参照）。枠片５８にはガイド孔５９が設けられている。ガイド孔５９はリードフレーム５５を移送したり、リードフレーム５５の位置決め時に使用される。リードフレーム５５は、一側が所定の幅で厚くなる帯状の銅合金等からなる接続板（異形材）を精密プレスで打ち抜いてパターニングするとともに、薄い一部で屈曲させて薄い部分を厚い部分よりも一段高くした構造（段差は１．８ｍｍ）になっている。厚い部分が前記支持基板３であり１．５ｍｍの厚さになり、薄い部分がゲートリード６，ドレインリード４，ソースリード５であり０．５ｍｍの厚さになっている。ソースリード５及びゲートリード６の先端は幅広のリードポスト５ａ，６ａになっている。
また、支持基板３の上面の半導体チップを固定する領域を囲むように、それぞれＶ溝４１が形成されている。また、半導体チップの固定領域を外れた、Ｖ溝４１から外れた領域には孔９が設けられている。この孔９は取付用孔８と同心円となるように設けられ、かつ取付用孔８よりも大きい孔になっている。また、支持基板３の両側はそれぞれ２箇所に亘って押し潰し部分４２が設けられている。
つぎに、図９に示すように、リードフレーム５５の上面側の各支持基板３上の所定位置に半導体チップ７を接着剤１３を介して固定する。この際、リードポスト５ａ，６ａに近い位置にソース電極パッド１１が位置し、リードポスト５ａ，６ａから遠い位置にゲート電極パッド１２が位置する状態で半導体チップ７の固定を行う。
つぎに、図９に示すように、ゲート電極パッド１２とゲートリード６のリードポスト６ａを導電性のワイヤ１４で接続する（Ｓ０２）。ワイヤ１４は、例えば、直径１２５μｍのＡｌワイヤである。ワイヤ１４は超音波ワイヤボンディングによって接続される。ゲート電極パッド１２にワイヤ１４の先端を超音波ボンディングしても、ゲート電極パッド１２がリードポスト６ａから遠い位置にあることから、ボンディングツールがリードポスト６ａに接触することがなく、確実なワイヤボンディングができる。このため、半導体チップ７をリードポスト５ａ，６ａに近づけるようにして支持基板３に固定することができる。これは、支持基板３の長さを短くしたり、あるいは固定する半導体チップ７のサイズの大型化が図れることになり、パワートランジスタ１の小型化やチップ大型化による出力増大が可能になる。
つぎに、図９に示すように、ソース電極パッド１１とソースリード５のリードポスト５ａを、前述の接続板４５を使用して電気的に接続する。即ち、接続板４５は、図１２に示すように、薄肉部４６とこの薄肉部４６に連なる厚肉部４７を有し上面が平坦となる異形材から製造された金属板となっている。そして、厚肉部４７の下面を導電性の接着剤４８を介してソース電極パッド１１に接続し、薄肉部４６の下面を導電性の接着剤４９を介してソースリード５のリードポスト５ａに接続する構造になっている。
この間の製造工程の一部を図８（ａ）〜（ｅ）に模式的に示す。図８（ａ）に示すように、支持基板３の上面に接着剤１３を塗布した後、前記接着剤１３を使用して半導体チップ７を支持基板３上に固定する［図８（ｂ）参照：Ｓ０２］。つぎに、図８（ｃ）に示すように、半導体チップ７の上面（主面）のソース電極パッド１１上及びソースリード５のリードポスト５ａ上にそれぞれ接着剤４８，４９を塗布する（Ｓ０４）。つぎに、接続板４５を位置決めして、薄肉部４６の先端下面をリードポスト５ａ上の接着剤４９上に載せ、厚肉部４７の下面を半導体チップ７上の接着剤４８上に載せ、図８（ｅ）に示すように、加熱処理を行って接着剤４８，４９を硬化処理して接続板４５の接続を図る（Ｓ０５、Ｓ０６）。なお、必要に応じて接続板４５を加圧して、接続板４５を所定の圧力でリードポスト５ａ及び半導体チップ７に押し付けながら硬化処理を行う。図１０が接続板（クリップ）４５を取り付けたリードフレーム５５を示す模式的平面図であり、図１１がその模式的断面図である。
なお、支持基板３に半導体チップ７を固定する接着剤１３、接続板４５を半導体チップ７及びリードポスト５ａに接続する接着剤４８，４９は、半田またはＡｇペーストを使用することができる。
図１２は接続板４５の斜視図である。接続板４５は、例えば、銅の異形材からなり、薄肉部４６の厚さａは０．５ｍｍ、厚肉部４７の厚さｂは２．０ｍｍとなり、幅ｃは７．０ｍｍ、長さｄは８．０ｍｍとなっている。また、厚肉部４７の下面の長さｅは４．５ｍｍになっている。厚肉部４７から薄肉部４６に至る段差部分は傾斜面になっているが、垂直壁でもよい。
つぎに、図１３に示すように、トランスファモールディング等によって絶縁性樹脂によって封止体２を形成する。この封止時、孔９に対して同心円となる取付用孔８が形成される。
つぎに、各リード間のダム５７及び連結部６０を切断除去し、ついで各リードを切断して図１〜図３に示すパワートランジスタ１を複数製造する。連結部６０での接続線を、図１３において二点鎖線で示す。
本実施例によれば以下の効果を有する。
（１）ソース電極パッド１１とソースリード５は薄肉部４６と厚肉部４７を有する接続板４５で電気的に接続され、かつソース電極パッド１１に接続板４５の厚肉部４７が接着剤４８を介して接続される。接続板４５は厚い素材の下面側を部分的に除去して薄肉部４６を形成するため、厚肉部４７の長さはその加工において、成形による屈曲の場合のような制約はなく自由に選択できる。従って、厚肉部４７の長さを長いソース電極パッド１１の全長に亘って接触できるように長く形成することができる。従って、ソース電極パッド１１との接続長さ（接続面積）を小さくすることなく接続が可能になり、オン抵抗の低減を図ることができる。
（２）厚い接続板４５を使用することができるため、接続板４５の熱容量が大きくなり、半導体チップ７で発生した熱を外部に速やかに放散できるようになる。従って、半導体装置（パワートランジスタ）１の熱特性が向上し、パワートランジスタ１の安定動作が可能になる。
パワートランジスタ１の使用において、例えば、短時間（１００ｍｓ）に大電流（４００ｍＡ）を流して使用する場合、極めて短時間であることから、半導体チップ７で発生した熱がヒートシンクとなる支持基板３にまで到達せず、ワイヤの温度が局部的に上昇し、ワイヤが溶断する可能性がある。例えば、直径５００μｍのＡｌワイヤを６本使用した構造では、ワイヤ部分の温度が３５０℃（シミュレーション値）となるが、本実施例１の接続板（クリップ）を採用すると１５０℃（シミュレーション値）となり、発熱を抑えられる。
図１４及び図１５は本発明の実施例２である半導体装置に係わる図であり、図１４は封止体を取り除いた半導体装置の模式的平面図、図１５は封止体を取り除いた半導体装置の模式的断面図である。
実施例２のパワートランジスタ１は、実施例１のパワートランジスタ１において、接続板４５の薄肉部４６の途中部分をＵの字状に屈曲させ、この屈曲部６５を応力を吸収する緩和部分（バッファ部）とするものである。
本実施例のパワートランジスタ１においては、接続板４５の薄肉部４６に屈曲部６５が設けられていることから、熱応力によって薄肉部４６に力（熱歪み）が加わっても、その力は屈曲部６５で吸収され、リードポスト５ａとの接続部分には大きな力が加わらなくなる。この結果、薄肉部４６とリードポスト５ａとを接続する接着剤４９の部分で剥離等が起きなくなり、接続の信頼性が高くなる。
図１６乃至図１９は本発明の実施例３である半導体装置に係わる図である。図１６は半導体装置の封止体を取り除いた模式的平面図、図１７は半導体装置の封止体を取り除いた模式的断面図、図１８は封止体，クリップ及び半導体チップを取り除いた半導体装置を示す模式的平面図、図１９は半導体装置に使用されているクリップの模式的断面図である。
本実施例３のパワートランジスタ１は、実施例１のパワートランジスタ１において、接続板４５の薄肉部４６の先端とリードポスト５ａとを係止部を利用して位置決めし、かつ接着剤４９で固定するものである。
図１９に示すように、接続板４５の薄肉部４６の先端に、上面から下面に掛けてプレス機によるコイニングによって下面に突出する突子６１を形成する。この突子６１の外形形状は台形断面になっている。図１６には、突子６１の内径形状が示されている。内径形状は台形状になっている。また、この突子６１が挿入される孔６２を、図１８に示すように、ソースリード５のリードポスト５ａの中央に設けておく。この孔６２も台形状になっている。これら突子６１及び孔６２がそれぞれ係止部となる。
突子６１を孔６２に挿入することによって、接続板４５はリードポスト５ａに取り付けられる。台形状の孔６２に台形状の突子６１を挿入することから、接続板４５は突子６１を中心に平面方向に回転することなく位置決めされる。従って、突子６１を孔６２に挿入することによって、接続板４５の厚肉部４７の下面は半導体チップ７のソース電極パッド１１上に位置決めされて載置されるようになる。そこで、突子６１の周囲の接着剤４９及び厚肉部４７の下面の接着剤４８を硬化処理することによって、図１６及び図１７に示すように、接続板４５（薄肉部４６）とリードポスト５ａとの接続及び接続板４５（厚肉部４７）と半導体チップ７のソース電極パッド１１との接続が行えることになる。
本実施例３によれば、接続板４５のソースリード５への取り付け作業が正確かつ容易になり、作業性が向上し、生産コストの低減を図ることできる。また、接続板４５とソースリード５との接続部分の機械的強度も係止部利用によることから強固なものとなり、接続の信頼性が向上する。
なお、突子６１及び孔６２の形状（断面形状）は、三角形を含む多角形状であってもよい。このように多角形にすることによって、係止部が一つであっても接続板４５の回転は阻止されることになる。また、突子６１及び孔６２等の係止部を共に円形とする場合には、係止部はリードポスト５ａ及び接続板４５にそれぞれ複数設けて、取り付け後接続板４５が回転しないようにする必要がある。なお、接続板４５及びリードポスト５ａにそれぞれ円形の係止部を１個ずつ設けてもよい。この場合、接続板４５を半導体チップ７に固定する際、の回転方向の位置合わせが必要となる。
図２０及び図２１は本発明の実施例４である半導体装置に係わる図であり、図２０は半導体装置の封止体を取り除いた模式的平面図、図２１は半導体装置の封止体を取り除いた模式的断面図である。
実施例４は、実施例２の屈曲部６５を設ける例と、実施例３の係止部を設ける例を組み合わせた例である。即ち、図２０及び図２１に示すように、接続板４５の薄肉部４６に屈曲部６５を設けるとともに、薄肉部４６及びリードポスト５ａに係止部６１，６２を設けてある。従って、接続板４５をリードポスト５ａとソース電極パッド１１に接続する作業時、実施例３で説明したとおり、係止部６１，６２を利用して接続板４５の接続ができるため、接続の作業性が良くなり、生産コストの低減が可能になる。また、接続板４５の取り付け後は、接続板４５の薄肉部４６に熱応力が発生するようなことがあっても、この熱応力は屈曲部６５で吸収されるため、リードポスト５ａ及びソース電極パッド１１と接続板４５との接続部分である接着剤４８，４９に大きな力が加わらなくなり、接続部分にクラックや剥がれが発生しなくなり、接続の信頼性が高くなる。
図２２乃至図２５は本発明の実施例５である半導体装置に係わる図であり、図２２は半導体装置の封止体を取り除いた模式的平面図、図２３は半導体装置の模式的平面図、図２４は半導体装置の封止体を取り除いた模式的断面図、図２５は半導体装置の実装例を示す模式図である。
本実施例５のパワートランジスタ１は放熱性を高めることができる構成になっている。本実施例５のパワートランジスタ１は、実施例１のパワートランジスタ１において、封止体２の上面に上面が露出する平板状の放熱フィン６７を接続板４５の上面に固定した構造になっている（図２２乃至図２４参照）。また、放熱フィン６７は、図２４に示すように、接続板４５の上面に接着剤６８を介して接続されている。放熱性を良好とするため、接着剤６８は熱電導性の良好な金属フィラー等を含む樹脂からなる接着剤が使用される。また、放熱フィン６７は熱電導性が良好な銅で形成されている。
図２５はパワートランジスタ１を実装基板７０に実装した状態を示す。実装基板７０には放熱板７１が嵌め込まれるように設けられている。そして、この放熱板７１の上面にパワートランジスタ１の支持基板３の下面が重なるようにして、図示しない接着剤によって接続（固定）されている。従って、パワートランジスタ１の半導体チップ７で発生した熱は支持基板３を介して放熱板７１に伝達される。
一方、パワートランジスタ１の封止体２の上面側に露出する放熱フィン６７（図２４参照）の上面には、熱電導性の良好な接着剤７２を介して放熱板７３が固定されている。この放熱板７３はＡｌからなり、その上面は深い凹凸によるフィンとなり、放熱面積の増大が図られている。従って、半導体チップ７で発生した熱は放熱板７３の表面から大気中に効果的に放散されることになる。このように、封止体２の下面側及び上面側から半導体チップ７で発生した熱が外部に放散されるため、パワートランジスタ１は、熱の影響を受けることなく安定動作することになる。
また、本実施例５のパワートランジスタ１では、封止体２の端から突出する３本のリード、即ちドレインリード４，ソースリード５，ゲートリード６は途中で封止体２の上面側に屈曲される構造になっている。そして、これら屈曲したリード部分は、図２５に示すように、実装基板７０の上方に配置される電極端子７４に導電性接着剤７５を介して電気的に接続される。
図２６は本発明の実施例６である半導体装置の模式的拡大断面図である。前記各実施例では、３本のリードは封止体２の一端面から並んで真っ直ぐに突出する構造となっているが、本実施例のパワートランジスタ１は、図２６に示すように、封止体２の一端面から並んで真っ直ぐに突出する３本のリードは、途中で１段階段状に屈曲し、いわゆるガルウィング型（片ウィングであるが）となる表面実装型のリード構造になっている。本実施例６のパワートランジスタ１は３本のリード全てを実装基板に表面実装できる実益がある。
以上、本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。実施形態では、第１電極，第２電極，制御電極をそれぞれ電極とするパワーＭＯＳＦＥＴを半導体チップに組み込んだ例を示したが、組み込む素子としてはパワーバイポーラトランジスタ，ＩＧＢＴ等のトランジスタ、あるいはトランジスタを含むＩＣでもよい。
本発明の実施例１である半導体装置の封止体を取り除いた模式的平面図である。 前記半導体装置の平面図である。 前記半導体装置の断面図である。 前記半導体装置に組み込まれる半導体チップの模式的平面図である。 図４のＡ−Ａ線に沿う断面図である。 本実施例１の半導体装置の製造方法を示すフローチャートである。 本実施例１の半導体装置の製造で用いるリードフレームの一部を示す模式的平面図である。 前記半導体装置の製造における半導体チップの固定から接続板取付に至る組立状態を示す模式図である。 前記半導体装置の製造において、チップを固定したリードフレームの一部を示す模式的平面図である。 前記半導体装置の製造において、接続板を取り付けたリードフレームの一部を示す模式的平面図である。 前記半導体装置の製造において、接続板を取り付けたリードフレームの一部を示す模式的断面図である。 前記接続板を示す斜視図である。 前記半導体装置の製造において、封止体を形成したリードフレームの一部を示す模式的平面図である。 本発明の実施例２である半導体装置の封止体を取り除いた模式的平面図である。 本発明の実施例２である半導体装置の封止体を取り除いた模式的断面図である。 本発明の実施例３である半導体装置の封止体を取り除いた模式的平面図である。 本発明の実施例３である半導体装置の封止体を取り除いた模式的断面図である。 封止体，接続板及び半導体チップを取り除いた本発明の実施例３である半導体装置を示す模式的平面図である。 本発明の実施例３である半導体装置に使用されている接続板の模式的断面図である。 本発明の実施例４である半導体装置の封止体を取り除いた模式的平面図である。 本発明の実施例４である半導体装置の封止体を取り除いた模式的断面図である。 本発明の実施例５である半導体装置の封止体を取り除いた模式的平面図である。 本発明の実施例５である半導体装置の模式的平面図である。 本発明の実施例５である半導体装置の封止体を取り除いた模式的断面図である。 本発明の実施例５である半導体装置の実装例を示す模式図である。 本発明の実施例６である半導体装置の模式的拡大断面図である。 従来の半導体装置の模式的平面図である。 従来の半導体装置の側面図である。 本発明に先立って検討した半導体装置の樹脂封止体を取り除いた模式的平面図である。 図２９に示す半導体装置の断面図である。 本出願人提案による半導体装置の封止体を取り除いた模式的平面図である。 図３１の半導体装置の模式的断面図である。
符号の説明
１…半導体装置（パワートランジスタ）、２…封止体（パッケージ）、３…支持基板（ヘッダ）、４…第１電極リード（ドレインリード）、５…第２電極リード（ソースリード）、５ａ…リードポスト、６…制御電極リード（ゲートリード）、６ａ…リードポスト、７…半導体チップ、８…取付用孔、９…孔、１０…第１電極（ドレイン電極）、１１…第２電極（ソース電極）パッド、１２…制御電極（ゲート電極）パッド、１３…接着剤、１４…ワイヤ、２０…シリコン半導体基板、２１…エピタキシャル層、２２…チャネル（ｃｈ）層、２３…ウエル層、２５…トレンチ（溝）、２６…ポリシリコンゲート層、２７…ゲート絶縁膜、２８…ｐ＋領域、２９…ソース領域、３２…絶縁膜、３３…ソース電極、３４…厚い絶縁膜、３５…周辺ゲート配線、３６…ゲート電極配線、３７…ガードリング、３８…ガードリングコンタクト、３９…チャネルストッパ、４０…絶縁膜、４１…Ｖ溝、４２…押し潰し部分、４５…接続板（クリップ）、４６…薄肉部、４７…厚肉部、４８，４９…接着剤、５５…リードフレーム、５６…単位リードフレーム、５７…ダム、５８…枠片、５９…ガイド孔、６０…連結部、６１，６２…係止部、６５…屈曲部、６７…放熱フィン、６８…接着剤、７０…実装基板、７１…放熱板、７２…接着剤、７３…放熱板、７４…電極端子、７５…導電性接着剤、９０…半導体装置（パッケージ）、９１…支持基板（ヘッダ）、９２…封止体、９３…ゲートリード、９３ａ…リードポスト、９４…ドレインリード、９５…ソースリード、９５ａ…リードポスト、９６…取付孔、９７…半導体チップ、９８…Ｖ溝枠、９９…ゲート電極パッド、１００…ソース電極パッド、１０１，１０２…ワイヤ、１０５…金属板、１０６，１０７…接着材

Claims (5)

  1. 絶縁性樹脂からなる封止体と、
    前記封止体によって少なくとも一部が被われ下面が前記封止体の下面から露出し、かつ第１電極になる金属製の支持基板と、
    前記支持基板に連なり前記封止体の一側面から突出する第１電極リードと、
    前記封止体の前記一側面から突出し、前記第１電極リードと並んで延在する第２電極リード及び制御電極リードと、
    前記封止体に被われるとともに下面に第１電極を有し上面に第２電極パッドと制御電極パッドを有し、前記下面が導電性の接着剤を介して前記支持基板の上面に固定される半導体チップと、
    前記封止体内に位置し前記第２電極パッドと前記第２電極リードを電気的に接続する接続手段と、
    前記封止体内に位置し前記制御電極パッドと前記制御電極リードを電気的に接続する接続手段とを有し、
    前記第２電極パッドと前記第２電極リードを接続する前記接続手段は、薄肉部とこの薄肉部に連なる厚肉部を有し上面が平坦な金属からなる接続板と、前記厚肉部の下面を前記第２電極パッドに接続する導電性の接着剤と、前記薄肉部の下面を前記第２電極リードに接続する導電性の接着剤とで構成されていることを特徴とする半導体装置。
  2. 前記薄肉部はその途中部分に応力を緩和する屈曲部が設けられていることを特徴とする請求項１に記載の半導体装置。
  3. 前記第２電極リードには１乃至複数の係止部が設けられ、この係止部に係止される係止部が前記薄肉部に設けられ、これら係止部によって前記第２電極リードと前記薄肉部が位置決め係止されていることを特徴とする請求項１に記載の半導体装置。
  4. 前記第２電極リード及び前記薄肉部にはそれぞれ一つの係止部が設けられ、
    前記第２電極リードの前記係止部は三角形を含む多角形の孔で形成され、
    前記薄肉部の前記係止部は前記孔に挿入される前記孔に対応する断面形状の突子で形成され、
    前記突子が前記孔内に挿入され、かつ前記第２電極リードと前記薄肉部は接着剤で接続されていることを特徴とする請求項３に記載の半導体装置。
  5. 前記接続板の上面には前記封止体の上面に上面が露出する熱電導性が良好な材質からなる放熱板が固定されていることを特徴とする請求項１に記載の半導体装置。
JP2004047859A 2004-02-24 2004-02-24 半導体装置 Pending JP2005243685A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2004047859A JP2005243685A (ja) 2004-02-24 2004-02-24 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004047859A JP2005243685A (ja) 2004-02-24 2004-02-24 半導体装置

Publications (1)

Publication Number Publication Date
JP2005243685A true JP2005243685A (ja) 2005-09-08

Family

ID=35025132

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004047859A Pending JP2005243685A (ja) 2004-02-24 2004-02-24 半導体装置

Country Status (1)

Country Link
JP (1) JP2005243685A (ja)

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007165714A (ja) * 2005-12-15 2007-06-28 Renesas Technology Corp 半導体装置
JP2007317850A (ja) * 2006-05-25 2007-12-06 Matsushita Electric Works Ltd 半導体スイッチ
US8138600B2 (en) 2006-07-12 2012-03-20 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
US8222651B2 (en) 2009-05-14 2012-07-17 Renesas Electronics Corporation Semiconductor device
US8299600B2 (en) 2008-11-18 2012-10-30 Renesas Electronics Corporation Semiconductor device and manufacturing method thereof
CN103828041A (zh) * 2011-09-29 2014-05-28 夏普株式会社 半导体装置
EP2743973A3 (de) * 2012-12-11 2014-12-03 Robert Bosch Gmbh Verfahren zur Kontaktierung eines Halbleiterelements mittels Schweißens eines Kontaktelements an eine Sinterschicht auf dem Halbleiterelement und Halbleiterbauelement mit erhöhter Stabilität gegenüber thermomechanischen Einflüssen
EP3059761A3 (en) * 2015-02-17 2016-11-02 SFI Electronics Technology Inc. Surface-mount device with one or more dies between two circuit boards and process for producing the same
JP2019009349A (ja) * 2017-06-27 2019-01-17 日立金属株式会社 電気接続用部材、電気接続構造、および電気接続用部材の製造方法
CN111669889A (zh) * 2020-06-16 2020-09-15 李玉凤 一种超级接面金属氧化物半导体场效应晶体管结构
WO2022014387A1 (ja) * 2020-07-16 2022-01-20 ローム株式会社 半導体装置、および半導体装置の製造方法
US11289408B2 (en) 2019-09-20 2022-03-29 Kabushiki Kaisha Toshiba Semiconductor device

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02121356A (ja) * 1988-09-09 1990-05-09 Motorola Inc 半導体デバイス
JP2000049184A (ja) * 1998-05-27 2000-02-18 Hitachi Ltd 半導体装置およびその製造方法
JP2001156219A (ja) * 1999-11-24 2001-06-08 Denso Corp 半導体装置
JP2003318344A (ja) * 2002-04-22 2003-11-07 Sanyo Electric Co Ltd 半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02121356A (ja) * 1988-09-09 1990-05-09 Motorola Inc 半導体デバイス
JP2000049184A (ja) * 1998-05-27 2000-02-18 Hitachi Ltd 半導体装置およびその製造方法
JP2001156219A (ja) * 1999-11-24 2001-06-08 Denso Corp 半導体装置
JP2003318344A (ja) * 2002-04-22 2003-11-07 Sanyo Electric Co Ltd 半導体装置

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007165714A (ja) * 2005-12-15 2007-06-28 Renesas Technology Corp 半導体装置
JP2007317850A (ja) * 2006-05-25 2007-12-06 Matsushita Electric Works Ltd 半導体スイッチ
US8138600B2 (en) 2006-07-12 2012-03-20 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
US8299600B2 (en) 2008-11-18 2012-10-30 Renesas Electronics Corporation Semiconductor device and manufacturing method thereof
US8222651B2 (en) 2009-05-14 2012-07-17 Renesas Electronics Corporation Semiconductor device
US8629467B2 (en) 2009-05-14 2014-01-14 Renesas Electronics Corporation Semiconductor device
CN103828041A (zh) * 2011-09-29 2014-05-28 夏普株式会社 半导体装置
EP2743973A3 (de) * 2012-12-11 2014-12-03 Robert Bosch Gmbh Verfahren zur Kontaktierung eines Halbleiterelements mittels Schweißens eines Kontaktelements an eine Sinterschicht auf dem Halbleiterelement und Halbleiterbauelement mit erhöhter Stabilität gegenüber thermomechanischen Einflüssen
EP3059761A3 (en) * 2015-02-17 2016-11-02 SFI Electronics Technology Inc. Surface-mount device with one or more dies between two circuit boards and process for producing the same
JP2019009349A (ja) * 2017-06-27 2019-01-17 日立金属株式会社 電気接続用部材、電気接続構造、および電気接続用部材の製造方法
US11289408B2 (en) 2019-09-20 2022-03-29 Kabushiki Kaisha Toshiba Semiconductor device
CN111669889A (zh) * 2020-06-16 2020-09-15 李玉凤 一种超级接面金属氧化物半导体场效应晶体管结构
WO2022014387A1 (ja) * 2020-07-16 2022-01-20 ローム株式会社 半導体装置、および半導体装置の製造方法

Similar Documents

Publication Publication Date Title
JP4248953B2 (ja) 半導体装置およびその製造方法
US7955902B2 (en) Manufacturing method of semiconductor device with surface mounting terminals
JP4294405B2 (ja) 半導体装置
TWI450373B (zh) 雙側冷卻整合功率裝置封裝及模組，以及製造方法
KR100478883B1 (ko) 반도체장치
JP4746061B2 (ja) 半導体装置
JP2005243685A (ja) 半導体装置
JP5271778B2 (ja) 半導体装置の製造方法
JP5665206B2 (ja) 半導体装置
JP2015019115A (ja) 半導体装置
JP5388235B2 (ja) 半導体装置
JP5139383B2 (ja) 半導体装置の製造方法
JP5512845B2 (ja) 半導体装置
JP2016040839A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070207

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090410

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090421

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20090825