JP2018195838A - 半導体装置 - Google Patents

Abstract

【課題】半導体装置の製造歩留りを向上する。
【解決手段】カスコード接続方式の半導体装置は、シリコンよりもバンドギャップの大きな物質を材料とするノーマリオン型の複数の接合ＦＥＴと、シリコンを材料とするノーマリオフ型のＭＯＳＦＥＴと、を備える。このとき、上述した半導体装置は、複数の接合ＦＥＴが分割されて形成された複数の接合ＦＥＴ用半導体チップ（半導体チップＣＨＰ０と半導体チップＣＨＰ１）と、ＭＯＳＦＥＴが形成されたＭＯＳＦＥＴ用半導体チップ（半導体チップＣＨＰ２）とを有する。
【選択図】図４

Description

本発明は、半導体装置および電子装置に関し、例えば、エアコンのインバータ、コンピュータ電源のＤＣ／ＤＣコンバータ、ＡＣ／ＤＣインバータ、ハイブリッド自動車や電気自動車のインバータモジュールなどに使用されるパワー半導体装置およびこのパワー半導体装置を含む電子装置に適用して有効な技術に関する。

国際公開第２０１３／０４６４３９号（特許文献１）には、炭化シリコン（ＳｉＣ）を材料とする１つの接合ＦＥＴ（Junction Field Effect Transistor）と、シリコン（Ｓｉ）を材料とする１つのＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）とをカスコード接続する半導体装置の実装技術が記載されている。

米国特許第６，５３５，０５０号明細書（特許文献２）には、複数の接合ＦＥＴと、１つのＭＯＳＦＥＴとをカスコード接続する回路図が記載されている。

国際公開第２０１３／０４６４３９号 米国特許第６，５３５，０５０号明細書

耐圧の向上とオン抵抗の低減の両立を図るスイッチング素子（パワー半導体装置）として、カスコード接続方式を使用したスイッチング素子がある。カスコード接続方式を使用したスイッチング素子は、例えば、シリコンよりもバンドギャップの大きな材料を使用したノーマリオン型の接合ＦＥＴと、シリコンを使用したノーマリオフ型のＭＯＳＦＥＴとを直列接続した構成をしている。このカスコード接続方式のスイッチング素子によれば、絶縁耐圧の大きな接合ＦＥＴにより耐圧を確保できるとともに、ノーマリオン型の接合ＦＥＴによるオン抵抗の低減と、低耐圧なＭＯＳＦＥＴによるオン抵抗の低減により、耐圧の向上とオン抵抗の低減を両立させたスイッチング素子を得ることができる。

ここで、例えば、ハイブリッド自動車用のインバータモジュール（電子装置）では、電流容量が大きいことが要求される。このことから、インバータモジュールを構成するパワー半導体装置として、カスコード接続方式を使用したパワー半導体装置を採用する場合、電流容量を大きくするために、半導体チップのサイズを大きくする必要がある。すなわち、カスコード接続方式を使用したパワー半導体装置は、炭化シリコンを材料とする接合ＦＥＴが形成された接合ＦＥＴ用半導体チップと、シリコンを材料とするＭＯＳＦＥＴが形成されたＭＯＳＦＥＴ用半導体チップとを有している。したがって、電流容量を大きくするためには、接合ＦＥＴ用半導体チップのサイズを大きくし、かつ、ＭＯＳＦＥＴ用半導体チップのサイズを大きくする必要がある。

ところが、本発明者の検討によると、接合ＦＥＴ用半導体チップは、例えば、炭化シリコンを材料としており、シリコンを材料とするＭＯＳＦＥＴ用半導体チップよりも結晶欠陥が多い。このため、電流容量を大きくするために、特に、接合ＦＥＴ用半導体チップのサイズ（アクティブサイズ）を大きく設計すると、接合ＦＥＴ用半導体チップの良品歩留まりが低下することを見出した。つまり、本発明者の検討によると、カスコード接続方式を使用した半導体装置では、電流容量を大きくする場合に、半導体装置の製造歩留りを向上する観点から改善の余地が存在するのである。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態におけるカスコード接続方式の半導体装置は、複数の接合ＦＥＴが分割されて形成された複数の接合ＦＥＴ用半導体チップと、ＭＯＳＦＥＴが形成されたＭＯＳＦＥＴ用半導体チップとを有する。

また、一実施の形態における電子装置は、負荷と電気的に接続され、かつ、負荷を駆動する半導体装置として、カスコード接続方式の半導体装置を含む。このカスコード接続方式の半導体装置は、複数の接合ＦＥＴが分割されて形成された複数の接合ＦＥＴ用半導体チップと、ＭＯＳＦＥＴが形成されたＭＯＳＦＥＴ用半導体チップとを有する。

一実施の形態によれば、半導体装置の製造歩留りを向上することができる。

実施の形態１におけるカスコード接続方式を採用したパワー半導体装置の回路構成を示す図である。 一般的なカスコード接続方式を採用したパワー半導体装置の回路構成を示す図である。 （ａ）は、図２に示すカスコード接続した接合ＦＥＴとＭＯＳＦＥＴとをスイッチング素子として利用したインバータを示す回路図である。（ｂ）は、上アームを構成するスイッチング素子をターンオンした場合の波形を示す図であり、（ｃ）は、上アームを構成するスイッチング素子をターンオフした場合の波形を示す図である。 実施の形態２におけるパワー半導体装置の実装構成を示す図である。 変形例１におけるパワー半導体装置の実装構成を示す図である。 変形例２におけるパワー半導体装置の実装構成を示す図である。 変形例２におけるパワー半導体装置の一断面を示す模式図であり、図６のＡ−Ａ線で切断した断面図である。 変形例２におけるパワー半導体装置を封止体ＭＲの下面側から見た図である。 変形例３におけるパワー半導体装置の実装構成を示す図である。 変形例４におけるパワー半導体装置の実装構成を示す図である。 図１０のＡ−Ａ線で切断した断面図である。 変形例５におけるパワー半導体装置の実装構成を示す図である。 実施の形態３におけるＭＯＳＦＥＴのデバイス構造の一例を示す断面図である。 接合ＦＥＴ用半導体チップの一部領域を模式的に示す断面図である。 図１４の一部領域を拡大した図であって、単位接合ＦＥＴのデバイス構造を示す断面図である。 実施の形態４における制御システムの構成を示すブロック図である。 制御部からの入力信号に従って、モータを駆動するインバータの回路ブロック図である。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。

また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。

同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。

（実施の形態１）
＜カスコード接続方式の有用性＞
地球環境保全という大きな社会潮流の中で、環境負荷を低減するエレクトロニクス事業の重要性が増している。中でもパワー半導体装置（パワーデバイス）は、鉄道車両、ハイブリッド自動車、電気自動車のインバータやエアコンのインバータ、パソコンなどの民生機器の電源に用いられており、パワー半導体装置の性能改善は、インフラシステムや民生機器の電力効率改善に大きく寄与する。電力効率を改善するということは、システムの稼働に必要なエネルギー資源を削減できるということであり、言い換えれば、二酸化炭素の排出量削減、すなわち、環境負荷を低減できる。このため、パワー半導体装置の性能改善に向けた研究開発が各社で盛んに行われている。

一般的に、パワー半導体装置は、大規模集積回路(ＬＳＩ（Large Scale Integration)）と同様に、シリコンを材料としている。しかし、近年では、シリコンよりもバンドギャップが大きい炭化シリコン(ＳｉＣ)や窒化ガリウム（ＧａＮ）が注目されている。例えば、炭化シリコンは、シリコンよりもバンドギャップが大きいため、絶縁破壊耐圧がシリコンの１０倍程度ある。このことから、炭化シリコンを材料とするパワー半導体装置は、シリコンを材料とするパワー半導体装置よりも膜厚を薄くできる結果、導通時の抵抗値（オン抵抗値）Ｒｏｎを大幅に下げることができる。したがって、炭化シリコンを材料とするパワー半導体装置は、抵抗値Ｒｏｎと導通電流ｉの積で表される導通損失(Ｒｏｎ×ｉ^２)を大幅に削減することができ、電力効率の改善に大きく寄与する。このような炭化シリコンの特徴に着目して、国内外で、炭化シリコンを材料に使用したＭＯＳＦＥＴやショットキーダイオードや接合ＦＥＴの開発が進められている。

特に、スイッチング素子（スイッチングデバイス）に着目すると、炭化シリコンを材料とした接合ＦＥＴ(ＪＦＥＴ)の製品化がいち早く進められている。この接合ＦＥＴは、炭化シリコンを材料とするＭＯＳＦＥＴと比較すると、例えば、酸化シリコン膜からなるゲート絶縁膜を必要としないため、酸化シリコン膜と炭化シリコンとの界面における欠陥と、それに伴う素子特性の劣化に代表される問題とを回避することができる。また、この接合ＦＥＴは、ｐｎ接合による空乏層の延びを制御してチャネルのオン／オフを制御できるため、ノーマリオフ型の接合ＦＥＴとノーマリオン型の接合ＦＥＴとを容易に作り分けることができる。このように炭化シリコンを材料とした接合ＦＥＴは、炭化シリコンを材料したＭＯＳＦＥＴと比較すると、長期信頼性にも優れており、また、パワー半導体装置を作りやすいという特徴を有する。

炭化シリコンを材料とした接合ＦＥＴの中でも、ノーマリオン型の接合ＦＥＴは、通常、チャネルがオンして電流が流れており、チャネルをオフする必要があるときにゲート電極に負電圧を印加してｐｎ接合から空乏層を延ばしてチャネルをオフする。すなわち、「ノーマリオン型の電界効果トランジスタ」とは、ゲート電圧を印加しないときでも、チャネルが存在し、ドレイン電流が流れる電界効果トランジスタである。したがって、ノーマリオン型の接合ＦＥＴがなんらかの原因で壊れた場合、チャネルがオンしたまま電流が流れ続けることになる。通常、接合ＦＥＴが壊れた場合には電流が流れないことが安全性（フェイルセーフ）の観点から望ましいが、ノーマリオン型の接合ＦＥＴでは、接合ＦＥＴが壊れた場合でも電流が流れ続けるので用途が限定される。したがって、フェイルセーフの観点から、ノーマリオフ型の接合ＦＥＴが望まれる。ここで、「ノーマリオフ型の電界効果トランジスタ」とは、ゲート電圧を印加しないときには、チャネルが存在せず、ドレイン電流が流れない電界効果トランジスタである。

しかしながら、ノーマリオフ型の接合ＦＥＴは、次のような課題を有する。つまり、接合ＦＥＴのゲート電極とソース領域は、それぞれｐ型半導体領域（ゲート電極）とｎ型半導体領域（ソース領域）からなるｐｎ接合ダイオード構造を有するため、ゲート電極とソース領域との間の電圧が３Ｖ程度になると、ゲート電極とソース領域との間の寄生ダイオードがオンする。この結果、ゲート電極とソース領域との間に大電流が流れる場合があり、これによって、接合ＦＥＴが過剰に発熱してしまい破壊するおそれがある。このことから、接合ＦＥＴをノーマリオフ型のスイッチング素子として利用するためには、ゲート電圧を２．５Ｖ程度の低い電圧に制限して、寄生ダイオードがオンしない状態、もしくは、ゲート電極とソース領域の間のダイオード電流が充分小さい状態で利用することが望ましい。

なお、シリコンを材料とする通常のＭＯＳＦＥＴでは０から１５Ｖもしくは２０Ｖ程度のゲート電圧を印加する。このため、ノーマリオフ型の接合ＦＥＴを利用するためには、既存のＭＯＳＦＥＴのゲート駆動回路に加えて、２．５Ｖ程度の電圧を生成する降圧回路（ＤＣ／ＤＣコンバータ）や、レベル変換回路などを追加する必要がある。この設計変更、すなわち、部品の追加は、システム全体のコストを上昇させることになってしまう。

このことから、長期信頼性に優れ、かつ、作りやすいという特徴を有する接合ＦＥＴであるが、駆動するためのゲート電圧が一般的なＭＯＳＦＥＴと大きく異なるため、接合ＦＥＴを新たに利用する場合には、駆動回路等を含めた大きな設計変更が必要であり、そのため、システム全体のコストが上昇するという課題が存在する。

この問題を解決する方法として、カスコード接続方式がある。このカスコード接続方式は、炭化シリコンを材料としたノーマリオン型の接合ＦＥＴと、シリコンを材料とした低耐圧ＭＯＳＦＥＴとを直列接続した方式である。このような接続方式を採用すると、ゲート駆動回路は低耐圧ＭＯＳＦＥＴを駆動することになるので、ゲート駆動回路の変更は不要となる。一方、ドレインとソースとの間の耐圧は絶縁耐圧の高い接合ＦＥＴの特性で決定することができる。さらには、カスコード接続した場合でも、接合ＦＥＴの低いオン抵抗と、低耐圧ＭＯＳＦＥＴの低いオン抵抗の直列接続となるので、カスコード接続したスイッチング素子のオン抵抗も比較的小さく抑えることができる。このようにカスコード接続方式は、ノーマリオフ型の接合ＦＥＴの問題点を解決できる可能性がある。つまり、コストの上昇を抑えながらパワー半導体装置の性能向上を図る観点から、カスコード接続方式を採用したパワー半導体装置は、有用性を有する。

＜大電流化に対応した改善の余地＞
例えば、パワー半導体装置における一般的な電流容量は、１０Ａ〜２０Ａ程度であるが、近年では、ハイブリッド自動車用などに使用されるパワー半導体装置には、電流容量が大きいことが要求される。具体的には、５０Ａ以上の電流容量が必要とされる場合がある。パワー半導体装置が、このような電流容量の増大に対応するためには、パワー半導体装置に含まれる半導体チップのサイズを大きくする必要があり、このことは、カスコード接続方式を使用したパワー半導体装置にも同様に当てはまる。すなわち、カスコード接続方式のパワー半導体装置において、電流容量を大きくするためには、接合ＦＥＴ用半導体チップのサイズを大きくし、かつ、ＭＯＳＦＥＴ用半導体チップのサイズを大きくする必要がある。ところが、本発明者の検討によると、接合ＦＥＴ用半導体チップは、例えば、炭化シリコンを材料としており、シリコンを材料とするＭＯＳＦＥＴ用半導体チップよりも結晶欠陥（キラー欠陥）が多い。このことから、電流容量を大きくするために、特に、接合ＦＥＴ用半導体チップのサイズを大きくすると、接合ＦＥＴ用半導体チップに、致命的な欠陥であるキラー欠陥が形成される確率が高くなる。このことは、接合ＦＥＴ用半導体チップの良品歩留まりが低下することを意味している。したがって、カスコード接続方式を使用したパワー半導体装置では、電流容量を大きくする場合、パワー半導体装置の製造歩留りを考えると、単純に、接合ＦＥＴ用半導体チップのサイズを大きくすることは困難なのである。つまり、カスコード接続方式を使用したパワー半導体装置では、製造歩留りを向上させながら、大電流化に対応する観点から改善の余地が存在する。そこで、本実施の形態１では、上述した改善の余地に対する工夫を施している。以下に、この工夫を施した本実施の形態１における技術的思想について説明する。

＜実施の形態１におけるパワー半導体装置の構成＞
図１は、本実施の形態１におけるカスコード接続方式を採用したパワー半導体装置の回路構成を示す図である。図１に示すように、本実施の形態１におけるカスコード接続方式を採用したパワー半導体装置は、ソースＳとドレインＤとの間にノーマリオン型の複数の接合ＦＥＴＱ１Ａ、Ｑ１Ｂと、１つのノーマリオフ型のＭＯＳＦＥＴＱ２とを有している。つまり、図１に示すように、本実施の形態１におけるパワー半導体装置は、複数の接合ＦＥＴＱ１Ａ、Ｑ１Ｂが互いに並列接続され、かつ、並列接続された複数の接合ＦＥＴＱ１Ａ、Ｑ１Ｂが１つのＭＯＳＦＥＴＱ２と直列接続している。

具体的には、図１に示すように、ドレインＤ側に複数の接合ＦＥＴＱ１Ａ、Ｑ１Ｂが配置される一方、ソースＳ側に１つのＭＯＳＦＥＴＱ２が配置されている。すなわち、接合ＦＥＴＱ１ＡのソースＳｊは、ＭＯＳＦＥＴＱ２のドレインＤｍと接続されており、かつ、ＭＯＳＦＥＴＱ２のソースＳｍがパワー半導体装置のソースＳと接続されている。また、接合ＦＥＴＱ１Ａのゲート電極Ｇｊ０は、パワー半導体装置のソースＳと接続されており、ＭＯＳＦＥＴＱ２のゲート電極Ｇｍは、ゲート駆動回路（図示せず）と接続されている。

同様に、接合ＦＥＴＱ１ＢのソースＳｊは、ＭＯＳＦＥＴＱ２のドレインＤｍと接続されており、かつ、接合ＦＥＴＱ１Ｂのゲート電極Ｇｊ１は、パワー半導体装置のソースＳと接続されている。

このような図１に示す接続方式が、本実施の形態１におけるカスコード接続方式である。本実施の形態１におけるカスコード接続方式が採用されたパワー半導体装置によれば、まず、ゲート駆動回路（図示せず）がＭＯＳＦＥＴＱ２のゲート電極Ｇｍを駆動することになるため、単体のＭＯＳＦＥＴをパワー半導体装置として利用する場合からのゲート駆動回路の変更が不要となる利点を得ることができる。このことから、本実施の形態１によれば、新たなゲート駆動回路を設ける必要がないため、製造コストの上昇を抑制できる。

また、接合ＦＥＴＱ１Ａ、Ｑ１Ｂが、炭化シリコンや窒化ガリウムに代表されるように、シリコンよりもバンドギャップの大きな物質を材料として使用しているため、接合ＦＥＴＱ１Ａ、Ｑ１Ｂの絶縁耐圧が大きくなる。このため、カスコード接続されたパワー半導体装置の耐圧は、主に、接合ＦＥＴＱ１Ａ、Ｑ１Ｂの特性で決定される。したがって、接合ＦＥＴＱ１Ａ、Ｑ１Ｂと直列接続されているＭＯＳＦＥＴＱ２に要求される絶縁耐圧を、単体のＭＯＳＦＥＴを使用したパワー半導体装置よりも低くすることができる。すなわち、パワー半導体装置として絶縁耐圧が必要とされる場合であっても、ＭＯＳＦＥＴＱ２として低耐圧（例えば、数十Ｖ程度）のＭＯＳＦＥＴを使用することができるため、ＭＯＳＦＥＴＱ２のオン抵抗を低減することができる。さらに、接合ＦＥＴＱ１Ａ、Ｑ１Ｂがノーマリオン型の接合ＦＥＴから構成されているため、接合ＦＥＴＱ１Ａ、Ｑ１Ｂのオン抵抗も低減することができる。この結果、カスコード接続されたパワー半導体装置によれば、ゲート駆動回路の設計変更が不要になる利点を有するとともに、絶縁耐性の確保とオン抵抗の低減の両立を図ることができ、これによって、パワー半導体装置の電気的特性の向上を図ることができる。

また、図１に示すように、カスコード接続された接合ＦＥＴＱ１Ａ、Ｑ１Ｂは、ノーマリオン型の接合ＦＥＴであり、接合ＦＥＴＱ１Ａのゲート電極Ｇｊ０と接合ＦＥＴＱ１Ｂのゲート電極Ｇｊ１は、ともに、パワー半導体装置のソースＳと電気的に接続されている。この結果、接合ＦＥＴＱ１Ａのゲート電極Ｇｊ０とソースＳとの間の電圧、および、接合ＦＥＴＱ１Ｂのゲート電極Ｇｊ１とソースＳとの間の電圧は、スイッチング時（オン時）でも順バイアスされない。このことから、本実施の形態１におけるカスコード接続では、接合ＦＥＴＱ１Ａ、Ｑ１Ｂのそれぞれのゲート電極とソースとの間に形成される寄生ダイオードに起因する大電流が流れないため、過剰な発熱によるパワー半導体装置の破壊を抑制することができる。すなわち、ノーマリオフ型の接合ＦＥＴでは、スイッチング時（オン時）に、ソースＳに対してゲート電極Ｇｊ０、Ｇｊ１に正電圧を印加する。このとき、接合ＦＥＴＱ１Ａ、Ｑ１Ｂのそれぞれのソース領域はｎ型半導体領域から形成され、ゲート電極Ｇｊ０、Ｇｊ１はｐ型半導体領域から形成されていることから、ソースＳに対してゲート電極Ｇｊ０、Ｇｊ１に正電圧を印加するということは、ソース領域とゲート電極Ｇｊ０の間やソース領域とゲート電極Ｇｊ０の間に順方向電圧（順バイアス）が印加されることを意味する。このため、ノーマリオフ型の接合ＦＥＴでは、順方向電圧をあまり大きくしすぎると、ソース領域とゲート電極Ｇｊ０からなる寄生ダイオードや、ソース領域とゲート電極Ｇｊ１からなる寄生ダイオードがオンしてしまう。この結果、ゲート電極Ｇｊ０とソース領域との間や、ゲート電極Ｇｊ１とソース領域との間に大電流が流れる場合があり、接合ＦＥＴが過剰に発熱して破壊に至る可能性がある。

これに対し、本実施の形態１におけるカスコード接続されたパワー半導体装置では、ノーマリオン型の接合ＦＥＴＱ１Ａ、Ｑ１Ｂを使用しており、ゲート電極Ｇｊ０およびゲート電極Ｇｊ１がパワー半導体装置のソースＳと電気的に接続されている。このことから、接合ＦＥＴＱ１Ａのゲート電極Ｇｊ０とソースＳとの間の電圧や、接合ＦＥＴＱ１Ｂのゲート電極Ｇｊ１とソースＳとの間の電圧は、スイッチング時（オン時）でも順バイアスされない。したがって、本実施の形態１におけるカスコード接続では、接合ＦＥＴＱ１Ａ、Ｑ１Ｂの寄生ダイオードに起因する大電流が流れないため、過剰な発熱によるパワー半導体装置の破壊を抑制することができる。

＜実施の形態１における特徴＞
次に、本実施の形態１における特徴点について説明する。本実施の形態１における特徴点は、図１に示すように、複数の接合ＦＥＴＱ１Ａ、Ｑ１Ｂと１つのＭＯＳＦＥＴＱ２とをカスコード接続する回路構成を前提として、接合ＦＥＴＱ１Ａを半導体チップＣＨＰ０に形成し、接合ＦＥＴＱ１Ｂを半導体チップＣＨＰ１に形成する点にある。言い換えれば、本実施の形態１における特徴点は、互いに並列接続される接合ＦＥＴＱ１Ａと接合ＦＥＴＱ１Ｂとを別々の半導体チップに形成する点にある。すなわち、接合ＦＥＴＱ１Ａは、シリコンよりもバンドギャップの大きな半導体からなる基板を有する半導体チップＣＨＰ０に形成される。また、接合ＦＥＴＱ１Ｂは、シリコンよりもバンドギャップの大きな半導体からなる別の基板を有する半導体チップＣＨＰ１に形成される。一方、ＭＯＳＦＥＴＱ２は、シリコンからなる基板を有する半導体チップＣＨＰ２に形成される。

これにより、本実施の形態１によれば、製造歩留りを向上させながら、大電流化に対応したカスコード接続方式のパワー半導体装置を実現することができる。

以下に、この理由について説明する。まず、図１に示すように、本実施の形態１におけるカスコード接続では、複数の接合ＦＥＴＱ１Ａ、Ｑ１Ｂが並列接続されている。このため、カスコード接続されたパワー半導体装置に流れる電流は、接合ＦＥＴＱ１Ａを流れる電流と接合ＦＥＴＱ１Ｂを流れる電流の和となり、パワー半導体装置の大電流化に対応することができる。すなわち、本実施の形態１におけるカスコード接続されたパワー半導体装置では、電流容量を大きくすることができ、これによって、本実施の形態１におけるパワー半導体装置は、例えば、ハイブリッド自動車用などの電流容量の大きな用途にも適用することができる。

一方、本実施の形態１では、接合ＦＥＴＱ１Ａを半導体チップＣＨＰ０に形成し、接合ＦＥＴＱ１Ｂを半導体チップＣＨＰ１に形成している。このことは、半導体チップＣＨＰ０のサイズと半導体チップＣＨＰ１のサイズを小さくできることを意味する。

具体的に説明すれば、例えば、接合ＦＥＴＱ１Ａが1万個の単位接合ＦＥＴから構成され、接合ＦＥＴＱ１Ｂも１万個の単位接合ＦＥＴから構成されているとする。このとき、接合ＦＥＴＱ１Ａと接合ＦＥＴＱ１Ｂとを１つの同じ半導体チップに形成することを考えると、この半導体チップには、２万個の単位接合ＦＥＴが形成されることになる。これに対し、接合ＦＥＴＱ１Ａを半導体チップＣＨＰ０に形成し、接合ＦＥＴＱ１Ｂを半導体チップＣＨＰ１に形成するというように、接合ＦＥＴＱ１Ａと接合ＦＥＴＱ１Ｂとを別々の半導体チップに形成する場合、半導体チップＣＨＰ０と半導体チップＣＨＰ１のそれぞれに形成される単位接合ＦＥＴの数は１万個となる。

すなわち、接合ＦＥＴＱ１Ａと接合ＦＥＴＱ１Ｂとを１つの同じ半導体チップに形成する場合には、半導体チップに２万個の単位接合ＦＥＴを形成する必要がある。これに対し、接合ＦＥＴＱ１Ａと接合ＦＥＴＱ１Ｂとを別々の半導体チップに形成する場合には、別々の半導体チップＣＨＰ０と半導体チップＣＨＰ１のそれぞれには、半分の１万個の単位接合ＦＥＴが形成されることになる。

このことは、接合ＦＥＴＱ１Ａと接合ＦＥＴＱ１Ｂとを形成した半導体チップのサイズは、接合ＦＥＴＱ１Ａと接合ＦＥＴＱ１Ｂとを別々に形成した半導体チップＣＨＰ０のサイズや半導体チップＣＨＰ１のサイズよりも大きくなることを意味している。言い換えれば、接合ＦＥＴＱ１Ａと接合ＦＥＴＱ１Ｂとを別々に形成した半導体チップＣＨＰ０のサイズや半導体チップＣＨＰ１のサイズは、接合ＦＥＴＱ１Ａと接合ＦＥＴＱ１Ｂとを形成した半導体チップのサイズよりも小さくなることを意味している。

したがって、本実施の形態１のように、接合ＦＥＴＱ１Ａと接合ＦＥＴＱ１Ｂとを別々の半導体チップに形成する場合には、電流容量を大きくしながらも、個々の半導体チップの増大を抑制することができるのである。そして、個々の半導体チップのサイズが小さくなれば、半導体チップの製造歩留りが向上するのである。

以下に、この理由について説明する。接合ＦＥＴを形成する接合ＦＥＴ用半導体チップは、シリコンよりもバンドギャップの大きな物質を材料としている。具体的に、シリコンよりもバンドギャップの大きな物質としては、炭化シリコンがあり、接合ＦＥＴ用半導体チップは、炭化シリコンから形成することができる。

ここで、炭化シリコンからなる半導体ウェハは、シリコンからなる半導体ウェハよりも結晶欠陥が多く、したがって、製品歩留りに影響を与えるキラー欠陥も多い。つまり、炭化シリコンを使用する技術は、近年になって登場し始めた技術であることから、既に確立されているシリコンを使用する技術ほど製造技術が発達しておらず、結晶欠陥の少ない高品質な半導体ウェハを製造する観点から改善の余地が存在するのである。

このことから、特に、炭化シリコンを材料とする半導体チップでは、半導体チップのサイズを大きくすると、半導体チップ内に製造歩留りに影響を与える致命的なキラー欠陥が多く含まれる確率が大きくなるのである。すなわち、本実施の形態１のように、大電流化に対応して電流容量を大きくするために、炭化シリコンから形成される接合ＦＥＴ用半導体チップのサイズを大きくすると、この接合ＦＥＴ用半導体チップ内にキラー欠陥が形成される確率が高くなる。このことは、接合ＦＥＴ用半導体チップの製造歩留りが低下することを意味する。したがって、大電流化に対応して電流容量を大きくするために、炭化シリコンから形成される接合ＦＥＴ用半導体チップのサイズを大きくすることは、製造歩留りを向上する観点から妥当とは言えないのである。

そこで、本実施の形態１では、図１に示すように、互いに並列接続される接合ＦＥＴＱ１Ａと接合ＦＥＴＱ１Ｂとを別々の半導体チップに形成している。この場合、接合ＦＥＴＱ１Ａが形成された半導体チップＣＨＰ０のサイズの増大と、接合ＦＥＴＱ１Ｂが形成された半導体チップＣＨＰ１のサイズの増大を抑制することができる。つまり、本実施の形態１では、接合ＦＥＴＱ１Ａを半導体チップＣＨＰ０に形成するとともに、接合ＦＥＴＱ１Ｂを半導体チップＣＨＰ１に形成することによって、トータルの電流容量を大きくしながらも、個々の半導体チップＣＨＰ０や半導体チップＣＨＰ１のサイズの増大を抑制することができるのである。そして、個々の半導体チップＣＨＰ０や半導体チップＣＨＰ１のサイズが小さくなるということは、上述したように、半導体チップＣＨＰ０内や半導体チップＣＨＰ１内にキラー欠陥が含まれる確率が小さくなることを意味し、このことは、接合ＦＥＴＱ１Ａが形成された半導体チップＣＨＰ０や、接合ＦＥＴＱ１Ｂが形成された半導体チップＣＨＰ１の製造歩留りが向上することを意味している。

以上のことから、互いに並列接続される接合ＦＥＴＱ１Ａと接合ＦＥＴＱ１Ｂとを別々の接合ＦＥＴ用半導体チップに形成するという本実施の形態１における特徴点によれば、個々の接合ＦＥＴ用半導体チップの製造歩留りを向上させながら、大電流化に対応したカスコード接続方式のパワー半導体装置を実現することができる。

なお、複数の接合ＦＥＴ用半導体チップのそれぞれのサイズは、互いに異なるサイズでもよいが、複数の接合ＦＥＴ用半導体チップのそれぞれのサイズは、互いに同一であることが望ましい。なぜなら、複数の接合ＦＥＴ用半導体チップのそれぞれのサイズを互いに同一のサイズにする場合には、接合ＦＥＴ用半導体チップの量産性を向上することができるからである。すなわち、複数の接合ＦＥＴ用半導体チップのそれぞれのサイズを互いに異なるサイズにする場合には、それぞれのサイズに対応した製造設備が必要となり、製造設備の複雑化を招くことになる。これに対し、複数の接合ＦＥＴ用半導体チップのそれぞれのサイズを互いに同一のサイズにする場合には、製造設備が簡略化される結果、量産性を向上することができるからである。

さらに、複数の接合ＦＥＴ用半導体チップのそれぞれのサイズを互いに異なるサイズにする場合には、相対的に大きなサイズ（第１サイズ）の接合ＦＥＴ用半導体チップと、相対的に小さなサイズ（第２サイズ）の接合ＦＥＴ用半導体チップが存在することになる。この場合、第２サイズの接合ＦＥＴ用半導体チップ内にキラー欠陥が含まれる確率は、第１サイズの接合ＦＥＴ用半導体チップ内にキラー欠陥が含まれる確率よりも小さくなる。ところが、第１サイズの接合ＦＥＴ用半導体チップと第２サイズの接合ＦＥＴ用半導体チップとを含むパワー半導体装置全体の製造歩留りを考えると、パワー半導体装置全体の製造歩留りは、相対的な大きなサイズである第１サイズの接合ＦＥＴ用半導体チップ内にキラー欠陥が含まれる確率に依存することになる。つまり、複数の接合ＦＥＴ用半導体チップのそれぞれのサイズを互いに異なるサイズにする場合には、相対的に大きなサイズ（第１サイズ）の接合ＦＥＴ用半導体チップの製造歩留りによって、パワー半導体装置全体の製造歩留りが決定されることになる。

これに対し、複数の接合ＦＥＴ用半導体チップのそれぞれのサイズを互いに同一のサイズにする場合、接合ＦＥＴ用半導体チップのサイズ（第３サイズ）は、上述した第２サイズよりも大きくなるが、上述した第１サイズよりも小さくなる。そして、パワー半導体装置は、同一のサイズ（第３サイズ）の接合ＦＥＴ用半導体チップから構成されるため、パワー半導体装置全体の製造歩留りは、第３サイズの接合ＦＥＴ用半導体チップ内にキラー欠陥が含まれる確率に依存することになる。つまり、複数の接合ＦＥＴ用半導体チップのそれぞれのサイズを互いに同一のサイズにする場合には、第３サイズの接合ＦＥＴ用半導体チップの製造歩留りによって、パワー半導体装置全体の製造歩留りが決定されることになる。このとき、第３サイズは、第２サイズ＜第３サイズ＜第１サイズの関係にあることから、第３サイズの接合ＦＥＴ用半導体チップ内にキラー欠陥が含まれる確率は、第１サイズの接合ＦＥＴ用半導体チップ内にキラー欠陥が含まれる確率よりも小さくなる。

この結果、複数の接合ＦＥＴ用半導体チップのそれぞれのサイズを互いに同一のサイズにする構成は、複数の接合ＦＥＴ用半導体チップのそれぞれのサイズを互いに異なるサイズにする構成よりも、パワー半導体装置全体の製造歩留りを向上することができるのである。以上のことから、量産性の向上およびパワー半導体装置全体の製造歩留りの向上を考慮すると、複数の接合ＦＥＴ用半導体チップのそれぞれのサイズを互いに異なるサイズにするよりも、複数の接合ＦＥＴ用半導体チップのそれぞれのサイズを互いに同一にすることが望ましいことがわかる。

（実施の形態２）
次に、本実施の形態２では、前記実施の形態１における技術的思想を具現化したパワー半導体装置の実装構成について説明する。ここで、本実施の形態２では、前記実施の形態１における技術的思想を具現化するにあたって、カスコード接続方式に特有の改善の余地も考慮して、パワー半導体装置の性能向上を図っている。すなわち、本実施の形態２では、カスコード接続方式のパワー半導体装置の性能向上を図りながら、前記実施の形態１における技術的思想を具現化する実装構成について説明する。

まず、前記実施の形態１における技術的思想を具現化する実装構成を説明する前に、カスコード接続方式のパワー半導体装置の性能向上を図るために存在する改善の余地につて説明する。この改善の余地には、第１の改善の余地と第２の改善の余地が存在し、以下では、第１の改善の余地と第２の改善の余地について順を追って説明する。

＜第１の改善の余地＞
第１の改善の余地は、前記実施の形態１のように、複数の接合ＦＥＴと１つのＭＯＳＦＥＴとをカスコード接続する構成例だけでなく、１つの接合ＦＥＴと１つのＭＯＳＦＥＴとをカスコード接続する一般的な構成例にも幅広く存在する。このため、以下では、簡単のため、１つの接合ＦＥＴと１つのＭＯＳＦＥＴとをカスコード接続する一般的な構成を例に挙げて、第１の改善の余地について説明することにする。

図２は、一般的なカスコード接続方式を採用したパワー半導体装置の回路構成を示す図である。図２に示すように、一般的なカスコード接続方式を採用したパワー半導体装置は、ソースＳとドレインＤ間にノーマリオン型の接合ＦＥＴＱ１と、ノーマリオフ型のＭＯＳＦＥＴＱ２が直列接続された構成をしている。具体的には、ドレインＤ側に接合ＦＥＴＱ１が配置され、ソースＳ側にＭＯＳＦＥＴＱ２が配置されている。つまり、接合ＦＥＴＱ１のソースＳｊは、ＭＯＳＦＥＴＱ２のドレインＤｍと接続されており、ＭＯＳＦＥＴＱ２のソースＳｍがパワー半導体装置のソースＳと接続されている。また、接合ＦＥＴＱ１のゲート電極Ｇｊは、パワー半導体装置のソースＳと接続されており、ＭＯＳＦＥＴＱ２のゲート電極Ｇｍがゲート駆動回路（図示せず）と接続されている。

なお、図２に示すように、ＭＯＳＦＥＴＱ２と逆並列にフリーホイールダイオードが接続されている。このフリーホイールダイオードは、逆方向電流を還流させてインダクタンスに蓄積されるエネルギーを開放する機能を有している。すなわち、図２に示すパワー半導体装置がインダクタンスを含む負荷に接続された場合、パワー半導体装置をオフすると、負荷に含まれるインダクタンスによって、ＭＯＳＦＥＴＱ２の電流が流れる方向と逆方向の逆方向電流が発生する。このことから、ＭＯＳＦＥＴＱ２と逆並列にフリーホイールダイオードを設けることにより、逆方向電流を還流させてインダクタンスに蓄積されるエネルギーを開放している。

以下に、第１の改善の余地について説明する。具体的に、図２に示すカスコード接続を実現するためには、接合ＦＥＴＱ１を形成した半導体チップと、低耐圧なＭＯＳＦＥＴＱ２を形成した半導体チップとをボンディングワイヤで接続する必要がある。このため、例えば、低耐圧なＭＯＳＦＥＴＱ２のドレインＤｍと、接合ＦＥＴＱ１のソースＳｊは、ボンディングワイヤを介して接続される。この場合、接合ＦＥＴＱ１のソースＳｊには、ボンディングワイヤによる寄生インダクタンスが付加されてしまう。このような寄生インダクタンスが付加されると、スイッチング時に大きなサージ電圧が発生し、これによって、低耐圧なＭＯＳＦＥＴＱ２に耐圧以上の電圧が印加されることになる。この結果、低耐圧なＭＯＳＦＥＴＱ２がアバランシェモードで動作して、ゲート電極Ｇｍでは制御できない大電流が低耐圧なＭＯＳＦＥＴＱ２に流れて素子破壊に至るおそれがある。この点が第１の改善の余地であり、以下に、この第１の改善の余地が発生するメカニズムについて、詳細に説明する。

＜第１の改善の余地が発生するメカニズム＞
図３（ａ）は、図２に示すカスコード接続した接合ＦＥＴとＭＯＳＦＥＴとをスイッチング素子（パワー半導体装置）として利用したインバータを示す回路図である。図３（ａ）に示すインバータは、電源ＶＣＣに直列接続された上アームＵＡと下アームＢＡとを有している。上アームＵＡは、ドレインＤ１とソースＳ１との間に接続されたスイッチング素子から構成されている。上アームＵＡを構成するスイッチング素子は、カスコード接続された接合ＦＥＴＱ１ａとＭＯＳＦＥＴＱ２ａから構成されている。具体的には、接合ＦＥＴＱ１ａのドレインＤｊ１がスイッチング素子のドレインＤ１と接続され、接合ＦＥＴＱ１ａのソースＳｊ１がＭＯＳＦＥＴＱ２ａのドレインＤｍ１と接続されている。そして、ＭＯＳＦＥＴＱ２ａのソースＳｍ１がスイッチング素子のソースＳ１と接続されている。また、接合ＦＥＴＱ１ａのゲート電極Ｇｊ１は、スイッチング素子のソースＳ１と接続され、ＭＯＳＦＥＴＱ２ａのゲート電極Ｇｍ１と、スイッチング素子のソースＳ１との間にはゲート駆動回路（Ｇ／Ｄ）が接続されている。

ここで、接合ＦＥＴＱ１ａのソースＳｊ１と、ＭＯＳＦＥＴＱ２ａのドレインＤｍ１との間にはボンディングワイヤに基づく寄生インダクタンスＬｓｅ１が存在し、接合ＦＥＴＱ１ａのゲート電極Ｇｊ１と、スイッチング素子のソースＳ１との間には、ボンディングワイヤに基づく寄生インダクタンスＬｇｉ１が存在する。なお、図３（ａ）において、スイッチング素子のソースＳ１と、スイッチング素子のドレインＤ１との間の電圧を電圧Ｖｄｓｕと定義し、スイッチング素子のソースＳ１とＭＯＳＦＥＴＱ２ａのドレインＤｍ１との間の電圧を電圧Ｖｄｓｍｕと定義する。

同様に、図３（ａ）に示すように、下アームＢＡは、ドレインＤ２とソースＳ２との間に接続されたスイッチング素子から構成されている。下アームＢＡを構成するスイッチング素子は、カスコード接続された接合ＦＥＴＱ１ｂとＭＯＳＦＥＴＱ２ｂから構成されている。具体的には、接合ＦＥＴＱ１ｂのドレインＤｊ２がスイッチング素子のドレインＤ２と接続され、接合ＦＥＴＱ１ｂのソースＳｊ２がＭＯＳＦＥＴＱ２ｂのドレインＤｍ２と接続されている。そして、ＭＯＳＦＥＴＱ２ｂのソースＳｍ２がスイッチング素子のソースＳ２と接続されている。また、接合ＦＥＴＱ１ｂのゲート電極Ｇｊ２は、スイッチング素子のソースＳ２と接続され、ＭＯＳＦＥＴＱ２ｂのゲート電極Ｇｍ２と、スイッチング素子のソースＳ２との間にはゲート駆動回路（Ｇ／Ｄ）が接続されている。さらに、スイッチング素子のソースＳ２と、スイッチング素子のドレインＤ２の間には負荷インダクタンスＬＬが接続されている。

ここで、接合ＦＥＴＱ１ｂのソースＳｊ２と、ＭＯＳＦＥＴＱ２ｂのドレインＤｍ２との間にはボンディングワイヤに基づく寄生インダクタンスＬｓｅ２が存在し、接合ＦＥＴＱ１ｂのゲート電極Ｇｊ２と、スイッチング素子のソースＳ２との間には、ボンディングワイヤに基づく寄生インダクタンスＬｇｉ２が存在する。なお、図３（ａ）において、スイッチング素子のソースＳ２と、スイッチング素子のドレインＤ２との間の電圧を電圧Ｖａｋと定義し、スイッチング素子のソースＳ２とＭＯＳＦＥＴＱ２ｂのドレインＤｍ２との間の電圧を電圧Ｖｄｓｍｄと定義する。

図３に示すカスコード接続されたスイッチング素子を利用したインバータは上記のように構成されており、以下に、このインバータの動作を説明しながら、第１の改善の余地が発生するメカニズムについて説明する。まず、上アームＵＡを構成するスイッチング素子をターンオンする場合について説明する。すなわち、上アームＵＡを構成するスイッチング素子をオンする一方、下アームＢＡを構成するスイッチング素子をオフすることにより、負荷（負荷インダクタンスを含む）に電源電圧を印加する場合について説明する。

図３（ｂ）は、上アームＵＡを構成するスイッチング素子をターンオンした場合の波形を示している。具体的に、上アームＵＡを構成するスイッチング素子をターンオンすると、上アームＵＡを構成する接合ＦＥＴＱ１ａおよびＭＯＳＦＥＴＱ２ａがオンするため、接合ＦＥＴＱ１ａのドレインＤｊ１から、ＭＯＳＦＥＴＱ２ａのドレインＤｍ１およびソースＳｍ１を経由して、負荷インダクタンスＬＬを通り、電源ＶＣＣに戻るという経路で還流電流が流れる。このとき、図３（ｂ）に示すように、電圧Ｖｄｓｍｕは、所定電圧から０Ｖ程度に変化する一方、電圧Ｖａｋは、上アームＵＡのスイッチング素子をオフしている際の０Ｖから電源電圧程度の電圧まで上昇する。この結果、下アームＢＡのＭＯＳＦＥＴＱ２ｂのドレイン電圧である電圧Ｖｄｓｍｄは、下アームＢＡの接合ＦＥＴＱ１ｂをカットオフする電圧まで上昇し、下アームＢＡの接合ＦＥＴＱ１ｂがオフした後は、ある一定の電圧を維持する。この電圧Ｖｄｓｍｄの変化は、寄生インダクタンスが無視できる理想状態の変化であり、図３（ｂ）の破線で示されている。ところが、寄生インダクタンスＬｓｅ２や寄生インダクタンスＬｇｉ２が大きくなると、図３（ｂ）の実線で示すように、電圧Ｖｄｓｍｄは、上アームＵＡのスイッチング素子をターンオンした際、急激に大きく上昇する。

一方、図３（ｃ）は、上アームＵＡを構成するスイッチング素子をターンオフした場合の波形を示している。具体的に、上アームＵＡを構成するスイッチング素子をターンオフすると、図３（ｃ）に示すように、電圧Ｖｄｓｍｄは、所定電圧から０Ｖ程度に変化する一方、電圧Ｖｄｓｕは、上アームＵＡのスイッチング素子をオンしている際の０Ｖから電源電圧程度の電圧まで上昇する。この結果、上アームＵＡのＭＯＳＦＥＴＱ２ａのドレイン電圧である電圧Ｖｄｓｍｕは、上アームＵＡの接合ＦＥＴＱ１ａをカットオフする電圧まで上昇し、上アームＵＡの接合ＦＥＴＱ１ａがオフした後は、ある一定の電圧を維持する。この電圧Ｖｄｓｍｕの変化は、寄生インダクタンスが無視できる理想状態の変化であり、図３（ｃ）の破線で示されている。ところが、寄生インダクタンスＬｓｅ１や寄生インダクタンスＬｇｉ１が大きくなると、図３（ｃ）の実線で示すように、電圧Ｖｄｓｍｕは、上アームＵＡのスイッチング素子をターンオフした際、急激に大きく上昇する。

このように、上アームＵＡのスイッチング素子をターンオンする場合には、ターンオフする下アームＢＡのＭＯＳＦＥＴＱ２ｂのドレイン電圧である電圧Ｖｄｓｍｄが急激に上昇する現象が生じ、上アームＵＡのスイッチング素子をターンオフする場合には、ターンオフする上アームＵＡのＭＯＳＦＥＴＱ２ａのドレイン電圧である電圧Ｖｄｓｍｕが急激に上昇する現象が生じることがわかる。これらの現象が生じるメカニズムは同様であるため、以下では、上アームＵＡのスイッチング素子をターンオンする場合に着目して、ターンオフする下アームＢＡのＭＯＳＦＥＴＱ２ｂのドレイン電圧である電圧Ｖｄｓｍｄが急激に上昇する現象が生じるメカニズムについて説明する。この現象が生じるメカニズムとしては、次に示す３つのメカニズムが考えられる。

第１のメカニズムは、下アームＢＡを構成する接合ＦＥＴＱ１ｂのソースＳｊ２と、下アームＢＡを構成するＭＯＳＦＥＴＱ２ｂのドレインＤｍ２の間に存在する寄生インダクタンスＬｓｅ２に起因している。具体的に、上アームＵＡのスイッチング素子をターンオンする際、下アームＢＡのＭＯＳＦＥＴＱ２ｂはオフされる。このとき、電圧Ｖａｋは０Ｖ程度から増加し始め、この電圧Ｖａｋの増加に伴って、下アームＢＡのＭＯＳＦＥＴＱ２ｂのドレイン電圧である電圧Ｖｄｓｍｄも増加し始める。しかしながら、電圧Ｖｄｓｍｄが増加する初期段階においては、電圧Ｖｄｓｍｄが、接合ＦＥＴＱ１ｂのゲート電極Ｇｊ２に印加されているゲート電圧よりも所定値以上大きくなっていないため、接合ＦＥＴＱ１ｂはカットオフされず、接合ＦＥＴＱ１ｂのドレインＤｊ２からソースＳｊ２に向って電流が流れる。この結果、ＭＯＳＦＥＴＱ２ｂのドレインＤｍ２に電流が流れ込み、電荷が蓄積される。このことから、ＭＯＳＦＥＴＱ２ｂのドレイン電圧である電圧Ｖｄｓｍｄが上昇する。そして、この電圧Ｖｄｓｍｄが上昇し続けて、接合ＦＥＴＱ１ｂのゲート電圧よりも所定値以上大きくなると、接合ＦＥＴＱ１ｂがカットオフされて、それ以上電流が流れなくなる。つまり、電圧Ｖｄｓｍｄが増加する初期段階においては、接合ＦＥＴＱ１ｂのドレインＤｊ２とソースＳｊ２の間に電流が流れて、ＭＯＳＦＥＴＱ２ｂのドレインＤｍ２に電荷が蓄積されるため、電圧Ｖｄｓｍｄが増加する。その後、電圧Ｖｄｓｍｄが増加するにしたがって、電圧Ｖｄｓｍｄが、接合ＦＥＴＱ１ｂのゲート電圧よりも所定値以上の大きさになる状態に近づくため、接合ＦＥＴＱ１ｂのドレインＤｊ２とソースＳｊ２に流れる電流が次第に減少していく。そして、最終的に、電圧Ｖｄｓｍｄが、接合ＦＥＴＱ１ｂのゲート電圧よりも所定値以上大きくなることによって、接合ＦＥＴＱ１ｂがカットオフされる。接合ＦＥＴＱ１ｂがカットオフされた後は、ＭＯＳＦＥＴＱ２ｂのドレインＤｍ２に流入する電荷がなくなるため、電圧Ｖｄｓｍｄは、ほぼ一定となる。

このように、上アームＵＡのスイッチング素子をターンオンする際、下アームＢＡのＭＯＳＦＥＴＱ２ｂはオフされるが、この段階で、下アームＢＡの接合ＦＥＴＱ１ｂは直ちにカットオフされず、接合ＦＥＴＱ１ｂのドレインＤｊ２からソースＳｊ２に電流が流れる。そして、接合ＦＥＴＱ１ｂのソースＳｊ２に流れ込んだ電流は、寄生インダクタンスＬｓｅ２を介して、ＭＯＳＦＥＴＱ２ｂのドレインＤｍ２に流れ込む。このとき、着目すべき点は、下アームＢＡの接合ＦＥＴＱ１ｂのドレインＤｊ２からソースＳｊ２に流れる電流が減少するという点である。このことは、寄生インダクタンスＬｓｅ２に流れる電流も時間とともに減少することを意味している。この結果、寄生インダクタンスＬｓｅ２においては、電流の減少を打ち消すような起電力が発生する。すなわち、寄生インダクタンスＬｓｅ２は、接合ＦＥＴＱ１ｂのドレインＤｊ２からソースＳｊ２に流れる電流を増加させるように機能する。このため、寄生インダクタンスＬｓｅ２が大きくなると、過渡的に、接合ＦＥＴＱ１ｂのドレインＤｊ２からソースＳｊ２に向って大きな電流が流れる。この結果、ＭＯＳＦＥＴＱ２ｂのドレインＤｍ２に流入する電荷が急激に増加し、これによって、電圧Ｖｄｓｍｄが急激に増加するのである。これが第１のメカニズムである。

続いて、第２のメカニズムは、下アームＢＡを構成する接合ＦＥＴＱ１ｂのゲート電極Ｇｊ２と、下アームＢＡのソースＳ２との間に存在する寄生インダクタンスＬｇｉ２に起因している。具体的に、上アームＵＡのスイッチング素子をターンオンする際、下アームＢＡのＭＯＳＦＥＴＱ２ｂはオフされる。このとき、電圧Ｖａｋは０Ｖ程度から増加し始めるが、例えば、図３（ｂ）に示すように、上アームＵＡのスイッチング素子をターンオンした初期段階において、電圧Ｖａｋは電源電圧を超える範囲まで振動する。これは、インバータに接続されている負荷に含まれる負荷インダクタンスＬＬに起因する逆起電力に基づくものである。したがって、電圧Ｖａｋは、上アームＵＡをターンオンする際の初期段階で変動することになる。ここで、接合ＦＥＴＱ１ｂに着目すると、接合ＦＥＴＱ１ｂのドレインＤｊ２とゲート電極Ｇｊ２の間に寄生容量が形成されており、電圧Ｖａｋが変動すると、この寄生容量に印加される電圧も変動する。そして、この寄生容量の静電容量値は比較的大きな値となるため、寄生容量に印加される電圧変動に伴って発生する充放電電流も大きくなる。この充放電電流は、接合ＦＥＴＱ１ｂのゲート電極Ｇｊ２と下アームＢＡのソースＳ２との間を流れる。このとき、充放電電流は、時間的に変化する電流である。このため、例えば、接合ＦＥＴＱ１ｂのゲート電極Ｇｊ２と下アームＢＡのソースＳ２との間に寄生インダクタンスＬｇｉ２が存在すると、時間的に変化する充放電電流が寄生インダクタンスＬｇｉ２を流れるため、寄生インダクタンスＬｇｉ２の大きさと充放電電流の時間微分の積に比例した抵抗成分が、接合ＦＥＴＱ１ｂのゲート電極Ｇｊ２と下アームＢＡのソースＳ２の間に発生する。この結果、接合ＦＥＴＱ１ｂのゲート電極Ｇｊ２と下アームＢＡのソースＳ２が同電位にならず、接合ＦＥＴＱ１ｂのゲート電極Ｇｊ２が下アームＢＡのソースＳ２に対して正電圧方向に上昇するモードが発生する。この場合、接合ＦＥＴＱ１ｂのゲート電極Ｇｊ２が正電圧となるため、接合ＦＥＴＱ１ｂのゲート電極Ｇｊ２から延びる空乏層が抑制されて、チャネル領域の幅が大きくなる。このため、過渡的に、接合ＦＥＴＱ１ｂのドレインＤｊ２からソースＳｊ２に向って流れる電流が大きくなる。この結果、ＭＯＳＦＥＴＱ２ｂのドレインＤｍ２に流入する電荷が急激に増加し、これによって、電圧Ｖｄｓｍｄが急激に増加するのである。これが第２のメカニズムである。さらに、第２のメカニズムによれば、接合ＦＥＴＱ１ｂのゲート電極Ｇｊ２に正電圧が印加されることから、接合ＦＥＴＱ１ｂをカットオフするためには、ゲート電極Ｇｊ２に０Ｖが印加されている場合よりも大きな電圧が接合ＦＥＴＱ１ｂのソースＳｊ２に印加されなくてはならないことになる。この観点からも、接合ＦＥＴＱ１ｂがカットオフされるまで上昇する電圧Ｖｄｓｍｄが大きくなる。

さらに、第３のメカニズムは、下アームＢＡを構成する接合ＦＥＴＱ１ｂのゲート電極Ｇｊ２と、下アームＢＡのソースＳ２との間に存在する寄生抵抗に起因している。第２のメカニズムで説明したように、接合ＦＥＴＱ１ｂのゲート電極Ｇｊ２と下アームＢＡのソースＳ２との間を充放電電流が流れる。このことから、接合ＦＥＴＱ１ｂのゲート電極Ｇｊ２と、下アームＢＡのソースＳ２との間に寄生抵抗が存在すると、この寄生抵抗に充放電電流が流れて、電圧降下が生じる。この結果、接合ＦＥＴＱ１ｂのゲート電極Ｇｊ２と下アームＢＡのソースＳ２が同電位にならず、接合ＦＥＴＱ１ｂのゲート電極Ｇｊ２が下アームＢＡのソースＳ２に対して正電圧方向に上昇するモードが発生する。これにより、第３のメカニズムでも、第２のメカニズムと同様に、接合ＦＥＴＱ１ｂのゲート電極Ｇｊ２が正電圧となるため、接合ＦＥＴＱ１ｂのゲート電極Ｇｊ２から延びる空乏層が抑制されて、チャネル領域の幅が大きくなる。したがって、過渡的に、接合ＦＥＴＱ１ｂのドレインＤｊ２からソースＳｊ２に向って流れる電流が大きくなる。この結果、ＭＯＳＦＥＴＱ２ｂのドレインＤｍ２に流入する電荷が急激に増加し、これによって、電圧Ｖｄｓｍｄが急激に増加するのである。

このように、寄生インダクタンスＬｓｅ２、寄生インダクタンスＬｇｉ２および寄生抵抗に関する第１のメカニズムから第３のメカニズムによって、電圧Ｖｄｓｍｄが急激に増加することがわかる。このように、寄生インダクタンスＬｓｅ２、寄生インダクタンスＬｇｉ２および寄生抵抗が大きくなると、下アームＢＡのＭＯＳＦＥＴＱ２ｂのドレイン電圧である電圧Ｖｄｓｍｄが、ＭＯＳＦＥＴＱ２ｂの耐圧以上の電圧まで上昇し、これによって、下アームＢＡのＭＯＳＦＥＴＱ２ｂがアバランシェ動作し、最終的に、下アームＢＡのＭＯＳＦＥＴＱ２ｂが破壊されるおそれがあるのである。

以上は、図２に示す一般的なカスコード接続方式を例に挙げて説明したが、以下では、例えば、図１に示す前記実施の形態１のカスコード接続方式において、上述した第３のメカニズムで取り挙げた寄生抵抗の影響に着目した具体例について説明する。

図１に示すカスコード接続方式のパワー半導体装置がオフ状態、すなわち、ゲート電極Ｇｍにオフ電位が印加されている場合において、ドレインＤが低電位から高電位に遷移するときを考える。図１に示すカスコード接続方式のパワー半導体装置がオフ状態では、接合ＦＥＴＱ１Ａ、Ｑ１Ｂはオフ状態であるため、ソース電位Ｓｊは接合ＦＥＴＱ１Ａ、Ｑ１Ｂのオフ電圧である＋５Ｖ前後である。また、接合ＦＥＴＱ１Ａのゲート電極Ｇｊ０のゲート電位、および、接合ＦＥＴＱ１Ｂのゲート電極Ｇｊ１のゲート電位は０Ｖである。すなわち、接合ＦＥＴＱ１Ａ、Ｑ１Ｂのゲートソース間電圧は−５Ｖ前後であり、オフ状態である。ここで、パワー半導体装置がオフ状態の時に、ドレインＤが高電位に遷移すると、接合ＦＥＴＱ１Ａには、ゲートドレイン間容量を介して、ドレインＤからゲート電極Ｇｊ０に向かう変位電流が流れる。この変位電流は、接合ＦＥＴＱ１Ａのゲート電極Ｇｊ０から、接合ＦＥＴＱ１Ａの内部に存在するゲート配線抵抗ｒｇｊ０および寄生抵抗Ｒｇｊ０を経由してソースＳに流れていく。同様に、接合ＦＥＴＱ１Ｂには、ゲートドレイン間容量を介して、ドレインＤからゲート電極Ｇｊ１に向かう変位電流が流れる。この変位電流は、接合ＦＥＴＱ１Ｂのゲート電極Ｇｊ１から、接合ＦＥＴＱ１Ｂの内部に存在するゲート配線抵抗ｒｇｊ１および寄生抵抗Ｒｇｊ１を経由してソースＳに流れていく。

この過程で、接合ＦＥＴＱ１Ａのゲート電極Ｇｊ０のゲート電位は、変位電流とゲート抵抗（ゲート配線抵抗ｒｇｊ０＋寄生抵抗Ｒｇｊ０）との積算値だけ上昇する。例えば、変位電流が１Ａで、ゲート抵抗の値が５０Ωである場合、接合ＦＥＴＱ１Ａのゲート電位は、ＭＯＳＦＥＴＱ２のソース電位に対して５０Ｖ上昇する。同様に、接合ＦＥＴＱ１Ｂのゲート電極Ｇｊ０のゲート電位も、変位電流とゲート抵抗（ゲート配線抵抗ｒｇｊ１＋寄生抵抗Ｒｇｊ１）との積算値だけ上昇する。例えば、変位電流が１Ａで、ゲート抵抗の値が５０Ωである場合、接合ＦＥＴＱ１Ｂのゲート電位は、ＭＯＳＦＥＴＱ２のソース電位に対して５０Ｖ上昇する。

したがって、接合ＦＥＴＱ１Ａ、Ｑ１Ｂのゲートソース間電圧は−５Ｖから＋４５Ｖ（＝５０Ｖ−５Ｖ）に変化し、接合ＦＥＴＱ１Ａ、Ｑ１Ｂは、オフ状態からオン状態に遷移する。接合ＦＥＴＱ１Ａ、Ｑ１Ｂのゲートソース間電圧が＋４５Ｖでオン状態になると、高電位のドレインＤからＭＯＳＦＥＴＱ２のドレインＤｍ、すなわち、接合ＦＥＴＱ１Ａ、Ｑ１ＢのソースＳｊに電荷が充電される。この充電動作により、ＭＯＳＦＥＴＱ２のドレイン電位は＋５Ｖから上昇し始める。ＭＯＳＦＥＴＱ２のドレイン電位の上昇は、接合ＦＥＴＱ１Ａ、Ｑ１Ｂがオフ状態になるまで継続する。すなわち、接合ＦＥＴＱ１Ａ、Ｑ１Ｂのゲートソース間電圧が−５Ｖ前後になるまで、ＭＯＳＦＥＴＱ２のドレイン電位の上昇が継続する。したがって、ＭＯＳＦＥＴＱ２のドレイン電位は＋５５Ｖになり、かつ、接合ＦＥＴＱ１Ａ、Ｑ１Ｂのゲート電位が５０Ｖの状態になると、ＭＯＳＦＥＴＱ２のドレイン電位の上昇が止まる。このとき、ＭＯＳＦＥＴＱ２のソース電位は０Ｖであるため、ＭＯＳＦＥＴＱ２のドレインソース間電圧は５５Ｖ前後になる。つまり、図１に示すカスコード接続方式のパワー半導体装置に使用しているＭＯＳＦＥＴＱ２に３０Ｖ程度の耐圧を有するＭＯＳＦＥＴを選択した場合には、ＭＯＳＦＥＴＱ２がアバランシェモードで動作してＭＯＳＦＥＴＱ２が破壊してしまうおそれがある。

具体的には、ＭＯＳＦＥＴＱ２に耐圧以上の電圧が印加されると、ＭＯＳＦＥＴＱ２の内部に電界集中する領域が局所的に発生し、この領域でインパクトイオン化による正孔電子対が大量に発生する。この大量に発生した正孔電子対によって、ソース領域（ｎ型半導体領域）、チャネル形成領域（ｐ型半導体領域）およびドリフト領域（ｎ型半導体領域）によって形成される寄生ｎｐｎバイポーラトランジスタがオンする。寄生ｎｐｎバイポーラトランジスタがオンしたＭＯＳＦＥＴＱ２では、ＭＯＳＦＥＴＱ２のゲート電極Ｇｍでは制御することができない大電流が流れて発熱する。このとき、発熱による温度上昇により半導体領域の電気抵抗が小さくなるために、さらに大きな電流が流れるという正帰還が起こる。この結果、大電流が局所的に流れて、ＭＯＳＦＥＴＱ２の破壊が起こる。この現象がアバランシェ破壊である。このようなアバランシェ破壊が発生すると、パワー半導体装置の信頼性低下を招くことになる。

このように、図１に示すカスコード接続方式のパワー半導体装置においても、寄生抵抗であるゲート抵抗（ゲート配線抵抗ｒｇｊ０＋寄生抵抗Ｒｇｊ０）やゲート抵抗（ゲート配線抵抗ｒｇｊ１＋寄生抵抗Ｒｇｊ１）の影響によって、ＭＯＳＦＥＴＱ２がアバランシェ動作し、最終的に、ＭＯＳＦＥＴＱ２が破壊されるおそれがあるのである。さらには、図２に示す一般的なカスコード接続方式と同様に、図１に示すカスコード接続方式のパワー半導体装置においても、上述した第１メカニズムによる寄生インダクタンス（ＬＳ０、ＬＳ１）や、上述した第２メカニズムによる寄生インダクタンス（Ｌｇｊ１、Ｌｇｊ２）の影響によっても、ＭＯＳＦＥＴＱ２がアバランシェ動作し、最終的に、ＭＯＳＦＥＴＱ２が破壊されるおそれがある。これらの点が、第１の改善の余地である。

＜第２の改善の余地＞
次に、第２の改善の余地について説明する。この第２の改善の余地は、図１に示すカスコード接続方式に特有の課題である。すなわち、第２の改善の余地は、前記実施の形態１のように、複数の接合ＦＥＴと１つのＭＯＳＦＥＴとをカスコード接続するパワー半導体装置に特有の課題である。すなわち、複数の接合ＦＥＴを使用してカスコード接続方式のパワー半導体装置を構成する場合には、以下に示すような第２の改善の余地に留意する必要がある。具体的に、例えば、図１に示すように、接合ＦＥＴＱ１Ａと接合ＦＥＴＱ１Ｂが存在する場合、１つの接合ＦＥＴＱ１Ａのゲート抵抗（ゲート配線抵抗ｒｇｊ０＋寄生抵抗Ｒｇｊ０）や寄生インダクタンス（Ｌｓ０、Ｌｇｊ０）を低減したとしても、もう１つの接合ＦＥＴＱ１Ｂのゲート抵抗（ゲート配線抵抗ｒｇｊ１＋寄生抵抗Ｒｇｊ１）や寄生インダクタンス（Ｌｓ１、Ｌｇｊ１）が大きくなると、後者の接合ＦＥＴＱ１Ｂに起因するサージ電圧が上述したメカニズムで発生する。そして、発生したサージ電圧により後者の接合ＦＥＴＱ１Ｂがオン状態となる。この結果、後者の接合ＦＥＴＱ１Ｂのソース電位が上昇する。後者の接合ＦＥＴＱ１Ｂと前者の接合ＦＥＴＱ１Ａは並列接続されているため、ソース電位は共通電位となる。このため、後者の接合ＦＥＴＱ１Ｂに起因するサージ電圧は、ＭＯＳＦＥＴＱ２のドレイン電位に印加されてしまうことになる。このように、複数の接合ＦＥＴを使用してカスコード接続方式のパワー半導体装置を構成する場合には、複数の接合ＦＥＴのゲートインピーダンスやソースインピーダンスを小さくすることに加えて、複数の接合ＦＥＴのそれぞれのゲートインピーダンスやソースインピーダンスの大きさを均等にすることが、パワー半導体装置の信頼性を向上する観点から非常に重要なのである。この点が、第２の改善の余地である。

そこで、本実施の形態２では、前記実施の形態１における技術的思想を具現化しながら、上述した第１の改善の余地および第２の改善の余地に対する工夫を施している。つまり、本実施の形態２では、アバランシェ破壊の原因となるＭＯＳＦＥＴへの絶縁耐圧以上の電圧印加を抑制するため、複数の接合ＦＥＴのそれぞれのゲートインピーダンスおよびソースインピーダンスを低減し、かつ、均一な値にする工夫を施している。以下に、この工夫を施した本実施の形態２における技術的思想について説明する。本実施の形態２では、図１に示すカスコード接続方式のパワー半導体装置における実装構成に工夫を施した点に特徴があり、以下では、この特徴点を含むパワー半導体装置の実装構成について説明する。

＜実施の形態２におけるパワー半導体装置の実装構成＞
図４は、本実施の形態２におけるパワー半導体装置ＰＫＧ１の実装構成（パッケージ構成）を示す図である。図４に示すように、本実施の形態２におけるパワー半導体装置ＰＫＧ１は、互いに分離された２つのチップ搭載部ＰＬＴ１とチップ搭載部ＰＬＴ２とを有している。図４において、チップ搭載部ＰＬＴ１およびチップ搭載部ＰＬＴ２は、例えば、金属プレートから構成されている。

チップ搭載部ＰＬＴ１は、ドレインリードＤＬと連結されるように一体的に形成されており、チップ搭載部ＰＬＴ１とドレインリードＤＬとは電気的に接続されている。そして、このドレインリードＤＬを離間して挟むように、ソースリードＳＬとゲートリードＧＬが分離して配置されている。具体的には、図４に示すように、ドレインリードＤＬの右側にソースリードＳＬが分離して配置され、ドレインリードＤＬの左側にゲートリードＧＬが分離して配置されている。これらのドレインリードＤＬ、ソースリードＳＬ、および、ゲートリードＧＬは、パワー半導体装置のオフ状態においては、互いに電気的に絶縁されている。そして、ソースリードＳＬの先端部には、幅広領域からなるソースリードポスト部ＳＰＳＴが形成され、ゲートリードＧＬの先端部には、幅広領域からなるゲートリードポスト部ＧＰＳＴが形成されている。

次に、チップ搭載部ＰＬＴ１上には、例えば、銀ペーストや半田からなる導電性接着材を介して、半導体チップＣＨＰ０および半導体チップＣＨＰ１が搭載されている。この半導体チップＣＨＰ０および半導体チップＣＨＰ１のそれぞれには、例えば、炭化シリコンを材料とした接合ＦＥＴが形成されている。そして、半導体チップＣＨＰ０および半導体チップＣＨＰ１のそれぞれの裏面がドレイン電極となっている。一方、半導体チップＣＨＰ０の表面（主面）にソースパッドＳＰｊ０とゲートパッドＧＰｊ０が形成され、同様に、半導体チップＣＨＰ１の表面（主面）にソースパッドＳＰｊ１とゲートパッドＧＰｊ１が形成されている。つまり、半導体チップＣＨＰ０および半導体チップＣＨＰ１には、それぞれ、図１に示すカスコード接続方式のパワー半導体装置の一部を構成する複数の接合ＦＥＴが分割されて形成されている。このとき、複数の接合ＦＥＴのそれぞれのドレインと電気的に接続されるドレイン電極が半導体チップＣＨＰ０および半導体チップＣＨＰ１のそれぞれの裏面に形成されている。また、接合ＦＥＴのソースと電気的に接続されるソースパッドＳＰｊ０と接合ＦＥＴのゲート電極と電気的に接続されるゲートパッドＧＰｊ０とが、半導体チップＣＨＰ０の表面に形成されている。同様に、接合ＦＥＴのソースと電気的に接続されるソースパッドＳＰｊ１と接合ＦＥＴのゲート電極と電気的に接続されるゲートパッドＧＰｊ１とが、半導体チップＣＨＰ１の表面に形成されている。

続いて、チップ搭載部ＰＬＴ２上には、例えば、銀ペーストや半田からなる導電性接着材を介して、半導体チップＣＨＰ２が搭載されている。この半導体チップＣＨＰ２には、例えば、シリコンを材料としたＭＯＳＦＥＴが形成されている。このとき、半導体チップＣＨＰ２の裏面がドレイン電極となっており、半導体チップＣＨＰ２の表面（主面）にソースパッドＳＰｍとゲートパッドＧＰｍとが形成されている。つまり、半導体チップＣＨＰ２には、図１に示すカスコード接続方式のパワー半導体装置の一部を構成するＭＯＳＦＥＴが形成されている。そして、このＭＯＳＦＥＴのドレインと電気的に接続されるドレイン電極が半導体チップＣＨＰ２の裏面に形成されている。一方、このＭＯＳＦＥＴのソースと電気的に接続されるソースパッドＳＰｍとＭＯＳＦＥＴのゲート電極と電気的に接続されるゲートパッドＧＰｍとが、半導体チップＣＨＰ２の表面に形成されている。

そして、チップ搭載部ＰＬＴ１上に搭載された半導体チップＣＨＰ０および半導体チップＣＨＰ１と、チップ搭載部ＰＬＴ２上に搭載された半導体チップＣＨＰ２とを、ボンディングワイヤで接続することにより、図１に示すカスコード接続されたパワー半導体装置を構成することができる。

具体的には、図４に示すように、半導体チップＣＨＰ０の表面に形成されているゲートパッドＧＰｊ０と、ソースリードＳＬの先端部に形成されているソースリードポスト部ＳＰＳＴとが、ワイヤＷｇｊ０で電気的に接続されている。同様に、半導体チップＣＨＰ１の表面に形成されているゲートパッドＧＰｊ１とソースリードＳＬの先端部に形成されているソースリードポスト部ＳＰＳＴとが、ワイヤＷｇｊ１で電気的に接続されている。また、半導体チップＣＨＰ０の表面に形成されているソースパッドＳＰｊ０とチップ搭載部ＰＬＴ２とが、ワイヤＷｄｓ０で電気的に接続されている。同様に、半導体チップＣＨＰ１の表面に形成されているソースパッドＳＰｊ１とチップ搭載部ＰＬＴ２とが、ワイヤＷｄｓ１で電気的に接続されている。

さらに、半導体チップＣＨＰ２の表面に形成されているソースパッドＳＰｍとソースリードＳＬの先端部に形成されているソースリードポスト部ＳＰＳＴとが、ワイヤＷｓｍで電気的に接続されている。

また、半導体チップＣＨＰ２の表面に形成されているゲートパッドＧＰｍとゲートリードＧＬの先端部に形成されているゲートリードポスト部ＧＰＳＴとが、ワイヤＷｇｍで電気的に接続されている。

ここで、ソースリードポスト部ＳＰＳＴのワイヤＷｇｊ０、ワイヤＷｇｊ１およびワイヤＷｓｍが接続されている領域と、ゲートリードポスト部ＧＰＳＴのワイヤＷｇｍが接続されている領域は、例えば、チップ搭載部ＰＬＴ１の上面やチップ搭載部ＰＬＴ２の上面よりも高い位置に位置するように構成されている。

なお、半導体チップＣＨＰ０および半導体チップＣＨＰ１は、導電性接着材を介してチップ搭載部ＰＬＴ１上に搭載されていることから、半導体チップＣＨＰ０および半導体チップＣＨＰ１のそれぞれの裏面に形成されているドレイン電極は、チップ搭載部ＰＬＴ１と電気的に接続されている。また、半導体チップＣＨＰ２は、導電性接着材を介してチップ搭載部ＰＬＴ２上に搭載されていることから、半導体チップＣＨＰ２の裏面に形成されているドレイン電極は、チップ搭載部ＰＬＴ２と電気的に接続されていることになる。

このように構成されている本実施の形態２におけるパワー半導体装置ＰＫＧ１においては、半導体チップＣＨＰ０、半導体チップＣＨＰ１、半導体チップＣＨＰ２、チップ搭載部ＰＬＴ１の一部、チップ搭載部ＰＬＴ２の一部、ドレインリードＤＬの一部、ソースリードＳＬの一部、ゲートリードＧＬの一部、および、ワイヤＷｇｊ０、Ｗｇｊ１、Ｗｄｓ０、Ｗｄｓ１、Ｗｇｍ、Ｗｓｍが、少なくとも、封止体ＭＲ（図４の破線で示されている）で封止されている。したがって、チップ搭載部ＰＬＴ１とチップ搭載部ＰＬＴ２との間には、封止体ＭＲの一部が配置されていることになり、これによって、チップ搭載部ＰＬＴ１とチップ搭載部ＰＬＴ２が封止体ＭＲによって電気的に絶縁されることになる。

この封止体ＭＲは、例えば、直方体形状をしており、第１側面と、この第１側面と対向する第２側面とを有している。この場合、例えば、封止体の第１側面から、ドレインリードＤＬの一部、ソースリードＳＬの一部、ゲートリードＧＬの一部が突出している。これらの突出したドレインリードＤＬの一部、ソースリードＳＬの一部、ゲートリードＧＬの一部が外部接続端子として機能することになる。

ここで、本実施の形態２におけるパワー半導体装置ＰＫＧ１では、半導体チップＣＨＰ０と半導体チップＣＨＰ１と半導体チップＣＨＰ２という３つの半導体チップを搭載するため、パワー半導体装置ＰＫＧ１内に１つのチップ搭載部しか有さない既存の汎用パッケージをそのまま流用することはできない。例えば、数Ａ以上の大きな定格電流での使用も考慮して、半導体チップＣＨＰ０と半導体チップＣＨＰ１に分割されて形成されている複数の接合ＦＥＴや、半導体チップＣＨＰ２に形成されているＭＯＳＦＥＴは、いわゆる半導体チップの裏面にドレイン電極を有する縦型構造が採用されている。このとき、カスコード接続方式のパワー半導体装置では、半導体チップＣＨＰ０および半導体チップＣＨＰ１の裏面に形成されているドレイン電極と、半導体チップＣＨＰ２の裏面に形成されているドレイン電極とを電気的に接続することはできない。このことから、パワー半導体装置（パッケージ）内に１つのチップ搭載部しか有さない既存の汎用パッケージにおいては、この１つのチップ搭載部に、半導体チップＣＨＰ０と半導体チップＣＨＰ１と半導体チップＣＨＰ２とを配置すると、半導体チップＣＨＰ０および半導体チップＣＨＰ１の裏面に形成されているドレイン電極と、半導体チップＣＨＰ２の裏面に形成されているドレイン電極とが、電気的に接続されてしまいカスコード接続方式のパワー半導体装置ＰＫＧ１を実現することができなくなる。

そこで、本実施の形態２では、図４に示すように、外形形状が汎用パッケージと同等であることを前提として、封止体ＭＲの内部に、互いに電気的に絶縁された２つのチップ搭載部ＰＬＴ１とチップ搭載部ＰＬＴ２とを設けるようにパワー半導体装置ＰＫＧ１を構成している。そして、チップ搭載部ＰＬＴ１上に半導体チップＣＨＰ０と半導体チップＣＨＰ１とを搭載するとともに、チップ搭載部ＰＬＴ２上に半導体チップＣＨＰ２を搭載するように、パワー半導体装置ＰＫＧ１を構成している。つまり、電気的に絶縁された２つのチップ搭載部ＰＬＴ１とチップ搭載部ＰＬＴ２とをパワー半導体装置ＰＫＧ１内に設け、かつ、半導体チップＣＨＰ０と半導体チップＣＨＰ１と半導体チップＣＨＰ２とを平面的に配置し、かつ、平面的に配置された半導体チップＣＨＰ０と半導体チップＣＨＰ１と半導体チップＣＨＰ２とをワイヤで接続することにより、カスコード接続方式のパワー半導体装置ＰＫＧ１を実現しているのである。

このため、本実施の形態２におけるパワー半導体装置ＰＫＧ１によれば、例えば、電源回路などに利用されているスイッチング素子を実装している既存の汎用パッケージを、外形寸法の同等な本実施の形態２におけるパワー半導体装置ＰＫＧ１に入れ替えることができる。特に、本実施の形態２におけるパワー半導体装置ＰＫＧ１によれば、ドレインリードＤＬ、ソースリードＳＬ、および、ゲートリードＧＬの配置が汎用パッケージと同様であるため、汎用パッケージを本実施の形態２におけるパッケージＰＫＧ１に入れ替えることが可能であり、その他の駆動回路やプリント基板の配線などを設計変更する必要がない。したがって、本実施の形態２によれば、汎用パッケージを利用したスイッチング素子から、本実施の形態２のパワー半導体装置ＰＫＧ１を利用した高性能なカスコード接続方式のスイッチング素子に変更することが容易であり、これによって、本実施の形態２によれば、高性能な電源システムを大幅な設計変更することなく提供できる。

＜実施の形態２における特徴点＞
次に、本実施の形態２における第１特徴点について説明する。図４に示すように、本実施の形態２における第１特徴点は、チップ搭載部ＰＬＴ１上に半導体チップＣＨＰ０と半導体チップＣＨＰ１とを搭載している点にある。これにより、図１に示す互いに並列接続される接合ＦＥＴＱ１Ａと接合ＦＥＴＱ１Ｂとを別々の接合ＦＥＴ用半導体チップに形成するという前記実施の形態１の技術的思想が実現される。すなわち、図１に示す接合ＦＥＴＱ１Ａが図４に示す半導体チップＣＨＰ０に形成され、図１に示す接合ＦＥＴＱ１Ｂが図４に示す半導体チップＣＨＰ１に形成されることにより、複数の接合ＦＥＴが分割されて形成された別々の半導体チップＣＨＰ０および半導体チップＣＨＰ１がチップ搭載部ＰＬＴ１上に搭載されることになる。この結果、本実施の形態２におけるパワー半導体装置ＰＫＧ１によれば、別々の半導体チップＣＨＰ０および半導体チップＣＨＰ１のそれぞれのサイズを小さくすることができるため、個々の半導体チップＣＨＰ０および半導体チップＣＨＰ１のそれぞれの製造歩留りを向上させながら、大電流化に対応したカスコード接続方式のパワー半導体装置ＰＫＧ１を提供することができる。

特に、本実施の形態２におけるパワー半導体装置ＰＫＧ１では、半導体チップＣＨＰ０の表面のレイアウト構成と半導体チップＣＨＰ１の表面のレイアウト構成とが、互いに同一となっている。詳細には、図４に示すように、半導体チップＣＨＰ０のゲートパッドＧＰｊ０の配置位置が、半導体チップＣＨＰ１のゲートパッドＧＰｊ１の配置位置と等しく、かつ、半導体チップＣＨＰ０のソースパッドＳＰｊ０の配置位置が、半導体チップＣＨＰ１のソースパッドＳＰｊ１の配置位置と等しくなっている。これにより、半導体チップＣＨＰ０と半導体チップＣＨＰ１とは同等となり、半導体チップＣＨＰ０のレイアウト構成と半導体チップＣＨＰ１のレイアウト構成とが異なる場合に比べて、量産性を高めることができる。なお、ここでいう「互いに同一」とは、設計思想上での同一を意味し、厳密な意味での物理的な同一を意味しているものではない。例えば、製造ばらつきなどによって、厳密な物理的な同一が満たされない場合であっても、例えば、設計図において同一とする設計思想が存在する場合には、本明細書でいう「互いに同一」という概念に含まれる。つまり、本明細書でいう「互いに同一」とは、積極的に同一にするという設計思想が存在すればよく、不可避的な製造ばらつきを許容する意図で使用している。

続いて、本実施の形態２における第２特徴点は、複数の接合ＦＥＴのそれぞれのゲートインピーダンスを低減するレイアウト構成を採用している点にある。具体的には、図４に示すように、半導体チップＣＨＰ０および半導体チップＣＨＰ１のそれぞれは、ドレインリードＤＬとソースリードＳＬとゲートリードＧＬのうち、ソースリードＳＬに最も近い位置に配置されている。そして、さらに、半導体チップＣＨＰ０は、ゲートパッドＧＰｊ０がソースパッドＳＰｊ０よりもソースリードＳＬに近くなるように配置され、かつ、半導体チップＣＨＰ１は、ゲートパッドＧＰｊ１がソースパッドＳＰｊ１よりもソースリードＳＬに近くなるように配置されている。これにより、ゲートパッドＧＰｊ０とソースリードＳＬとを接続するワイヤＷｇｊ０の長さを短くすることができるとともに、ゲートパッドＧＰｊ１とソースリードＳＬとを接続するワイヤＷｇｊ１の長さを短くすることができる。このことは、複数の接合ＦＥＴのそれぞれのゲートインピーダンスを低減できることを意味する。すなわち、ワイヤＷｇｊ０の長さを短くすることにより、図１に示す寄生抵抗Ｒｇｊ０と寄生インダクタンスＬｇｊ０とが低減され、かつ、ワイヤＷｇｊ１の長さを短くすることにより、図１に示す寄生抵抗Ｒｇｊ１と寄生インダクタンスＬｇｊ１とが低減される。この結果、本実施の形態２におけるパワー半導体装置ＰＫＧ１によれば、複数の接合ＦＥＴのそれぞれのゲートインピーダンスを低減できるため、複数の接合ＦＥＴのそれぞれのゲートインピーダンスの増加に起因するＭＯＳＦＥＴへの絶縁耐圧以上の電圧印加を抑制することができ、これによって、カスコード接続されたＭＯＳＦＥＴのアバランシェ破壊を効果的に抑制することができる。

次に、本実施の形態２における第３特徴点は、複数の接合ＦＥＴのそれぞれのソースインピーダンスを低減する点にある。具体的には、図４に示すように、半導体チップＣＨＰ０のソースパッドＳＰｊ０とチップ搭載部ＰＬＴ２とを複数本のワイヤＷｄｓ０で電気的に接続し、かつ、半導体チップＣＨＰ１のソースパッドＳＰｊ１とチップ搭載部ＰＬＴ２とを複数本のワイヤＷｄｓ０で電気的に接続している。この結果、複数本のワイヤＷｄｓ０によって、図１に示す寄生インダクタンスＬＳ０が低減され、かつ、複数本のワイヤＷｄｓ１によって、図１に示す寄生インダクタンスＬＳ１が低減される。つまり、本実施の形態２における第３特徴点によれば、複数本のワイヤを使用することにより、複数の接合ＦＥＴのそれぞれのソースインピーダンスを低減することができる。このことから、本実施の形態２におけるパワー半導体装置ＰＫＧ１によれば、複数の接合ＦＥＴのそれぞれのソースインピーダンスを低減できるため、複数の接合ＦＥＴのそれぞれのソースインピーダンスの増加に起因するＭＯＳＦＥＴへの絶縁耐圧以上の電圧印加を抑制することができ、これによって、カスコード接続されたＭＯＳＦＥＴのアバランシェ破壊を効果的に抑制することができる。

続いて、本実施の形態２における第４特徴点は、複数の接合ＦＥＴのそれぞれのゲートインピーダンスやソースインピーダンスの大きさを均等にする点にある。具体的には、図４に示すように、ゲートパッドＧＰｊ０とソースリードＳＬとを接続するワイヤＷｇｊ０の長さと、ゲートパッドＧＰｊ１とソースリードＳＬとを接続するワイヤＷｇｊ１の長さとを互いに同一にしている。また、図４に示すように、ソースパッドＳＰｊ０とチップ搭載部ＰＬＴ２とを接続するワイヤＷｄｓ０の長さと、ソースパッドＳＰｊ１とチップ搭載部ＰＬＴ２とを接続するワイヤＷｄｓ１の長さとを互いに同一にしている。

これにより、複数の接合ＦＥＴにおけるゲートインピーダンスやソースインピーダンスのばらつきを抑制することができ、これによって、複数の接合ＦＥＴの中の一部の接合ＦＥＴにおいて、ゲートインピーダンスやソースインピーダンスが極端に増加することを抑制することができる。このことは、ゲートインピーダンスやソースインピーダンスがその他の接合ＦＥＴよりも大きい接合ＦＥＴの形成を抑制することができることを意味し、この結果、ゲートインピーダンスやソースインピーダンスが極端に大きな接合ＦＥＴに起因するパワー半導体装置ＰＫＧ１の信頼性低下を抑制することができる。なお、ここでいう「互いに同一」も設計思想上の同一を意味している。

以上のように、本実施の形態２では、図４に示すように、複数の接合ＦＥＴを分割して形成した半導体チップＣＨＰ０において、半導体チップＣＨＰ０の表面に設けられているゲートパッドＧＰｊ０とソースリードＳＬとをできるだけ近づけるように、均等配置している。同様に、複数の接合ＦＥＴを分割して形成した半導体チップＣＨＰ１において、半導体チップＣＨＰ１の表面に設けられているゲートパッドＧＰｊ１とソースリードＳＬとをできるだけ近づけるように、均等配置している。具体的に、本実施の形態２では、半導体チップＣＨＰ０および半導体チップＣＨＰ１を搭載するチップ搭載部ＰＬＴ１をドレインリードＤＬに対してソースリードＳＬが配置されている側と同じ側に配置している。これにより、チップ搭載部ＰＬＴ１をソースリードＳＬに近づけることができる。このことは、チップ搭載部ＰＬＴ１上に搭載される半導体チップＣＨＰ０および半導体チップＣＨＰ１をソースリードＳＬに近づけるように配置できることを意味している。

そして、本実施の形態２では、チップ搭載部ＰＬＴ１上に搭載される半導体チップＣＨＰ０および半導体チップＣＨＰ１をチップ搭載部ＰＬＴ１の中央部に均等配置している。これにより、半導体チップＣＨＰ０および半導体チップＣＨＰ１をソースリードＳＬに最も近づくように、かつ、均等な距離に配置することができる。

さらに、本実施の形態２では、半導体チップＣＨＰ０および半導体チップＣＨＰ１をできるだけ、ソースリードＳＬに均等に近づけるように配置するとともに、半導体チップＣＨＰ０の表面に形成されているゲートパッドＧＰｊ０と半導体チップＣＨＰ１の表面に形成されているゲートパッドＧＰｊ１とが、ソースリードＳＬに均等に近づくように配置している。

このように本実施の形態２では、接合ＦＥＴが形成されている半導体チップＣＨＰ０および半導体チップＣＨＰ１が搭載されるチップ搭載部ＰＬＴ１を、ソースリードＳＬに近い位置に配置し、さらに、チップ搭載部ＰＬＴ１内の内部領域のうち、ソースリードＳＬに近い領域に半導体チップＣＨＰ０および半導体チップＣＨＰ１を均等搭載している。さらに、本実施の形態２では、半導体チップＣＨＰ０の表面に形成されているゲートパッドＧＰｊ０と半導体チップＣＨＰ１の表面に形成されているゲートパッドＧＰｊ１とがソースリードＳＬに均等に近づくように、ゲートパッドＧＰｊ０およびゲートパッドＧＰｊ１を配置している。これにより、半導体チップＣＨＰ０の表面に形成されているゲートパッドＧＰｊ０と半導体チップＣＨＰ１の表面に形成されているゲートパッドＧＰｊ１との両方が、ソースリードＳＬとが均等に近づくことになる。言い換えれば、本実施の形態２においては、半導体チップＣＨＰ０の表面に形成されているゲートパッドＧＰｊ０と半導体チップＣＨＰ１の表面に形成されているゲートパッドＧＰｊ１とが、その他のリード（ドレインリードＤＬやゲートリードＧＬ）よりもソースリードＳＬに近づくように配置されていることになる。この結果、本実施の形態２によれば、ゲートパッドＧＰｊ０とソースリードＳＬとの間の距離やゲートパッドＧＰｊ１とソースリードＳＬとの間の距離を短くすることができるため、ゲートパッドＧＰｊ０とソースリードＳＬとを接続するワイヤＷｇｊ０の長さと、ゲートパッドＧＰｊ１とソースリードＳＬとを接続するワイヤＷｇｊ１の長さの両方を均等に短くすることができる。

特に、本実施の形態２では、ソースリードＳＬのうち、ゲートパッドＧＰｊ０およびゲートパッドＧＰｊ１に近い先端部に存在する幅広のソースリードポスト部ＳＰＳＴでワイヤＷｇｊ０およびワイヤＷｇｊ１を接続する構成を採用しているので、さらに、ワイヤＷｇｊ０およびワイヤＷｇｊ１の長さを短くすることができる。

ワイヤＷｇｊ０の長さとワイヤＷｇｊ１の長さを短くできるということは、ワイヤＷｇｊ０およびワイヤＷｇｊ１に存在する寄生抵抗（図１に記載された寄生抵抗Ｒｇｊ０と寄生抵抗Ｒｇｊ１）を低減できることを意味する。つまり、本実施の形態２によれば、ワイヤＷｇｊ０およびワイヤＷｇｊ１のそれぞれに存在する寄生抵抗を均等、かつ、充分に低減することができる。このことから、本実施の形態２におけるパワー半導体装置ＰＫＧ１によれば、カスコード接続されたＭＯＳＦＥＴへの絶縁耐圧以上の電圧印加を抑制することができ、これによって、ＭＯＳＦＥＴのアバランシェ破壊を効果的に抑制することができる。この結果、本実施の形態２によれば、パワー半導体装置ＰＫＧ１の信頼性向上を図ることができる。

続いて、本実施の形態２における第５特徴点について説明する。本実施の形態２における第５特徴点は、図４に示すように、ＭＯＳＦＥＴを形成した半導体チップＣＨＰ２の表面に設けられているゲートパッドＧＰｍとゲートリードＧＬとをできるだけ近づけるように配置する点にある。具体的に、本実施の形態２では、半導体チップＣＨＰ２を搭載するチップ搭載部ＰＬＴ２をドレインリードＤＬに対してゲートリードＧＬが配置されている側と同じ側に配置している。これにより、チップ搭載部ＰＬＴ２をゲートリードＧＬに近づけることができる。このことは、チップ搭載部ＰＬＴ２上に搭載される半導体チップＣＨＰ２をゲートリードＧＬに近づけるように配置できることを意味している。

そして、本実施の形態２では、チップ搭載部ＰＬＴ２上に搭載される半導体チップＣＨＰ２をチップ搭載部ＰＬＴ２の中央部に配置するのではなく、チップ搭載部ＰＬＴ２のゲートリードＧＬに最も近い辺へ近づくように半導体チップＣＨＰ２を配置している。これにより、半導体チップＣＨＰ２をゲートリードＧＬに最も近づくように配置することができる。さらに、本実施の形態１では、半導体チップＣＨＰ２をできるだけ、ゲートリードＧＬに近づけるように配置するとともに、半導体チップＣＨＰ２の表面に形成されているゲートパッドＧＰｍがゲートリードＧＬに近づくように配置されている。

このように本実施の形態２では、まず、ＭＯＳＦＥＴが形成されている半導体チップＣＨＰ２が搭載されるチップ搭載部ＰＬＴ２を、ゲートリードＧＬに近い位置に配置し、さらに、チップ搭載部ＰＬＴ２内の内部領域のうち、ゲートリードＧＬに近い領域に半導体チップＣＨＰ２を搭載している。その上、本実施の形態２では、半導体チップＣＨＰ２の表面に形成されているゲートパッドＧＰｍがゲートリードＧＬに近づくように、ゲートパッドＧＰｍを配置している。これにより、半導体チップＣＨＰ２の表面に形成されているゲートパッドＧＰｍと、ゲートリードＧＬとが近づくことになる。言い換えれば、本実施の形態２においては、半導体チップＣＨＰ２の表面に形成されているゲートパッドＧＰｍが、その他のリード（ドレインリードＤＬやソースリードＳＬ）よりもゲートリードＧＬに近づくように配置されていることになる。この結果、本実施の形態２によれば、ゲートパッドＧＰｍとゲートリードＧＬとの間の距離を短くすることができるため、ゲートパッドＧＰｍとゲートリードＧＬとを接続するワイヤＷｇｍの長さを短くすることができる。

特に、本実施の形態２では、ゲートリードＧＬのうち、ゲートパッドＧＰｍに近い先端部に存在する幅広のゲートリードポスト部ＧＰＳＴでワイヤＷｇｍを接続する構成を採用しているので、さらに、ワイヤＷｇｍの長さを短くすることができる。これにより、本実施の形態２によれば、ワイヤＷｇｍの寄生インダクタンスを低減することができる。このワイヤＷｇｍの寄生インダクタンスを低減できることは、カスコード接続されたパワー半導体装置ＰＫＧ１の電気的特性の向上に寄与するが、ＭＯＳＦＥＴへの絶縁耐圧以上の電圧印加を抑制することとは直接関連していない。本実施の形態２における第５特徴点の構成によれば、直接的ではなく間接的に、ＭＯＳＦＥＴへの絶縁耐圧以上の電圧印加を抑制できるのである。

以下に、この点について説明する。図４に示すように、本実施の形態２における第５特徴点は、ＭＯＳＦＥＴが形成された半導体チップＣＨＰ２をできるだけ、ゲートリードＧＬに近づけるように配置する点にある。このことは、図４に示すように、チップ搭載部ＰＬＴ２の手前側に偏って半導体チップＣＨＰ２が配置されることを意味し、言い換えれば、チップ搭載部ＰＬＴ２の奥側に、半導体チップＣＨＰ２が搭載されていない大きなスペースができることを意味する。このように、本実施の形態２では、チップ搭載部ＰＬＴ２に、半導体チップＣＨＰ２が搭載されていない大きなスペースを確保できる点に間接的な特徴がある。具体的には、この特徴により、図４に示すように、半導体チップＣＨＰ０の表面に形成されているソースパッドＳＰｊ０とチップ搭載部ＰＬＴ２とを電気的に接続するワイヤ接続領域や、半導体チップＣＨＰ１の表面に形成されているソースパッドＳＰｊ１とチップ搭載部ＰＬＴ２とを電気的に接続するワイヤ接続領域を充分に確保することができるのである。この結果、図４に示すように、ソースパッドＳＰｊ０とチップ搭載部ＰＬＴ２とを複数本のワイヤＷｄｓ０で接続し、かつ、ソースパッドＳＰｊ１とチップ搭載部ＰＬＴ２とを複数本のワイヤＷｄｓ１で接続することができることになる。

ここで、チップ搭載部ＰＬＴ２は、搭載されている半導体チップＣＨＰ２の裏面に形成されているドレイン電極と電気的に接続されていることから、本実施の形態２によれば、複数本のワイヤＷｄｓ０および複数本のワイヤＷｄｓ１によって、ＭＯＳＦＥＴのドレインと複数の接合ＦＥＴのそれぞれのソースが接続されることになる。このことは、ＭＯＳＦＥＴのドレインと複数の接合ＦＥＴのそれぞれのソースとを接続するワイヤＷｄｓ０やワイヤＷｄｓ１の寄生インダクタンス（図１に示す寄生インダクタンスＬｓ０や寄生インダクタンスＬｓ１）を低減できることを意味する。

つまり、本実施の形態２によれば、複数本のワイヤＷｄｓ０および複数本のワイヤＷｄｓ１を使用することにより、ＭＯＳＦＥＴのドレインと複数の接合ＦＥＴのそれぞれのソース間の寄生インダクタンスを充分に低減できる。このように寄生インダクタンスが低減できるので、スイッチング電流の変化量によって生じるサージ電圧を小さく抑えることができる。言い換えれば、ＭＯＳＦＥＴのドレインに印加されるサージ電圧が小さいので、オン抵抗の低い（耐圧が低い）ＭＯＳＦＥＴを用いても、ＭＯＳＦＥＴがアバランシェ破壊することを抑制することができる。

さらには、図４に示すように、半導体チップＣＨＰ０の表面に形成されているソースパッドＳＰｊ０の形成位置や、半導体チップＣＨＰ１の表面に形成されているソースパッドＳＰｊ１の形成位置を、なるべく、チップ搭載部ＰＬＴ２に近づけるように配置することが望ましい。なぜなら、ソースパッドＳＰｊ０およびソースパッドＳｐｊ１を、このように配置することにより、ソースパッドＳＰｊ０とチップ搭載部ＰＬＴ２とを接続するワイヤＷｄｓ０の長さや、ソースパッドＳＰｊ１とチップ搭載部ＰＬＴ２とを接続するワイヤＷｄｓ１の長さをできるだけ短くすることができるからである。これによっても、ＭＯＳＦＥＴのドレインと複数の接合ＦＥＴのそれぞれのソースとを接続するワイヤＷｄｓ０およびワイヤＷｄｓ１の寄生インダクタンス（図１の寄生インダクタンスＬｓ０、寄生インダクタンスＬｓ１）を低減することができる。

以上のことから、本実施の形態２における第５特徴点によれば、ＭＯＳＦＥＴへの絶縁耐圧以上の電圧印加を抑制することができ、これによって、カスコード接続されたＭＯＳＦＥＴのアバランシェ破壊を効果的に抑制することができる。この結果、本実施の形態２によれば、半導体装置の信頼性向上を図ることができる。

なお、本実施の形態２では、図４に示すように、ゲートパッドＧＰｊ０は、ワイヤＷｇｊ０によって、ソースリードＳＬと電気的に接続され、かつ、ゲートパッドＧＰｊ１は、ワイヤＷｇｊ１によって、ソースリードＳＬと電気的に接続されている。また、ゲートパッドＧＰｍは、ワイヤＷｇｍによって、ゲートリードＧＬと電気的に接続されている。

このとき、ワイヤＷｇｊ０の太さ（幅）およびワイヤＷｇｊ１の太さ（幅）は、ワイヤＷｇｍの太さ（幅）よりも太くすることが望ましい。なぜなら、ワイヤＷｇｊ０およびワイヤＷｇｊ１に存在する寄生抵抗が大きくなると、上述したようにＭＯＳＦＥＴのドレインへ絶縁耐圧以上の電圧が印加されることになってしまうからである。したがって、ワイヤＷｇｊ０およびワイヤＷｇｊ１に存在する寄生抵抗を低減する観点から、ワイヤＷｇｊ０の太さおよびワイヤＷｇｊ１の太さをその他のワイヤの太さよりも太くすることが望ましい。これにより、複数の接合ＦＥＴのそれぞれのゲート電極とパワー半導体装置ＰＫＧ１のソース（ＭＯＳＦＥＴのソースということもできる）との間の寄生抵抗を低減できる。このことから、本実施の形態２におけるパワー半導体装置ＰＫＧ１によれば、ＭＯＳＦＥＴへの絶縁耐圧以上の電圧印加を抑制することができ、これによって、カスコード接続されたＭＯＳＦＥＴでのアバランシェ破壊を効果的に抑制することができる。この結果、本実施の形態２によれば、半導体装置の信頼性向上を図ることができる。

次に、本実施の形態１における第６特徴点について説明する。本実施の形態２における第６特徴点は、図４に示すように、ＭＯＳＦＥＴを形成した半導体チップＣＨＰ２の表面に設けられているソースパッドＳＰｍとソースリードＳＬ（ソースリードポスト部ＳＰＳＴ）とを複数本のワイヤＷｓｍで接続する点にある。

これにより、ＭＯＳＦＥＴのソースとソースリードＳＬとの間の寄生抵抗および寄生インダクタンスを低減することができる。この結果、ＭＯＳＦＥＴのソースの電位がソースリードＳＬから供給されるＧＮＤ電位（基準電位）から変動することを抑制でき、ＭＯＳＦＥＴのソースをＧＮＤ電位に確実に固定することができる。さらには、ＭＯＳＦＥＴのソースとソースリードＳＬとの間の寄生抵抗が低減されることから、カスコード接続されたパワー半導体装置ＰＫＧ１のオン抵抗を低減することもできる。このように、本実施の形態２における第６特徴点によれば、パワー半導体装置ＰＫＧ１の電気的特性を向上することができる。

以上のように、本実施の形態２におけるパワー半導体装置ＰＫＧ１によれば、上述した第１特徴点〜第６特徴点を備えることにより、ＭＯＳＦＥＴへの絶縁耐圧以上の電圧印加を抑制することができ、これによって、カスコード接続されたＭＯＳＦＥＴのアバランシェ破壊を効果的に抑制することができる。この結果、本実施の形態２におけるパワー半導体装置ＰＫＧ１の信頼性向上を図ることができる。さらには、本実施の形態２におけるパワー半導体装置ＰＫＧ１は、寄生抵抗および寄生インダクタンスの低減を図ることができることから、パワー半導体装置ＰＫＧ１の電気的特性も向上することができる。

また、本実施の形態２におけるパワー半導体装置ＰＫＧ１に付随する具体的な効果として、例えば、以下に示す効果を得ることができる。すなわち、本実施の形態２におけるパワー半導体装置ＰＫＧ１は、複数の接合ＦＥＴを分割して形成した半導体チップＣＨＰ０および半導体チップＣＨＰ１と、ＭＯＳＦＥＴを形成した半導体チップＣＨＰ２とを平面的に配置する構成を採用しているので、半導体チップＣＨＰ０や半導体チップＣＨＰ１や半導体チップＣＨＰ２のチップ面積を自由に設計することができる。このことから、低オン抵抗の設計やオン電流密度の設計も容易となり、様々な仕様のパワー半導体装置ＰＫＧ１を実現することができる。

＜変形例１＞
実施の形態２におけるパワー半導体装置ＰＫＧ１では、複数の接合ＦＥＴを分割して形成した別々の半導体チップＣＨＰ０と半導体チップＣＨＰ１とを有する例について説明した。これに対し、本変形例１では、複数の接合ＦＥＴを分割して形成した別々の半導体チップＣＨＰ０と半導体チップＣＨＰ１と半導体チップＣＨＰ３とを有するパワー半導体装置ＰＫＧ２について説明する。

図５は、本変形例１におけるパワー半導体装置ＰＫＧ２の実装構成を示す図である。図５において、本変形例１では、チップ搭載部ＰＬＴ１上に、半導体チップＣＨＰ０と半導体チップＣＨＰ１と半導体チップＣＨＰ３とが搭載されている。これらの半導体チップＣＨＰ０と半導体チップＣＨＰ１と半導体チップＣＨＰ３には，複数の接合ＦＥＴが分割されて形成されている。

半導体チップＣＨＰ０の表面には、ソースパッドＳＰｊ０とゲートパッドＧＰｊ０とが形成され、半導体チップＣＨＰ１の表面には、ソースパッドＳＰｊ１とゲートパッドＧＰｊ１とが形成され、半導体チップＣＨＰ３の表面には、ソースパッドＳＰｊ３とゲートパッドＧＰｊ３とが形成されている。

そして、ゲートパッドＧＰｊ０とソースリードＳＬとは、ワイヤＷｇｊ０で接続され、ゲートパッドＧＰｊ１とソースリードＳＬとは、ワイヤＷｇｊ１で接続されている。同様に、ゲートパッドＧＰｊ３とソースリードＳＬとは、ワイヤＷｇｊ３で接続されている。

また、ソースパッドＳＰｊ０とチップ搭載部ＰＬＴ２とは、ワイヤＷｄｓ０で接続され、ソースパッドＳＰｊ１とチップ搭載部ＰＬＴ２とは、ワイヤＷｄｓ１で接続されている。同様に、ソースパッドＳＰｊ３とチップ搭載部ＰＬＴ２とは、ワイヤＷｄｓ３で接続されている。

このように構成されている本変形例１におけるパワー半導体装置ＰＫＧ２によれば、複数の接合ＦＥＴを分割して３つの半導体チップ（半導体チップＣＨＰ０、半導体チップＣＨＰ１、半導体チップＣＨＰ３）に形成しているため、さらに各半導体チップのサイズを小さくすることができる。このため、本変形例１におけるパワー半導体装置ＰＫＧ２によれば、各半導体チップ内にキラー欠陥が含まれる確率を小さくすることができ、これによって、各半導体チップの製造歩留りを向上することができる。

＜変形例２＞
次に、本変形例２におけるパワー半導体装置ＰＫＧ３の実装構成について説明する。本変形例２では、複数の接合ＦＥＴを分割して形成した２つの半導体チップのうちの１つの半導体チップと、ＭＯＳＦＥＴを形成した半導体チップとを積層する例について説明する。

図６は、本変形例２におけるパワー半導体装置ＰＫＧ３の実装構成を示す図である。図６において、本変形例２におけるパワー半導体装置ＰＫＧ３は、例えば、矩形形状をした金属プレートからなるチップ搭載部ＰＬＴ１を有している。このチップ搭載部ＰＬＴ１は、ドレインリードＤＬと連結されるように一体的に形成されており、チップ搭載部ＰＬＴ１とドレインリードＤＬとは電気的に接続されている。そして、このドレインリードＤＬを離間して挟むように、ソースリードＳＬとゲートリードＧＬが配置されている。

次に、チップ搭載部ＰＬＴ１上には、例えば、銀ペーストや半田からなる導電性接着材を介して、半導体チップＣＨＰ０と半導体チップＣＨＰ１とが搭載されている。この半導体チップＣＨＰ０および半導体チップＣＨＰ１には、例えば、炭化シリコンを材料とした接合ＦＥＴが形成されている。そして、半導体チップＣＨＰ０および半導体チップＣＨＰ１のそれぞれの裏面がドレイン電極となっている。一方、半導体チップＣＨＰ０の表面（主面）には、ソースパッドＳＰｊ０とゲートパッドＧＰｊ０が形成され、半導体チップＣＨＰ１の表面には、ソースパッドＳＰｊ１とゲートパッドＧＰｊ１が形成されている。

ここで、ゲートパッドＧＰｊ０とソースリードＳＬとは、ワイヤＷｇｊ０で接続され、ゲートパッドＧＰｊ１とソースリードＳＬとは、ワイヤＷｇｊ１で接続されている。また、ソースパッドＳＰｊ０とソースパッドＳＰｊ１とは、ワイヤＷｊｊで接続されている。

続いて、半導体チップＣＨＰ０上に、例えば、銀ペーストや半田からなる導電性接着材を介して、半導体チップＣＨＰ２が搭載されている。この半導体チップＣＨＰ２には、シリコンを材料としたＭＯＳＦＥＴが形成されている。このとき、半導体チップＣＨＰ２の裏面がドレイン電極となっており、半導体チップＣＨＰ２の表面にソースパッドＳＰｍとゲートパッドＧＰｍとが形成されている。

このように、本変形例２では、半導体チップＣＨＰ０上に半導体チップＣＨＰ２が搭載されており、特に、図６に示すように、半導体チップＣＨＰ０の表面に形成されているソースパッドＳＰｊ０上に半導体チップＣＨＰ２が搭載されている。これにより、半導体チップＣＨＰ２の裏面に形成されているドレイン電極と、半導体チップＣＨＰ０の表面に形成されているソースパッドＳＰｊ０とが電気的に接続されることになる。この結果、半導体チップＣＨＰ０に形成されている接合ＦＥＴのソースと半導体チップＣＨＰ２に形成されているＭＯＳＦＥＴのドレインとが電気的に接続されることになる。

このことから、図６に示すように、半導体チップＣＨＰ２は、平面視において、半導体チップＣＨＰ０の表面に形成されているソースパッドＳＰｊ０に内包されるように形成されている必要がある。つまり、本変形例２においては、半導体チップＣＨＰ２のサイズは、半導体チップＣＨＰ０のサイズよりも小さくなっている必要があり、さらに言えば、半導体チップＣＨＰ２のサイズは、ソースパッドＳＰｊ０のサイズよりも小さくなっている必要がある。そして、ゲートパッドＧＰｍとゲートリードＧＬとは、ワイヤＷｇｍで接続され、ソースパッドＳＰｍとソースリードＳＬとは、ワイヤＷｓｍで接続されている。

図７は、本変形例２におけるパワー半導体装置ＰＫＧ３の一断面を示す模式図であり、図６のＡ−Ａ線で切断した断面図である。図７に示すように、チップ搭載部ＰＬＴ１上に、導電性接着材ＰＳＴを介して、半導体チップＣＨＰ０が搭載されており、この半導体チップＣＨＰ０上に、導電性接着材（図示せず）を介して、半導体チップＣＨＰ２が搭載されている。そして、半導体チップＣＨＰ２（ソースパッド）とソースリードＳＬがワイヤＷｓｍによって電気的に接続されている。なお、図７に示す破線部は、封止体ＭＲで覆われる部分を示している。

続いて、本変形例２におけるパワー半導体装置ＰＫＧ３に特有の特徴点について説明する。本変形例２に特有の特徴点は、図６に示すように、複数の接合ＦＥＴのうちの一部の接合ＦＥＴを形成した半導体チップＣＨＰ０上に、ＭＯＳＦＥＴを形成した半導体チップＣＨＰ２が搭載されている点にある。これにより、半導体チップＣＨＰ０の表面に形成されているソースパッドＳＰｊ０と半導体チップＣＨＰ２の裏面に形成されているドレイン電極とを直接接続することができる。つまり、本変形例２によれば、半導体チップＣＨＰ０に形成された接合ＦＥＴのソースと半導体チップＣＨＰ２に形成されたＭＯＳＦＥＴのドレインとをワイヤを使用せずに、直接接続することができる。このことは、接合ＦＥＴのソースとＭＯＳＦＥＴのドレインとの間に介在する寄生インダクタンスをほぼ完全に除去できることを意味する。すなわち、本変形例２に特有の特徴点は、半導体チップＣＨＰ０上に直接半導体チップＣＨＰ２を搭載している点にあり、この構成によって、半導体チップＣＨＰ０に形成された接合ＦＥＴのソースと半導体チップＣＨＰ２に形成されたＭＯＳＦＥＴのドレインとを接続するためにワイヤが不要となるのである。ワイヤを使用する場合、ワイヤに存在する寄生インダクタンスが問題となるが、本変形例２によれば、ワイヤを使用せずに、半導体チップＣＨＰ０に形成された接合ＦＥＴのソースと半導体チップＣＨＰ２に形成されたＭＯＳＦＥＴのドレインとを直接接続することができるので、半導体チップＣＨＰ２に形成されたＭＯＳＦＥＴのドレインと半導体チップＣＨＰ０に形成された接合ＦＥＴのソースとの間の寄生インダクタンス（図１の寄生インダクタンスＬｓ０）をほぼ完全になくすことができる。一方、本変形例２では、半導体チップＣＨＰ０と半導体チップＣＨＰ１とを近接配置して、ソースパッドＳＰｊ０とソースパッドＳＰｊ１とを複数本のワイヤＷｊｊで電気的に接続している。これにより、本変形例２によれば、ワイヤＷｊｊの寄生インダクタンス（図１の寄生インダクタンスＬｓ１）を最小限に抑えることができる。

以上ことから、本変形例２におけるパワー半導体装置ＰＫＧ３によれば、スイッチング電流の増減に伴い発生するサージ電圧を抑制できる。言い換えれば、ＭＯＳＦＥＴへの絶縁耐圧以上の電圧印加を抑制することができ、これによって、カスコード接続されたＭＯＳＦＥＴでのアバランシェ破壊を効果的に抑制することができる。この結果、本変形例２によれば、パワー半導体装置ＰＫＧ３の信頼性を向上することができる。

本変形例２におけるパワー半導体装置ＰＫＧ３では、チップ搭載部ＰＬＴ１上に半導体チップＣＨＰ０と半導体チップＣＨＰ２とを積層して配置している。このことから、本変形例２におけるパワー半導体装置ＰＫＧ３では、パッケージ内に１つのチップ搭載部しか有さない既存の汎用パッケージをそのまま流用することができる。すなわち、本変形例２におけるパワー半導体装置ＰＫＧ３によれば、いわゆる安価な汎用パッケージをそのまま流用することができるため、カスコード接続された高性能なパワー半導体装置ＰＫＧ３を安価に提供することができる。言い換えれば、本変形例２によれば、カスコード接続された高性能なパワー半導体装置ＰＫＧ３のコスト削減を図ることができる。

また、本変形例２によれば、半導体チップＣＨＰ０と半導体チップＣＨＰ２とを積層しているため、半導体チップの実装面積を低減できる利点も得ることができる。特に、この場合、図６に示すように、チップ搭載部ＰＬＴ１に大きなスペースを確保することができるため、半導体チップＣＨＰ０や半導体チップＣＨＰ１や半導体チップＣＨＰ２で発生した熱を効率良く放散することもできる。さらに、本変形例２では、チップ搭載部ＰＬＴ１の下面を封止体ＭＲから露出するように構成することができる。図８は、本変形例２におけるパワー半導体装置ＰＫＧ３を封止体ＭＲの下面側から見た図である。図８に示すように、本変形例２におけるパワー半導体装置ＰＫＧ３では、チップ搭載部ＰＬＴ１の下面が止体ＭＲから露出するように構成されていることがわかる。この場合、本変形例２におけるパワー半導体装置ＰＫＧ３によれば、例えば、各半導体チップ（半導体チップＣＨＰ０、半導体チップＣＨＰ１、半導体チップＣＨＰ２）で発生した熱を、チップ搭載部ＰＬＴ１の下面から効率良く放散させることができる。

＜変形例３＞
次に、本変形例３におけるパワー半導体装置ＰＫＧ４について説明する。図９は、本変形例３におけるパワー半導体装置ＰＫＧ４の実装構成を示す図である。図９に示す本変形例３におけるパワー半導体装置ＰＫＧ４の実装構成は、図６に示す変形例２におけるパワー半導体装置ＰＫＧ３の実装構成とほぼ同様である。

図９に示す本変形例３におけるパワー半導体装置ＰＫＧ４と、図６に示す変形例２におけるパワー半導体装置ＰＫＧ３との相違点は、以下の点である。すなわち、図６に示す変形例２では、半導体チップＣＨＰ０の表面のレイアウト構成と半導体チップＣＨＰ１の表面のレイアウト構成とが異なっているのに対し、図９に示す本変形例３では、半導体チップＣＨＰ０の表面のレイアウト構成と半導体チップＣＨＰ１の表面のレイアウト構成とが互いに同一となっている。具体的に、本変形例３においては、図９に示すように、半導体チップＣＨＰ０に形成されているゲートパッドＧＰｊ０の形成位置と半導体チップＣＨＰ１に形成されているゲートパッドＧＰｊ１の形成位置とが同一であり、かつ、ソースパッドＳＰｊ０の形成位置とソースパッドＳＰｊ１の形成位置とが同一となっている。

これにより、互いに同じレイアウト構成の半導体チップＣＨＰ０と半導体チップＣＨＰ１とを使用する本変形例３のパワー半導体装置ＰＫＧ４によれば、異なるレイアウト構成の半導体チップＣＨＰ０と半導体チップＣＨＰ１とを使用する場合に比べて、製造コストを低く抑えることができる。

＜変形例４＞
続いて、本変形例４におけるパワー半導体装置ＰＫＧ５の実装構成について説明する。図１０は、本変形例４におけるパワー半導体装置ＰＫＧ５の実装構成を示す図である。図１０に示す本変形例４におけるパワー半導体装置ＰＫＧ５の構成と、図４に示す実施の形態２におけるパワー半導体装置ＰＫＧ１の構成との異なる点は、パッケージの外形形状である。具体的に、本変形例４におけるパワー半導体装置ＰＫＧ５のパッケージ形態は、ＳＯＰ（Small Outline Package）となっている。このように実施の形態２で説明した技術的思想は、図４に示すパワー半導体装置ＰＫＧ１に適用できるだけでなく、図１０に示すようなパワー半導体装置ＰＫＧ５にも適用することができる。つまり、スイッチング素子を実装構成するパッケージ形態には、様々な種類の汎用パッケージがあり、実施の形態２の技術的思想は、例えば、図４に示すパッケージ形態のパワー半導体装置ＰＫＧ１や図１０に示すパッケージ形態のパワー半導体装置ＰＫＧ５に代表される多様な汎用パッケージを改良して実現することができる。これにより、図１０に示すパワー半導体装置ＰＫＧ５においても、ＭＯＳＦＥＴへの絶縁耐圧以上の電圧印加を抑制することができ、これによって、カスコード接続されたＭＯＳＦＥＴでのアバランシェ破壊を効果的に抑制することができる。この結果、本変形例４においても、パワー半導体装置ＰＫＧ５の信頼性を向上することができる。さらに、本変形例４におけるパワー半導体装置ＰＫＧ５においても、複数の接合ＦＥＴを分割して別々の複数の半導体チップに形成するという前記実施の形態１における技術的思想が具現化されているため、パワー半導体装置ＰＫＧ５の製造歩留りを向上することができる。

なお、図１１は、図１０のＡ−Ａ線で切断した断面図である。図１１に示すように、チップ搭載部ＰＬＴ１上に、導電性接着材（図示せず）を介して、半導体チップＣＨＰ１が搭載されている。そして、例えば、半導体チップＣＨＰ１（ゲートパッド）とソースリードＳＬ（ソースリードポスト部ＳＰＳＴ）が、ワイヤＷｇｊ１によって電気的に接続されている。そして、本変形例４においては、例えば、図１１に示すように、チップ搭載部ＰＬＴ１、半導体チップＣＨＰ１、ワイヤＷｇｊ１やリードの一部分などが、樹脂からなる封止体ＭＲによって封止されている。このとき、図１０と図１１から類推できるように、パワー半導体装置ＰＫＧ５（ＳＯＰパッケージ）において、封止体ＭＲは、略直方体形状をしており、第１側面と、この第１側面と対向する第２側面とを有する。そして、ゲートリードＧＬおよびソースリードＳＬは、封止体ＭＲの第１側面から突出するように構成され、ドレインリードＤＬは、封止体ＭＲの第２側面から突出するように構成されている。

＜変形例５＞
次に、本変形例５におけるパワー半導体装置ＰＫＧ６の実装構成について説明する。図１２は、本変形例５におけるパワー半導体装置ＰＫＧ６の実装構成を示す図である。図１２において、本変形例５におけるパワー半導体装置ＰＫＧ６は、変形例２と変形例４とを組み合わせた構成をしている。すなわち、図１２に示すように、本変形例５におけるパワー半導体装置ＰＫＧ６は、変形例４と同様に、ＳＯＰと呼ばれるパッケージ形態を採用し、このパッケージ形態において、変形例２と同様に、複数の接合ＦＥＴを分割して形成した２つの半導体チップ（ＣＨＰ０、ＣＨＰ１）のうちの１つの半導体チップＣＨＰ０と、ＭＯＳＦＥＴを形成した半導体チップＣＨＰ２とを積層している。

これにより、本変形例５におけるパワー半導体装置ＰＫＧ６においては、変形例２による利点と変形例４による利点（実施の形態２における利点）を得ることができる。つまり、本変形例５においても、パワー半導体装置ＰＫＧ６の信頼性を向上することができるとともに、パワー半導体装置ＰＫＧ６の製造歩留りを向上することができる。

（実施の形態３）
前記実施の形態２では、パッケージ構造に関する工夫点について説明したが、本実施の形態３では、デバイス構造に関する工夫点について説明する。

＜ＭＯＳＦＥＴのデバイス構造＞
まず、半導体チップＣＨＰ２に形成されているＭＯＳＦＥＴのデバイス構造の一例について説明する。図１３は、本実施の形態３におけるＭＯＳＦＥＴのデバイス構造の一例を示す断面図である。図１３に示すように、例えば、ｎ型不純物を導入したシリコンからなる半導体基板ＳＵＢｍの裏面には、例えば、金膜からなるドレイン電極ＤＥｍが形成されている一方、半導体基板ＳＵＢｍの主面側には、ｎ型半導体領域からなるドリフト層ＤＦＴｍが形成されている。ドリフト層ＤＦＴｍには、ｐ型半導体領域からなるボディ領域ＰＲが形成されており、このボディ領域ＰＲに内包されるように、ｎ型半導体領域からなるソース領域ＳＲが形成されている。このソース領域ＳＲとドリフト層ＤＦＴｍで挟まれたボディ領域ＰＲの表面領域がチャネル形成領域として機能する。そして、ソース領域ＳＲとボディ領域ＰＲの両方に電気的に接続するようにソース電極ＳＥが形成されている。さらに、チャネル形成領域上を含むドリフト層ＤＦＴｍの表面には、例えば、酸化シリコン膜からなるゲート絶縁膜ＧＯＸが形成されており、このゲート絶縁膜ＧＯＸ上にゲート電極Ｇが形成されている。

このように構成されているＭＯＳＦＥＴでは、例えば、ソース領域ＳＲから、ボディ領域ＰＲの表面に形成されたチャネル形成領域を通って、ドリフト層ＤＦＴｍから半導体基板ＳＵＢｍの裏面に形成されているドレイン電極ＤＥｍへ電子が流れるように構成されており、いわゆる縦型ＭＯＳＦＥＴと呼ばれる構造である。この縦型ＭＯＳＦＥＴの利点としては、半導体チップＣＨＰ２に高密度に形成できるため、電流密度の大きなＭＯＳＦＥＴを形成できる点を挙げることができる。したがって、縦型ＭＯＳＦＥＴを前記実施の形態１におけるパワー半導体装置（スイッチング素子）に利用することにより、電流密度の大きなパワー半導体装置を実現することができる。

例えば、図９に示すように、接合ＦＥＴが形成された半導体チップＣＨＰ０上に、ＭＯＳＦＥＴが形成された半導体チップＣＨＰ２を積層した場合、ソースパッドＳＰｊ０上に配置されるＭＯＳＦＥＴを形成した半導体チップＣＨＰ２の面積も比較的小さくなる。ただし。この場合であっても、半導体チップＣＨＰ２に形成されるＭＯＳＦＥＴとして、図１３に示す縦型ＭＯＳＦＥＴを使用すれば、小さなチップ面積でも、比較的大きな電流密度のＭＯＳＦＥＴを実現することができる。この結果、カスコード接続されたパワー半導体装置全体の電流密度を大きくすることができる。つまり、縦型ＭＯＳＦＥＴを使用することにより、ＭＯＳＦＥＴを形成した半導体チップＣＨＰ２の面積が小さくなる場合であっても、大電流を確保できる高性能なパワー半導体装置を提供することができる。

＜接合ＦＥＴ用半導体チップのデバイス構造＞
続いて、接合ＦＥＴが形成された接合ＦＥＴ用半導体チップ（半導体チップＣＨＰ０や半導体チップＣＨＰ１）のデバイス構造について説明する。図１４は、接合ＦＥＴ用半導体チップの一部領域を模式的に示す断面図である。図１４に示すように、接合ＦＥＴ用半導体チップにおいては、半導体基板ＳＵＢｊの裏面にドレイン電極ＤＥｊが形成されており、半導体基板ＳＵＢｊの主面（表面）にドリフト層ＤＦＴｊが形成されている。このドリフト層ＤＦＴｊには、アクティブ領域ＡＣＴｊが形成されており、アクティブ領域ＡＣＴｊの外側領域にターミネーション領域ＴＭｊが形成されている。

アクティブ領域ＡＣＴｊには、図１４の左図に示すように、接合ＦＥＴを構成する複数の単位接合ＦＥＴが形成されている。すなわち、アクティブ領域ＡＣＴｊには、複数の単位接合ＦＥＴのそれぞれのゲート電極ＧＥやソース領域ＳＲが形成されている。そして、複数の単位接合ＦＥＴのそれぞれのゲート電極ＧＥは、ゲート引き出し電極ＧＷと電気的に接続されている。また、アクティブ領域ＡＣＴｊ上およびターミネーション領域ＴＭｊ上には、絶縁膜ＩＬ１が形成されており、この絶縁膜ＩＬ１上にソースパッドＳＰｊが形成されている。具体的には、絶縁膜ＩＬ１上に第１金属配線層が形成されており、この第１金属配線層上に絶縁膜ＩＬ２が形成されている。そして、絶縁膜ＩＬ２には、開口部ＯＰ１が形成されており、この開口部ＯＰ１から露出する第１金属配線層の露出領域がソースパッドＳＰｊとなる。このソースパッドＳＰｊは、複数の単位接合ＦＥＴのそれぞれのソース領域ＳＲと電気的に接続されている。

一方、図１４の右図において、絶縁膜ＩＬ１上には、第１金属配線層と同層で形成され、かつ、電気的に分離された第２金属配線層が設けられており、この第２金属配線層上に絶縁膜ＩＬ２が形成されている。そして、絶縁膜ＩＬ２には、開口部ＯＰ２が形成されており、この開口部ＯＰ２から露出する第２金属配線層の露出領域がゲートパッドＧＰｊとなる。このゲートパッドＧＰｊは、図１４の左図に示すゲート引き出し電極ＧＷと電気的に接続されている。したがって、ゲートパッドＧＰｊは、ゲート引き出し電極ＧＷを介して、複数の単位接合ＦＥＴのそれぞれのゲート電極ＧＥと電気的に接続されていることになる。

なお、接合ＦＥＴ用半導体チップに形成されている「接合ＦＥＴ」は、図１４の左図に示すように、互いに並列接続された複数の単位接合ＦＥＴから構成されている。すなわち、互いに並列接続された複数の単位接合ＦＥＴからなる集合体が１つの「接合ＦＥＴ」を構成し、１つの接合ＦＥＴ用半導体チップには、１つの「接合ＦＥＴ」が形成されていることになる。つまり、本明細書において、複数の接合ＦＥＴ用半導体チップのそれぞれには、１つの「接合ＦＥＴ」が形成されている。例えば、半導体チップＣＨＰ０には、１つの「接合ＦＥＴ」が形成され、半導体チップＣＨＰ１にも、１つの「接合ＦＥＴ」が形成されていることになる。そして、１つの「接合ＦＥＴ」は、例えば、互いに並列接続された数千個から数万個の単位接合ＦＥＴから構成される場合もある。ここで、単位接合ＦＥＴのゲート電極ＧＥは、１つの「接合ＦＥＴ」のゲート電極ということができ、単位接合ＦＥＴのソース領域ＳＲは、１つの「接合ＦＥＴ」のソース領域ともいうことができる。

以上のことから、複数の接合ＦＥＴ用半導体チップのそれぞれは、１つの「接合ＦＥＴ」が形成された半導体基板ＳＵＢｊと、ゲート電極ＧＥと電気的に接続されたゲート引き出し電極ＧＷと、ゲート引き出し電極ＧＷと電気的に接続されたゲートパッドＧＰｊと、を有することになる。

＜単位接合ＦＥＴのデバイス構造＞
以下では、図１４の領域ＡＲに着目して、単位接合ＦＥＴのデバイス構造について説明する。図１５は、図１４の領域ＡＲを拡大した図であって、単位接合ＦＥＴのデバイス構造を示す断面図である。図１５に示すように、半導体基板ＳＵＢｊの裏面にドレイン電極ＤＥｊが形成されている。一方、半導体基板ＳＵＢｊの裏面とは反対側の主面側には、ドリフト層ＤＦＴｊが形成されており、このドリフト層ＤＦＴｊには、複数のトレンチＴＲが形成されている。そして、複数のトレンチＴＲのそれぞれの側面および底面には、ゲート電極ＧＥ（ゲート領域ともいう）が形成されており、隣り合うトレンチＴＲの側面および底面に形成されたゲート電極ＧＥに挟まれるようにチャネル形成領域が形成されている。このチャネル形成領域の上部にはソース領域ＳＲが形成され、ソース領域ＳＲ上にソース電極ＳＥが形成されている。また、トレンチＴＲを埋め込むように絶縁膜ＩＬ１が形成されている。

このように構成されている単位接合ＦＥＴでは、ゲート電極ＧＥに印加する電圧を制御することにより、ゲート電極ＧＥからの空乏層の延びを制御する。これにより、互いに隣り合うゲート電極ＧＥから延びる空乏層が繋がるとチャネル形成領域が消失してオフ状態が実現される一方、互いに隣り合うゲート電極ＧＥから延びる空乏層が繋がらない場合には、チャネル形成領域が形成されてオン状態が実現される。

＜実施の形態３の特徴＞
次に、本実施の形態３における特徴点について説明する。本実施の形態３における特徴点は、例えば、図１４に示すように、ゲートパッドＧＰｊがゲート引き出し電極ＧＷの上層に形成されている点にある。すなわち、本実施の形態３では、ゲートパッドＧＰｊとゲート引き出し電極ＧＷが２層構造となっている。これにより、本実施の形態３によれば、接合ＦＥＴのゲート抵抗を低減することができる。具体的に、本実施の形態３によれば、図１に示すゲート配線抵抗ｒｇｊ０やゲート配線抵抗ｒｇｊ１を低減することができる。

なぜなら、図１４に示すように、ゲートパッドＧＰｊとゲート引き出し電極ＧＷとを２層構造にする場合には、ゲートパッドＧＰｊの膜厚を、ゲート引き出し電極ＧＷの膜厚よりも厚くすることができることになり、ゲートパッドＧＰｊの膜厚を厚くすることができるということは、ゲート配線抵抗が小さくなることを意味するからである。

例えば、コスト削減の観点から、ゲートパッドＧＰｊとゲート引き出し電極ＧＷとを同層で形成することが考えられる。つまり、ゲートパッドＧＰｊとゲート引き出し電極ＧＷとを１層構造とすることが考えられるが、この場合、ゲートパッドＧＰｊの厚さは、ゲート引き出し電極ＧＷの厚さと同程度となる。これに対し、本実施の形態３のように、ゲートパッドＧＰｊとゲート引き出し電極ＧＷとを２層構造にする場合には、ゲートパッドＧＰｊの膜厚を、ゲート引き出し電極ＧＷの膜厚よりも厚くすることができるのである。さらに本実施の形態３では、ゲートパッドＧＰｊおよびゲート引き出し電極ＧＷが、抵抗率の低いアルミニウムを主成分とする材料から形成されており、この点からも、ゲートパッドＧＰｊおよびゲート引き出し電極ＧＷの抵抗を小さくすることができる。

ここで、本明細書でいう「主成分」とは、部材（層や膜）を構成する構成材料のうち、最も多く含まれている材料成分のことをいい、例えば、「アルミニウムを主成分とする部材」とは、部材がアルミニウム（Ａｌ）を最も多く含んでいることを意味している。本明細書で「主成分」という言葉を使用する意図は、例えば、部材が基本的にアルミニウムから構成されているが、その他に不純物を含む場合を排除するものではないことを表現するために使用している。

例えば、本明細書でいうアルミニウムを主成分とする導体膜（金属膜）には、純粋なアルミニウム膜である場合だけでなく、アルミニウムにシリコンが添加されたアルミニウム合金膜（ＡｌＳｉ膜）や、アルミニウムにシリコンと銅が添加されたアルミニウム合金膜（ＡｌＳｉＣｕ膜）も含む広い概念で使用される。したがって、これらのアルミニウム合金膜を含むゲートパッドＧＰｊも「アルミニウムを主成分とするゲートパッドＧＰｊ」に含まれることになる。

以上のように、本実施の形態３における特徴点は、（１）ゲートパッドＧＰｊとゲート引き出し電極ＧＷとが２層構造となっている点、（２）ゲートパッドＧＰｊの膜厚がゲート引き出し電極ＧＷの膜厚よりも厚い点、（３）ゲートパッドＧＰｊおよびゲート引き出し電極ＧＷが、抵抗率の低いアルミニウムを主成分とする材料から形成されている点を有している。このため、本実施の形態３によれば、上述した（１）〜（３）に示す特徴点の相乗効果によって、接合ＦＥＴのゲート配線抵抗（図１に示すゲート配線抵抗ｒｇｊ０やゲート配線抵抗ｒｇｊ１）を低減することができる。

この結果、本実施の形態３におけるパワー半導体装置によれば、複数の接合ＦＥＴのそれぞれのゲートインピーダンスを低減できるため、複数の接合ＦＥＴのそれぞれのゲートインピーダンスの増加に起因するＭＯＳＦＥＴへの絶縁耐圧以上の電圧印加を抑制することができ、これによって、カスコード接続されたＭＯＳＦＥＴのアバランシェ破壊を効果的に抑制することができる。つまり、本実施の形態３によれば、パワー半導体装置の信頼性を向上することができる。

特に、本実施の形態３で説明したデバイス構造上の工夫と前記実施の形態２で説明したパッケージ構造上の工夫とを組み合わせることにより、図１に示すゲート配線抵抗ｒｇｊ０やゲート配線抵抗ｒｇｊ１を低減することができるとともに、図１に示す寄生抵抗Ｒｇｊ０や寄生抵抗Ｒｇｊ１を低減することができる。この場合、複数の接合ＦＥＴのそれぞれのゲートインピーダンスをさらに低減することができるため、パワー半導体装置のさらなる信頼性向上を図ることができるとともに、以下に示す効果も得ることができる。

すなわち、接合ＦＥＴの寄生抵抗が小さくなるということは、調整が困難な抵抗成分が小さくなることを意味し、これによって、接合ＦＥＴのゲート抵抗の調整範囲が大きくなることになる。この結果、例えば、外付け抵抗によるゲート抵抗値の調整が容易となり、パワー半導体装置のスイッチング速度の調整自由度を向上することができる。つまり、外付け抵抗を最適な値に設定することが容易になる結果、カスコード接続されたＭＯＳＦＥＴの絶縁破壊を防ぎながら、パワー半導体装置のスイッチング速度を制御することが可能となるため、システム機器におけるスイッチングノイズを抑制できる効果が得られる。

（実施の形態４）
本実施の形態４では、例えば、ハイブリッド自動車や電気自動車に搭載されるモータの制御する制御システムに、前記実施の形態１〜３で説明したパワー半導体装置を適用する例について説明する。

図１６は、本実施の形態４における制御システムの構成を示すブロック図である。図１６において、本実施の形態４における制御システムは、電源ＰＳと、制御部ＥＣＵと、インバータＩＮＶと、モータＭＴとを有する。本実施の形態４の制御システムにおいて、電源ＰＳから電力の供給を受けるインバータＩＮＶは、制御部ＥＣＵによる制御によって制御され、負荷であるモータＭＴを駆動するように構成されている。例えば、制御部ＥＣＵとインバータＩＮＶとは電子装置を構成する。

すなわち、本実施の形態４における電子装置は、負荷であるモータＭＴと電気的に接続され、モータＭＴを駆動するインバータＩＮＶと、インバータＩＮＶを制御する制御部と、を備える。このとき、インバータＩＮＶは、前記実施の形態１〜３で説明したパワー半導体装置を構成要素に含む。

以下に、前記実施の形態１〜３で説明したパワー半導体装置を構成要素に含むインバータＩＮＶの回路構成例について説明する。図１７は、制御部（図１６の制御部ＥＣＵ）からの入力信号に従って、例えば、３相モータであるモータＭＴを駆動するインバータＩＮＶの回路ブロック図である。

図１７において、インバータＩＮＶは、６つのカスコードスイッチＳＷＵ、ＳＷＶ、ＳＷＷ、ＳＷＸ、ＳＷＹ、ＳＷＺを有している。これらの６つのカスコードスイッチＳＷＵ、ＳＷＶ、ＳＷＷ、ＳＷＸ、ＳＷＹ、ＳＷＺのそれぞれは、前記実施の形態１〜３で説明したパワー半導体装置から構成される。

カスコードスイッチＳＷＵは、モータＭＴのＵ相を制御する上アームＵＡ（Ｕ）を構成し、カスコードスイッチＳＷＸは、モータＭＴのＵ相を制御する下アームＢＡ（Ｘ）を構成している。そして、カスコードスイッチＳＷＵは、複数の接合ＦＥＴ（ＪＵ１、ＪＵ２）とＭＯＳＦＥＴ（ＭＵ）とのカスコード接続から構成され、カスコードスイッチＳＷＸは、複数の接合ＦＥＴ（ＪＸ１、ＪＸ２）とＭＯＳＦＥＴ（ＭＸ）とのカスコード接続から構成されている。

同様に、カスコードスイッチＳＷＶは、モータＭＴのＶ相を制御する上アームＵＡ（Ｖ）を構成し、カスコードスイッチＳＷＹは、モータＭＴのＶ相を制御する下アームＢＡ（Ｙ）を構成している。そして、カスコードスイッチＳＷＶは、複数の接合ＦＥＴ（ＪＶ１、ＪＶ２）とＭＯＳＦＥＴ（ＭＶ）とのカスコード接続から構成され、カスコードスイッチＳＷＸは、複数の接合ＦＥＴ（ＪＹ１、ＪＹ２）とＭＯＳＦＥＴ（ＭＹ）とのカスコード接続から構成されている。

同様に、カスコードスイッチＳＷＷは、モータＭＴのＷ相を制御する上アームＵＡ（Ｗ）を構成し、カスコードスイッチＳＷＺは、モータＭＴのＷ相を制御する下アームＢＡ（Ｚ）を構成している。そして、カスコードスイッチＳＷＷは、複数の接合ＦＥＴ（ＪＷ１、ＪＷ２）とＭＯＳＦＥＴ（ＭＷ）とのカスコード接続から構成され、カスコードスイッチＳＷＺは、複数の接合ＦＥＴ（ＪＺ１、ＪＺ２）とＭＯＳＦＥＴ（ＭＺ）とのカスコード接続から構成されている。

また、図１７において、６つのカスコードスイッチＳＷＵ、ＳＷＶ、ＳＷＷ、ＳＷＸ、ＳＷＹ、ＳＷＺは、図１６に示す制御部ＥＣＵの一部を構成する６つの駆動回路ＧＤＵ、ＧＤＶ、ＧＤＷ，ＧＤＸ、ＧＤＹ、ＧＤＺによって制御される。すなわち、６つの駆動回路ＧＤＵ、ＧＤＶ、ＧＤＷ，ＧＤＸ、ＧＤＹ、ＧＤＺは、６つのカスコードスイッチＳＷＵ、ＳＷＶ、ＳＷＷ、ＳＷＸ、ＳＷＹ、ＳＷＺに対応して設けられている。

具体的に、駆動回路ＧＤＵは、カスコードスイッチＳＷＵを構成するＭＯＳＦＥＴ（ＭＵ）のゲート電極および複数の接合ＦＥＴ（ＪＵ１、ＪＵ２）のゲート電極と電気的に接続されている。また、駆動回路ＧＤＶは、カスコードスイッチＳＷＶを構成するＭＯＳＦＥＴ（ＭＶ）のゲート電極および複数の接合ＦＥＴ（ＪＶ１、ＪＶ２）のゲート電極と電気的に接続されている。さらに、駆動回路ＧＤＷは、カスコードスイッチＳＷＷを構成するＭＯＳＦＥＴ（ＭＷ）のゲート電極および複数の接合ＦＥＴ（ＪＷ１、ＪＷ２）のゲート電極と電気的に接続されている。

同様に、駆動回路ＧＤＸは、カスコードスイッチＳＷＸを構成するＭＯＳＦＥＴ（ＭＸ）のゲート電極および複数の接合ＦＥＴ（ＪＸ１、ＪＸ２）のゲート電極と電気的に接続されている。また、駆動回路ＧＤＹは、カスコードスイッチＳＷＹを構成するＭＯＳＦＥＴ（ＭＹ）のゲート電極および複数の接合ＦＥＴ（ＪＹ１、ＪＹ２）のゲート電極と電気的に接続されている。さらに、駆動回路ＧＤＺは、カスコードスイッチＳＷＺを構成するＭＯＳＦＥＴ（ＭＺ）のゲート電極および複数の接合ＦＥＴ（ＪＺ１、ＪＺ２）のゲート電極と電気的に接続されている。

ここで、本実施の形態４では、ＭＯＳＦＥＴのゲート電極だけでなく、複数の接合ＦＥＴのゲート電極も駆動回路（ゲート駆動回路）で制御している。この場合、接合ＦＥＴのゲート電極を駆動回路で制御することにより、接合ＦＥＴのソース電圧を所望のレベルに制御できるので、中間ノードのサージ電圧を抑制できる効果を得ることができる。この構成の場合、端子数が増加してしまうが、より低損失なスイッチング素子を提供できる利点が得られる。なお、もちろん、駆動回路がＭＯＳＦＥＴのゲート電極だけを駆動するように構成してもよい。この場合は、単体のＭＯＳＦＥＴをパワー半導体装置として利用する場合からの駆動回路（ゲート駆動回路）の変更が不要となる利点を得ることができる。

このように構成されているインバータＩＮＶにおいては、それぞれスイッチ回路の１相分として動作する２個のカスコードスイッチ（上アームと下アーム）が電源ＰＳから供給される電源電圧（例えば、３００Ｖ）間に直列に接続され、直列接続された２個のカスコードスイッチは、駆動回路からの入力信号に従って、互いに相補的にスイッチング動作を行う。この相補的なスイッチング動作により、２個のカスコードスイッチの接続点（Ｕ、Ｖ、Ｗ）から負荷であるモータＭＴへの出力信号が出力される。

図１７においては、カスコードスイッチＳＷＵとカスコードスイッチＳＷＸが直列に接続され、その接続点（Ｕ）から負荷であるモータＭＴのＵ相を駆動する信号が出力される。同様に、カスコードスイッチＳＷＶとカスコードスイッチＳＷＹが直列に接続され、その接続点（Ｖ）からモータＭＴのＶ相を駆動する信号が出力される。同様に、カスコードスイッチＳＷＷとカスコードスイッチＳＷＺが直列に接続され、その接続点（Ｗ）からモータＭＴのＷ相を駆動する信号が出力される。

なお、図１７において、還流用のダイオードは、ＭＯＳＦＥＴ（ＭＵ、ＭＶ、ＭＷ、ＭＸ、ＭＹ、ＭＺ）の内蔵ダイオードである。また、図１７において、電源ＰＳの正電位側が「Ｐ」で示され、電源ＰＳの負電位側が「Ｎ」で示されている。

本実施の形態４で説明したカスコードスイッチＳＷＵ、ＳＷＶ、ＳＷＷ、ＳＷＸ、ＳＷＹ、ＳＷＺは、前記実施の形態１〜３で説明したパワー半導体装置から構成されているため、オン抵抗が低く、かつ、ＭＯＳＦＥＴの破壊を防ぐことができるので、モータの駆動電流が大きい場合においても、制御システム（インバータシステム）の低損失化と高信頼性を両立することができる。

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

例えば、前記実施の形態では、複数の接合ＦＥＴ用半導体チップのそれぞれが炭化シリコンを材料としている例を説明したが、前記実施の形態における技術的思想は、複数の接合ＦＥＴ用半導体チップのそれぞれが窒化ガリウムを材料としている例にも適用できる。

また、本実施の形態では、複数の接合ＦＥＴを並列接続する構成例として、２つの接合ＦＥＴを並列接続する例を示したが、複数の接合ＦＥＴの数は２つに限定されず、例えば、３つ以上であってもよい。

また、前記実施の形態２で説明したパッケージ形態に関し、リード配置もこれらに限定されない。つまり、ゲートリード、ドレインリード、および、ソースリードの配置位置は、様々な変更が可能である。例えば、パッケージを実装基板に実装する際、既存のリード配置を流用できるように、パッケージのリード配置を決定することができる。この場合、実装基板の変更が不要となり、設計変更に伴うコストの増加も抑制することができる。

さらに、積層半導体チップのレイアウト構成も、特に、明細書で説明したレイアウト構成だけに限定されるものではなく、各半導体チップの形状、パッドの形状、ターミネーション領域の形状なども、特に限定されない。また、接合ＦＥＴやＭＯＳＦＥＴの構造も限定されるものではなく、様々な既存の構造を適用することができる。さらには、デバイスの不純物プロファイルも自由に変更することができる。例えば、ＭＯＳＦＥＴでは、パンチスルーしないように表面の不純物濃度を薄くし、かつ、深さ方向に徐々に不純物濃度を濃くするように不純物を注入するようにしてもよい。

なお、上述のＭＯＳＦＥＴは、ゲート絶縁膜を酸化膜から形成する場合に限定するもの
ではなく、ゲート絶縁膜を広く絶縁膜から形成するＭＩＳＦＥＴ（Metal Insulator Semi
conductor Field Effect Transistor)をも含むものと想定している。つまり、本明細書で
は、便宜上ＭＯＳＦＥＴという用語を使用しているが、このＭＯＳＦＥＴは、ＭＩＳＦＥ
Ｔをも含む意図の用語として本明細書では使用している。

前記実施の形態で説明したパワー半導体装置は、ハイブリッド車や電気自動車のインバータに適用することができるが、これに限定されるものではなく、例えば、エアコン用のインバータ、太陽光発電システムのパワーコンディショナ、スイッチング電源回路、パソコンの電源モジュール、白色ＬＥＤのインバータなどの様々な機器への適用が可能である。

ＣＨＰ０ 半導体チップ
ＣＨＰ１ 半導体チップ
ＣＨＰ２ 半導体チップ
Ｑ１Ａ 接合ＦＥＴ
Ｑ１Ｂ 接合ＦＥＴ
Ｑ２ ＭＯＳＦＥＴ

Claims (20)

1. 第１面、および、前記第１面とは反対側の第２面を有する第１チップ搭載部と、
   第３面、および、前記第３面とは反対側の第４面を有し、前記第１チップ搭載部から離間した第２チップ搭載部と、
   前記第２チップ搭載部を支持する第１リードと、
   前記第１チップ搭載部、前記第２チップ搭載部、および、前記第１リードから離間した第２リードと、
   前記第１チップ搭載部、前記第２チップ搭載部、前記第１リード、および、前記第２リードから離間した第３リードと、
   シリコンから成る第１半導体基板、前記第１半導体基板の第１主面に形成された第１電界効果トランジスタ、前記第１半導体基板の前記第１主面上に形成された第１ゲートパッド、前記第１半導体基板の前記第１主面上に形成された第１ソースパッド、および、前記第１主面とは反対側の前記第１半導体基板の第１裏面に形成された第１ドレイン電極を有し、前記第１裏面が前記第１チップ搭載部の前記第１面と対向するように、前記第１チップ搭載部の前記第１面上に搭載された第１半導体チップと、
   シリコンよりもバンドギャップの大きな材料から成る第２半導体基板、前記第２半導体基板の第２主面に形成された第２電界効果トランジスタ、前記第２半導体基板の前記第２主面上に形成された第２ゲートパッド、前記第２半導体基板の前記第２主面上に形成された第２ソースパッド、および、前記第２主面とは反対側の前記第２半導体基板の第２裏面に形成された第２ドレイン電極を有し、前記第２裏面が前記第２チップ搭載部の前記第３面と対向するように、前記第２チップ搭載部の前記第３面上に搭載された第２半導体チップと、
   シリコンよりもバンドギャップの大きな材料から成る第３半導体基板、前記第３半導体基板の第３主面に形成された第３電界効果トランジスタ、前記第３半導体基板の前記第３主面上に形成された第３ゲートパッド、前記第３半導体基板の前記第３主面上に形成された第３ソースパッド、および、前記第３主面とは反対側の前記第３半導体基板の第３裏面に形成された第３ドレイン電極を有し、前記第３裏面が前記第２チップ搭載部の前記第３面と対向するように、前記第２チップ搭載部の前記第３面上に搭載された第３半導体チップと、
   前記第１半導体チップ、前記第２半導体チップ、および、前記第３半導体チップ、を封止する封止体と、を含み、
   前記第１半導体チップの前記第１ソースパッドは、前記第２リードと電気的に接続されており、
   前記第１半導体チップの前記第１ゲートパッドは、前記第３リードと電気的に接続されており、
   前記第２半導体チップの前記第２ソースパッドは、前記第１チップ搭載部と電気的に接続されており、
   前記第２半導体チップの前記第２ゲートパッドは、前記第２リードと電気的に接続されており、
   前記第３半導体チップの前記第３ソースパッドは、前記第１チップ搭載部と電気的に接続されており、
   前記第３半導体チップの前記第３ゲートパッドは、前記第２リードと電気的に接続されている、半導体装置。
2. 請求項１記載の半導体装置において、
   前記第２半導体基板、および、前記第３半導体基板のそれぞれは、炭化シリコン、あるいは、窒化ガリウムから成る、半導体装置。
3. 請求項２記載の半導体装置において、
   前記第１電界効果トランジスタは、ノーマリオフ型のＭＯＳＦＥＴであり、
   前記第２電界効果トランジスタ、および、前記第３電界効果トランジスタのそれぞれは、ノーマリオン型の接合ＦＥＴである、半導体装置。
4. 請求項３記載の半導体装置において、
   前記第２電界効果トランジスタを有する前記第２半導体チップ、および、前記第３電界効果トランジスタを有する前記第３半導体チップのそれぞれのサイズは、前記第２電界効果トランジスタと前記第３電界効果トランジスタの両方を有する半導体チップのサイズよりも小さい、半導体装置。
5. 請求項４記載の半導体装置において、
   前記第２半導体チップのサイズと前記第３半導体チップのサイズは、互いに同じである、半導体装置。
6. 請求項５記載の半導体装置において、
   前記第２半導体チップ、および、前記第３半導体チップのそれぞれは、前記第１半導体チップの幅よりも小さい幅を有している、半導体装置。
7. 請求項６記載の半導体装置において、
   前記第１リードは、平面視において、前記第２リードと前記第３リードとの間に配置されている、半導体装置。
8. 請求項４記載の半導体装置において、
   前記第２半導体チップのサイズと前記第３半導体チップのサイズは、互いに異なる、半導体装置。
9. 請求項８記載の半導体装置において、
   前記第１リードは、平面視において、前記第２リードと前記第３リードとの間に配置されている、半導体装置。
10. 第１面、および、前記第１面とは反対側の第２面を有する第１チップ搭載部と、
    第３面、および、前記第３面とは反対側の第４面を有し、前記第１チップ搭載部から離間した第２チップ搭載部と、
    前記第２チップ搭載部を支持する第１リードと、
    前記第１チップ搭載部、前記第２チップ搭載部、および、前記第１リードから離間した第２リードと、
    前記第１チップ搭載部、前記第２チップ搭載部、前記第１リード、および、前記第２リードから離間した第３リードと、
    シリコンから成る第１半導体基板、前記第１半導体基板の第１主面に形成された第１電界効果トランジスタ、前記第１電界効果トランジスタのゲートと電気的に接続され、かつ、前記第１半導体基板の前記第１主面上に形成された第１ゲートパッド、前記第１電界効果トランジスタのソースと電気的に接続され、かつ、前記第１半導体基板の前記第１主面上に形成された第１ソースパッド、および、前記第１電界効果トランジスタのドレインと電気的に接続され、かつ、前記第１主面とは反対側の前記第１半導体基板の第１裏面に形成された第１ドレイン電極を有し、前記第１裏面が前記第１チップ搭載部の前記第１面と対向するように、第１導電性部材を介して前記第１チップ搭載部の前記第１面上に搭載された第１半導体チップと、
    シリコンよりもバンドギャップの大きな材料から成る第２半導体基板、前記第２半導体基板の第２主面に形成された第２電界効果トランジスタ、前記第２電界効果トランジスタのゲートと電気的に接続され、かつ、前記第２半導体基板の前記第２主面上に形成された第２ゲートパッド、前記第２電界効果トランジスタのソースと電気的に接続され、かつ、前記第２半導体基板の前記第２主面上に形成された第２ソースパッド、および、前記第２電界効果トランジスタのドレインと電気的に接続され、かつ、前記第２主面とは反対側の前記第２半導体基板の第２裏面に形成された第２ドレイン電極を有し、前記第２裏面が前記第２チップ搭載部の前記第３面と対向するように、第２導電性部材を介して前記第２チップ搭載部の前記第３面上に搭載された第２半導体チップと、
    シリコンよりもバンドギャップの大きな材料から成る第３半導体基板、前記第３半導体基板の第３主面に形成された第３電界効果トランジスタ、前記第３電界効果トランジスタのゲートと電気的に接続され、かつ、前記第３半導体基板の前記第３主面上に形成された第３ゲートパッド、前記第３電界効果トランジスタのソースと電気的に接続され、かつ、前記第３半導体基板の前記第３主面上に形成された第３ソースパッド、および、前記第２電界効果トランジスタのドレインと電気的に接続され、かつ、前記第３主面とは反対側の前記第３半導体基板の第３裏面に形成された第３ドレイン電極を有し、前記第３裏面が前記第２チップ搭載部の前記第３面と対向するように、第３導電性部材を介して前記第２チップ搭載部の前記第３面上で、かつ、前記第２半導体チップの隣に搭載された第３半導体チップと、
    前記第１半導体チップの前記第１ソースパッドと前記第２リードとを互いに、かつ、電気的に接続する第１ワイヤと、
    前記第１半導体チップの前記第１ゲートパッドと前記第３リードとを互いに、かつ、電気的に接続する第２ワイヤと、
    前記第２半導体チップの前記第２ソースパッドと前記第１チップ搭載部とを互いに、かつ、電気的に接続する第３ワイヤと、
    前記第２半導体チップの前記第２ゲートパッドと前記第２リードとを互いに、かつ、電気的に接続する第４ワイヤと、
    前記第３半導体チップの前記第３ソースパッドと前記第１チップ搭載部とを互いに、かつ、電気的に接続する第５ワイヤと、
    前記第３半導体チップの前記第３ゲートパッドと前記第２リードとを互いに、かつ、電気的に接続する第６ワイヤと、
    前記第１チップ搭載部の前記第２面、および、前記第２チップ搭載部の前記第４面が露出するように、前記第１半導体チップ、前記第２半導体チップ、前記第３半導体チップ、前記第１ワイヤ、前記第２ワイヤ、前記第３ワイヤ、前記第４ワイヤ、前記第５ワイヤ、および、前記第６ワイヤを封止する封止体と、を含む、半導体装置。
11. 請求項１０記載の半導体装置において、
    前記第２半導体基板、および、前記第３半導体基板のそれぞれは、炭化シリコン、あるいは、窒化ガリウムから成る、半導体装置。
12. 請求項１１記載の半導体装置において、
    前記第１電界効果トランジスタは、ノーマリオフ型のＭＯＳＦＥＴであり、
    前記第２電界効果トランジスタ、および、前記第３電界効果トランジスタのそれぞれは、ノーマリオン型の接合ＦＥＴである、半導体装置。
13. 請求項１２記載の半導体装置において、
    前記第２電界効果トランジスタを有する前記第２半導体チップ、および、前記第３電界効果トランジスタを有する前記第３半導体チップのそれぞれのサイズは、前記第２電界効果トランジスタと前記第３電界効果トランジスタの両方を有する半導体チップのサイズよりも小さい、半導体装置。
14. 請求項１３記載の半導体装置において、
    前記第２半導体チップのサイズと前記第３半導体チップのサイズは、互いに同じである、半導体装置。
15. 請求項１４記載の半導体装置において、
    前記第２半導体チップ、および、前記第３半導体チップのそれぞれは、前記第１半導体チップの幅よりも小さい幅を有している、半導体装置。
16. 請求項１５記載の半導体装置において、
    前記第１リードは、平面視において、前記第２リードと前記第３リードとの間に配置されている、半導体装置。
17. 請求項１３記載の半導体装置において、
    前記第２半導体チップのサイズと前記第３半導体チップのサイズは、互いに異なる、半導体装置。
18. 請求項１７記載の半導体装置において、
    前記第１リードは、平面視において、前記第２リードと前記第３リードとの間に配置されている、半導体装置。
19. 第１面、および、前記第１面とは反対側の第２面を有する第１チップ搭載部と、
    第３面、および、前記第３面とは反対側の第４面を有し、前記第１チップ搭載部から離間した第２チップ搭載部と、
    前記第２チップ搭載部を支持する第１リードと、
    前記第１チップ搭載部、前記第２チップ搭載部、および、前記第１リードから離間した第２リードと、
    前記第１チップ搭載部、前記第２チップ搭載部、前記第１リード、および、前記第２リードから離間した第３リードと、
    シリコンから成る第１半導体基板、前記第１半導体基板の第１主面に形成されたノーマリオフ型のＭＯＳＦＥＴ、前記ＭＯＳＦＥＴのゲートと電気的に接続され、かつ、前記第１半導体基板の前記第１主面上に形成された第１ゲートパッド、前記ＭＯＳＦＥＴのソースと電気的に接続され、かつ、前記第１半導体基板の前記第１主面上に形成された第１ソースパッド、および、前記ＭＯＳＦＥＴのドレインと電気的に接続され、かつ、前記第１主面とは反対側の前記第１半導体基板の第１裏面に形成された第１ドレイン電極を有し、前記第１裏面が前記第１チップ搭載部の前記第１面と対向するように、第１導電性部材を介して前記第１チップ搭載部の前記第１面上に搭載された第１半導体チップと、
    炭化シリコン、あるいは、窒化ガリウムから成る第２半導体基板、前記第２半導体基板の第２主面に形成されたノーマリオン型の第１接合ＦＥＴ、前記第１接合ＦＥＴのゲートと電気的に接続され、かつ、前記第２半導体基板の前記第２主面上に形成された第２ゲートパッド、前記第１接合ＦＥＴのソースと電気的に接続され、かつ、前記第２半導体基板の前記第２主面上に形成された第２ソースパッド、および、前記第１接合ＦＥＴのドレインと電気的に接続され、かつ、前記第２主面とは反対側の前記第２半導体基板の第２裏面に形成された第２ドレイン電極を有し、前記第２裏面が前記第２チップ搭載部の前記第３面と対向するように、第２導電性部材を介して前記第２チップ搭載部の前記第３面上に搭載された第２半導体チップと、
    炭化シリコン、あるいは、窒化ガリウムから成る第３半導体基板、前記第３半導体基板の第３主面に形成されたノーマリオン型の第２接合ＦＥＴ、前記第２接合ＦＥＴのゲートと電気的に接続され、かつ、前記第３半導体基板の前記第３主面上に形成された第３ゲートパッド、前記第２接合ＦＥＴのソースと電気的に接続され、かつ、前記第３半導体基板の前記第３主面上に形成された第３ソースパッド、および、前記第２接合ＦＥＴのドレインと電気的に接続され、かつ、前記第３主面とは反対側の前記第３半導体基板の第３裏面に形成された第３ドレイン電極を有し、前記第３裏面が前記第２チップ搭載部の前記第３面と対向するように、第３導電性部材を介して前記第２チップ搭載部の前記第３面上で、かつ、前記第２半導体チップの隣に搭載された第３半導体チップと、
    前記第１半導体チップの前記第１ソースパッドと前記第２リードとを互いに、かつ、電気的に接続する複数の第１ワイヤと、
    前記第１半導体チップの前記第１ゲートパッドと前記第３リードとを互いに、かつ、電気的に接続する第２ワイヤと、
    前記第２半導体チップの前記第２ソースパッドと前記第１チップ搭載部とを互いに、かつ、電気的に接続する複数の第３ワイヤと、
    前記第２半導体チップの前記第２ゲートパッドと前記第２リードとを互いに、かつ、電気的に接続する第４ワイヤと、
    前記第３半導体チップの前記第３ソースパッドと前記第１チップ搭載部とを互いに、かつ、電気的に接続する複数の第５ワイヤと、
    前記第３半導体チップの前記第３ゲートパッドと前記第２リードとを互いに、かつ、電気的に接続する第６ワイヤと、
    前記第１チップ搭載部の前記第２面、および、前記第２チップ搭載部の前記第４面が露出するように、前記第１半導体チップ、前記第２半導体チップ、前記第３半導体チップ、前記複数の第１ワイヤ、前記第２ワイヤ、前記複数の第３ワイヤ、前記第４ワイヤ、前記複数の第５ワイヤ、および、前記第６ワイヤを封止する封止体と、を含む、半導体装置。
20. 請求項１９記載の半導体装置において、
    前記第１接合ＦＥＴを有する前記第２半導体チップ、および、前記第２接合ＦＥＴを有する前記第３半導体チップのそれぞれのサイズは、前記第１接合ＦＥＴと前記第２接合ＦＥＴの両方を有する半導体チップのサイズよりも小さい、半導体装置。

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