KR20040054581A - 반도체장치 및 서스틴회로 - Google Patents

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Abstract

본 발명은 전력손실을 억제하면서, 소 면적화가 이루어진 스위칭소자를 제공하는 것이다.
광대역 밴드갭(wide band-gap) 반도체로 이루어지는 기판과, 기판의 주면 쪽에 형성된 소스전극 및 게이트전극과, 기판의 이면 상에 형성된 드레인전극을 구비하는 적어도 2 개의 스위칭소자를, 상면 쪽끼리 중첩시켜 구성한다.

Description

반도체장치 및 서스틴회로{SEMICONDUCTOR DEVICE AND SUSTAIN CIRCUIT}
본 발명은 반도체 파워디바이스에 관하며, 특히 광대역 밴드갭 반도체로 구성되는 쌍방향 스위칭동작이 가능한 반도체장치 및 이를 이용한 서스틴회로(sustain circuit)에 관한 것이다.
반도체 파워디바이스는, 고전압이 인가되는 파워 일렉트로닉스나 대전류가 흐르는 전자기기의 파워스위치 등에 이용되고 있다.
다이오드 또는 종형 MOSFET 등, 종래의 반도체 파워디바이스는 내부에 pn접합을 가지며, 그 pn접합에 역 바이어스를 인가한 경우에 발생하는 공핍층에 의해, 전류가 흐르지 않고 고전압에 견디는 구조를 갖는다. 이 때문에, 종래의 파워디바이스를 스위칭소자로서 동작시킬 때는, 전원으로부터 공급되는 교류전압을 일단 직류전압으로 변환시켜, 파워디바이스에 인가되는 전압의 극성을 일정하게 할 필요가 있다.
이와 같은 스위칭소자의 일례로서, 종래의 종형 MOSFET에 대하여 설명하기로 한다.
도 6은 스위칭소자의 하나인 일반적인 종형 MOSFET을 나타내는 단면도이다. 도 6에 나타내는 바와 같이, 종래의 종형 MOSFET는, n형 실리콘기판(193)과, 실리콘기판(193)의 주면 상에 형성된 n형 도프층(192)과, n형 도프층(192)으로 둘러싸여 형성된 p형 웰(195)과, P형 웰(195)로 둘러싸여 형성된 n형 소스(196)와, n형 도프층(192)과 n형 소스(196) 사이에 끼인 p형 웰(195)의 표면 상에 형성된 게이트 절연막(199)과, 게이트 절연막(199) 상에 형성된 게이트전극(200)과, n형 소스(196) 상에 형성된 소스전극(197)과, 실리콘기판(193)의 이면 상에 형성된 드레인전극(198)을 구비한다. 실리콘기판(193)의 두께는 약 300㎛ 정도이며, n형 도프층(192), p형 웰(195), 및 n형 소스(196)가 형성된 실리콘층의 두께가 100㎛ 정도면 1㎸의 내압을 확보할 수 있다.
이 종형 MOSFET는 전자를 캐리어로 하며, n형 도프층(192)과 p형 웰(195) 사이에 pn접합이 형성된다. 이 종형 MOSFET를 동작시키기 위해서는, 드레인전극(198)을 양, 소스전극(197)을 접지전위로 한다. 이 상태에서 게이트전극(200)에 양 전압을 인가함으로써 채널을 흐르는 전류를 유기시키고, n형 소스(196)로부터 드레인 쪽으로 전자를 흘려보냄으로써 온 상태로 된다. 즉, 게이트전압을 변화시킴으로써,전류의 온 ·오프를 제어할 수 있다. 이 종형 MOSFET는 전자기기의 인버터 등에 의한 정밀제어를 가능하게 하며, 소비전력의 저감에 기여한다. 여기서 스위칭소자로는, 종형 MOSFET 외에 IGBT(Insulated Gate Bipolar Transistor) 등도 있다.
상술한 바와 같이, 일반적인 스위칭소자의 사용 시에는, 스위칭소자에 소정 극성의 전압만을 인가할 필요가 있으므로, 교류전원을 우선 직류로 변환시켜야 한다. 이 교류-직류변환은, 통상 다이오드를 이용한 브리지회로와 대용량의 커패시터를 구비하는 교류-직류 변환회로에 의해 실행된다. 그러나 교류-직류 변환회로를 이용한 교류-직류 변환 시에는, 다이오드로 전류가 흐름으로써 도통손실이 발생한다. 또 대용량의 커패시터를 설치하기 위해서는 커다란 용적이 필요해진다. 때문에 종래의 스위칭소자로는, 회로의 소형화나 손실저감에 의한 절전 실현에 한계가 있다.
본 발명의 목적은, 전력손실을 억제하면서 소 면적화가 이루어진 스위칭소자를 제공하는 데에 있다.
도 1은 본 발명의 제 1 실시예에 관한 쌍방향 디바이스를 개략적으로 나타내는 단면도.
도 2의 (a), (b)는 각각 제 1 실시예에 관한 쌍방향 디바이스의 전극구조를 나타내는 입체개략도, 및 이 쌍방향 디바이스의 일례를 나타내는 평면개략도.
도 3은 실장에 적합한 본 발명의 쌍방향 디바이스 구성예를 나타내는 단면도.
도 4는 본 발명의 제 2 실시예에 관한 서스틴회로를 나타내는 회로도.
도 5는 도 4에 나타내는 서스틴회로의 출력전류 파형 및 출력전압 파형을 나타내는 파형도.
도 6은 일반적인 종형 MOSFET를 나타내는 단면도.
도 7은 2 개의 종래 종형 MOSFET를 횡방향으로 나열시켜 구성하는 쌍방향 디바이스를 나타내는 사시도.
* 도면의 주요 부분에 대한 부호의 설명 *
1, 82 : 제 1 스위칭소자 2, 83 : 제 2 스위칭소자
5 : 제 1 금속판 7 : 제 2 금속판
11, 21 : 기판 12, 22 : n형 도프층
13, 23 : p형 웰 14, 24 : n형 소스
15, 25 : 소스전극 16, 26 : 게이트 절연막
17, 27 : 게이트전극 18, 28 : 드레인전극
80 : 제 4 스위칭소자 81 : 제 3 스위칭소자
84 : 인덕턴스 85 : 커패시터
86 : 제 3 게이트 구동회로 87 : 제 2 게이트 구동회로
89 : 제 1 게이트 구동회로
1A, 1B, 1C, 2A, 2B, 2C : 전류
i1a, i1b, i3, i4a, i4b, i5, i6 : 출력전류
본 발명의 반도체장치는, 광대역 밴드갭 반도체로 이루어지며, 제 1 도전형 불순물을 함유하는 제 1 기판과, 상기 제 1 기판의 주면 쪽에 형성된 제 1 전극과, 상기 제 1 기판의 이면 쪽에 형성된 제 2 전극과, 상기 제 1 기판의 주면 쪽에 형성된 제 1 제어전극을 갖는 제 1 트랜지스터와, 광대역 밴드갭 반도체로 이루어지며, 제 1 도전형 불순물을 함유하는 제 2 기판과, 상기 제 2 기판의 주면 쪽에 형성되며 상기 제 1 전극에 전기적으로 접속된 제 3 전극과, 상기 제 2 기판의 이면 쪽에 형성된 제 4 전극과, 상기 제 2 기판의 주면 쪽에 형성된 제 2 제어전극을 가지고, 상기 제 1 트랜지스터와 전기적특성이 동등한 제 2 트랜지스터를 구비하며, 상기 제 1 트랜지스터와 상기 제 2 트랜지스터는, 상기 제 1 기판의 주면 쪽과 상기 제 2 기판의 주면 쪽이 대향하도록 중첩된다.
이 구성으로써, 예를 들어 제 1 트랜지스터 및 제 2 트랜지스터가 각각 종방향으로 전류를 보내는 식의 트랜지스터일 경우에는, 제 2 전극과 제 4 전극에 인가하는 전압의 극성이 변화해도 스위칭동작이 가능해지므로, 교류로 구동시킬 수 있다. 또 2 개의 트랜지스터를 중첩시키므로, 동일기판 상에 2 개의 트랜지스터를 나열 배치하는 경우에 비해 약 1/2 크기로 회로면적을 축소할 수 있다. 또한 광대역 밴드갭 반도체로 이루어지는 기판을 이용하므로, 종래의 실리콘기판을 이용하는 경우보다 전류밀도를 높일 수 있어, 장치의 크기를 대폭 축소할 수 있다.
쌍방향 디바이스로서 동작 가능하며, 상기 제 1 제어전극 및 상기 제 2 제어전극은, 상기 제 2 전극에서 상기 제 4 전극으로 흐르는 전류 또는 상기 제 4 전극에서 상기 제 2 전극으로 흐르는 전류를 제어하기 위한 전극임으로써, 제 2 전극과 제 4 전극에 인가하는 전압의 극성이 변화해도 스위칭동작이 가능해지므로, 교류로 구동시킬 수 있다. 이로써, 본 발명의 반도체장치를 이용하면 직류-교류변환을 할 필요가 없어지므로, 고 전압하에서의 스위칭동작을 보다 작은 면적으로 실행할 수 있다. 따라서 본 발명의 반도체장치는, 플라즈마 디스플레이의 서스틴회로 등에 바람직하게 이용된다.
상기 제 1 트랜지스터와 상기 제 2 트랜지스터는 모두 종형 MISFET이며, 상기 제 1 전극 및 상기 제 3 전극은 소스전극이고, 상기 제 2 전극 및 상기 제 4 전극은 드레인전극이며, 상기 제 1 제어전극 및 상기 제 2 제어전극은 게이트전극임으로써, 도통손실이 적은 쌍방향 디바이스를 실현할 수 있다.
상기 제 1 기판 및 상기 제 2 기판은 모두 탄화규소로 이루어짐으로써, 탄화규소는 방열성이 우수하므로, 실리콘기판을 이용하는 경우에 비해, 장치의 온도상승을 보다 효과적으로 억제할 수 있다. 또 탄화규소의 전류밀도는 실리콘보다 약 10 배 크므로, 같은 전류값을 취급할 경우, 본 발명 반도체장치의 평면 상 치수는 종래의 트랜지스터를 2 개 중첩시킨 반도체장치의 1/10 정도로 축소할 수 있다. 따라서 2 개의 종래 트랜지스터를 횡방향으로 나열시켜 구성한 반도체장치에 비하면, 본 발명의 반도체장치 치수는 1/20 정도로 축소 가능하게 된다. 또한 다른 광대역 밴드갭 반도체를 이용하는 경우에 비해 비교적 미세한 장치를 용이하게 제조할 수 있다.
상기 제 1 트랜지스터와 상기 제 2 트랜지스터 사이에 일부를 돌출시키고 개재되며 상기 제 1 전극 및 상기 제 3 전극에 접속된 제 1 도전판과, 상기 제 1 트랜지스터와 상기 제 2 트랜지스터 사이에 일부를 돌출시키고 개재되며, 상기 제 1 제어전극 및 상기 제 2 제어전극에 접속되며, 또 상기 제 1 도전판과는 전기적으로 분리된 제 2 도전판을 추가로 구비함으로써, 제 1 및 제 2 도전판의 돌출부를, 제 1 및 제 2 제어전극과 제 1 및 제 3 전극 사이에 제어전압을 인가하기 위한 리드단자로 할 수 있다.
상기 제 1 기판의 이면 상에 접착된 제 1 금속판과, 상기 제 2 기판의 이면 상에 접착된 제 2 금속판을 추가로 구비함으로써, 회로기판으로의 실장이 용이해짐과 더불어 방열성을 향상시킬 수 있다.
본 발명의 서스틴회로는, 플라즈마 디스플레이 패널에 접속 가능하며, 상기 패널을 구동시키는 펄스전압을 출력하기 위한 출력부와, 상기 출력부에 접속된 쌍방향 디바이스를 구비하는 서스틴회로이고, 상기 쌍방향 디바이스는 광대역 밴드갭 반도체로 이루어지며, 제 1 도전형 불순물을 함유하는 제 1 기판과, 상기 제 1 기판의 주면 쪽에 형성된 제 1 전극과, 상기 제 1 기판의 이면 쪽에 형성된 제 2 전극과, 상기 제 1 기판의 주면 쪽에 형성된 제 1 제어전극을 갖는 제 1 트랜지스터와, 광대역 밴드갭 반도체로 이루어지며, 제 1 도전형 불순물을 함유하는 제 2 기판과, 상기 제 2 기판의 주면 쪽에 형성되고 상기 제 1 전극에 전기적으로 접속된 제 3 전극과, 상기 제 2 기판의 이면 쪽에 형성된 제 4 전극과, 상기 제 2 기판의 주면 쪽에 형성된 제 2 제어전극을 가지며, 상기 제 1 트랜지스터와 전기적특성이 동등하고, 또 상기 제 1 기판의 주면 쪽과 상기 제 2 기판의 주면 쪽이 대향하도록 상기 제 1 트랜지스터와 중첩되는, 제 2 트랜지스터를 구비한다.
이 구성으로써, 실리콘으로 구성되는 종래의 트랜지스터를 다수 개 나열시키는 경우에 비해 서스틴회로의 면적을 축소 또 간략화할 수 있다. 또 광대역 밴드갭 반도체는 저손실이며 높은 내열성을 가지므로, 드라이버회로의 냉각설비를 생략할 수 있다. 본 발명의 서스틴회로를 이용하는 결과로서, PDP의 드라이버회로 구성을 간략화할 수 있다.
한끝이 접지되며, 다른 끝이 상기 쌍방향 디바이스에 접속된 커패시터와, 상기 쌍방향 디바이스와 상기 출력부 사이에 개설된 인덕턴스와, 제 1 전원과 상기 출력부 사이에 개설된 제 1 스위치와, 상기 제 1 전원보다 낮은 전압을 공급하기 위한 제 2 전원과 상기 출력부 사이에 개설된 제 2 스위치를 추가로 구비함으로써, 출력부의 전압이 커패시터의 전압보다 높은 경우와 낮은 경우의 양쪽에서 각각 역방향의 전류를 쌍방향 디바이스로 보낼 수 있다.
상기 제 1 트랜지스터와 상기 제 2 트랜지스터는 모두 종형 MISFET이며, 상기 제 1 전극 및 상기 제 3 전극은 소스전극이고, 상기 제 2 전극 및 상기 제 4 전극은 드레인전극이며, 상기 제 1 제어전극 및 상기 제 2 제어전극은 게이트전극인 것이 바람직하다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부 도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.
(실시예)
-소자구조의 검토-
종래의 스위칭소자에서 회로면적이 커진 것은, 상술한 바와 같이 교류-직류 변환회로의 면적이 크기 때문이다. 그래서 본원 발명자들은, 스위칭소자를 교류로 구동 가능한 구성으로 하는 것을 생각했다.
스위칭소자를 교류로 구동시키기 위해서는, 서로 동일한 구성의 2 개의 스위칭소자를 동일평면 상에 나열시켜 서로 접속하고, 쌍방향 디바이스로 하는 방법을 생각할 수 있다.
도 7은 2 개의 종래 종형 MOSFET를 횡방향으로 나열시켜 구성하는 쌍방향 디바이스를 나타내는 사시도이다. 도 7에서는, 도 6에 나타내는 종형 MOSFET와 각각 같은 구조를 갖는 제 1 MOSFET(300)와 제 2 MOSFET(400)를 동일평면 상에 서로 인접 배치하는 예를 나타낸다. 이 쌍방향 디바이스에서는, 제 1 MOSFET(300)의 소스전극(197a)과 제 2 MOSFET(400)의 소스전극(197b)이 와이어로 서로 접속됨과 동시에, 제 1 MOSFET(300)의 게이트전극(200a)과 제 2 MOSFET(400)의 게이트전극(200b)이 와이어로 서로 접속된다. 또 제 1 MOSFET(300)의 밑에는 제 1 MOSFET(300)의 드레인전극에 접속된 제 1 도전판(202a)이 배치되며, 제 2 MOSFET(400)의 드레인전극에 접속된 제 2 도전판(202b)이 배치된다. 이 구성에 의해, 소스전극(197a, 197b)과 각각의 드레인전극에 인가되는 전압의 극성이 바뀌어도 정상 동작시킬 수 있어, 교류로 구동시키기가 가능해진다.
그러나 이와 같은 쌍방향 디바이스에서는 교류-직류 변환회로가 불필요해지기는 하지만, 스위칭소자 자체의 면적이 커져버린다. 특히 대전류를 취급하는 파워소자의 경우에는 면적의 증가가 현저하다. 그래서 본원 발명자들은 더욱 연구를 거듭하여, 동일 구성의 2 개의 스위칭소자를, 서로의 주면을 대향시켜 적층하는 것에 생각이 미쳤다. 2 개의 스위칭소자를 적층시켜 쌍방향 디바이스를 구성함으로써, 실장된 상태에서의 쌍방향 디바이스 크기는, 도 7에 나타내는 쌍방향 디바이스에 비해 약 1/2로 할 수 있다.
단, 실리콘을 구성재료로 하는 종래의 스위칭소자에서는 동작 시의 발열이 문제가 되므로, 적합한 재료에 대해서도 함께 검토했다. 그 결과, 내압성이 높은광대역 밴드갭 반도체를 이용하면 소자의 두께를 얇게 할 수 있으므로 바람직하다는 것을 알았다. 여기서 광대역 밴드갭 반도체란, 실리콘보다 밴드갭이 큰 반도체를 의미하는 것으로 하며, 탄화규소(SiC)나 다이아몬드, 질화갈륨(GaN), 산화아연(ZnO) 등을 포함하는 것으로 한다. 또 이들 광대역 밴드갭 반도체 중에서도, 열 전도성이 높은 SiC나 다이아몬드를 재료로 함으로써, 더욱 온도상승이 억제된 쌍방향 디바이스를 실현할 수 있음을 알게 됐다. 그 중, SiC를 재료로서 이용하는 것이 실용적이며 가장 바람직한 것으로 생각된다.
또 SiC는 Si에 비해 전류밀도를 약 10 배까지 높게 할 수 있으므로, 같은 전류값을 취급할 경우, SiC를 이용함으로써, 반도체장치의 평면치수를 종래의 1/10 정도로 저감할 수 있다.
이하, 본 발명의 실시예를 설명한다.
(제 1 실시예)
도 1의 (a), (b)는 본 발명의 제 1 실시예에 관한 쌍방향 디바이스를 나타내는 단면도이다.
도 1에 나타내는 바와 같이 본 실시예의 쌍방향 디바이스는, 제 1 스위칭소자(1)와, 주면 쪽이 제 1 스위칭소자(1)의 주면 쪽과 대향하도록 제 1 스위칭소자(1) 상에 배치된 제 2 스위칭소자(2)를 구비한다. 이 예에서 제 1 스위칭소자와 제 2 스위칭소자(2)는 서로 전기적특성이 같은 종형 MOSFET이다. 또 본 명세서 중에서 스위칭소자의 주면 쪽은 기판의 주면 쪽에 일치하는 것으로 한다.
도 1의 (a), (b)에 나타내는 바와 같이, 제 1 스위칭소자(1)는, n형 SiC로이루어지는 기판(11)과, 기판(11)의 주면 상에 에피택셜 성장되며, 질소를 함유하는 SiC로 이루어지는 두께 10㎛의 n형 도프층(12)(드레인층)과, n형 도프층(12)에 둘러싸이도록 형성되며 Al을 함유하는 p형 웰(13)과, p형 웰(13)에 둘러싸이도록 형성되며 질소를 함유하는 n형 소스(14)와, 적어도 2 개의 p형 웰(13) 상에 형성된 SiO2로 이루어지는 게이트 절연막(16)과, 게이트 절연막(16) 상에 형성된 Al으로 이루어지는 게이트전극(17)과, n형 소스(14) 상에 형성되며 Ni로 이루어지는 소스전극(15)과, 기판(11)의 이면 상에 형성된 Ni로 이루어지는 드레인전극(18)을 갖는다. 본 실시예에서 드레인층의 두께는, Si으로 구성하는 경우의 1/10 정도로 억제된다.
또 제 2 스위칭소자(2)는, n형 SiC로 이루어지는 기판(21)과, 기판(21)의 주면 상에 에피택셜 성장되며, 질소를 함유하는 SiC로 이루어지는 두께 10㎛의 n형 도프층(22)(드레인층)과, n형 도프층(22)에 둘러싸이도록 형성되며 Al을 함유하는 p형 웰(23)과, p형 웰(23)에 둘러싸이도록 형성되며 질소를 함유하는 n형 소스(24)와, 2 개의 p형 웰(23) 상에 형성된 SiO2로 이루어지는 게이트 절연막(26)과, 게이트 절연막(26) 상에 형성된 Al으로 이루어지는 게이트전극(27)과, n형 소스(24) 상에 형성되며 Ni로 이루어지는 소스전극(25)과, 기판(21)의 이면 상에 형성된 Ni로 이루어지는 드레인전극(28)을 갖는다. 또 도 1에는 인접하는 종형 MOSFET도 나타내지만, 1 장의 칩 상에는 다수의 종형 MOSFET가 형성된다.
또한 n형 도프층(12, 22)의 캐리어 농도는, 예를 들어 2 ×1017㎝-3, p형웰(13, 23)의 캐리어 농도는 1 ×1016㎝-3, n형 소스(14, 24)의 캐리어 농도는 1 ×1018㎝-3이다.
그리고 도 1의 (a), (b)에서는, 제 1 스위칭소자(1)와 제 2 스위칭소자(2)의 게이트전극끼리, 소스전극끼리 서로 직접 접해있는 것과 같이 나타내지만, 실제로는 제 1 스위칭소자(1)와 제 2 스위칭소자(2) 사이에 층간절연막이 형성되며, 플러그나 도전판을 통해 게이트전극끼리, 소스전극끼리가 전기적으로 접속된다.
본 실시예의 쌍방향 디바이스는, 주지의 방법을 조합시킴으로써 제작할 수 있다.
즉, 기판(11)을 준비하고 기판(11)의 주면 상에 주지의 방법으로 n형 도프층(12)을 에피택셜성장 시킨다. 이어서 알루미늄이온을 n형 도프층(12)에 주입하고 활성화 어닐링을 실시하여 p형 웰(13)을 형성한다. 그 후 p형 웰(13)에 질소이온을 주입하고 활성화 어닐링을 실시하여 n형 소스(14)를 형성한다. 이어서 기판(11)을 열산화시켜 게이트 절연막(16)을 형성한다. 다음, n형 소스(14)의 상면 및 기판(11)의 이면에 Ni을 증착시킨 후 기판(11)을 가열함으로써, n형 소스(14) 및 p형 웰(13) 상에는 옴 전극인 소스전극(15)을, 기판(11)의 이면 상에는 옴 전극인 드레인전극(18)을 각각 형성한다. 이어서 게이트 절연막(16) 상에 Al을 증착시켜 게이트전극(17)의 형성을 실시한다. 이렇게 하여 제 1 스위칭소자(1)가 제작된다.
다음으로, 제 1 스위칭소자(1)가 형성된 웨이퍼를 다이싱하여, 제 1 스위칭소자(1)가 형성된 칩을 제작한다. 또 마찬가지로 하여 제 2 스위칭소자(2)가 형성된 칩을 제작한다.
다음에, 제 2 스위칭소자(2)와 제 1 스위칭소자(1)를, 각각의 주면끼리 서로 대향하도록 하여 접착시킨다. 여기서 양 스위칭소자를 접착시키기 전에, 제 1 스위칭소자(1) 상에 층간절연막이나 이를 관통하는 플러그 등을 필요에 따라 형성한다. 또 외부단자가 될 전극판을, 필요에 따라 제 1 스위칭소자(1)와 제 2 스위칭소자(2) 사이에 개재시켜도 된다. 이상과 같이 하여 본 실시예의 쌍방향 디바이스를 제작할 수 있다.
본 실시예의 쌍방향 디바이스에서는, 소스전극과 게이트전극 사이에 제어용 전압을 인가함으로써, 제 1 스위칭소자(1)의 드레인전극(18)으로부터 제 2 스위칭소자(2)의 드레인전극(28)으로 흐르는 전류를 제어할 수 있다. 또 드레인전극(18)과 드레인전극(28)에 인가되는 전압의 극성이 바뀔 경우에는 역방향의 전류가 흐른다. 이와 같은 본 발명의 쌍방향 디바이스의 동작을 도 1을 이용하여 이하에 설명한다.
우선 도 1의 (a)에 나타내는 바와 같이, 제 1 스위칭소자(1)의 드레인전극(18)에는 양 전압, 제 2 스위칭소자(2)의 드레인전극(28)에 음 전압을 인가했을 경우, p형 웰(23)과 n형 도프층(22) 사이의 pn접합에서는, p 쪽으로 양 전압, n 쪽으로 음 전압이 인가되게 되어, 소스전극(25)으로부터 드레인전극(28)으로 전류(2B)가 흐르게 된다. 즉, pn접합은 온 상태로 된다.
한편, p형 웰(13)과 n형 도프층(12) 사이의 pn접합에서는, 인가되는 전압이역방향이므로, pn접합은 오프상태로 되어 전류가 흐르지 않다. 이로써 드레인전극(18)과 드레인전극(28) 사이에 전류는 흐르지 않으며, 가해진 인가전압의 대부분은 제 1 스위칭소자(1) pn접합부분의 공핍층에 인가되게 된다.
그리고 이 상태에서 소스전극(15)과 게이트전극(17) 사이에 게이트전극(17)이 양이 되는 전계를 인가하면, 제 1 스위칭소자(1)에서 MOSFET로서의 동작이 온 상태로 되어, 드레인전극(18), 기판(11), n형 도프층(12), p형 웰(13), n형 소스(14), 소스전극(15)을 각각 경유하여 전류(1A)가 흐른다. 제 2 스위칭소자(2)에는 이미 전류(2B)가 흐르는 상태에 있으므로, 본 실시예의 쌍방향 디바이스에서는, 전류(1A)가 흐르는 경로와 전류(2B)가 흐르는 경로가 이어진다. 여기서 소스전극(15)과 게이트전극(17) 사이의 전압을 크게 하면, 전류(1A)가 커진다. 그리고, 본 실시예의 쌍방향 디바이스에서, 게이트전극(17)과 게이트전극(27)은 서로 전기적으로 접속되어 동전위로 되며, 소스전극(15)과 소스전극(25)에 대해서도 서로 전기적으로 접속되어 동전위로 된다. 이로써 제 2 스위칭소자(2)는, 제 1 스위칭소자와 마찬가지로 MOSFET로서 동작하여 전류(2C)가 흐르게 된다. 즉, 소스전극에 대하여 게이트전극에 제 1 및 제 2 스위칭소자의 임계값 이상의 양 전압을 인가함으로써, 드레인전극(18)에 양 전압, 드레인전극(28)에 음 전압을 인가한 경우에, 드레인전극(18)으로부터 드레인전극(28)으로 전류가 흐르게 된다. 이 때, 전류(2C)가 흐름으로써, 전류(2B)가 흐를 때에 발생하는 전압강하가 작아져, pn접합으로만 전류가 흐르는 소자에 비해 도통손실을 작게 할 수 있다.
이와 반대로, 제 1 스위칭소자(1)의 드레인전극(18)에 음 전압, 제 2 스위칭소자(2)의 드레인전극(28)에 양 전압을 인가한 경우, 도 1의 (b)에 나타내는 바와 같이 게이트전극-소스전극간에 전위차를 가하지 않으면, 드레인전극간에 인가된 전압의 대부분은 제 2 스위칭소자(2)의 pn접합부분 공핍층에 인가되게 된다. 이 때 p형 웰(13)과 n형 도프층(12) 사이의 pn접합은 온 상태로 되어 소스전극(15)으로부터 드레인전극(18)으로 전류(1B)만 흐른다. 그리고 양 드레인전극에 인가하는 전압을 유지한 채 게이트전극(17, 27)에 임계값 이상의 양 전압을 인가하면, 제 2 스위칭소자(2)의 MOSFET로서의 동작이 온 상태로 되어, 드레인전극(28)으로부터 n형 도프층(22), p형 웰(23), n형 소스(24)를 경유하여 소스전극(25)으로 전류(2A)가 흐른다. 이와 동시에, 제 1 스위칭소자도 온 상태로 되어, 소스전극(15)으로부터 드레인전극(18)으로 전류(1C)가 흐른다.
이와 같이 본 실시예의 쌍방향 디바이스는, 드레인전극에 인가되는 전압의 극성이 변화해도 적은 전압손실로 동작시킬 수 있다. 또 본 실시예의 쌍방향 디바이스에서는, 제 1 스위칭소자(1)와 제 2 스위칭소자(2)의 전기적특성이 동등하므로, 인가되는 전압의 극성이 변화해도, 인가되는 전압의 절대값에 따라 스위칭동작이 이루어지게 된다. 이로써, 본 실시예의 쌍방향 디바이스는 교류구동 시킬 수가 있다. 따라서 본 실시예의 쌍방향 디바이스를 이용하면, 교류-직류 변환회로가 불필요해지므로, 회로 전체로서의 면적을 축소시킬 수 있다. 또 2 개의 스위칭소자를 적층시키므로, 동일기판 상에 2 개의 스위칭소자를 인접시켜 형성하는 경우에 비해, 실장상태에서의 면적을 약 1/2로 저감시킬 수 있다. 또한 예를 들어 20A 정도의 펄스전류를 취급하는 스위칭소자를 Si으로 구성할 경우에는, 통상 가로 세로 5㎜ 정도의 크기가 필요하지만, 스위칭소자를 SiC으로 구성할 경우에는, 평면에서의 면적을 종래의 1/10 정도로 억제할 수 있다. 따라서 본 실시예의 쌍방향 디바이스는, 도 7에 나타내는 쌍방향 디바이스에 비해 면적을 1/20 정도로 억제할 수 있다. 또, 후술하는 바와 같이 SiC는 Si에 비해 열전도율이 높으므로, 펄스전류를 취급할 경우에 동작에 따르는 승온을 억제할 수 있다. 이로써 쌍방향 디바이스를 보다 소형화 할 수도 있다. 따라서 본 실시예의 쌍방향 디바이스는, 플라즈마 디스플레이 패널(PDP)의 서스틴회로 등에 바람직하게 이용할 수 있다.
또 본 실시예의 쌍방향 디바이스가 2 개 스위칭소자의 적층구초를 취할 수 있는 것은, 기판이나 기판 상의 퇴적층을 SiC로 구성함에 의한 것이다. 파워일렉트로닉스용 디바이스로서, 수 ㎸ 이상의 고전압 스위칭소자를 Si으로 구성할 경우, 내압성을 주기 위해 소자의 두께를 수백 ㎛ 정도로 할 필요가 있다. 이에 반해 SiC는 광대역 밴드갭 반도체이므로, SiC를 구성재료로 할 경우, 소자의 두께를 대폭 줄일 수 있다. 참고로, 1㎸ 이상의 전압에 견디는 MOSFET에 필요한 에피택셜 성장층(드리프트층)의 두께는, Si층이 100㎛인데 반해, SiC층은 10㎛이다. 즉, 본 실시예의 쌍방향 디바이스를 구성하는 스위칭소자는 소자의 두께가 종래보다 얇으므로, 방열성이 향상되며 또 도통손실도 저감된다. 또 SiC는 Si에 비해 열 전도율이 3 배 이상이므로, 본 실시예에서 이용되는 스위칭소자의 방열성은 더욱 양호해진다. 더욱이 SiC의 내열성은 Si에 비해 매우 높다. 때문에 고 전압 하에서 대전류가 흐르는 상황 하에서도, 본 실시예의 쌍방향 디바이스 온도는 동작가능온도 내로 억제된다. 따라서 본 실시예의 쌍방향 디바이스는 인버터 등 파워 일렉트로닉스회로에 사용하기가 가능하다.
또 SiC 이외에도 다이아몬드나 질화갈륨(GaN) 등의 광대역 밴드갭 반도체라면 소자의 두께를 얇게 할 수 있으므로, 소자의 구성재료로서 이용할 수 있다. 다이아몬드의 열 전도율은 Si에 비해 3 배 이상 높으므로, SiC의 대체재료로서 특히 바람직하다. 단, 현재 기술로는 SiC 쪽이 보다 미세한 디바이스를 제작하기가 가능하다.
이상에서는 스위칭소자가 n채널형 종형 MOSFET인 경우에 대하여 설명했지만, p채널형 종형 MOSFET를 이용해도 쌍방향 디바이스를 제작할 수 있다. 이 경우에는, 2 개 스위칭소자의 드레인간에 전압을 인가했을 때에 전류가 흐르는 방향이 n채널형의 경우와 역으로 된다. 또 소스전극에 대하여 게이트전극에 음 전압 또는 임계값 이하의 전압을 인가했을 때에 양 드레인간에 전류가 흐르게 된다.
또한 본 실시예의 쌍방향 디바이스에 있어서, 종형 MOSFET의 단위소자가 병렬되어 다수 나열돼도 동작시킬 수 있다. 또 인접하는 소자간에 소자분리용 절연막이 형성돼도 된다.
그리고 본 실시예의 쌍방향 디바이스에서는, 스위칭소자가 종형 MOSFET이지만, 이 대신에 IGBT나 바이폴라 트랜지스터를 이용해도 되며, 도 1의 (a), (b)에 나타낸 구성에서 게이트 절연막을 형성하지 않는 바이폴라 트랜지스터를 이용해도 된다. 또 GTO 사이리스터를 중첩시켜도 쌍방향 디바이스로서 기능시킬 수 있다.
-쌍방향 디바이스의 단자구조-
도 2의 (a)는 본 실시예의 쌍방향 디바이스 전극구조를 나타내는 입체개략도이며, (b)는 본 실시예 쌍방향 디바이스 일례를 나타내는 평면개략도이다. 그리고 도 2의 (a)에서는, 층강절연막이나 플러그는 도시하지 않는다.
도 2에 나타내는 바와 같이, 스위칭소자(1)와 스위칭소자(2) 사이에는, 소스전극(15) 및 소스전극(25)과 전기적으로 접속된 제 1 금속판(5)과, 게이트전극(17) 및 게이트전극(27)에 전기적으로 접속된 제 2 금속판(7)이 개재된다. 그리고 도 2의 (b)에 나타내는 바와 같이, 두께 50㎛ 정도의 제 1 금속판(5) 및 제 2 금속판(7)은, 각각 평면적으로 보아 스위칭소자의 기판에서 벗어나 있다. 이 벗어난 부분이 있음으로써 제 1 금속판(5)은 소스전극용 리드단자가 되며, 제 2 금속판(7)은 게이트전극용 리드단자로서 기능한다.
본 발명의 쌍방향 디바이스를 동작시키기 위해서는, 소스전극(15)-게이트전극(17)간 및 소스전극(25)-게이트전극(27)간에 제어전압을 인가할 필요가 있으므로, 외부에 접속된 리드단자가 필요하다. 때문에 본 실시예에서는 제 1 금속판(5)과 제 2 금속판(7)을 스위칭소자(1)와 스위칭소자(2) 사이에 개재시키는 구조를 취함으로써, 리드단자를 용이하게 형성할 수 있다. 더불어, 각 스위칭소자에서 발생하는 열을 효율적으로 방출할 수 있으므로, 쌍방향 디바이스의 온도상승도 억제할 수 있다. 이와 같은 방열효과는, 제 1 금속판(5) 및 제 2 금속판(7)의 두께를 더욱 줄임으로써 커진다. 이 제 1 금속판(5)과 제 2 금속판(7)의 재료는 Ni, Al, Mo, Au 등을 비롯해, 금속이라면 특별히 한정되지 않는다.
또 본 실시예의 쌍방향 디바이스에서 제어전압은, 드레인전극(18, 28)에 공급되는 교류전압에 대하여 절연되어, "부유된" 전압일 필요가 있다. 또한 제 1 금속판(5)과 제 2 금속판(7) 사이는 서로 전기적으로 도통되지 않도록 한다.
그리고 도 2의 (a), (b)에 나타낸 예에서는 제 1 금속판(5)이 벗어난 부분과 제 2 금속판(7)이 벗어난 부분이 쌍방향 디바이스의 양쪽으로 분리되지만, 상면에서 보아 같은 쪽에 배치돼도 되며, 인접하는 변 쪽에 배치돼도 된다.
또 금속판을 이용하는 이외의 방법으로 리드단자를 형성하는 것도 가능하다.
다음으로, 실장에 적합한 드레인전극 쪽의 구성예에 대하여 설명한다.
도 3은 실장에 적합한 본 실시예의 쌍방향 디바이스 구성예를 나타내는 단면도이다. 도 3에 나타내는 바와 같이, 제 1 스위칭소자(1)가 형성된 제 1 반도체칩(30)의 드레인전극(이면)과, 제 2 스위칭소자(2)가 형성된 제 2 반도체칩(32)의 드레인전극(이면)에 각각 금(Au) 등의 도전체로 이루어지는 도전판(36)이 접착돼도 된다. 이 경우 실장이 용이해지므로 바람직하다. 더불어, 도전판(36)을 구성시킴으로써 쌍방향 디바이스의 방열성도 향상시킬 수 있다. 쌍방향 디바이스의 방열성은, 도전판(36)의 두께를 크게 하여 열 용량을 증가시킴으로써 더욱 향상된다.
이와 같은 도전판(36)을 쌍방향 디바이스에 접착시킬 때는, 예를 들어 도 3에 나타내는 바와 같은 고정용구(38)로 고정시켜 열을 가하면 된다. 그 후 필요에 따라 수지봉입 등을 행해도 되며, 이 도전판(36)을 납땜을 이용하여 회로기판에 직접 고정시켜도 된다. 또 쌍방향 디바이스에 고정용구(38)를 설치한 상태에서 수지봉입할 수도 있다. 또한 고정용구(38)로 고정하면서 열을 가하지 않고 초음파융착 등을 실시하는 것도 가능하다. 도전판(36)의 재료가 금일 경우, 충분히 표면처리를실시하면 드레인전극에 접촉시켜두는 것만으로 접착시키는 것도 가능하다.
(제 2 실시예)
본 발명의 제 2 실시예로서, 제 1 실시예에서 설명한 쌍방향 디바이스를 이용한 서스틴회로를 설명하기로 한다. 이 서스틴회로는 PDP의 드라이버회로 일부이다.
도 4는 본 발명의 제 2 실시예에 관한 서스틴회로를 나타내는 회로도이며, 도 5는 도 4에 나타내는 서스틴회로의 출력전류 파형 및 출력전압 파형을 나타내는 파형도이다.
PDP의 서스틴회로는, PDP의 전극에 서스틴 펄스전압을 공급하여 표시발광을 실행시키기 위한 드라이버회로이다. 도 4에 나타내는 바와 같이, 본 실시예의 서스틴회로는, PDP의 구동전압을 출력하기 위한 출력부와, 모두 n채널형 종형 MOSFET이며 서로의 소스끼리, 게이트전극끼리가 서로 접속된 제 1 스위칭소자(82) 및 제 2 스위칭소자(83)와, 한끝이 제 2 스위칭소자(83)의 드레인에 접속되며, 다른 끝이 출력부에 접속된 인덕턴스(84)와, 제 1 스위칭소자(82)의 드레인에 접속된 커패시터(85)와, 한끝이 접지된 n채널형 MOSFET인 제 3 스위칭소자(81)와, 한끝이 제 3 스위칭소자(81)에 접속된 제 4 스위칭소자(80)와, 제 1 스위칭소자(82) 및 제 2 스위칭소자(83)의 동작을 제어하는 제 1 게이트구동회로(89)와, 제 3 스위칭소자(81)의 동작을 제어하는 제 2 게이트구동회로(87)와, 제 4 스위칭소자(80)의 동작을 제어하는 제 3 게이트구동회로(86)를 구비한다. 제 1 스위칭소자(82) 및 제 2 스위칭소자(83)는, 제 1 실시예에서 설명한 쌍방향 디바이스이다. 또 제 3스위칭소자(81)와 제 4 스위칭소자(80)를 접속하는 배선은, 인덕턴스(84)와 출력부를 접속하는 배선에 접속된다. 또한 도시하지는 않지만 드라이버회로에서 서스틴회로의 출력부는, 패널 쪽 커패시터의 한 끝에 접속된다.
다음에 본 실시예의 서스틴회로 동작에 대하여 도 5를 이용하여 설명한다.
우선 t1에서, 상대측에 있는 서스틴회로의 출력전압이 0(V)보다 조금 높은 전압에서 0(V)로 하강하면, 제 3 스위칭소자(81)의 보디 다이오드로 출력전류(i1a)가 흐른다. 여기서 "상대측"이란, 패널 쪽 커패시터의 다른 끝 쪽을 의미하는 것으로 한다.
그리고 t1에서, 출력전류(i1a)가 흐름과 동시에 제 1 스위칭소자(82)가 온 되면, 커패시터(85)의 Vsus/2(V) 전압이 제 1 스위칭소자(82), 제 2 스위칭소자(83)를 통해 A점으로 공급된다. 이로써 A점의 전압이 승압되어, 인덕턴스(84)와 주사전극이 갖는 용량성분이 공진되기 시작한다. 이에 이어서 서스틴회로의 출력전압은, 0(V)로부터 Vsus(V)보다 조금 낮은 전압까지 상승한다. 이 때 제 1 스위칭소자(82) 및 제 2 스위칭소자(83)에는 출력전류(i1b)가 흐른다. 그리고 출력전류(i1a, i1b)가 흐름으로써, 제 1 스위칭소자(82) 및 제 2 스위칭소자(83)의 온 저항에 의한 전력손실이 발생한다.
다음으로 t2에서, 제 4 스위칭소자(80)가 온 되면, PDP를 표시발광시키는 방전전류와, 서스틴회로의 출력전압을 Vsus(V)보다 조금 낮은 전압으로부터 Vsus(V)로 승압시키는 전류를 복합시킨 출력전류(i2)가 제 4 스위칭소자(80)로 흐른다. 그리고 서스틴회로의 출력전압은 Vsus(V)로 승압된다. 이 때, 제 4 스위칭소자(80)에는 온 저항에 의한 전력손실이 발생한다.
다음에 t3에서, 제 4 스위칭소자(80), 제 1 스위칭소자(82), 제 2 스위칭소자(83)가 함께 온 되면, 커패시터(85)의 Vsus/2(V) 전압이 제 1 스위칭소자(82) 및 제 2 스위칭소자(83)를 통해 A점으로 공급된다. 이로써 A점의 전압이 하강되어, 인덕턴스(84)와 주사전극이 갖는 용량성분이 공진되기 시작한다. 그리고 서스틴회로의 출력전압은 Vsus(V)에서 0(V)보다 조금 높은 전압까지 하강된다. 이 때, 제 1 스위칭소자(82) 및 제 2 스위칭소자(83)에는 출력전류(i3)가 흐르며, 제 2 스위칭소자(83), 제 1 스위칭소자(82) 각각의 온 저항에 의한 전력손실이 발생한다.
다음 t4에서, 제 3 스위칭소자(81)가 온 되면, 서스틴회로의 출력전압을 0(V)보다 조금 높은 전압에서 0(V)로 하강시키는 출력전류(i4a)가 제 3 스위칭소자(81)로 흐른다.
다음으로 t5에서, 제 3 스위칭소자(81)의 온상태는 계속되며, PDP를 표시발광시키는 방전전류와, 서스틴회로의 출력전압을 0(V)보다 조금 높은 전압에서 0(V)로 하강시키는 전류를 복합시킨 출력전류(i5)가 제 3 스위칭소자(81)로 흐른다.
다음에 t6에서, 제 3 스위칭소자(81)의 온상태는 계속되며, 상대측에 있는 서스틴회로의 출력전압 하강에 의해 발생하는 출력전류(i6)가 제 3 스위칭소자(81)의 보디 다이오드로 흐른다.
이와 같이 서스틴회로가 동작함으로써, 서스틴회로는 PDP를 구동시키기 위한 펄스전압을 발생시킬 수 있다.
특히 제 1 스위칭소자(82)와 제 2 스위칭소자(83)로 구성되는 본 발명의 쌍방향 디바이스를 PDP회로의 서스틴회로에 이용함으로써, 펄스형상의 대전류인 출력전류(i1b, i3)에 견디도록, Si으로 구성되는 스위칭소자를 병렬시켜 3 개~5 개 이용하던 종래의 서스틴회로를 간략화할 수 있다.
또 서스틴회로를 간략화할 수 있음으로써, 드라이버회로도 간략화할 수 있다. 이는 본 발명의 쌍방향 디바이스가 종래의 쌍방향 디바이스보다 저손실임으로써, 펄스전류에 의한 디바이스의 가열이 억제되므로, 및 원래 쌍방향 디바이스가 고온이 돼도 동작하는 광대역 밴드갭 반도체로 구성되므로, 디바이스 냉각 등의 설비를 필요로 하지 않음에 대응한다. 또한 본 발명의 쌍방향 디바이스 스위칭속도는 Si으로 구성되는 종래의 쌍방향 디바이스보다 빨라, 스위칭손실이 더욱 저감된 것도, 드라이버회로의 간략화에 기여한다.
여기서, 대각선이 42인치 클래스인 PDP장치의 경우, 상기 서스틴회로의 출력전압은 170(Vsus)이며, 1 주기가 5㎲ 정도이다. 또 상기 펄스형상의 출력전류(i1b, i3)는 각각 50A 정도이다.
본 발명의 쌍방향 디바이스는 저손실이며 고내압인일 뿐만 아니라, 2 개의 전기적특성이 동등한 트랜지스터를 중첩시키므로, 2 개의 트랜지스터를 평면적으로 나열시켜 구성하는 경우에 비해 약 1/2 크기로 회로면적을 축소할 수 있다. 또 광대역 밴드갭 반도체로 이루어지는 기판을 이용하므로, 종래의 Si기판을 이용하는 경우보다 전류밀도를 높일 수 있으며, 장치의 크기를 대폭 축소할 수 있다. 따라서 디바이스의 온도상승이 억제된 쌍방향 디바이스가 실현되며, 교류직류변환을 필요로 하지 않고 저손실, 공간 절약을 실현할 수 있다. 이로써 저손실이며 면적이 작은, 인버터 등의 파워 일렉트로닉스회로나, 간단한 구성의 PDP 서스틴회로 등을 실현할 수 있다.
이상 설명한 바와 같이 본 발명의 반도체장치는, 저손실이고 고 내압이며 종래보다 소 면적화가 가능한 쌍방향 디바이스이므로, PDP의 드라이버회로나 발전용 회로 등, 높은 내압성이 요구되는 용도에 바람직하게 이용된다.

Claims (9)

  1. 광대역 밴드갭 반도체로 이루어지며, 제 1 도전형 불순물을 함유하는 제 1 기판과, 상기 제 1 기판의 주면 쪽에 형성된 제 1 전극과, 상기 제 1 기판의 이면 쪽에 형성된 제 2 전극과, 상기 제 1 기판의 주면 쪽에 형성된 제 1 제어전극을 갖는 제 1 트랜지스터와,
    광대역 밴드갭 반도체로 이루어지며, 제 1 도전형 불순물을 함유하는 제 2 기판과, 상기 제 2 기판의 주면 쪽에 형성되며 상기 제 1 전극에 전기적으로 접속된 제 3 전극과, 상기 제 2 기판의 이면 쪽에 형성된 제 4 전극과, 상기 제 2 기판의 주면 쪽에 형성된 제 2 제어전극을 가지고, 상기 제 1 트랜지스터와 전기적특성이 동등한 제 2 트랜지스터를 구비하며,
    상기 제 1 트랜지스터와 상기 제 2 트랜지스터는, 상기 제 1 기판의 주면 쪽과 상기 제 2 기판의 주면 쪽이 대향하도록 중첩되는 반도체장치.
  2. 제 1 항에 있어서,
    쌍방향 디바이스로서 동작 가능하며,
    상기 제 1 제어전극 및 상기 제 2 제어전극은, 상기 제 2 전극에서 상기 제 4 전극으로 흐르는 전류 또는 상기 제 4 전극에서 상기 제 2 전극으로 흐르는 전류를 제어하기 위한 전극인, 반도체장치.
  3. 제 1 항에 있어서,
    상기 제 1 트랜지스터와 상기 제 2 트랜지스터는 모두 종형 MISFET이며,
    상기 제 1 전극 및 상기 제 3 전극은 소스전극이고,
    상기 제 2 전극 및 상기 제 4 전극은 드레인전극이며,
    상기 제 1 제어전극 및 상기 제 2 제어전극은 게이트전극인, 반도체장치.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 1 기판 및 상기 제 2 기판은, 모두 탄화규소로 이루어지는, 반도체장치.
  5. 제 1 항에 있어서,
    상기 제 1 트랜지스터와 상기 제 2 트랜지스터 사이에 일부를 돌출시키고 개재되며, 상기 제 1 전극 및 상기 제 3 전극에 접속된 제 1 도전판과,
    상기 제 1 트랜지스터와 상기 제 2 트랜지스터 사이에 일부를 돌출시키고 개재되고, 상기 제 1 제어전극 및 상기 제 2 제어전극에 접속되고, 또 상기 제 1 도전판과는 전기적으로 분리된 제 2 도전판을 추가로 구비하는, 반도체장치.
  6. 제 1 항에 있어서,
    상기 제 1 기판의 이면 상에 접착된 제 1 금속판과,
    상기 제 2 기판의 이면 상에 접착된 제 2 금속판을 추가로 구비하는, 반도체장치.
  7. 플라즈마 디스플레이 패널에 접속 가능하며, 상기 패널을 구동시키는 펄스전압을 출력하기 위한 출력부와, 상기 출력부에 접속된 쌍방향 디바이스를 구비하는 서스틴회로이며,
    상기 쌍방향 디바이스는,
    광대역 밴드갭 반도체로 이루어지고, 제 1 도전형 불순물을 함유하는 제 1 기판과, 상기 제 1 기판의 주면 쪽에 형성된 제 1 전극과, 상기 제 1 기판의 이면 쪽에 형성된 제 2 전극과, 상기 제 1 기판의 주면 쪽에 형성된 제 1 제어전극을 갖는 제 1 트랜지스터와,
    광대역 밴드갭 반도체로 이루어지며, 제 1 도전형 불순물을 함유하는 제 2 기판과, 상기 제 2 기판의 주면 쪽에 형성되고 상기 제 1 전극에 전기적으로 접속된 제 3 전극과, 상기 제 2 기판의 이면 쪽에 형성된 제 4 전극과, 상기 제 2 기판의 주면 쪽에 형성된 제 2 제어전극을 가지며, 상기 제 1 트랜지스터와 전기적특성이 동등하고, 또 상기 제 1 기판의 주면 쪽과 상기 제 2 기판의 주면 쪽이 대향하도록 상기 제 1 트랜지스터와 중첩되는 제 2 트랜지스터를 구비하는 서스틴회로.
  8. 제 7 항에 있어서,
    한끝이 접지되며, 다른 끝이 상기 쌍방향 디바이스에 접속된 커패시터와,
    상기 쌍방향 디바이스와 상기 출력부 사이에 개설된 인덕턴스와,
    제 1 전원과 상기 출력부 사이에 개설된 제 1 스위치와,
    상기 제 1 전원보다 낮은 전압을 공급하기 위한 제 2 전원과 상기 출력부 사이에 개설된 제 2 스위치를 추가로 구비하는 서스틴회로.
  9. 제 8 항 또는 제 9 항에 있어서,
    상기 제 1 트랜지스터와 상기 제 2 트랜지스터는 모두 종형 MISFET이며,
    상기 제 1 전극 및 상기 제 3 전극은 소스전극이고,
    상기 제 2 전극 및 상기 제 4 전극은 드레인전극이며,
    상기 제 1 제어전극 및 상기 제 2 제어전극은 게이트전극인, 서스틴회로.
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