CN116075925A - 具有贯通通路结构的iii-氮化物器件 - Google Patents

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吉塔克·古普塔
乌梅什·米什拉
戴维德·比西
大卫·迈克尔·罗兹
拉柯许·K·拉尔
卡尔·约瑟夫·诺伊费尔德
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Chuangshifang Technology Co ltd
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Abstract

一种半导体器件包括III‑N器件，该III‑N器件包括绝缘衬底。该绝缘衬底包括第一侧和第二侧。该器件进一步包括在绝缘衬底的第一侧上的III‑N材料结构，以及在III‑N材料结构的与衬底相反的侧上的栅极电极、源极电极和漏极电极。背金属层在绝缘衬底的第二侧上，并且穿过III‑N材料结构和绝缘衬底形成通路孔。形成在通路孔中的金属电连接到在衬底的第一侧上的漏极电极并且电连接到背侧在衬底的第二侧上的背金属层。

Description

具有贯通通路结构的III-氮化物器件
技术领域
所公开的技术涉及半导体电子器件。
背景技术
目前，典型的功率半导体器件，包括诸如晶体管、二极管、功率MOSFET和绝缘栅双极晶体管(IGBT)的器件，是用硅(Si)半导体材料制作的。最近，由于其优异的性能为功率器件考虑宽带隙材料(SiC、III-N、III-O、金刚石)。诸如氮化镓(GaN)器件的III-氮化物或III-N半导体器件，现在正在成为有吸引力的候选以承载大电流、支持高压并提供非常低的导通电阻和快速切换时间。为了减少GaN功率器件的成本并与现任的硅功率器件竞争，GaN功率器件通常在硅衬底上制作(即，硅基氮化镓)，这很容易与现有的硅制作设施兼容。当不需要区分它们时，术语器件通常将用于任何晶体管、开关或二极管。
现有技术的横向III-N器件100的平面图如图1A中所图示。器件100包括形成在器件有源区31中的源极接触21、漏极接触22以及源极接触21与漏极接触22(即，器件电极)之间的栅极接触23。图1B中示出了器件100在“x”方向上的横截面101。如在图1B中看到的，器件100还包括形成在导电或半导体衬底10(例如，硅或碳化硅)上方的III-N材料结构11。III-N材料结构11能够包括III-N缓冲层、III-N沟道层(例如，GaN)和III-N势垒层(barrierlayer)(例如，AlGaN)。III-N势垒层的带隙大于III-N沟道层的带隙，使得在III-N材料结构11中形成通过图1B中的虚线指示的横向二维电子气(2DEG)沟道19并且用作有源区31内的器件沟道。源极接触21和漏极接触22电连接到2DEG沟道19。源极接触21、漏极接触22和栅极接触23都形成在III-N材料结构11的与衬底10相对的侧的上方。
发明内容
在此描述的是针对横向III-N器件(例如，GaN HEMT功率晶体管)的集成设计，为此使用贯通通路(也称为TV)以将III-N器件集成到组件封装，或电子模块中。具体地，III-N器件能够被形成在衬底的第一侧上，并且贯通通路能够延伸通过III-N材料结构和衬底，从而允许在III-N材料结构的相对的衬底侧上形成器件端子。
在第一方面，描述了一种半导体器件。该半导体器件包含III-N器件，III-N器件包括绝缘衬底。绝缘衬底包括第一侧和第二侧。该器件进一步包括在绝缘衬底的第一侧上的III-N材料结构，以及在III-N材料结构的与衬底相对的一侧上的栅极电极、源极电极和漏极电极。背金属层在绝缘衬底的第二侧上，并且通过III-N材料结构和绝缘衬底形成通路孔。形成在通路孔中的金属电连接到衬底的第一侧上的漏极电极并且电连接到衬底的第二侧上的背金属层。
在第二方面，描述了电子组件。该电子组件包括增强型晶体管、包含绝缘衬底和背金属层的耗尽型晶体管以及包含导电结构封装基底的封装。该封装包围增强型晶体管和耗尽型晶体管两者。增强型晶体管的栅极电极被电连接到封装的栅极端子，增强型晶体管的源极电极被电连接到封装的源极端子，并且耗尽型晶体管的栅极电极被电连接到封装的源极端子。耗尽型晶体管的漏极电极直接地接触并且被电连接到背金属层，并且背金属层直接接触和电连接到导电结构封装基底，并且导电结构封装基底电连接到封装的漏极端子。
在第三方面，描述了一种半导体器件。半导体器件包含III-N器件，III-N器件包括绝缘衬底，该绝缘衬底包含第一侧和第二侧。该器件进一步包括在绝缘衬底的第一侧上的III-N材料结构，以及在III-N材料结构的与衬底相对的一侧上的栅极电极、源极电极和漏极电极，以及在III-N材料结构上方的介电层、在绝缘衬底的第二侧上的背金属层、通过III-N材料结构和绝缘衬底形成的通路孔。形成在通路孔内的金属被电连接到衬底的第一侧上的源极并且电连接到衬底的第二侧上的背金属层，并且源极电极被完全地封闭在衬底的第一侧上的介电层中。
在第四方面，描述了一种电子模块。该电子模块包括基底衬底，该基底衬底包含在第一金属层和第二金属层之间的绝缘层。第一金属层包括第一部分、第二部分和第三部分，其中，通过第一金属层形成的沟槽将第一金属层的第一、第二和第三部分彼此电隔离。该模块进一步包括包含增强型晶体管和耗尽型晶体管的高侧开关，其中，该耗尽型晶体管包含在绝缘衬底的第一侧上的III-N材料结构和与第一侧相对的第二侧上的背金属层，并且通路孔通过III-N材料结构和绝缘衬底被形成。该模块进一步包括低侧开关。增强型晶体管的源极电极被电连接到第一金属层的第二部分，增强型晶体管的漏极电极被电连接到耗尽型晶体管的源极电极，耗尽型晶体管的栅极电极被电连接到第一金属层的第二部分，并且形成在通路孔中的金属被电连接到耗尽型晶体管的漏极电极并且电连接到背金属层，并且背金属层被电连接和物理安装到第一金属层的第一部分。
在此所述的每个器件、晶体管和模块都能够包括下述特征中的一个或者多个。衬底能够是蓝宝石衬底。III-N材料结构能够包括器件的有源区内的横向2DEG沟道、III-N缓冲层、III-N沟道层和III-N势垒层。漏极电极和/或源极电极被电连接到2DEG沟道。通路孔能够形成在有源区的外部或有源区的内部。该器件能够是击穿电压大于600V并且导通电阻小于15mohm的高压器件。背金属层能够被电配置成被耦合到电路高压节点、输出节点或接地节点。第一背金属层和第二背金属层之间的间隔能够大于10μm。漏极电极、源极电极、栅极电极或其中的任何组合能够连接到具有多个贯通衬底通孔的背金属层。晶体管的漏极电极能够连接到封装的漏极端子而不使用外部电线连接器。电子模块的高侧和低侧开关能够形成半桥电路。高侧开关和低侧开关能够被包封在单个电子封装中。
如本文所使用，“混合增强型电子器件或组件”，或简称为“混合器件或组件”，是由耗尽型晶体管和增强型晶体管形成的电子器件或组件，其中，与增强型晶体管相比，耗尽型晶体管能够具有更高的工作电压和/或击穿电压，并且混合器件或组件被配置成类似于具有大约与耗尽型晶体管的电压一样高的击穿电压和/或工作电压的单个增强型晶体管。也就是说，混合增强型器件或组件包括具有以下属性的至少3个节点。当第一节点(源极节点)和第二节点(栅极节点)被保持在相同电压处时，混合增强型器件或组件能够阻断施加到相对于源极节点的第三节点(漏极节点)的正高压(即，增强型晶体管能够阻断的大于最大电压的电压)。当栅极节点被保持在相对于源极节点足够正的电压(即，大于增强型晶体管的阈值电压)时，当足够正的电压被施加到相对于源极节点的漏极节点时，电流从源极节点流向漏极节点或从漏极节点到源极节点经过。当增强型晶体管是低压器件而耗尽型晶体管是高压器件时，混合组件能够类似于单个高压增强型晶体管操作。耗尽型晶体管的击穿电压和/或最大工作电压能够是增强型晶体管的至少两倍、至少三倍、至少五倍、至少十倍或至少二十倍。
如本文所用，术语III-氮化物或III-N材料、层、器件等指的是由根据化学计量式BwAlxInyGazN的化合物半导体材料构成的材料或器件，其中w+x+y+z约为1，其中0≤w≤1、0≤x≤1、0≤y≤1和0≤z≤1。能够通过直接生长在合适的衬底上(例如，通过金属有机化学气相沉积)，或在合适的衬底上生长，从原始衬底上分离，并与其他衬底结合形成或制备III-N材料、层或器件。
如本文所用，如果两个或多个接触或诸如导电沟道或组件的其他项目通过充分导电的材料连接以确保每个接触处的电势，则它们被据说是“电连接”，或其他项目旨在相同，例如，在任何偏置条件下始终大约相同。
如本文所用，“阻断电压”指的是当跨晶体管、器件或组件施加电流时晶体管、器件或组件防止显著电流(诸如在正常传导期间大于工作电流的0.001倍的电流)流过晶体管、器件或组件的能力。换句话说，当晶体管、器件或组件阻断跨其施加的电压时，经过晶体管、器件或组件的总电流不会大于正常传导期间工作电流的0.001倍。具有大于此值的截止状态的电流的器件表现高损耗和低效率，并且通常不适用于许多应用，尤其是功率切换应用。
如本文所用，“高压器件”，例如，高压开关晶体管、HEMT、双向开关或四象限开关(FQS)，是一种针对高压应用进行优化的电子器件。也就是说，当器件截止时，它能够阻断高压，诸如大约300V或更高、大约600V或更高或大约1200V或更高，并且当器件导通时，它具有用于其中它被使用的应用的足够低的导通电阻(RON)，例如，当有大量电流经过器件时，它会经历足够低的传导损耗。高压器件至少能够阻断等于高压电源的电压或用于其被使用的电路中的最大电压。高压器件可能能够阻断300V、600V、1200V、1700V、2500V或应用所需的其他合适的阻断电压。换句话说，高压器件能够阻断0V和至少Vmax之间的所有电压，其中Vmax是电路或电源能够供应的最大电压，并且Vmax可以例如是300V、600V、1200V、1700V、2500V或应用所需的其他合适的阻断电压。对于双向或四象限开关，当开关截止时，阻断电压可以是小于某个最大值的任何极性(±Vmax，诸如±300V或±600V，±1200V等)，并且电流能够是当开关导通时的任意方向。
如本文所用，“III-N器件”是基于III-N异质结构的器件。III-N器件能够被设计为作为其中器件的状态由栅极端子控制的晶体管或开关操作，或作为在没有栅极端子的情况下阻断电流在一个方向中流动并在另一方向中传导的两端子器件操作。III-N器件能够是适用于高压应用的高压器件。在这样的高压器件中，当器件被偏置截止时(例如，栅极相对于源极的电压小于器件阈值电压)，它至少能够支持小于或等于其中使用器件的应用中的高压的所有源漏极的电压，例如可以是100V、300V、600V、1200V、1700V、2500V或更高。当高压器件被偏置导通(例如，栅极相对于源极或关联的电源端子的电压大于器件阈值电压)时，它能够以低导通电压(即，源极和漏极端子之间或相对的电源端子之间的低压)传导大量电流。最大允许导通电压是在使用器件的应用中能够承受的最大导通状态电压。
本文使用的术语“上方”、“下面”、“之间”和“上”指的是一层相对于其他层的相对位置。因此，例如，设置在另一层上方或下面的一个层可以直接与另一层接触或可以具有一个或多个介入层。此外，设置在两个层之间的一个层可以与两层直接接触或者可以具有一个或多个介入层。相反，第二层“上”的第一层与该第二层接触。另外，假定在不考虑衬底的绝对取向的情况下相对于衬底执行操作，提供一个层相对于其他层的相对位置。
在使用高压开关晶体管的典型功率切换应用中，晶体管在大部分时间期间处于两种状态之一。在通常称为“导通状态”的第一状态下，栅极电极相对于源极电极的电压高于晶体管阈值电压，并且大量电流流过晶体管。在这种状态下，源极和漏极之间的电压差通常很低，通常不超过几伏，诸如大约0.1-5伏。在通常称为“截止状态”的第二状态下，栅极电极相对于源极电极的电压低于晶体管阈值电压，并且除了截止状态漏电流没有大量电流流过晶体管。在第二种状态下，源极和漏极之间的电压范围能够从大约0V到电路高压电源的值的任何地方，在一些情况下能够与100V、300V、600V、1200V、1700V或更高一样高，但能够小于晶体管的击穿电压。在一些应用中，电路中的电感元件导致源极和漏极之间的电压甚至高于电路高压电源。另外，就在栅极已经被开启或关掉之后存在很短的时间，在此期间晶体管处于上述两种状态之间的转变模式。当晶体管处于截止状态时，据说它在源极和漏极之间“阻断电压”。如本文所用，“阻断电压”指的是当跨晶体管、器件或组件施加电压时晶体管、器件或组件防止显著电流(诸如大于在常规导通状态期间平均工作电流的0.001倍的电流)流过晶体管、器件或组件的能力。换句话说，当晶体管、器件或组件阻断跨其施加的电压时，流过晶体管、器件或组件的总电流不会大于常规导通状态传导期间平均工作电流的0.001倍。
当使用混合增强型器件代替传统的高压E型晶体管时，混合器件如下工作。当混合器件处于导通状态时，电流流过E型晶体管的沟道和D型晶体管的沟道两者，并且跨两个晶体管的每一个的电压能够很小，通常为几伏或较少的。当混合器件处于截止状态时，混合器件阻断的电压在E型晶体管和D型晶体管之间被划分。E型晶体管阻断近似于在|Vth,D|和Vbr,E之间的电压，其中|Vth,D|为D型晶体管阈值电压的绝对值，并且Vbr,E为E型晶体管的击穿电压。跨混合器件的剩余电压被高压D型晶体管阻断。
本说明书中描述的主题的一个或多个公开实施方式的细节在附图和下面的描述中阐述。附加特征和变化也可以包括在实施方式中。其他特征、方面和优点将从描述、附图和权利要求中变得显而易见。
附图说明
图1A和1B分别是现有技术的III-N器件的平面图和横截面视图。
图2A至2D是具有漏极连接的贯通衬底通路的III-N器件的实施例的平面图和横截面视图。
图3A至3D是具有栅极连接的贯通衬底通路的III-N器件的实施例的平面图和横截面视图。
图4A至4G是具有源极连接的贯通衬底通路的III-N器件的实施例的平面图和横截面视图。
图4H是具有源极连接的贯通外延通路的III-N器件的横截面视图。
图5A是布置在级联配置中的混合常关器件的示意图。
图5B是图5A的混合器件的封装配置的平面图。
图6A、6B和6C分别是具有漏极连接的贯通衬底通路的混合III-N器件的封装配置的横截面视图和平面图。
图6D是具有漏极连接的贯通衬底通路的增强型III-N器件的封装配置的平面图。
图6E、6F和6G分别是具有栅极连接的贯通衬底通路的混合III-N器件的封装结构的横截面视图和平面图。
图7A至7E是具有多个连接的贯通衬底通路的混合III-N器件的封装结构的横截面视图和平面图。
图8A至8D是具有多个连接的贯通衬底通路的增强型III-N器件的封装配置的平面图。
图9A和9B是具有源极连接的贯通外延通路的增强型III-N器件的封装配置的平面图。
图10是半桥电路的电路原理图。
图11A是特征在于半桥的电子模块的平面图。
图11B是沿着图11A的电子模块的一部分的横截面视图。
图11C和11D是特征在于半桥的电子模块的平面图。
图12A和12B是特征在于半桥的电子模块的平面图。
图12C是沿着图12B的电子模块的一部分的横截面视图。
图13A和13B是特征在于半桥的电子模块的平面图。
图14A和14B是特征在于半桥的电子模块的平面图。
图15A是特征在于具有多个并联连接的III-N器件的半桥的电子模块的平面图。
图15B是特征在于三相桥接电路的电子模块的平面图。
图16是制造具有贯通衬底通路的III-N器件的方法的流程图。
图17A至17G是公共衬底上的集成III-N器件的横截面视图。
图18A至18E是特征在于在公共衬底上具有集成的III-N器件的半桥的电子模块的平面图。
图19是具有在导电衬底上的漏极连接的贯通外延通路的III-N器件的横截面视图。
各种附图中相似的参考符号指示相似的元件。
具体实施方式
由于硅衬底的低成本和广泛可用的与硅兼容的处理设备，当前的工业商业化努力主要集中于在硅衬底上形成III-N器件。在硅上为III-N器件使用贯通通路能够在同步地降低封装复杂性的同时实现器件性能方面的显著改进。另外，由于LED照明市场的最近成功，诸如蓝宝石衬底的绝缘衬底的价格最近已降低了。由于硅的固有半导电性质，在绝缘衬底上形成III-N器件允许实现在硅上不可能的附加设计和布局考虑事项。这提供了在同步地降低III-氮化物器件和晶体管的封装复杂性的同时进一步改进器件性能的机会。
本文描述的是用于横向III-N器件的集成设计，为此使用贯通通路(在本文中称为TV)来将III-N器件集成到电子组件封装中。TV的使用在同步地降低III-氮化物器件和晶体管的封装复杂性的同时允许实现器件性能方面的改进。在形成于诸如硅的导电衬底上III-N器件的情况下，贯通通路可以是贯通外延通路(称为TEV)，其中通路延伸穿过III-N材料结构并终止于衬底。在形成于诸如蓝宝石的绝缘衬底上III-N器件的情况下，贯通通路可以是贯通衬底通路(称为TSV)，其中通路延伸穿过III-N材料结构并且也穿过衬底。这些TV允许在衬底的与III-N材料结构相反的一侧上形成器件电极。由于LED照明市场的最近成功，诸如蓝宝石的绝缘衬底的价格已降低了。由于硅的固有半导电性质，在绝缘衬底上形成横向III-N器件允许实现在硅上不可能的附加设计和布局考虑事项。这提供了进一步改进III-氮化物器件和晶体管的器件性能和封装复杂性的机会。如本文所使用的，“贯通通路”或“通路孔”能够指代TEV或TSV，其中TEV形成延伸穿过III-N材料结构但不延伸穿过衬底的凹部(或沟槽)，而TSV形成延伸穿过III-N材料结构并且也延伸穿过衬底的凹部(或沟槽)。通路孔能够用于形成漏极通路、源极通路或栅极通路。
在导电衬底(例如，硅)或半导电衬底(例如，碳化硅)上制作的III-N器件能够被形成有背侧金属化层，该背侧金属化层能够用于物理附接(例如，用焊料或环氧树脂)III-N器件并将其电连接到组件封装。通过实现贯通外延通路或TEV，背侧金属化层能够电连接到源极电极或栅极电极(其是低压电极)。TEV能够通过III-N材料结构形成并连接到导电衬底，使得所期望的器件电极的金属形成在通路孔中并且通过导电衬底电连接到背侧金属化层。
对于增强型硅上GaN III-N器件，TEV能够用于将导电衬底连接到源极电极，该源极电极通常被保持在0V。对于级联裸片叠层(die-on-die)配置中的耗尽型硅上GaN III-N器件，TEV能够用于将导电衬底连接到栅极电极(其通常被保持在0V并且连接到级联源极，如关于图5A更详细地描述的)。在耗尽型器件的情况下，III-N器件的载流端子(即，源极端子和漏极端子)都位于芯片的前侧(与栅极端子相反)上。实现此类端子所需要的金属布线架构遭受高金属电阻并且限制导通电阻非常低的器件的设计。对于增强型硅上GaN器件，能够通过使用将源极电极连接到导电衬底的源极连接TEV来克服此类限制，从而允许源极电极位于器件的与漏极电极相反的侧上。这种架构能够降低金属电阻并且使得能够设计导通电阻非常低的器件。此集成增强型架构能够由于其天然的短路处理能力而改进器件鲁棒性。此外，将在下面更详细地描述诸如分立器件、IC以及半桥模块和全桥模块的、在组件封装中具有导电衬底的横向III-N器件的集成设计。
在绝缘衬底(例如，蓝宝石)上制作的III-N器件能够被形成有背侧金属化层，该背侧金属化层能够用于将III-N器件物理附接(例如，用焊料或环氧树脂)并电连接到组件封装。通过实现与绝缘衬底集成的贯通衬底通路(在本文中称为TSV)，背侧金属化层能够电连接到源极电极、漏极电极、栅极电极或其任何组合。TSV能够通过III-N材料结构形成并通过绝缘衬底形成，使得金属层能够被沉积到TSV中，以将所期望的器件电极(其形成在III-N材料结构的与衬底相反的侧)电连接到背侧金属化层。
绝缘衬底允许实现新的组件封装解决方案，否则在诸如硅或碳化硅的半导电或导电衬底上将是不可能的。通常，对于硅上GaN器件，由于衬底是导电的，所以它能够连接到源极电极或栅极电极(其是低压电极～0V)。然而，由于可能损害器件性能、稳定性和长期可靠性的背栅效应，将漏极端子连接到诸如硅的导电衬底是不可能的。诸如蓝宝石的绝缘衬底允许在对性能或可靠性没有负面影响的情况下在器件的背侧上实现漏极端子连接。另外，当使用诸如硅或SiC的半导电或导电衬底时，仅一个端子能够连接到衬底。然而，诸如蓝宝石的绝缘衬底能够支撑在衬底的背侧上形成的多个器件端子。这消除了与芯片尺寸缩放相关的硅上GaN级联器件的限制并提高工作电压，如将在下面描述的。此外，将在下面进一步详细地描述诸如分立器件、IC、半桥模块和三相全桥模块的、在组件封装中具有绝缘衬底的横向III-N器件的集成设计。
器件和晶体管
在图2A中图示了横向III-N器件200的平面图。器件200包括在器件有源区31中形成的源极接触21、漏极接触22以及位于源极接触21与漏极接触22之间的栅极接触23(即，器件电极)。在图2B中示出了器件200的横截面201，其是沿器件200的“x”方向截取的。如图2B中看到的，器件200还包括形成在绝缘衬底12(例如蓝宝石衬底)的第一侧上方的III-N材料结构13。蓝宝石衬底可以是斜切蓝宝石衬底。III-N材料结构13能够包括III-N缓冲层、III-N沟道层和III-N势垒层。III-N缓冲层能够直接形成在绝缘衬底12的顶表面上。III-N势垒层的带隙大于III-N沟道层的带隙，使得图2B中由虚线指示的横向二维电子气体(2DEG)沟道19形成在III-N材料结构13中并且用作有源区31内的器件沟道。III-N材料结构能够以Ga极定向形成，或者III-N材料结构能够以N极定向形成，或者III-N材料结构可以是在r面蓝宝石上生长的A面GaN。III-N材料结构可以是在MOCVD室中生长的外延(即，epi)。源极接触21、漏极接触22和栅极接触23都形成在III-N材料结构13的与绝缘衬底12相反的侧上方。漏极背金属25形成在绝缘衬底12的与III-N材料结构15相对的第二侧上。绝缘体层20(即，诸如SiN的介电层)能够形成在III-N材料结构13的顶表面上方。如图2B中看到的，漏极接触能够被器件的顶表面上的介电层完全地封闭，并且源极接触和栅极接触能够在器件的顶表面上具有暴露的区域以允许实现外部电线连接器。图2A和图2B能够表示器件200的单位单元，其中许多单位单元能够被组合以形成器件200。单位单元能够被组合并与形成在有源区31外部或在绝缘体层20上方的金属布线架构电连接。
器件200包括穿过III-N材料结构13和绝缘衬底12形成的漏极通路孔15(即，贯通衬底通路)。金属层24至少部分地形成在将漏极接触22电连接到漏极背金属25的漏极通路15中。如图2B中看到的，漏极通路15能够形成在器件31的有源区内。每个单位单元能够具有TSV，使得跨越器件200的多个TSV能够将漏极22连接到漏极背金属25。
或者，漏极通路15能够形成在器件有源区31外部的区域中。图2C和图2D分别示出除了漏极通路15形成在有源区31外部之外与器件200类似的器件210的平面图和横截面视图。图2D示出横截面202，其是跨越器件210沿“y”方向截取的。这里，漏极通路15不穿过有源区中的2DEG沟道19形成。金属层24能够形成在有源区31外部并且通过至少部分地形成在漏极通路15中来将漏极22电连接到漏极背金属25。
如先前描述的，由于可能损害器件性能、稳定性和长期可靠性的背栅效应，将漏极电极连接到诸如Si或SiC的半导电或导电衬底是不可能的。诸如蓝宝石的绝缘衬底允许在对性能或可靠性没有负面影响的情况下在器件衬底的背侧上实现漏极电极连接。这能够提供若干好处，例如，如果器件200/210是以级联配置布置的耗尽型器件，则在器件的顶面上可获得能够用于形成更大的源极接触21焊盘的更多区域。这允许增加被直接安装并电连接到源极接触焊盘的低压增强型晶体管的尺寸，例如表面面积，这将降低导通电阻(在图6A至6C中进一步详细地描述)。
另外，为了实现非常高压的器件(例如，大于1200V)，当所有三个器件电极都在器件(诸如器件100)的同一侧时，需要非常大的电极间距来防止高压电极(即漏极)与低压电极(即，源极和/或栅极)之间的飞弧，这可能增加器件尺寸超出支持此类电压否则将必需的尺寸。因此，在衬底的一侧具有高压电极(即，漏极接触)而在衬底的与高压电极相反的侧具有低压电极(即，源极接触和栅极接触)是有利的。将漏极接触22连接到背金属25使得能够在减小的芯片尺寸中进行高压操作，然而同步地消除了对外部漏极电线接合的需要，由于高载流要求，外部漏极电线接合容易出现可靠性问题。
附加地，为了实现电阻非常低的器件(例如，低于15mOhm)，当两个载流端子(即，源极电子和漏极端子)位于器件的同一侧时，所得的金属布线架构添加显著的金属电阻，这能够支配器件的总导通电阻并导致效率低的设计。载流端子(例如，背侧漏极)位于器件的相反侧的架构能够实现非常低的金属布线电阻，从而使得能够将器件缩放到非常低的导通电阻。
将III-N器件与绝缘衬底集成也允许在衬底的背侧上形成多个器件电极。在图3A中图示了横向III-N器件300的平面图。图3B示出了跨越器件300沿“y”方向截取的横截面301。除了器件300包括作为漏极通路15的第一通路孔和作为栅极通路16的第二通路孔之外，器件300与器件200类似。第一通路孔和第二通路孔是贯通衬底通路，其穿过III-N材料结构13并穿过绝缘衬底12形成。金属层24至少部分地形成在漏极通路15中并且将漏极接触22电连接到漏极背金属25。金属层26至少部分地形成在栅极通路16中并且将栅极接触23电连接到栅极背金属27。漏极侧金属25和栅极背金属27通过沟槽32彼此电隔离。能够在衬底上形成单个背侧金属化层，然后顺序地对其进行图案化和蚀刻以去除背侧金属的一部分，以形成沟槽32来使漏极背金属25和栅极背金属27分离。漏极背金属25与栅极背金属27之间的间隔能够大于10μm。如图3A和图3B中看到的，漏极通路15和栅极通路16形成在器件的有源区31外部的区域中。
或者，漏极通路15能够形成在器件(诸如器件200)的有源区31内，而栅极通路16能够形成在有源区31外部，如图3C的器件310的平面图所示。在有源区内部形成漏极通路15并且在有源区外部形成栅极通路16能够允许实现替代组件封装布局，(在图7A至7C中)稍后将对此进行更详细的描述。能够使用多个贯通衬底通路。
或者，能够省略漏极通路15并且栅极通路16能够形成在有源区31外部，如图3D的器件320的平面图所示。这里，栅极背金属27能够跨越器件320的衬底12的整个背侧形成。形成栅极通路16使得背金属27连接到栅极23能够允许实现替代组件封装布局，这在用于级联开关中时可以是有益的，稍后关于图5对此进行更详细的描述。
在图4A中图示了横向III-N器件400的平面图。图4B示出横截面401，其是跨越器件400沿“x”方向截取的。除了器件400包括作为漏极通路15的第一通路孔和作为源极通路17的第三通路孔之外，器件400与器件200类似。第一通路孔和第三通路孔是贯通衬底通路，其穿过III-N材料结构13并穿过绝缘衬底12形成。金属层24至少部分地形成在漏极通路15并且将漏极接触22电连接到漏极背金属25。金属层28至少部分地形成在源极通路17中并且将源极接触21电连接到源极背金属29。漏极背金属25和源极背金属29通过沟槽32彼此电隔离。能够在衬底上形成单个背侧金属化层，然后随后进行图案化和蚀刻以去除背侧金属的一部分，以形成沟槽32来使漏极背金属25和源极背金属29分离。如图4A和4B中看到的，漏极通路15和源极通路17形成在器件的有源区31内部的区域中。漏极接触和源极接触能够被完全地封闭在III-N器件的顶表面上的绝缘层20中。
在图4C中图示了横向III-N器件410的平面图。图4D示出横截面402，其是跨越器件410沿“y”方向截取的。除了在器件410中，漏极通路15和源极通路17形成在器件有源区31外部之外，器件410与器件400类似。
或者，漏极通路15能够形成在器件(诸如器件200)的有源区31内，而源极通路17能够形成在有源区31外部，如图4E的器件420的平面图所示。在有源区内部形成漏极通路15并且在有源区外部形成源极通路17能够允许实现替代组件封装布局，(在图8C中)稍后对此进行更详细的描述。
在图4F中图示了横向III-N器件430的平面图。图4G示出横截面403，其是跨越器件430沿“x”方向截取的。除了在器件430中，仅形成源极通路17而省略漏极通路15使得衬底的整个背侧连接到源极背金属29并且漏极接触22可从器件430的顶面访问之外，器件430与器件400类似。尽管器件430示出形成在有源区31内的源极通路17，但是源极通路17也能够形成在有源区31外部，如图4D的器件420所示。
或者，在背侧连接的源极电极的示例中，衬底可以是诸如硅的导电衬底。在图4H中示出了器件440的横截面视图。这里，源极通路17是穿过III-N材料结构13形成的贯通外延通路(或TEV)并且终止于导电衬底10。金属28被形成到源极通路17中，使得源极接触21通过导电衬底10电连接到源极背金属29。源极接触21能够被III-N器件的顶表面上的绝缘体层20完全地封闭。
器件200、210、300、310、320、400、410、420、430和440可以是耗尽型器件或者它们可以是增强型器件。大多数常规的III-N高电子迁移率晶体管(HEMT)和相关晶体管器件是常开的(即具有负阈值电压)，这意味着它们能够在零栅极电压下传导电流。具有负阈值电压的这些器件被称为耗尽型(D型)器件。在功率电子器件中最好具有常关器件(即具有正阈值电压的器件)，这些常关器件在零栅极电压下不传导相当大的电流，以便通过防止器件的意外导通来避免对器件或对其他电路组件造成损坏。常关器件通常被称为增强型(E型)器件。III-N材料结构的厚度和组分可能会影响器件的阈值电压。在一个示例中，绝缘体层20能够形成在栅极接触23与III-N材料结构13的顶表面之间以实现耗尽型器件的负阈值电压。或者，能够在栅极接触23下方形成III-N材料结构中的凹部，并且栅极能够形成在该凹部中以实现增强型器件的正阈值电压。
分立电子组件封装件
单个高压E型晶体管的一个替代方案是以图5A的示意图中示出的级联电路配置将高压D型III-N晶体管与低压E型晶体管(例如低压硅FET)组合以形成单个混合III-N器件(在本文中称为级联开关500)，其能够以与单个高压E型III-N晶体管相同的方式工作并且在许多情况下实现与单个高压E型III-N晶体管相同或类似的输出特性。图5A的级联开关500包括都能够被包封在单个电子组件封装件501中的高压D型III-N晶体管51和低压E型晶体管52，该级联开关包括源极端子59、栅极端子58和漏极端子57，其能够延伸到组件封装件外部并且允许开关的外部连接。低压E型晶体管52的源极接触56和高压D型III-N晶体管51的栅极接触23通过连接器53电连接到源极端子59。低压E型晶体管52的栅极接触55电连接到级联开关500的栅极端子58。高压D型III-N晶体管51的漏极接触22电连接到级联开关500的漏极端子57。高压D型III-N晶体管51的源极接触21电连接到低压E型晶体管52的漏极接触54。
参考图5B，示出了示例性封装件502的平面图，其中低压E型晶体管52被直接安装到高压D型晶体管51的源极接触21，同时E型晶体管52的漏极接触54直接接合和电连接到D型晶体管51的源极接触21。E型晶体管52例如可以是硅FET，而D型晶体管例如可以是高压III-N HEMT，诸如用诸如硅的半导电或导电衬底制作的器件100。这里，所有三个器件电极(即，源极接触、栅极接触和漏极接触)都形成在D型III-N器件51的同一侧。D型晶体管被安装到导电封装件基底60。E型晶体管52的源极接触56通过连接器53电连接到D型晶体管51的栅极接触23。级联开关500能够以与单个高压E型III-N晶体管相同的方式工作并且在许多情况下实现与单个高压E型III-N晶体管相同或类似的输出特性。D型晶体管51与E型晶体管52相比具有更大的击穿电压(例如，大至少三倍)。能够由级联开关500在它被偏置在OFF状态下时阻断的最大电压至少和D型晶体管51的最大阻断或击穿电压一样大。
如图5B中看到的，源极接触21和漏极接触22被最小距离33分离，该最小距离33足够大以防止源极接触与漏极接触之间的意外飞弧和短路。因此，级联开关500在高压操作中受到限制，或者必须使E型晶体管52保持足够小以充分地增加间隔33以允许实现高压操作。然而，随着绝缘衬底的集成和贯通衬底通路的使用，漏极电极连接能够被从器件的顶表面去除并形成在D型器件51的背侧上。这消除间隔33的限制并且允许实现更大的源极接触面积。所对应的E型晶体管52能够在尺寸上增加，例如，在表面面积上增加，同时降低导通电阻。另外，载流端子(例如背侧漏极)位于芯片的相反侧的架构能够实现非常低的金属布线电阻，从而使得能够将器件缩放到非常低的导通电阻。
图6A示出除了使用图2A至2D的器件200(或器件210)来实现III-N耗尽型晶体管51之外与级联开关500类似的级联开关600的横截面视图。如图6A中看到的，D型晶体管200包括延伸穿过衬底12的漏极通路15，并且金属24形成在漏极通路15中以将漏极22电连接到漏极背金属25。漏极背金属层25通过焊料、环氧树脂或另一合适的材料电连接并物理安装到封装件基底60。封装件基底60连接到级联开关600的漏极端子57。E型晶体管52包括半导体本体层63。晶体管52还包括在半导体本体层63的第一侧上的源极接触56和栅极接触55以及在半导体本体层63的与源极接触59相反的第二侧上的漏极接触54。源极接触56连接到级联开关600的源极端子59，并且栅极接触55连接到级联开关600的栅极端子58。E型晶体管52的漏极接触54通过焊料、环氧树脂或另一合适的材料电连接并物理安装到D型晶体管200的源极接触21。D型晶体管的栅极接触23通过连接器53连接到源极端子59(或可选地源极接触56)。
图6B是被实现到单个分立电子组件封装件601中的级联开关600的前侧平面图。图6C是开关600的D型器件200的背侧平面图，它示出作为漏极连接的背金属层25的背侧金属化层。如图6A至6C中看到的，漏极接触22电连接到导电封装件基底60而不使用外部电线接合连接器，由于高载流要求，这可能容易出现长期可靠性问题。
图6D是除了当III-N晶体管200是增强型晶体管而不是耗尽型晶体管时实现封装件602之外与级联开关600类似的开关610和封装件602的前侧平面图。这里，低压E型晶体管52被消除，并且晶体管200的源极接触21直接连接到源极端子59，栅极接触23直接连接到栅极端子58，并且导电封装件基底60直接连接到开关610的漏极端子57。晶体管310的漏极接触22通过漏极通路15连接到导电封装件基底60而不使用外部电线接合连接器，由于高载流要求，这可能容易出现长期可靠性问题。此外，在不需要级联配置的情况下，大面积的源极接触焊盘21可以使得能够使用更大直径的源极电线接合或金属夹，这能够进一步降低器件的导通电阻并改进可靠性。
图6E示出除了使用图3D的器件320来实现III-N耗尽型晶体管之外与级联开关600类似的级联开关620的横截面视图。如图6E中看到的，D型晶体管320包括延伸穿过衬底12的栅极通路16，并且金属26形成在栅极通路16中以将栅极23电连接到栅极背金属层27。栅极背金属层27通过焊料、环氧树脂或另一合适的材料电连接并物理安装到封装件基底60。封装件基底60连接到级联开关620的源极端子59。源极接触56用连接器53连接到封装件基底60。E型晶体管52的栅极接触55连接到级联开关620的栅极端子58。D型晶体管320的漏极接触22连接到级联开关620的漏极端子57。
图6F是被实现到单个分立电子组件封装件603中的级联开关620的前侧平面图。图6G是开关620的D型器件320的背侧平面图，它示出作为栅极连接的背金属27的背侧金属化层。如图6E至6G中看到的，栅极接触23电连接到导电封装件基底60而不使用外部电线接合连接器，这能够降低开关电感并降低封装复杂性。
图7A示出除了使用图3A和图3B的器件300(或器件310)来实现III-N耗尽型晶体管之外与图5A的级联开关500类似的级联开关700的横截面视图。如图7B所示，级联开关700被实施到分立电子组件封装件701中。如图7A中中看到的，级联开关700的D型晶体管300包括延伸穿过衬底12的漏极通路15，并且金属24形成在漏极通路15中以将漏极22电连接到漏极背金属25。级联开关700还包括延伸穿过衬底12的栅极通路16，并且金属26形成在栅极通路16中以将栅极23电连接到栅极背金属27。级联开关700能够包括图案化填隙片，诸如直接接合的铜衬底70(即，DBC衬底)，其包括形成在绝缘衬底71的顶面上的第一金属层，例如AlN填隙片，以及在绝缘衬底71的背侧上的第二金属层72。第一金属层至少具有电连接到漏极背金属25的第一部分73和电连接到栅极背金属27的第二部分74。第一金属层可以是在期望区域中被图案化和去除以在第一金属层的第一部分73和第二部分74之间形成沟槽76的连续金属层。第二金属层72能够被直接安装到导电封装件基底60。漏极背金属层25和栅极背金属层27通过焊料、环氧树脂或另一合适的材料分别电连接和物理安装到DBC 70的第一部分73和第二部分74。
图7B是被实现到分立电子封装件701中的级联开关700的前侧平面图。级联开关700的漏极端子57连接到DBC 70的第一部分73。级联开关700的源极端子59连接到DBC 70的第二部分74。级联开关700的栅极端子58连接到低压E型晶体管52的栅极接触55。图7C是封装件701中使用的D型器件300的背侧平面图，其示出作为漏极背金属25和栅极背金属层27的背侧金属化层。如图7A至7C中看到的，漏极接触22电连接到DBC 70的第一部分73并且D型器件51的栅极接触23电连接到DBC 70的第二部分74而不使用外部电线连接器。
图7D是除了使用图3C的器件310来将III-N耗尽型晶体管实现到分立组件封装件702中之外与级联开关700类似的级联开关710的前侧平面图。如图3C的器件310中讨论的，漏极通路15形成在器件的位于有源区31内部的区域中，而栅极通路16形成在器件的位于有源区31外部的区域中。如图7E所示，此配置允许漏极背金属25形成在器件310的中间并且允许栅极背金属27形成在器件310的边缘。如图7D中看到的，DBC 70的沟槽76被配置成允许DBC 70的第一部分73连接到器件310中间的漏极背金属层25，并且栅极背金属27能够在器件310的边缘附近接触DBC 70的第二部分74。
尽管通过利用DBC衬底70，器件700和710与图6A至6C的器件600(其被直接安装到导电封装件基底60)相比已添加了复杂性，但是存在有其他优点。例如，通过在衬底12的与III-N材料结构12相反的侧形成用于栅极接触23和漏极接触22的栅极端子连接和漏极端子连接，能够利用D型III-N晶体管300/310的整个顶表面来使源极接触21的尺寸最大化，而不必为栅极电线接合和/或漏极电线接合分配任何区域。具有更大面积的源极接触21允许增加低压E型晶体管52的尺寸，并且进而与级联开关600相比减小级联开关700和710的总导通电阻。
图8A是除了封装件801用图4A至4D的III-N器件400(或410)实现之外与级联开关700类似的开关800和封装件801的前侧平面图。这里，器件400(或410)是增强型晶体管而不是耗尽型晶体管。当增强型晶体管被注入到封装件801中时，源极通路17用于将器件400的源极接触21连接到源极背金属29，如图8B中看到的。在图8A中，源极背金属29连接到DBC 70的部分75。源极端子59连接到DBC 70的部分75。漏极端子57连接到DBC 70的部分73。栅极端子58连接到器件410的栅极接触23。
图8C是除了使用图4D的器件420来将增强型III-N晶体管实施到分立元件封装件802中之外与开关800类似的级联开关810的前侧平面图。如图4D的器件420中讨论的，漏极通路15形成在器件的位于有源区31内的区域中，而源极通路17形成在器件的位于有源区31外部的区域中。如图8D的背侧平面图所示，此配置允许漏极背金属25形成在器件420的中间并且允许源极背金属29形成在器件420的边缘。如图8C中看到的，DBC 70的沟槽76在被配置成允许DBC 70的第一部分73连接到器件420中间的漏极背金属层25和源极背金属29的情况下，能够在器件420的边缘附近接触DBC 70的部分75。
图9A是使用图4E或图4G的增强型III-N器件430(或器件440)来实现到分立元件封装件901中的开关900的前侧平面图。如图4E的器件430中讨论的，源极通路17用于将源极接触21连接到源极背金属层29，如图9B中器件430/440的背侧平面图所示。当使用器件440时，导电衬底用于将源极接触21连接到背金属层29。晶体管430/440的源极接触21通过源极通路17电连接到导电封装件基底60而不使用外部电线接合。分立封装件的源极端子59连接到导电封装件基底60。器件430/440的漏极接触22连接到漏极端子57，而器件430/440的栅极接触23连接到栅极端子58。此外，大面积的漏极接触焊盘22可以使得能够使用大直径的漏极电线接合或金属夹而不需要级联配置来实现常关操作，这能够进一步降低器件的导通电阻并改进可靠性。
分立电子组件封装件601、602、603、701、702、801、802和901可以是诸如TO-220或TO-247的三端子封装件。然而，能够使用具有无引线封装件的替代实施例，诸如四方扁平无引线(QFN)、表面安装器件(SMD)或无损耗封装(LFPAK)。附加地，可以以最适合设计者和封装件类型的需要的方式定向或布置封装件的组件。
电子模块
正在示出III-N高电子迁移率晶体管(HEMT)的有前途好处的一种电路拓扑是半桥电路拓扑和全桥电路拓扑。图10示出了包括高侧开关晶体管102和低侧开关晶体管103的半桥电路简图1000。半桥电路具有高压节点104(VHIGH)和低压或接地节点106(GND)。位于高侧晶体管102的源极与低侧晶体管103的漏极之间的半桥的输出节点107(VOUT)被配置成连接到负载电机(电感组件108)。为了确保图10中的电路的适当操作，必须使DC高压节点104维持为AC接地。也就是说，能够通过将电容器109的一个端子连接到高压节点104并且将电容器的另一端子连接到接地106来将节点104电容性地耦合到DC接地106。能够使用先前描述的III-N晶体管200、210、300、310、400、410、420、430和440作为高侧晶体管102和/或低侧晶体管103来形成图10的半桥电路1000。
本文描述的是适合于维持低水平EMI、从而允许实现更高的电路稳定性和改进的性能的集成电子模块。本文模块的设计与模块中使用的开关的设计结合，能够导致电感减小以及其他电路寄生减少，从而导致上述性能和可靠性方面的改进。电子模块也能够具有减小的尺寸并且能够比常规模块更容易组装，从而允许实现更低的生产成本。
图11A和图11B分别示出电子模块1100的平面图和横截面视图。模块1100包括以图10所示的半桥配置连接的级联开关600a和600b。在图6A至6C中先前描述和示出了能够用于开关600a和600b中的每一者的级联开关600的平面图和横截面视图(能够可替选地使用其他级联配置代替级联开关600)。模块1100包括直接接合铜(DBC)衬底220(在图11B中最佳可见)，其可以是用于模块的基底衬底。DBC衬底是通过在高温熔化和扩散工艺中将纯铜直接接合到诸如AlN或Al2O3的陶瓷绝缘体而形成的。DBC衬底220包括绝缘(例如，陶瓷或AlN)衬底226，在其上顶金属层(例如，铜或镍)被图案化成至少充当高压板的第一部分221、充当输出板的第二部分222和长度接地板的第三部分223。部分221、222和223各自通过穿过顶金属层形成的沟槽225彼此电隔离。
如图11B中看到的，DBC衬底能够包括在绝缘衬底226的与顶金属层(221/222/223)相反的侧的背金属层227(例如，铜或镍)。接地板223可选地能够通过形成穿过绝缘衬底226(未示出)的金属通路孔来电连接到背金属层227。高侧开关600a被直接安装在高压板221上，而低侧开关600b被直接安装在输出板222上。
返回参考图11A，在高侧开关600a上，D型晶体管200a的漏极接触22通过连接到漏极背金属25的漏极通路15电连接到高压板221。D型晶体管200a的栅极接触23a和E型晶体管52a的源极接点56a分别经由电线连接器44a和42a全部电连接到输出板222。对于低侧级联开关600b，D型晶体管200b的漏极接触22通过连接到漏极背金属25的漏极通路15电连接到输出板222。D型晶体管200b的栅极接触23b和E型晶体管52b的源极接点56b分别经由电线连接器44b和42b电连接到接地板223。
电子模块1100可选地能够包括在其中包封了电子组件的封装件，该封装件包括高侧栅极输入引线231(VGH)、低侧栅极输入引线233(VGL)、高压引线230、接地引线234和输出引线232。高侧栅极输入引线231连接到高侧开关600a的E型晶体管52a的栅极接触55a，低侧栅极输入引线233连接到低侧开关600b的E型晶体管52b的栅极接触55b，高压引线230连接到高压板221，接地引线234连接到接地板223，并且输出引线232连接到输出板222。
为了确保由图11A和图11B的电子模块110形成的半桥电路的适当操作，应该使高压节点230维持为AC接地。尽管在图11A中为了简单未示出，但是能够通过将电容器的第一端子连接到高压板221并且将电容器的第二端子连接到接地板223来将节点230电容性地耦合到接地线234(在15B中作为电容器75示出)。电容器能够在沟槽225上方横向地延伸。电容器可以是能够包括电阻组件和电容组件的混合电容器。电阻组件能够大于0.1ohms，而电容组件能够大于0.1nF。
开关和关联模块的设计可以是用于在各种操作模式期间确定高侧开关102和/或低侧开关103的性能的关键因素。通过将级联开关600b作为低侧器件103实现到半桥模块1000中，从而在模块1000中消除对级联开关600b的D型晶体管200b与输出板222之间的外部漏极电线连接的需要(因为D型晶体管200a漏极通过漏极通路15连接到输出板222)，减小了半桥模块中的寄生电感。这进而减少在开关工作期间在级联开关600b处经历的振铃。
另外，高侧开关600a能够在某些开关序列期间以反向传导模式工作。这里，级联开关600a的D型III-N晶体管200a与高压板221之间的漏极连接通过通路孔15连接，并且进一步减小电子模块中的寄生电感。这进一步减少由级联开关600a在切换成反向传导模式时经历的电压尖峰和振铃。
在与图11A的电子模块1100类似的图11C中示出了集成电子模块1110的顶视图。然而，在模块1110中高侧开关200a和低侧开关200b是E型III-N晶体管，使得常关操作不需要级联开关(诸如开关600)。在图2A和图2B中先前描述和示出了能够用于开关200a和200b中的每一者的200的平面图和横截面视图。当高侧开关200a是E型III-N晶体管时，E型晶体管200a的漏极接触22通过连接到漏极背金属25的漏极通路15电连接到高压板221。E型晶体管200a的栅极接触23a连接到高侧栅极输入引线231并且E型晶体管200a的源极接触21a经由电线连接器42a电连接到输出板222。当低侧开关200b是增强型III-N晶体管时，晶体管200b的漏极接触22通过连接到漏极背金属25的漏极通路15电连接到输出板222。晶体管200b的栅极接触23b连接到低侧栅极输入引线233并且晶体管200b的源极接触21b经由电线连接器42b电连接到接地板223。
在与图11A的电子模块1100类似的图11D中示出了集成电子模块1120的顶视图。然而，在模块1120中图4F或图4G的增强型器件430或440分别被用作高侧开关和低侧开关。为了简单，图11D被图示有高侧开关440a和低侧开关440b，这与图4G的晶体管440类似。DBC226包括各自通过形成到DBC中的沟槽225彼此电隔离的高压板221、输出板222和接地板223。当E型开关440被用作高侧开关440a时，漏极接触22a通过连接器41a连接到高压板221。开关440a的源极接触通过电连接到源极背金属29的源极通路17电连接到输出板222。栅极接触23a连接到高侧栅极输入引线231。当E型开关440被用作低侧开关440b时，漏极接触22b通过连接器41b连接到输出板222。开关440b的源极接触通过电连接到源极背金属29的源极通路17电连接到接地板223。栅极接触23b连接到低侧栅极输入引线233。
在与图11A的电子模块1100类似的图12A中示出了集成电子模块1200的顶视图。然而，模块1200包括以图12A所示的半桥配置连接的级联开关700a和700b。在图7A和图7B中先前描述和示出了能够用于开关700a和700b中的每一者的级联开关700的平面图和横截面视图。模块1200包括直接接合铜(DBC)衬底320，其可以是用于模块的基底衬底。对于高侧开关700a，D型晶体管300a的漏极接触22通过连接到漏极背金属25的漏极通路15电连接到高压板221。D型晶体管300a的栅极接触23通过连接到栅极背金属27的栅极通路16电连接到输出板222。E型晶体管52a的源极接触56a经由电线连接器42a电连接到输出板222。对于低侧级联开关700b，D型晶体管300b的漏极接触22通过连接到漏极背金属25的漏极通路15电连接到输出板222。D型晶体管300b的栅极接触23通过连接到栅极背金属27的栅极通路16电连接到接地板223。E型晶体管52b的源极接触56b经由电线连接器42b电连接到接地板223。图12A的半桥模块1200能够通过分别从高侧开关600a和低侧开关600b去除栅极电线连接器44a和44b而优于图11A的半桥模块1100，这进一步降低电路开关电感和封装复杂性。
分别在与图12A的电子模块1200类似的图12B和图12C中示出了集成电子模块1210的顶视图和横截面视图。然而，在模块1210中高侧开关410a和低端开关410b是增强型III-N型晶体管，使得常关操作不需要级联开关(诸如开关700)。在图4A和图4D中先前描述和示出了能够用于开关410a和/或410b中的每一者的器件400或410的平面图和横截面视图。当高侧开关410a是增强型III-N晶体管时，晶体管410a的漏极接触22通过连接到漏极背金属25a的漏极通路15电连接到高压板221并且晶体管410a的源极接触21通过连接到源极背金属28a的源极通路17电连接到输出板222(在图12C中最佳可见)。晶体管410a的栅极接触23a连接到高侧栅极输入引线231。当低侧开关410b是增强型III-N晶体管时，晶体管410b的漏极接触22通过连接到漏极背金属25b的漏极通路15电连接到输出板222并且晶体管410b的源极接触21通过连接到源极背金属28b的源极通路17电连接到接地板223。晶体管410b的栅极接触23b连接到低侧栅极输入引线233。如图12B和图12C中看到的，当高侧开关410a和低侧开关410b是增强型III-N晶体管时，能够在不使用从高侧开关410a或低侧开关410b配置到高压板221、输出板222或接地板223的任何外部电线连接器的情况下实现模块1210。这能够大大降低模块的导通电阻、开关电感和封装复杂性，从而以降低的封装成本导致改进的性能。
在与图11A的电子模块1100类似的图13A中示出了集成电子模块1300的顶视图。然而，模块1300包括以图13A所示的半桥配置连接的级联开关710a和710b。关于图7D和图7E先前描述和示出了能够用于开关710a和710b中的每一者的级联开关710的平面图。模块1300包括直接接合铜(DBC)衬底420，其可以是用于模块1300的基底衬底。高侧级联开关710a和低侧级联开关710b与DBC衬底420一起被集成到模块1300中。对于高侧开关710a，D型晶体管310a的漏极接触22通过连接到漏极背金属25的漏极通路15电连接到高压板221。D型晶体管310a的栅极接触23通过连接到栅极背金属27的栅极通路16电连接到输出板222a，其中如图7E所示，栅极背金属层27被配置在晶体管310的边缘上并且漏极背金属25被配置在晶体管310的中心。开关710a的E型晶体管52a的源极接触56a通过电线连接器42a电连接到输出板222a。对于低侧级联开关700b，D型晶体管310b的漏极接触22通过连接到漏极背金属25的漏极通路15电连接到输出板222b。D型晶体管310b的栅极接触23通过连接到栅极背金属27的栅极通路16电连接到接地板223，其中类似于晶体管310a配置背金属25和27。开关710b的E型晶体管52b的源极接触56b通过电线连接器42b电连接到接地板223。输出板222a和输出板222b用电线连接器45电连接在一起。尽管未示出，但是DBC 420能够被配置为使得输出板222a和22b由DBC 420上的金属层的相同部分形成，使得不需要电线连接器45。
在与图13A的电子模块1300类似的图13B中示出了集成电子模块1310的顶视图。然而，在模块1310中高侧开关420a和低侧开关420b是增强型III-N晶体管，使得常关操作不需要级联开关(诸如开关710)。在图4D中先前描述和示出了模块1310中能够用于开关420a和/或420b中的每一者的晶体管420的平面图。当高侧开关420a是E型III-N晶体管时，晶体管420a的漏极接触22通过连接到漏极背金属25的漏极通路15电连接到高压板221。晶体管420a的源极接触21通过连接到源极背金属28的源极通路17电连接到输出板222a，其中如图8D所示，源极背金属层28被配置在晶体管420的边缘上并且漏极背金属25被配置在晶体管420的中心。晶体管420a的栅极接触23a连接到高侧栅极输入引线231。当低侧开关420b是E型III-N晶体管时，晶体管420b的漏极接触22通过连接到漏极背金属25的漏极通路15电连接到输出板222b。晶体管420b的源极接触21通过连接到源极背金属28的源极通路17电连接到接地板223，其中类似于晶体管420a配置背金属25和28。晶体管420b的栅极接触23b连接到低侧栅极输入引线233。输出板222a和输出板222b用电线连接器45电连接在一起。尽管未示出，但是DBC 420能够被配置为使得输出板222a和22b由DBC 420上的金属层的相同部分形成，使得不需要电线连接器45。如图13B中看到的，当高侧开关420a和低侧开关420b是增强型III-N晶体管时，能够在不使用从高侧开关410a或低侧开关410b配置到高压板221、输出板222或接地板223的任何外部电线连接器的情况下实现模块1310。这能够进而进一步降低电路开关电感和封装复杂性。
在与图11A的电子模块1100类似的图14A中示出了集成电子模块1400的顶视图。然而，模块1400包括以图14A所示的半桥配置连接的高侧级联开关600a和低侧级联开关620b。关于图6A至6C先前描述和示出了能够用于高侧开关600a的级联开关600的平面图和横截面视图。关于图6E至6G先前描述和示出了能够用于低侧开关620b的级联开关620的平面图和横截面视图。模块1400包括直接接合铜(DBC)衬底520，其可以是用于模块的基底衬底。对于高侧开关600a，D型晶体管200a的漏极接触22通过连接到漏极背金属25的漏极通路15电连接到高压板221。D型晶体管300a的栅极接触23和E型晶体管52a的源极接点56a分别通过连接器44a和42a电连接到输出板222。对于低侧级联开关620b，D型晶体管320b的栅极接触23通过连接到栅极背金属27的栅极通路16电连接到接地板223。E型晶体管52b的源极接触56b经由电线连接器42b电连接到接地板223。D型晶体管320b的漏极接触22b经由电线连接器46b连接到输出板222。图14A的半桥模块1400能够通过在不使用外部导线的情况下将高侧开关600a的漏极配置到高压端子230并且在不使用外部电线连接器的情况下将低侧开关620b的D型晶体管320b的栅极配置到接地端子234而优于图11A的半桥模块1100。
在与图14A的电子模块1400类似的图14B中示出了集成电子模块1410的顶视图和横截面视图。然而，在模块1410中高侧开关200a和低侧开关430b是增强型III-N晶体管，使得常关操作不需要级联开关(诸如开关600a和620b)。关于图2A至2D先前描述和示出了能够用于高侧开关200a的晶体管200或210的平面图和横截面视图。关于图4E和图4F先前描述和示出了能够用于低侧开关430b的晶体管430(或晶体管440)的平面图和横截面视图。当高侧开关200a是增强型III-N晶体管时，晶体管200a的漏极接触22通过连接到漏极背金属25a的漏极通路15电连接到高压板221。晶体管200a的源极接触21a经由电线连接器42a电连接到。晶体管200a的栅极接触23a连接到高侧栅极输入引线231。当低侧开关430b是增强型III-N晶体管时，晶体管430b的源极接触21通过连接到源极背金属28的源极通路17电连接到接地板223。晶体管430b的漏极接触22b经由电线连接器46b电连接到输出板223。晶体管430b的栅极接触23b连接到低侧栅极输入引线233。如图14B中看到的，当高侧开关200aa和低侧开关430b是增强型III-N晶体管时，高侧开关的漏极能够在不使用外部电线连接器的情况下连接到高压端子230，并且低侧开关的源极能够在不使用外部电线连接器的情况下连接到接地端子234。这能够降低模块的导通电阻、开关电感和封装复杂性，从而以降低的封装成本导致改进的性能。
尽管电子模块1100至1410示出具有单个高侧开关和单个低开关的半桥电路，但是可替选地，电子模块1100至1410中的任一个能够被配置成包括在同一电子模块内并联连接的两个或更多个半桥电路。例如，图15A示出电子模块1500(其与图11C的模块1110类似)，其包括并联连接的高侧增强型III-N器件200a和高侧增强型III-N器件200a’(其可以是图2A的同一III-N器件200)，以及并联连接的低侧增强型III-N器件200b和低侧增强型III-N器件200b’(其可以是与图2A的同一III-N器件200)。或者，本文先前描述的其他器件能够并联连接。高侧栅极输入端子231连接到器件200a的栅极接触23a并连接到器件200a’的栅极接触23a’。低侧栅极输入端子233连接到器件200b的栅极接触23b并连接到器件200b’的栅极接触23b’。高侧开关和低侧开关被并联配置到DBC 620上。器件200a’的源极接触21a’经由连接器42a连接到输出板222，并且器件200b’的源极接触21b’经由连接器42b’连接到接地板223。将两个半桥电路并联连接能够降低模块的导通电阻并且提供在仅单个半桥电路情况下不可能的更大的最大工作功率。当并联半桥电路被配置到诸如模块1500的同一电子模块中时，电感减小并且能够理想地匹配开关同步。虽然模块1500示出并联连接的两个高侧开关和两个低侧开关，但是三个或更多个开关能够并联以进一步降低导通电阻。
或者，示出半桥电路的电子模块1100至1410中的任一个能够被配置成包括三相全桥电路。例如，图15B是在单个封装件中包括集成三相全桥的电子模块1510的顶视图。第一相半桥电路包括高侧开关82和低侧开关83。第二相半桥电路包括高侧开关82’和低侧开关83’。第三相半桥电路包括高侧开关82”和低侧开关83”。模块1510的所有高侧开关和低侧开关能够分别用例如图4F和图4G的E型开关430或440来实现。模块1510包括DBC层1520，其中DBC 1510的顶金属层被图案化成由穿过DBC 1510的顶金属层形成的沟槽225分离的至少五个部分。第一部分充当被配置成通过高压引线91连接到DC高压输入端的高压板221。第二部分充当连接到第一相92的输出节点的输出板227。第三部分充当连接到第二相92’的输出节点的输出板228。第四部分充当连接到第三相92”的输出节点的输出板229。第五部分充当被配置成通过接地引线93连接到DC接地的接地板223。
当类似于图4G的器件440配置高侧开关和低侧开关时，高侧开关82、82’和82”的衬底接触并分别电连接到输出板227、228和229。低侧开关83、83’和83”的衬底接触并电连接到接地板223，使得所有低侧开关接触并电连接到DBC 1520的相同金属部分。高侧开关82、82’和82”的衬底各自彼此电隔离。高侧开关82的漏极接触21用连接器41连接到高压板221，高侧开关82’的漏极接触21’用连接器41’连接到高压板221，并且高侧开关82”的漏极接触21”用连接器41”连接到高压板221。低侧开关83的漏极接点21用连接器43连接到第一相输出板227，低侧开关83’的漏极接点21’用连接器43’连接到第二相输出板228，并且低侧开关83”的漏极接触21”用连接器43”连接到第三相输出板229。可选地，电容器75的第一端子能够连接到DC高压板221，而电容器的第二端子75能够连接到接地板223，使得DC高压板221连接到AC接地。
栅极驱动器使用操作高侧开关的三个独立栅极信号和操作低侧开关的三个独立栅极信号来操作模块1500。来自栅极驱动器的每个独立高侧栅极信号能够连接到栅极输入节点94、94’和94”，然而来自栅极驱动器的每个独立低侧栅极信号能够连接到栅极输入节点95、95’和95”。将三相全桥电路集成到单个集成电子器件模块1520中能够在同步地降低电路复杂性的情况下大大改进开关效率。
制造方法
图16是制作图2至4的III-N器件的示例方法1600的流程图。出于图示的目的，将参考图3A和图3B的示例器件300来描述方法。在绝缘衬底的前侧上形成III-N材料结构(1610)。例如，绝缘衬底可以是初始厚度介于500um与1mm之间的蓝宝石衬底。能够将蓝宝石衬底放入诸如MOCVD反应器的反应器，并且能够在反应器内沉积III-N材料结构。III-N材料结构能够包括III-N缓冲层、III-N沟道层和III-N势垒层。III-N势垒层的带隙大于III-N沟道层的带隙，使得横向二维电子气体(2DEG)沟道形成在III-N材料结构中并用作器件沟道。III-N材料结构能够以Ga极定向形成，或者III-N材料结构能够以N极定向形成，或者III-N材料结构可以是在r面上生长的A面GaN。
在形成III-N材料结构之后，在III-N材料结构的与衬底相反的侧上方形成器件端子(即，源极接触、栅极接触和漏极接触)(1620)。源极接触和/或漏极接触能够电连接到2DEG沟道。在一些实施例中，漏极电连接到2DEG沟道并且源极接触与2DEG沟道电隔离。栅极接触能够用于对器件沟道中的电流进行调制。源极接触、漏极接触和栅极接触能够由包括Ti、Al、Ni、Au或其他合适的材料的金属层形成。
多个通路(即，TSV)被蚀刻穿过III-N材料结构并部分地进入绝缘衬底(1630)。诸如光致抗蚀剂层或硬掩模层的保护层能够跨越晶片被选择性地图案化以暴露期望的通路位置。能够通过干蚀刻工艺或湿蚀刻工艺或两者的组合来蚀刻TSV，从而形成沟槽(或凹部)。例如，延伸穿过III-N材料结构的TSV的部分能够被干蚀刻，而延伸到衬底中的TSV的部分能够被湿蚀刻。可替选地或相结合地，能够使用诸如激光烧蚀的其他技术来实现TSV。通常，蓝宝石衬底具有大于期望最终厚度的初始厚度。初始厚度能够例如大于500um以当在传统CMOS型设施中运行时使晶片破裂最小化。然而，由于III-N器件的热电要求，蓝宝石衬底的最终期望厚度能够小于500um，例如，小于200um。TSV应该被蚀刻到衬底中达到大于衬底的期望最终厚度且小于初始衬底厚度的深度。例如，如果初始衬底厚度是700μm并且衬底的期望最终厚度是200μm，则TSV能够被蚀刻到衬底中达到介于200μm与700μm之间的深度。通过TSV蚀刻工艺形成的沟槽深度能够大于初始衬底厚度的10％。通过TSV蚀刻工艺形成的沟槽深度能够比最终期望衬底厚度大10％。
在诸如图4F的器件440的导电衬底的情况下，能够通过形成穿过III-N材料结构的整个厚度的通路孔并且使通路孔终止于导电衬底的顶表面来使用贯通外延通路(或TEV)。
金属层形成在TSV中并被连接到所期望的器件端子(1640)。在多端子连接例如图3A的器件300的情况下，能够例如通过金属溅射在晶片的前侧上方形成连续金属层(金属24、26)，然后对其进行图案化和蚀刻以将栅极接触23连接到栅极通路16中的金属16，并且将漏极接触22连接到漏极通路15中的金属24。形成到TSV中的金属层(24、26)可以是钛、镍、铝、金、铜或任何其他合适的材料。
接下来，通常通过物理研磨来减薄绝缘衬底的背侧(衬底的与III-N材料结构相反的侧)，以暴露TSV中的金属层(24、26)(1650)。衬底被减薄到器件的期望最终衬底厚度。在绝缘衬底的背侧上形成背金属层以将器件端子连接到背金属(1660)。形成到绝缘衬底的背侧中的背金属层可以是钛、镍、铝、金、铜或任何其他合适的材料。如果需要多个背侧端子，则对背金属进行图案化(1670)。能够通过溅射、蒸发、PVD或任何其他合适的方法来沉积背侧金属化层。在器件300或图3A的示例中，能够对背金属进行图案化以形成电连接到栅极接触23的栅极背金属27和电连接到漏接触22的漏极背金属25。栅极背金属27和漏极背金属25被沟槽32分离，如图3B所示。
集成电路
尽管图12A至14B的电子模块示出被配置成形成半桥电路的两个分立III-N器件，但是诸如蓝宝石衬底的绝缘衬底的实现允许实现由公共绝缘衬底上的多个器件形成的集成电路(即，IC)。
图17A示出器件1700的横截面视图，该器件1700包括被配置成形成与单个公共绝缘衬底12集成的半桥电路(诸如图10的电路1000)的级联高侧开关(诸如开关700)和级联低侧开关(诸如开关700)。通过离子注入在高侧开关与低侧开关之间的III-N材料结构13中形成隔离区域750。或者，能够例如通过干蚀刻来物理去除区域750中的III-N材料。与用于形成低侧开关的III-N材料相比，用于形成高侧开关的III-N材料能够处于非常不同的电压电位。在传统模块(诸如图11A的模块1100)中，高侧开关和低侧开关被物理分离到两个单独的芯片(即，器件)中。这种物理分离用于消除高侧开关与低侧开关之间的任何电相互作用。隔离区域750确保对于集成IC，消除了能够影响器件性能和开关特性的高侧开关与低侧开关之间的任何电相互作用，诸如泄漏电流或电场。尽管隔离区域750被示出为延伸穿过III-N材料结构13的整个厚度，但是充分电隔离所需要的离子注入的实际深度可以变化，例如，离子注入的深度能够延伸超出III-N材料结构中的2DEG沟道但不一定穿过III-N缓冲层的整个厚度。
图17B示出除了具有简化布局之外与图17A的器件1700类似的器件1710的横截面视图。这里，高侧开关的栅极背金属27a能够与低侧开关的漏极背金属25b一起集成到单个背金属层(25b/27a)中。此单个背金属层25b/27a能够被配置成连接到半桥的输出端子232。
图17C示出器件1720的横截面视图，该器件1720类似于图7A的器件1700，包括被配置成形成与单个公共绝缘衬底12集成的半桥接电路(诸如图10的电路1000)的增强型高侧开关(诸如开关410)和增强型低侧开关(诸如开关410)。这里，高侧开关的源极背金属29a能够与低侧开关的漏极背金属25b一起集成到单个背金属层(29b/27a)中。此单个背金属层29b/27a能够被配置成连接到半桥的输出端子232。
图17D示出器件1730的横截面视图，该器件1730类似于图7A的器件1700，包括被配置成形成与单个公共绝缘衬底12集成的半桥接电路(诸如图10的电路1000)的增强型高侧开关(诸如开关200)和增强型低侧开关(诸如开关430)。这里，高侧开关的源极接触21a能够与低侧开关的漏极接触22b一起集成到在器件1730的与衬底相反的侧的单个接触层(22b/21a)中。此单个接触层22b/21a能够被配置成连接到半桥的输出端子232。
图17E示出器件1740的横截面视图，该器件1740类似于图7A的器件1700，包括被配置成形成与单个公共绝缘衬底12集成的半桥电路(诸如图10的电路1000)的级联高侧开关(诸如开关600)和级联低侧开关(诸如开关620)。这里，高侧开关的栅极接触23a能够与低侧开关的漏极接触22b一起集成到在器件1740的与衬底相反的侧的单个接触层(22b/23a)中。此单个接触层22b/23a能够被配置成连接到半桥的输出端子232。
图17F示出器件1750的横截面视图，该器件1750类似于图17A的器件1700，包括被配置成形成与单个公共绝缘衬底12集成的半桥电路(诸如图10的电路1000)的级联高侧开关(诸如开关502)和级联低侧开关(诸如开关502)。这里，高侧开关的栅极接触23a能够与低侧开关的漏极接触22b一起集成到在器件1750的与衬底相反的侧的单个接触层(22b/23a)中。此单个接触层22b/23a能够被配置成连接到半桥的输出端子232。如图17F中看到的，器件1750的集成电路是在不使用TV的情况下形成的，使得所有器件端子都形成在III-N材料结构13的与衬底相反的同一侧。
图17G示出器件1760的横截面视图，该器件1760类似于图17A的器件1700，包括被配置成形成与单个公共绝缘衬底12集成的半桥电路(诸如图10的电路1000)的E型高侧开关(诸如现有技术的开关100)和E型低侧开关(诸如现有技术的开关100)。这里，高侧开关的源极接触21a能够与低侧开关的漏极接触22b一起集成到在器件1760的与衬底相反的侧的单个接触层(22b/21a)中。此单个接触层22b/21a能够被配置成连接到半桥的输出端子232。如图17G中中看到的，器件1760的集成电路是在不使用TSV的情况下形成的，使得所有器件端子都形成在III-N材料结构13的与衬底相反的侧。
图17A至17F所示的IC器件1700至1760能够被集成到诸如电子模块的电子组件封装中。图18A示出包括图17B的集成在DBC 720上的器件1710的电子模块1800的平面图。模块1800中的器件1710的配置能够与图12A的模块1200中描述的那些配置类似。然而，由于器件1710的高侧开关和低侧开关在单个公共衬底上的集成配置，与模块1200相比，能够大大减小模块1800的整体尺寸。这能够降低开关电感并改进电路性能。
图18B示出包括图17C的集成在DBC 720上的器件1720的电子模块1810的平面图。模块1810中的器件1720的配置能够与图12B的模块1210中描述的那些配置类似。然而，由于器件1720的高侧开关和低侧开关在单个公共衬底上的集成配置，与模块1210相比，能够大大减小模块1810的整体尺寸。这能够降低开关电感并改进电路性能。
图18C示出包括图17D的集成在DBC 820上的器件1730的电子模块1820的平面图。除了能够在模块1820中省略模块140的输出板222之外，模块1820中的器件1730的配置能够与图14B的模块1410中描述的那些配置类似。替代地，器件1730的单个接触层22b/21a能够被配置成用电线接合、铜夹或其他合适的方法连接到输出端子232。由于器件1730的高侧开关和低侧开关在单个公共衬底上的集成配置，与模块1410相比，能够大大减小模块1820的整体尺寸。这能够降低开关电感并改进电路性能。
图18D示出包括图17C的集成在DBC 920上的增强型器件1720的电子模块1830的平面图。除了模块1830的DBC 920被配置以与模块1810相比获得更紧凑布局之外，模块1830中的器件1720的配置与集成到图18B的模块1810中的器件1720类似。如图18D中看到的，高压板221和接地板223被配置成位于模块1830的第一侧上，并且输出板222被配置成位于模块的第二侧上。能够以与先前描述的那些方式类似的方式配置连接和相似编号的特征。模块1830的DBC 920布局能够导致与图18B的模块1810相比大大减小的整体模块尺寸。这能够降低开关电感并改进电路性能。
图18E示出包括图17B的集成在DBC 920上的级联器件1710的电子模块1840的平面图。除了模块1840的DBC 920被配置以与模块1800相比获得更紧凑布局之外，模块1840中的器件1710的配置与集成到图18A的模块1800中的器件171类似。如图18E中看到的，高压板221和接地板223被配置成位于模块1830的第一侧上，并且输出板222被配置成位于模块的第二侧上。能够以与先前描述的那些方式类似的方式配置连接和相似编号的特征。模块1830的DBC 920布局能够导致与图18A的模块1800相比大大减小的整体模块尺寸。这能够降低开关电感并改进电路性能。
已经在诸如蓝宝石的绝缘衬底上制作了本文先前描述的许多器件和配置，以便允许在横向III-N器件上制作背侧器件端子(例如，在衬底的与III-N材料结构相反的侧的漏极端子)，其中所有器件电极(即源极接触、漏极接触和栅极接触)都形成在III-N材料结构的同一侧(与衬底相反)。然而，如果衬底在器件的形成有背侧器件端子的一部分中被物理去除或蚀刻掉，则能够使用诸如硅或碳化硅的导电或半导电衬底。图19示出除了在硅衬底10上制作器件1900之外与图2的器件200类似的器件1900。能够在上面讨论的模块或集成电路中的任一个中使用器件1900代替器件200。衬底10在至少位于漏极接触22下方并且可选地进入有源区31的区域34中被去除。背侧绝缘体37共形地形成在衬底的背侧和所蚀刻的侧壁上方以及在其中衬底10已经在区域34中被去除的III-N材料结构13的背侧上方。然后在背侧绝缘体37上共形地沉积漏极背金属25。形成在漏极通路15内部并电连接到漏极接触22的金属24连接到漏极背金属25，如图19中看到的。背侧绝缘体37使硅衬底10钝化并且使漏极背金属25与衬底电隔离。背侧绝缘体37可以是例如SiN，或者绝缘体37可以是诸如SiN、SiON或聚酰亚胺的材料的组合。尽管图19将衬底10被去除的区域34示出为在有源区31内，但是区域34也能够形成在有源区31外部。尽管图19示出连接到背金属25的漏极接触22，但是其他器件电极(诸如源极接触21或栅极接触23)能够被配置成以与如图19所示类似的方式连接到背侧金属化层。
已经描述了许多实现方式。然而，应理解，在不背离本文描述的技术和器件的精神和范围的情况下，可以做出各种修改。因此，其他实现方式在所附权利要求的范围内。

Claims (27)

1.一种半导体器件，包括：
III-N器件，所述III-N器件包括绝缘衬底，所述绝缘衬底包括第一侧和第二侧；
在所述绝缘衬底的第一侧上的III-N材料结构，以及在所述III-N材料结构的与所述衬底相反的侧上的栅极电极、源极电极和漏极电极；
在所述绝缘衬底的所述第二侧上的背金属层；以及
穿过所述III-N材料结构和所述绝缘衬底形成的通路孔，其中，形成在所述通路孔中的金属电连接到在所述衬底的所述第一侧上的所述漏极电极并电连接到在所述衬底的所述第二侧上的所述背金属层。
2.根据权利要求1所述的器件，其中，所述衬底是蓝宝石衬底。
3.根据权利要求1所述的器件，其中，所述III-N材料结构包括III-N势垒层和III-N沟道层；并且所述III-N势垒层与所述III-N沟道层之间的组分差异使得在所述III-N沟道层中引入横向2DEG沟道，并且所述漏极电连接到所述2DEG。
4.根据权利要求1所述的器件，其中，所述背金属层被配置成电耦合到电路高压节点。
5.根据权利要求3所述的器件，其中，所述器件进一步包括在所述源极电极与所述漏极电极之间的有源区，并且所述通路孔形成在所述有源区外部。
6.根据权利要求1所述的器件，其中，所述器件具有大于600V的击穿电压和小于15mΩ的导通电阻。
7.根据权利要求1所述的器件，进一步包括穿过所述III-N材料结构和所述绝缘衬底形成的第二通路孔，并且形成在所述第二通路孔中的金属电连接到在所述衬底的所述第一侧上的所述栅极电极并电连接到在所述衬底的所述第二侧上的第二背金属层。
8.根据权利要求7所述的器件，其中，所述背金属层与所述第二背金属层之间的间隔大于10μm。
9.根据权利要求1所述的器件，进一步包括穿过所述III-N材料结构和所述绝缘衬底形成的第二通路孔，并且形成在所述第二通路孔中的金属电连接到在所述衬底的所述第一侧上的所述源极电极并电连接到在所述衬底的所述第二侧上的第二背金属层。
10.一种电子组件，包括：
增强型晶体管；
耗尽型晶体管，所述耗尽型晶体管包括绝缘衬底和背金属层；以及
封装件，所述封装件包括导电结构封装件基底，所述封装件包围所述增强型晶体管和所述耗尽型晶体管两者；
其中，所述增强型晶体管的栅极电极电连接到所述封装件的栅极端子，所述增强型晶体管的源极电极电连接到所述封装件的源极端子，并且所述耗尽型晶体管的所述栅极电极电连接到所述封装件的所述源极端子；
其中，所述耗尽型晶体管的漏极电极直接接触并电连接到所述背金属层，所述背金属层直接接触并电连接到所述导电结构封装件基底，并且所述导电结构封装件基底电连接到所述封装件的漏极端子。
11.根据权利要求10所述的电子组件，其中，所述耗尽型晶体管的所述漏极电极电连接到所述封装件的所述漏极端子而没有外部漏极电线连接器。
12.根据权利要求11所述的电子组件，其中，所述耗尽型晶体管包括在所述绝缘衬底上方的III-N材料结构。
13.根据权利要求12所述的电子组件，其中，所述耗尽型晶体管的所述漏极电极在所述III-N材料结构的与所述绝缘衬底相反的侧上，所述III-N材料结构包括延伸穿过所述绝缘衬底的通路，并且所述耗尽型晶体管的所述漏极电极通过所述通路电连接到所述导电衬底。
14.根据权利要求13所述的电子组件，其中，所述通路在所述耗尽型晶体管的有源区外部。
15.根据权利要求14所述的电子组件，其中，所述增强型晶体管的漏极电极直接接触并电连接到所述耗尽型晶体管的源极电极，并且所述增强型晶体管至少部分地在所述耗尽型晶体管的有源区上方。
16.一种半导体器件，包括：
III-N器件，所述III-N器件包括绝缘衬底，所述绝缘衬底包括第一侧和第二侧；
在所述绝缘衬底的第一侧上的III-N材料结构，以及在所述III-N材料结构的与所述衬底相反的侧上的栅极电极、源极电极和漏极电极，以及在所述III-N材料结构上方的介电层；
在所述绝缘衬底的所述第二侧上的背金属层；以及
穿过所述III-N材料结构和所述绝缘衬底形成的通路孔，其中，形成在所述通路孔中的金属电连接到在所述衬底的所述第一侧上的所述源极电极并电连接到在所述衬底的所述第二侧上的所述背金属层，并且所述源极电极被完全地封闭在所述衬底的所述第一侧上的所述介电层中。
17.根据权利要求16所述的器件，其中，所述III-N材料结构包括III-N势垒层和III-N沟道层；并且所述III-N势垒层与所述III-N沟道层之间的组分差异使得在所述III-N沟道层中引入横向2DEG沟道，并且所述漏极电连接到所述2DEG。
18.根据权利要求17所述的器件，其中，所述背金属层被配置成电耦合到接地。
19.一种电子模块，包括：
基底衬底，所述基底衬底包括在第一金属层与第二金属层之间的绝缘层，所述第一金属层包括第一部分和第二部分，其中，穿过所述第一金属层形成的沟槽使所述第一金属层的所述第一部分、所述第二部分和第三部分彼此电隔离；
高侧开关，所述高侧开关包括增强型晶体管和耗尽型晶体管，其中，所述耗尽型晶体管包括在绝缘衬底的第一侧上的III-N材料结构和在与所述第一侧相反的第二侧上的背金属层；
穿过所述III-N材料结构和所述绝缘衬底形成的通路孔；以及
低侧开关；
其中，所述增强型晶体管的源极电极电连接到所述第一金属层的所述第二部分，所述增强型晶体管的漏极电极电连接到所述耗尽型晶体管的源极电极，所述耗尽型晶体管的栅极电极电连接到所述第一金属层的所述第二部分，并且形成在所述通路孔中的金属电连接到所述耗尽型晶体管的所述漏极电极并电连接到所述背金属层，并且所述背金属层电连接并物理安装到所述第一金属层的所述第一部分。
20.根据权利要求19所述的电子模块，其中，所述低侧开关包括第二增强型晶体管和第二耗尽型晶体管，所述第二耗尽型晶体管包括在第二绝缘衬底的第一侧上的第二III-N材料结构和在与所述第一侧相反的第二侧上的第二背金属层；
第二通路孔穿过所述第二III-N材料结构和所述第二绝缘衬底形成；其中，
所述第二耗尽型晶体管的漏极电极电连接到所述第一金属层的所述第二部分；
所述第二增强型晶体管的源极电极连接到所述第一金属层的第三部分；
所述第二增强型晶体管的漏极电极电连接到所述第二耗尽型晶体管的源极电极；
所述第二耗尽型晶体管的栅极电极电连接到所述第一金属层的所述第三部分；并且
形成在所述第二通路孔中的金属电连接到所述第二耗尽型晶体管的所述漏极电极并电连接到所述第二背金属层，并且所述第二背金属层电连接并物理安装到所述第一金属层的所述第二部分。
21.根据权利要求19所述的电子模块，其中，所述高侧开关和所述低侧开关形成半桥电路。
22.根据权利要求19所述的电子模块，其中，所述耗尽型晶体管被配置成能够在所述高侧开关被偏置断开时阻断至少600V，并且在所述高侧开关被偏置接通时传导大于30A的电流。
23.根据权利要求19所述的电子模块，进一步包括电容器，其中，所述电容器的第一端子电连接到所述第一金属层的所述第一部分，并且所述电容器的第二端子电连接到所述第一金属层的所述第三部分。
24.根据权利要求19所述的电子模块，进一步包括封装件，其中，所述基底衬底、所述高侧开关和所述低侧开关被包封在所述封装件内。
25.根据权利要求19所述的电子模块，其中，进一步包括并联连接到所述高侧开关的第二高侧开关和并联连接到所述低侧开关的第二低侧开关。
26.根据权利要求19所述的电子模块，其中，所述第一金属层的所述第二部分连接到所述电子模块的输出节点。
27.根据权利要求26所述的电子模块，其中，所述模块被配置为使得在工作期间，所述第一金属层的所述第一部分连接到DC电压源并且所述第一金属层的所述第三部分连接到DC接地。
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