CN108807208B - 半导体装置 - Google Patents

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Abstract

公开了一种半导体装置。在半导体基板(SB)上隔着第1绝缘膜地形成线圈(CL1)，以覆盖第1绝缘膜以及线圈(CL1)的方式形成第2绝缘膜，在第2绝缘膜上形成有焊盘(PD1)。在第2绝缘膜上形成有具有使焊盘(PD1的一部分露出的开口部(OP1)的层叠膜(LF)，在所述层叠绝缘膜上形成有线圈(CL2)。线圈(CL2)配置在线圈(CL1)的上方，线圈(CL2)与线圈(CL1)进行磁耦合。层叠膜(LF)由氧化硅膜(LF1)、其上的氮化硅膜(LF2)、以及其上的树脂膜(LF3)构成。

Description

半导体装置
分案声明
本申请是申请日为2013年3月25日、发明名称为“半导体装置及其制造方法”、申请号为：201380075051.4的中国发明专利申请的分案申请。
技术领域
本发明涉及半导体装置，例如能够适合利用于具备线圈的半导体装置。
背景技术
作为在所输入的电信号的电位相互不同的2个电路之间传递电信号的技术，存在使用光电耦合器的技术。光电耦合器具有发光二极管等发光元件和光电晶体管等受光元件，通过发光元件将所输入了的电信号转换成光，通过受光元件使该光恢复成电信号，从而传递电信号。
另外，开发了通过使2个电感器磁耦合(电感耦合)来传递电信号的技术。
在日本特开2008-270465号公报(专利文献1)、日本特开2008-277564号公报(专利文献2)中，公开了与微型变压器有关的技术。
现有技术文献
专利文献
专利文献1：日本特开2008-270465号公报
专利文献2：日本特开2008-277564号公报
发明内容
发明所要解决的课题
作为在所输入的电信号的电位相互不同的2个电路之间传递电信号的技术，存在使用光电耦合器的技术，但光电耦合器具有发光元件与受光元件，所以难以小型化。另外，在电信号的频率高的情况下，无法跟踪电信号等，在其应用中存在界限。
另一方面，在通过磁耦合了的电感器传递电信号的半导体装置中，能够使用半导体装置的微型加工技术来形成电感器，所以能够实现装置的小型化，另外，电特性也良好。因此，期望推进其开发。
因此，在具备这样的电感器的半导体装置中，也期望尽可能提高可靠性。
其他课题与新的特征将根据本说明书的叙述以及附图而变得明确。
用于解决课题的技术方案
根据一种实施方式，半导体装置具有：在半导体基板的上方配置了的第1线圈以及第1焊盘、在所述第1线圈的上方配置了的第2线圈、以及介于第1线圈与第2线圈之间的层叠绝缘膜具有。然后，所述层叠绝缘膜由氧化硅膜、所述氧化硅膜上的氮化硅膜、以及所述氮化硅膜上的树脂膜构成，所述第1焊盘的一部分被所述层叠绝缘膜覆盖。
另外，根据一种实施方式，半导体装置的制造方法具有：在半导体基板上形成第1绝缘膜的工序、在所述第1绝缘膜上形成第1线圈的工序、在所述第1绝缘膜上以覆盖所述第1线圈的方式形成第2绝缘膜的工序、以及在所述第2绝缘膜上形成第1焊盘的工序。还具有：在所述第1绝缘膜上形成具有使所述第1焊盘露出的第1开口部的层叠绝缘膜的工序、以及在所述层叠绝缘膜上形成第2线圈与第1布线的工序。所述第2线圈配置在所述第1线圈的上方，所述层叠绝缘膜由氧化硅膜、所述氧化硅膜上的氮化硅膜、以及所述氮化硅膜上的树脂膜构成。
发明效果
根据一种实施方式，能够提高半导体装置的可靠性。
附图说明
图1是示出使用一种实施方式的半导体装置的电子装置的一个例子的电路图。
图2是示出信号的传送例的说明图。
图3是一种实施方式的半导体装置的主要部分剖视图。
图4是一种实施方式的半导体装置的主要部分剖视图。
图5是焊盘的俯视图。
图6是示出焊盘的下层的俯视图。
图7是一种实施方式的半导体装置的制造工序中的主要部分剖视图。
图8是接着图7的半导体装置的制造工序中的主要部分剖视图。
图9是接着图8的半导体装置的制造工序中的主要部分剖视图。
图10是接着图9的半导体装置的制造工序中的主要部分剖视图。
图11是接着图10的半导体装置的制造工序中的主要部分剖视图。
图12是接着图11的半导体装置的制造工序中的主要部分剖视图。
图13是接着图12的半导体装置的制造工序中的主要部分剖视图。
图14是接着图13的半导体装置的制造工序中的主要部分剖视图。
图15是接着图14的半导体装置的制造工序中的主要部分剖视图。
图16是接着图15的半导体装置的制造工序中的主要部分剖视图。
图17是接着图16的半导体装置的制造工序中的主要部分剖视图。
图18是接着图17的半导体装置的制造工序中的主要部分剖视图。
图19是接着图18的半导体装置的制造工序中的主要部分剖视图。
图20是接着图19的半导体装置的制造工序中的主要部分剖视图。
图21是接着图20的半导体装置的制造工序中的主要部分剖视图。
图22是接着图21的半导体装置的制造工序中的主要部分剖视图。
图23是接着图22的半导体装置的制造工序中的主要部分剖视图。
图24是接着图23的半导体装置的制造工序中的主要部分剖视图。
图25是接着图24的半导体装置的制造工序中的主要部分剖视图。
图26是接着图25的半导体装置的制造工序中的主要部分剖视图。
图27是接着图26的半导体装置的制造工序中的主要部分剖视图。
图28是接着图27的半导体装置的制造工序中的主要部分剖视图。
图29是接着图28的半导体装置的制造工序中的主要部分剖视图。
图30是接着图29的半导体装置的制造工序中的主要部分剖视图。
图31是接着图30的半导体装置的制造工序中的主要部分剖视图。
图32是示出在一种实施方式的半导体装置内形成的变压器的电路结构的电路图。
图33是一种实施方式的半导体装置的主要部分俯视图。
图34是一种实施方式的半导体装置的主要部分俯视图。
图35是一种实施方式的半导体装置的主要部分剖视图。
图36是一种实施方式的半导体装置的主要部分剖视图。
图37是变形例的半导体装置的主要部分俯视图。
图38是变形例的半导体装置的主要部分俯视图。
图39是其他变形例的半导体装置的主要部分俯视图。
图40是其他变形例的半导体装置的主要部分俯视图。
图41是示出一种实施方式的半导体封装体的俯视图。
图42是示出一种实施方式的半导体封装体的剖视图。
图43是其他实施方式的半导体装置的主要部分剖视图。
具体实施方式
以下的实施方式中，在为了方便而需要时，分割成多个部分或者实施方式来进行说明，但除了在特别明确说明的情况下，它们并非相互无关，存在着其中一个是另一个的一部分或者全部的变形例、详细说明、补充说明等的关系。另外，在以下的实施方式中，在提及要素的数量等(包括个数、数值、量、范围等)的情况下，除了在特别明确说明的情况以及从原理上明确地限定于特定的数量的情况等下，并非限定于该特定的数量，也可以是特定的数量以上或以下。另外，在以下的实施方式中，关于其结构要素(也包括要素步骤等)，除了在特别明确说明的情况以及从原理上明确地认为是必需的情况等下，不一定是必需的，这自不待言。同样地，在以下的实施方式中，在提及结构要素等的形状、位置关系等时，除了在特别明确说明的情况以及从原理上明确地认为并非这样的情况下等，设为包括实质上与该形状等近似或者类似的形状等。这对于上述数值以及范围也一样。
以下，根据附图详细说明代表性的实施方式。此外，在用于说明实施方式的全部附图中，原则上对具有相同功能的部件附加相同的标号，省略其重复的说明。另外，在以下的实施方式中，除了特别需要的时候，原则上不重复对同一或者同样的部分的说明。
进而，在以下的实施方式中使用的附图中，即使是剖视图，为了容易观察附图，有时也省略剖面线。即使是俯视图，为了容易观察附图，有时也附加剖面线。
(实施方式1)
<关于电路结构>
图1是示出使用一种实施方式的半导体装置(半导体芯片)的电子装置(半导体装置)的一个例子的电路图。此外，在图1中，用虚线处包围了的部分形成在半导体芯片CP1内，用单点划线处包围了的部分形成在半导体芯片CP2内，用双点划线处包围了的部分形成在半导体封装体PKG内。
图1所示的电子装置具备内置半导体芯片CP1、CP2的半导体封装体PKG。在半导体芯片CP1内，形成发送电路TX1和接收电路RX2以及控制电路CC，在半导体芯片CP2内，形成接收电路RX1和发送电路TX2以及驱动电路DR。
发送电路TX1和接收电路RX1是用于将来自控制电路CC的控制传递信号到驱动电路DR的电路。另外，发送电路TX2以及接收电路RX2是用于将来自驱动电路DR的传递信号到控制电路CC的电路。控制电路CC控制或者驱动驱动电路DR，驱动电路DR驱动负载LOD。半导体芯片CP1、CP2内置于半导体封装体PKG，负载LOD设置在半导体封装体PKG的外部。
在发送电路TX1与接收电路RX1之间，介有由磁耦合(电感耦合)了的线圈(电感器)CL1a、CL2a构成的变压器(变成器、转换器、磁耦合元件、电磁耦合元件)TR1，能够经由该变压器TR1(即经由磁耦合了的线圈CL1a、CL2a)从发送电路TX1向接收电路RX1传递信号。由此，半导体芯片CP2内的接收电路RX1能够接收半导体芯片CP1内的发送电路TX1发送的信号。因此，控制电路CC能够经由发送电路TX1、变压器TR1以及接收电路RX1，向驱动电路DR传递信号(控制信号)。该变压器TR1(线圈CL1a、CL2a)在半导体芯片CP1内形成。线圈CL1a以及线圈CL2a也能够分别视为电感器。另外，变压器TR1也能够视为磁耦合元件。
另外，在发送电路TX2与接收电路RX2之间，介有由磁耦合(电感耦合)的线圈(电感器)CL1b、CL2b构成的变压器(变成器、转换器、磁耦合元件、电磁耦合元件)TR2，能够经由该变压器TR2(即经由磁耦合的线圈CL1b、CL2b)从发送电路TX2向接收电路RX2传递信号。由此，半导体芯片CP1内的接收电路RX2能够接收半导体芯片CP2内的发送电路TX2发送的信号。因此，驱动电路DR能够经由发送电路TX2、变压器TR2以及接收电路RX2，向控制电路CC传递信号。该变压器TR2(线圈CL1b、CL2b)在半导体芯片CP2内形成。线圈CL1b以及线圈CL2b也能够分别视为电感器。另外，变压器TR2也能够视为磁耦合元件。
变压器TR1通过在半导体芯片CP1内形成的线圈CL1a、CL2a来形成，但线圈CL1a与线圈CL2a不通过导体来连接，而是进行磁耦合。因此，如果在线圈CL1a中流过电流，则根据该电流的变化，在线圈CL2a中产生感应电动势而流过感应电流。线圈CL1a是初级线圈，线圈CL2a是次级线圈。利用它，从发送电路TX1向变压器TR1的线圈CL1a(初级线圈)发送信号而流过电流，由接收电路RX1探测(接收)与此相应地在变压器TR1的线圈CL2a(次级线圈)中产生的感应电流(或者感应电动势)，从而能够由接收电路RX1接收与发送电路TX1发送的信号相应的信号。
另外，变压器TR2通过在半导体芯片CP2内形成的线圈CL1b、CL2b来形成，但线圈CL1b与线圈CL2b不通过导体来连接，而是进行磁耦合。因此，如果在线圈CL1b中流过电流，则根据该电流的变化，在线圈CL2b中产生感应电动势而流过感应电流。线圈CL1b是初级线圈，线圈CL2b是次级线圈。利用它，从发送电路TX2向变压器TR2的线圈CL1b(初级线圈)发送信号而流过电流，由接收电路RX2探测(接收)与此相应地在变压器TR2的线圈CL2b(次级线圈)中产生的感应电流(或者感应电动势)，从而能够由接收电路RX2接收发送电路TX2发送的信号相应的信号。
通过从控制电路CC经由发送电路TX1、变压器TR1以及接收电路RX1而到达驱动电路DR的路径、以及从驱动电路DR经由发送电路TX2、变压器TR2以及接收电路RX2而到达控制电路CC的路径，在半导体芯片CP1与半导体芯片CP2之间进行信号的发送接收。即，接收电路RX1接收发送电路TX1发送的信号，接收电路RX2接收发送电路TX2发送的信号，从而能够在半导体芯片CP1与半导体芯片CP2之间进行信号的发送接收。如上所述，在从发送电路TX1向接收电路RX1的信号的传递中，介有变压器TR1(即磁耦合的线圈CL1a、CL2a)，另外，在从发送电路TX2向接收电路RX2的信号的传递中，介有变压器TR2(即磁耦合的线圈CL1b、CL2b)。驱动电路DR能够根据从半导体芯片CP1向半导体芯片CP2发送的信号(即从发送电路TX1经由变压器TR1向接收电路RX1发送的信号)，驱动负载LOD。作为负载LOD，根据用途存在各种负载，例如能够例示电动机等。
半导体芯片CP1与半导体芯片CP2的电压电平(基准电位)不同。例如，半导体芯片CP1在具有在低电压(例如几V～几十V)下进行动作或者被驱动的电路的低电压区域，经由后述的接合线BW以及引线LD等而连接。另外，半导体芯片CP2在具有在比所述低电压高的电压(例如100V以上)下进行动作或者被驱动的电路(例如负载LOD、负载LOD用的开关等)的高电压区域，经由后述的接合线BW以及引线LD等而连接。然而，在半导体芯片CP1、CP2之间的信号的传递介有变压器TR1、TR2，所以能够实现不同电压电路之间的信号的传递。
在变压器TR1、TR2中，在初级线圈与次级线圈之间，有时产生大的电位差。反过来说，由于有时产生大的电位差，所以将不通过导体来连接而进行磁耦合的初级线圈与次级线圈用于信号的传递。因此，当在半导体芯片CP1内形成变压器TR1时，预先尽可能提高线圈CL1a与线圈CL2a之间的绝缘耐压，这对于提高半导体芯片CP1、内置半导体芯片CP1的半导体封装体PKG、或者使用它的电子装置的可靠性来说是重要的。另外，当在半导体芯片CP2内形成变压器TR2时，预先尽可能提高线圈CL1b与线圈CL2b之间的绝缘耐压，这对于提高半导体芯片CP2、内置半导体芯片CP2的半导体封装体PKG、或者使用它的电子装置的可靠性来说是重要的。因此，在本实施方式中，研究了在半导体芯片(CP1、CP2)内介于初级线圈与次级线圈之间的绝缘膜(后述的层叠膜LF)的构成，关于这一点，在后面详细叙述。
此外，在图1中，示出了将控制电路CC内置于半导体芯片CP1内的情况，但作为其他方式，也能够将控制电路CC内置于半导体芯片CP1、CP2以外的半导体芯片。另外，在图1中，示出了将驱动电路DR内置于半导体芯片CP2内的情况，但作为其他方式，也能够将驱动电路DR内置于半导体芯片CP1、CP2以外的半导体芯片。
<关于信号的传送例>
图2是示出信号的传送例的说明图。
发送电路TX1将向发送电路TX1输入的方形波的信号SG1调制成微分波的信号SG2，并发送到变压器TR1的线圈CL1a(初级线圈)。如果基于该微分波的信号SG2的电流在变压器TR1的线圈CL1a(初级线圈)中流过，则与其相应的信号SG3通过感应电动势而在变压器TR1的线圈CL2a(次级线圈)中流过。通过由接收电路RX2放大该信号SG3，进而调制成方形波，从接收电路RX2输出方形波的信号SG4。由此，能够从接收电路RX2输出与向发送电路TX1输入的信号SG1相应的信号SG4。这样，从发送电路TX1向接收电路RX1传递信号。从发送电路TX2向接收电路RX2的信号的传递也能够同样地进行。
另外，在图2中，列举了从发送电路向接收电路的信号的传递的一个例子，但不限定于此，能够进行各种变更，只要是经由磁耦合的线圈(初级线圈以及次级线圈)而传递信号的方法即可。
<关于半导体芯片的构造>
图3是示出本实施方式的半导体装置的剖面构造的主要部分剖视图。图3所示的半导体装置是与上述半导体芯片CP1或者上述半导体芯片CP2对应的半导体装置(半导体芯片)。另外，图4是本实施方式的半导体装置的主要部分剖视图，示出了相比外围电路形成区域1A的层间绝缘膜IL2的上层的构造的剖视图。另外，图5是焊盘PD1的俯视图，但为了便于理解，用单点划线表示氧化硅膜LF1的开口部OP1a的位置，用虚线表示氮化硅膜LF2的开口部OP1b的位置，用两点划线表示树脂膜LF3的开口部OP1c的位置。另外，图6是示出焊盘PD1的下层的俯视图，为了便于理解，用虚线表示焊盘PD1的外周位置。
本实施方式的半导体装置是利用由单晶硅等构成的半导体基板SB而形成的半导体装置(半导体芯片)，具有外围电路形成区域1A与变压器形成区域1B。此外，外围电路形成区域1A与变压器形成区域1B对应于同一半导体基板SB的主面的相互不同的平面区域。
如图3所示，在构成本实施方式的半导体装置(半导体芯片)的由单晶硅等构成的半导体，形成有MISFET(Metal Insulator Semiconductor Field Effect Transistor，金属绝缘体半导体场效应晶体管)等半导体元件。该半导体元件在外围电路形成区域1A中形成。
例如，在外围电路形成区域1A的半导体基板SB1上形成p型阱PW以及n型阱NW，在p型阱PW上隔着栅极绝缘膜GF地形成n沟道型MISFET用的栅极电极G1，在n型阱NW上隔着栅极绝缘膜GF地形成p沟道型MISFET用的栅极电极G2。栅极绝缘膜GF例如由氧化硅膜等构成，栅极电极G1、G2例如由导入杂质的多晶硅膜(掺杂多晶硅膜)等构成。
在半导体基板SB的p型阱PW内，形成n沟道型MISFET的源极/漏极用的n型半导体区域NS，在半导体基板SB的n型阱NW内，形成p沟道型MISFET的源极/漏极用的p型半导体区域PS。通过栅极电极G1、该栅极电极G1之下的栅极绝缘膜GF、以及栅极电极G1的两侧的n型半导体区域NS(源极/漏极区域)，形成n沟道型MISFET。另外，通过栅极电极G2、该栅极电极G2之下的栅极绝缘膜GF、以及栅极电极G2的两侧的p型半导体区域PS(源极/漏极区域)，形成p沟道型MISFET。n型半导体区域NS也能够做成LDD(Lightly doped Drain，轻掺杂漏极)构造，在这种情况下，在栅极电极G1的侧壁上，形成也被称为边壁间隔部的侧壁绝缘膜。同样地，p型半导体区域PS也能够做成LDD构造，在这种情况下，在栅极电极G2的侧壁上，形成也被称为边壁间隔部的侧壁绝缘膜。
此外，在这里，作为在外围电路形成区域1A中形成的半导体元件，以MISFET为例进行了说明，但此外，也可以在外围电路形成区域1A中形成电容元件、电阻元件、存储器元件或者其他构成的晶体管等。在上述半导体芯片CP1的情况下，通过在外围电路形成区域1A中形成的半导体元件，形成上述控制电路CC、发送电路TX1以及接收电路RX2，在上述半导体芯片CP2的情况下，通过在外围电路形成区域1A中形成的半导体元件，形成上述驱动电路DR、接收电路RX1以及发送电路TX2。
另外，在这里，作为半导体基板SB而以单晶硅基板为例进行了说明，但作为其他方式，作为半导体基板SB，也能够使用SOI(Silicon On Insulator，绝缘体上硅结构)基板等。
在半导体基板SB上，通过多个层间绝缘膜与多个布线层，形成多层布线构造。
即，在半导体基板SB上，形成多个层间绝缘膜IL1、IL2、IL3，在该多个层间绝缘膜IL1、IL2、IL3中，形成插头V1、过孔部V2、V3以及布线M1、M2、M3。
具体来说，在半导体基板SB上，以覆盖上述MISFET的方式，作为绝缘膜而形成层间绝缘膜IL1，在该层间绝缘膜IL1上，形成布线M1。布线M1是第1布线层(最下层的布线层)的布线。在层间绝缘膜IL1上，以覆盖布线M1的方式，作为绝缘膜而形成有层间绝缘膜IL2，在该层间绝缘膜IL2上，形成有布线M2。布线M2是作为比第1布线层更上一层的布线层的第2布线层的布线。在层间绝缘膜IL2上，以覆盖布线M2的方式，作为绝缘膜而形成有层间绝缘膜IL3、在该层间绝缘膜IL3上，形成有布线M3。布线M3是作为比第2布线层更上一层的布线层的第3布线层的布线。
插头V1由导电体构成，在布线M1的下层形成、即在层间绝缘膜IL1中以贯通层间绝缘膜IL1的方式形成，插头V1的上表面与布线M1的下表面相接，从而与布线M1电连接。另外，插头V1的底部与在半导体基板SB上形成的各种半导体区域(例如n型半导体区域NS或者p型半导体区域PS等)、栅极电极G1、G2等连接。由此，布线M1经由插头V1，与在半导体基板SB上形成的各种半导体区域、栅极电极G1、G2等电连接。
过孔部V2由导电体构成，在布线M2与布线M1之间形成，即在层间绝缘膜IL2中形成，将布线M2和布线M1连接。过孔部V2也能够与布线M2一体地形成。另外，过孔部V3由导电体构成，在布线M3与布线M2之间形成、即在层间绝缘膜IL3中形成，将布线M3和布线M2连接。过孔部V3也能够与布线M3一体地形成。
在本实施方式的半导体装置中，第3布线层、即布线M3是最上层布线。即，通过第1布线层(布线M1)、第2布线层(布线M2)以及第3布线层(布线M3)，形成有在半导体基板SB上形成的半导体元件(例如上述MISFET)的所期望的接线，能够进行所期望的动作。
通过作为最上层布线的第3布线层来形成焊盘(焊盘区域、焊盘电极)PD1。即，在与布线M3同一层形成有焊盘PD1。即，布线M3与焊盘PD1通过同层的导电层在同一工序中形成。因此，焊盘PD1在层间绝缘膜IL3上形成。焊盘PD1也能够视为布线M3的一部分，但布线M3被层叠膜LF覆盖，与此相对地，焊盘PD1的至少一部分从层叠膜LF的开口部OP1露出。但是，焊盘PD1的一部分被层叠膜LF覆盖。即，焊盘PD1从开口部OP1露出，但在俯视时与开口部OP1不重叠的部分的焊盘PD1被层叠膜LF覆盖。具体来说，焊盘PD1的中央部不被层叠膜LF覆盖，焊盘PD1的外周部被层叠膜LF覆盖。在形成再布线RW之前，利用该焊盘PD1，能够进行半导体装置是否进行所期望的动作的测试(测试工序，对应于后述的探测器测试)。焊盘PD1优选由以铝为主成分(主体)的导电材料(显示出金属传导的导电材料)构成。如果列举焊盘PD1的适合的材料例子，则有Al(铝)与Si(硅)的化合物或者合金、或者Al(铝)与Cu(铜)的化合物或者合金、或者Al(铝)、Si(硅)与Cu(铜)的化合物或者合金，Al(铝)的组成比大于50原子％(即富含Al)是适合的。另外，在图3中，示出了一个焊盘PD1，但实际上，焊盘PD1形成有一个以上，优选为形成有多个。
另外，如图4～图6所示，在焊盘PD1的正下方设置过孔部V3，能够经由该过孔部V3将焊盘PD1与布线M2电连接。作为其他方式，预先设置与焊盘PD1一体地形成的布线M3，与该焊盘PD1一体地形成的布线M3经由在该布线M3的正下方设置的过孔部V3而与布线M2连接，从而也能够将焊盘PD1与布线M2电连接。
另外，在图3中，示出了在半导体基板SB1上形成的布线层的数量(不包括再布线RW)为3层的情况(布线M1、M2、M3共计3层的情况)，但布线层的数量不限定于3层，能够进行各种变更，但优选为2层以上。另外，如果布线层的数量(不包括再布线RW)为3层以上，则通过第1布线层的布线(引出布线)引出在与第2布线层同一层形成的线圈CL1，所以容易进行线圈与布线的布局。
如图3以及图4所示，在层间绝缘膜IL3上，以覆盖布线M3的方式形成有层叠膜(层叠绝缘膜)LF，在该层叠膜LF上形成有再布线RW。层叠膜LF由氧化硅膜LF1、氧化硅膜LF1上的氮化硅膜LF2以及氮化硅膜LF2上的树脂膜LF3构成。氧化硅膜LF1、氮化硅膜LF2与树脂膜LF3分别是绝缘膜，所以层叠膜LF也能够视为层叠多个绝缘膜(具体来说，氧化硅膜LF1、氮化硅膜LF2与树脂膜LF3这3个绝缘膜)而得到的层叠绝缘膜。
焊盘PD1从层叠膜LF的开口部OP1露出，在从开口部OP1露出的焊盘PD1上也形成有再布线RW。即，再布线RW形成在包括从开口部OP1露出的焊盘PD1上的层叠膜LF上，与焊盘PD1电连接。该再布线RW是将作为最上层布线(在这里，第3布线层)的一部分的焊盘PD1引出到半导体芯片的所期望的区域(焊盘PD2)布线。即，再布线RW被形成为从从层叠膜LF的开口部OP1露出的焊盘PD1上直到层叠膜LF上的焊盘PD2，在层叠膜LF上延伸。
焊盘(焊盘区域、焊盘电极、接合焊盘)PD2通过与再布线RW同一层的导电层来形成，与再布线RW一体地形成。因此，焊盘PD2也在层叠膜LF上(即层叠膜LF的树脂膜LF3上)形成，焊盘PD2与再布线RW电连接。因此，焊盘PD2通过再布线RW而与焊盘PD1电连接。另外，在图3中，示出了一个焊盘PD2，但实际上，焊盘PD2形成有一个以上，优选为形成有多个。
此外，在俯视时配置了焊盘PD2、再布线RW和焊盘PD1的区域与配置了线圈CL1、线圈CL2和焊盘PD3的区域不同。即，焊盘PD2、再布线RW以及焊盘PD1配置于在俯视时与线圈CL1、线圈CL2以及焊盘PD3不重叠的位置。
层叠膜LF具有使焊盘PD1的至少一部分露出的开口部OP1，但层叠膜LF由于是氧化硅膜LF1、氮化硅膜LF2与树脂膜LF3的层叠膜，所以层叠膜LF的开口部OP1通过树脂膜LF3的开口部OP1c、氮化硅膜LF2的开口部OP1b、以及氧化硅膜LF1的开口部OP1a来形成(参照图4以及图5)。开口部OP1a、开口部OP1b与开口部OP1c的关系如图4以及图5那样，关于这一点，在后面说明。
此外，在图4中，为了容易观察附图，关于再布线RW以及焊盘PD2，不分开而一体化地示出了后述的铜膜CF与晶种膜SE。
如图3所示，在变压器形成区域1B中，形成有具有线圈(电感器)CL1与线圈(电感器)CL2的变压器。即，在变压器形成区域1B中，在半导体基板SB1上，形成有作为变压器的初级线圈的线圈CL1与作为变压器的次级线圈的线圈CL2。在上述半导体芯片CP1的情况下，线圈CL1对应于上述线圈CL1a，线圈CL2对应于上述线圈CL2a，通过线圈CL1与线圈CL2形成的变压器对应于上述变压器TR1。在上述半导体芯片CP2的情况下，线圈CL1对应于上述线圈CL1b，线圈CL2对应于上述线圈CL2b，通过线圈CL1与线圈CL2形成的变压器对应于上述变压器TR2。
线圈CL1与线圈CL2并非形成于同一层，而是形成于相互不同的层，有绝缘层介于线圈CL1与线圈CL2之间。另外，下层侧的线圈CL1并非与半导体基板SB相接地形成，而是在半导体基板SB上隔着绝缘层地形成。具体来说，在形成于半导体基板SB上的层间绝缘膜(在这里，层间绝缘膜IL1)上，形成有线圈CL1。
线圈CL1相比线圈CL2形成于下层，线圈CL2相比线圈CL1形成于上层。在本实施方式中，线圈CL1与线圈CL2中的上层侧的线圈CL2在层叠膜LF上形成。即，线圈CL2在层叠膜LF上形成，并且配置在线圈CL1的上方。即，在层叠膜LF的树脂膜LF3上形成有线圈CL2。因此，线圈CL2与树脂膜LF3相接。
线圈CL2通过与再布线RW同一层的导电层，在同一工序中形成。即，在与再布线RW同一层形成有线圈CL2。因此，线圈CL2与再布线RW通过相同材料形成。
在变压器形成区域1B中，在层叠膜LF上，形成有线圈CL2，并且还形成有焊盘(焊盘区域、焊盘电极、接合焊盘)PD3。该焊盘PD3通过与线圈CL2同一层的导电层来形成，与线圈CL2一体地形成。因此，焊盘PD3也形成在层叠膜LF上(即层叠膜LF的树脂膜LF3上)，焊盘PD3与线圈CL2电连接。
因此，焊盘PD2、再布线RW、焊盘PD3与线圈CL2通过同层的导电层形成于同一层，焊盘PD2与再布线RW一体地形成并电连接，另外，焊盘PD3与线圈CL2一体地形成并电连接。然而，再布线RW与线圈CL2相分离，没有通过导体来连接。另外，焊盘PD2与焊盘PD3相分离，没有通过导体来连接。另外，焊盘PD2与线圈CL2相分离，没有通过导体来连接。焊盘PD3与再布线RW相分离，没有通过导体来连接。另外，焊盘PD2经由再布线RW而与焊盘PD1电连接，但焊盘PD3焊盘没有通过导体与焊盘PD1连接。在变压器形成区域1B中，形成有线圈CL1、线圈CL2与焊盘PD3，但未形成焊盘PD1、再布线RW与焊盘PD2。
线圈CL1与线圈CL2中的下层侧的线圈CL1通过除了再布线RW的多层布线构造中的相比最上层布线(在这里，第3布线层)下层的布线层来形成。在这里，通过相比作为最上层布线的第3布线层下层的第2布线层，形成有线圈CL1。即，在与布线M2同一层形成有线圈CL1。
线圈CL1通过第2布线层来形成，所以线圈CL1能够通过与布线M2同一层的导电层，在同一工序中形成。例如，在通过对在层间绝缘膜IL2上形成的导电膜进行图案化来形成布线M2的情况下，在对该导电膜进行图案化时，不仅布线M2，还能够形成线圈CL1。另外，例如，在使用金属镶嵌法来形成布线M2的情况下，也能够在与布线M2同一工序中使用金属镶嵌法来形成线圈CL1，在这种情况下，布线M2以及线圈CL1通过在层间绝缘膜IL2的槽中埋入的导电膜(例如以铜为主体的导电膜)来形成。
在线圈CL2与线圈CL1之间，介有多个绝缘层，具体来说，介有层间绝缘膜IL3与层叠膜LF。即，在线圈CL2与线圈CL1之间，从下到上依次介有层间绝缘膜IL3、氧化硅膜LF1、氮化硅膜LF2与树脂膜LF3。因此，线圈CL2与线圈CL1没有通过导体来连接，成为被电绝缘的状态。但是，线圈CL2与线圈CL1磁耦合。
因此，下层侧的线圈CL1成为形成于与作为第2布线层的布线M2同一层，在该线圈CL1上隔着层间绝缘膜IL3、氧化硅膜LF1、氮化硅膜LF2以及树脂膜LF3地形成有线圈CL2的状态。
树脂膜LF3优选为聚酰亚胺膜。聚酰亚胺(polyimide)膜是按重复单位包括酰亚胺键的高分子，是有机绝缘膜的一种。作为树脂膜LF3，除聚酰亚胺膜之外，也能够使用环氧树脂系、PBO系、丙烯系、WRP系的树脂等、其他有机绝缘膜。聚酰亚胺系树脂是适合用于要求200℃以上的高耐热的器件的有机树脂，能够根据材料的热膨胀系数、延展性等机械强度、固化温度等来分别使用。
在层叠膜LF上、即在树脂膜LF3上，以覆盖再布线RW以及线圈CL2的方式，形成有绝缘性的保护膜(表面保护膜、绝缘膜、保护绝缘膜)PA。保护膜PA由于是绝缘膜，所以也能够视为保护绝缘膜。通过保护膜PA，覆盖并保护再布线RW以及线圈CL2。作为保护膜PA，优选为树脂膜，能够适合使用例如聚酰亚胺膜。保护膜PA成为半导体芯片(半导体装置)的最表层的膜。
焊盘PD2、PD3分别从保护膜PA的开口部OP2、OP3露出。即，通过在焊盘PD2上设置开口部OP2，焊盘PD2从保护膜PA的开口部OP2露出，另外，通过在焊盘PD3上设置开口部OP3，焊盘PD3从保护膜PA的开口部OP3露出。因此，能够对从保护膜PA的开口部OP2、OP3分别露出的焊盘PD2、PD3，分别连接后述的接合线BW等导电性的连接部件。
另外，在焊盘PD2、PD3上，优选分别预先形成基底金属膜UM。即，在焊盘PD2上形成有基底金属膜UM，该焊盘PD2上的基底金属膜UM从保护膜PA的开口部OP2露出。另外，在焊盘PD3上形成有基底金属膜UM，该焊盘PD3上的基底金属膜UM从保护膜PA的开口部OP3露出。由此，对从保护膜PA的开口部OP2、OP3分别露出的基底金属膜UM连接后述的接合线BW等导电性的连接部件，所以能够容易连接连接部件(接合线BW)。基底金属膜UM由例如镍(Ni)膜与该镍(Ni)膜上的金(Au)膜的层叠膜等构成。
此外，优选形成有保护膜PA，但也可以省略。但是，在形成有保护膜PA的情况下，能够用保护膜PA覆盖并保护再布线RW与线圈CL2，所以能够得到可靠性的进一步提高、容易处理半导体芯片等优点。
在将图3的半导体装置应用于上述半导体芯片CP1的情况下，在半导体芯片CP1内形成有上述发送电路TX1以及线圈CL1、CL2(其对应于上述线圈CL1a、CL2a)，在半导体芯片CP1内形成的发送电路TX1在半导体芯片CP1内，经由内部布线而与线圈CL1电连接。另外，在将图3的半导体装置应用于上述半导体芯片CP2的情况下，在半导体芯片CP2内形成有上述发送电路TX2以及线圈CL1、CL2(其对应于上述线圈CL1b、CL2b)，在半导体芯片CP2内形成的发送电路TX2在半导体芯片CP2内，经由内部布线而与线圈CL1电连接。
在这种情况下，能够从半导体芯片CP1内的发送电路TX1经由半导体芯片CP1内的内部布线将发送用的信号发送到半导体芯片CP1内的线圈CL1。在半导体芯片CP1中与线圈CL2连接的焊盘PD3经由后述的接合线BW等导电性的连接部件，与半导体芯片CP2的焊盘PD2(与再布线RW连接的焊盘PD2)电连接，进而经由半导体芯片CP2的内部布线，与半导体芯片CP2内的接收电路RX1电连接。由此，在半导体芯片CP1内，能够将线圈CL2通过电磁感应从线圈CL1接收到的信号(接收信号)，经由后述的接合线BW(连接部件)以及半导体芯片CP2的内部布线发送到半导体芯片CP2内的接收电路RX1。
同样地，能够从半导体芯片CP2内的发送电路TX2经由半导体芯片CP2内的内部布线将发送用的信号发送到半导体芯片CP2内的线圈CL1。在半导体芯片CP2中与线圈CL2连接的焊盘PD3经由后述的接合线BW等导电性的连接部件，与半导体芯片CP1的焊盘PD2(与再布线RW连接的焊盘PD2)电连接，进而经由半导体芯片CP1的内部布线，与半导体芯片CP1内的接收电路RX2电连接。由此，在半导体芯片CP2内，能够将线圈CL2通过电磁感应从线圈CL1接收到的信号(接收信号)，经由后述的接合线BW(连接部件)以及半导体芯片CP1的内部布线发送到半导体芯片CP1内的接收电路RX2。
<关于制造工序>
接下来，说明本实施方式的半导体装置的制造工序。通过以下的制造工序，制造上述图3的半导体装置。
图7～图31是本实施方式的半导体装置的制造工序中的主要部分剖视图。在图7～图31中，示出了相当于上述图3的剖面区域的剖视图。
首先，如图7所示，准备(预备)由具有例如1～10Ωcm左右的电阻率的p型的单晶硅等构成的半导体基板(半导体晶片)SB。
半导体基板SB具有作为形成外围电路的预定的区域的外围电路形成区域1A、以及作为形成变压器的预定的区域的变压器形成区域1B。外围电路形成区域1A与变压器形成区域1B对应于同一半导体基板SB的主面的相互不同的平面区域。
此外，在外围电路形成区域1A中形成的外围电路在上述半导体芯片CP1的情况下，是上述控制电路CC、发送电路TX1以及接收电路RX2等，在上述半导体芯片CP2的情况下，是上述驱动电路DR、接收电路RX1以及发送电路TX2等。另外，在变压器形成区域1B形成的变压器在上述半导体芯片CP1的情况下，是上述变压器TR1，在上述半导体芯片CP2的情况下，是上述变压器TR2。因此，在变压器形成区域1B形成的线圈CL1与线圈CL2在上述半导体芯片CP1的情况下，分别是上述线圈CL1a与线圈CL2a，在上述半导体芯片CP2的情况下，分别是上述线圈CL1b与线圈CL2b。
接下来，在半导体基板SB的主面，通过例如STI(Shallow Trench Isolation，浅沟槽隔离)法等，形成元件分离区域ST。在半导体基板SB中形成槽，在该槽中埋入绝缘膜，从而形成元件分离区域ST。在半导体基板SB上，在由元件分离区域ST规定(划定)的活性区域，如后面形成所述MISFET。
接下来，在外围电路形成区域1A的半导体基板SB(的活性区域)上，形成MISFET等半导体元件。以下，说明MISFET的形成工序。
首先，如图8所示，在半导体基板SB上形成p型阱PW以及n型阱NW。p型阱PW以及n型阱NW分别通过离子注入来形成，在从半导体基板SB的主面到规定的深度的范围内形成。
然后，在半导体基板SB的主面上，隔着栅极绝缘膜GF地形成栅极电极G1、G2。栅极电极G1在p型阱PW上隔着栅极绝缘膜GF地形成，栅极电极G2在n型阱NW上隔着栅极绝缘膜GF地形成。
具体来说，能够如下那样隔着栅极绝缘膜GF地形成栅极电极G1、G2。即，首先，在通过清洗处理等来净化半导体基板SB的主面之后，在半导体基板SB的主面形成栅极绝缘膜GF用的绝缘膜，其后，在该绝缘膜上形成栅极电极G1、G2用的多晶硅膜。栅极绝缘膜GF用的绝缘膜由例如氧化硅膜或者氧氮化硅膜等构成，能够通过例如热氧化法等来形成。栅极电极G1、G2用的多晶硅膜能够通过例如CVD(Chemical Vapor Deposition：化学气相生长)法等来形成。该多晶硅膜在成膜时掺杂杂质、或者在成膜后通过离子注入导入杂质，从而做成掺杂多晶硅膜，做成低电阻的半导体膜(导电性材料膜)。另外，该多晶硅膜也能够将在成膜时是非晶硅膜的膜通过成膜后的热处理变成多晶硅膜。然后，通过使用光刻技术以及蚀刻技术来将该多晶硅膜图案化，能够形成由图案化的多晶硅膜构成的栅极电极G1、G2。在栅极电极G1、G2的下方残留的栅极绝缘膜GF用的绝缘膜成为栅极绝缘膜GF。
接下来，在半导体基板SB的p型阱PW内，形成n沟道型MISFET的源极/漏极用的n型半导体区域NS，在半导体基板SB的n型阱NW内，形成p沟道型MISFET的源极/漏极用的p型半导体区域PS。n型半导体区域NS与p型半导体区域PS分别能够通过离子注入来形成。在栅极电极G1、G2的正下方的区域中，阻止离子注入，所以n型半导体区域NS形成于p型阱PW中的栅极电极G1的两侧的区域，p型半导体区域PS形成于n型阱NW中的栅极电极G1的两侧的区域。
在将n型半导体区域NS以及p型半导体区域PS分别做成LDD构造的情况下，在分别通过离子注入来形成低杂质浓度的n-型半导体区域与p-型半导体区域之后，在栅极电极G1、G2的侧壁上形成侧壁绝缘膜(边壁间隔部)，其后，分别通过离子注入来形成高杂质浓度的n+型半导体区域与p+型半导体区域。由此，能够将n型半导体区域NS做成由低杂质浓度的n-型半导体区域与高杂质浓度的n+型半导体区域构成的LDD构造的n型半导体区域，另外，能够将p型半导体区域PS做成由低杂质浓度的p-型半导体区域与高杂质浓度的p+型半导体区域构成的LDD构造的p型半导体区域。
接下来，进行用于在这之前的通过离子注入导入的杂质的活化的退火处理(热处理)。
这样，在外围电路形成区域1A的半导体基板SB上，形成n沟道型MISFET与p沟道型MISFET。栅极电极G1、栅极电极G1之下的栅极绝缘膜GF与n型半导体区域NS作为n沟道型MISFET的栅极电极、栅极绝缘膜与源极/漏极区域而发挥功能。另外，栅极电极G2、栅极电极G2之下的栅极绝缘膜GF与p型半导体区域PS作为p沟道型MISFET的栅极电极、栅极绝缘膜与源极/漏极区域而发挥功能。
接下来，通过自对准硅化物(Salicide：Self Aligned Silicide)技术，也能够在n型半导体区域NS、p型半导体区域PS以及栅极电极G1、G2的各上部(表层部)等形成低电阻的金属硅化物层(未图示)。例如，在半导体基板SB上形成金属硅化物层形成用的金属膜之后，通过进行热处理，使该金属膜n型半导体区域NS、p型半导体区域PS以及栅极电极G1、G2的各上层部分进行反应之后，去除金属膜的未反应部分。由此，能够在n型半导体区域NS、p型半导体区域PS以及栅极电极G1、G2的各上部(表层部)，分别形成金属硅化物层(未图示)。通过形成该金属硅化物层，能够使n型半导体区域NS、p型半导体区域PS以及栅极电极G1、G2的接触电阻、扩散电阻等低电阻化。另外，也可以不形成该金属硅化物层，或者也能够在n型半导体区域NS、p型半导体区域PS以及栅极电极G1、G2当中，设置形成金属硅化物层的部分和不形成的部分。
接下来，如图9所示，在半导体基板SB的主面(整个主面)上，形成层间绝缘膜IL1。层间绝缘膜IL1以覆盖半导体基板SB上形成的MISFET的方式形成。即，层间绝缘膜IL1在半导体基板SB的主面上，以覆盖n型半导体区域NS、p型半导体区域PS以及栅极电极G1、G2的方式形成。层间绝缘膜IL1在半导体基板SB的整个主面上形成，所以在外围电路形成区域1A与变压器形成区域1B这两者中形成。层间绝缘膜IL1例如由氧化硅膜的单体膜、或者氮化硅膜与比该氮化硅膜厚的氧化硅膜的层叠膜(氮化硅膜是下层侧、氧化硅膜是上层侧)等构成。
在层间绝缘膜IL1的成膜后，根据需要，通过CMP(Chemical MechanicalPolishing：化学机械研磨)法研磨层间绝缘膜IL1的表面(上表面)等，使层间绝缘膜IL1的上表面平坦化。即使由于基底高度差而在层间绝缘膜IL1的表面形成凹凸形状，通过CMP法研磨层间绝缘膜IL1的表面，也能够得到其表面被平坦化的层间绝缘膜IL1。
接下来，将在层间绝缘膜IL1上使用光刻技术来形成的光致抗蚀剂层(未图示)用作蚀刻掩模，对层间绝缘膜IL1进行干法蚀刻，从而在层间绝缘膜IL1中形成接触孔(贯过孔、孔)。然后，通过在该接触孔内埋入导电膜，如图10所示，形成导电性的插头(连接用导体部)V1。
为了形成插头V1，例如在包括接触孔的内部(底部以及侧壁上)的层间绝缘膜IL1上，通过喷镀法或者等离子体CVD法等形成阻挡导体膜(例如钛膜、氮化钛膜、或者它们的层叠膜)。然后，通过CVD法等在阻挡导体膜上以埋进接触孔的方式形成由钨膜等构成的主导体膜。其后，通过CMP法或者回蚀法等去除接触孔的外部(层间绝缘膜IL1上)的不需要的主导体膜以及阻挡导体膜。由此，层间绝缘膜IL1的上表面露出，通过埋入到层间绝缘膜IL1的接触孔内并残留的阻挡导体膜以及主导体膜，形成插头V1。在图10中，为了简化附图，插头V1一体化地示出了主导体膜与阻挡导体膜。插头V1在其底部，与n型半导体区域NS、p型半导体区域PS、栅极电极G1或者栅极电极G2等电连接。
接下来，如图11所示，在被埋入了插头V1的层间绝缘膜IL1上，形成作为最下层的布线层的第1布线层的布线M1。为了形成布线M1，首先，在被埋入了插头V1的层间绝缘膜IL1上，形成第1布线层用的导电膜。该导电膜由例如从下到上依次为阻挡导体膜(例如钛膜、氮化钛膜、或者它们的层叠膜)、铝膜与阻挡导体膜(例如钛膜、氮化钛膜、或者它们的层叠膜)的层叠膜构成，能够使用喷镀法等来形成。该导电膜中的所述铝膜能够视为用于形成布线M1的铝膜。然后，通过使用光刻技术以及蚀刻技术来将该导电膜图案化，能够形成布线M1。插头V1通过使其上表面与布线M1相接，与布线M1电连接。
用于形成布线M1的上述铝膜不限定于纯铝膜，还能够使用以铝为主成分的导电材料膜(其中显示出金属传导的导电材料膜)。例如，能够将Al(铝)与Si(硅)的化合物膜或者合金膜、或者Al(铝)与Cu(铜)的化合物膜或者合金膜、或者Al(铝)、Si(硅)与Cu(铜)的化合物膜或者合金膜适合地用作用于形成布线M1的铝膜。另外，该铝膜中的Al(铝)的组成比大于50原子％(即富含Al)是适合的。关于这一点，不仅是用于形成布线M1的上述铝膜，对于用于形成布线M2的铝膜(即构成后述的导电膜CD1的铝膜)、用于形成布线M3的铝膜(即构成后述的导电膜CD2的铝膜)也是一样的。
另外，第1布线层的布线M1不仅在外围电路形成区域1A中形成，还能够在变压器形成区域1B中形成。作为在变压器形成区域1B中形成的布线M1，例如存在将线圈CL1与外围电路(上述发送电路TX1或者发送电路TX2等)电连接的布线(相当于后述的引出布线HW1、HW2的布线)等。
另外，在这里，说明了通过对导电膜进行图案化的方法来形成布线M1的情况。作为其他方式，也能够通过金属镶嵌法形成布线M1。在这种情况下，在被埋入了插头V1的层间绝缘膜IL1上形成绝缘膜之后，在该绝缘膜中形成布线槽，在该布线槽中埋入导电膜，从而能够形成作为埋入布线(例如埋入铜布线)的布线M1。
接下来，如图12所示，在半导体基板SB的主面(整个主面)上、即在层间绝缘膜IL1上，以覆盖布线M1的方式，形成层间绝缘膜IL2。层间绝缘膜IL2由氧化硅膜等构成，能够使用CVD法等来形成。在层间绝缘膜IL2的成膜后，根据需要，通过CMP法研磨层间绝缘膜IL2的表面(上表面)等，也能够提高层间绝缘膜IL2的上表面的平坦性。
接下来，将在层间绝缘膜IL2上使用光刻技术来形成的光致抗蚀剂层(未图示)用作蚀刻掩模，对层间绝缘膜IL2进行干法蚀刻，从而在层间绝缘膜IL2中形成直过孔(贯过孔、孔)。然后，通过在该直过孔内埋入导电膜，形成导电性的过孔部(连接用导体部)V2。过孔部V2也能够视为导电性的插头。过孔部V2能够通过与插头V1相同的方法来形成，但也能够使过孔部V2与插头V1的导电膜的材料不同。例如，也能够使插头V1以钨膜为主体，过孔部V2以铝膜为主体。
接下来，在被埋入了过孔部V2的层间绝缘膜IL2上，形成第2布线层的布线M2。为了形成布线M2，首先，如图13所示，在被埋入了过孔部V2的层间绝缘膜IL2上，形成第2布线层用的导电膜CD1。该导电膜CD1由例如从下到上依次为阻挡导体膜(例如钛膜、氮化钛膜、或者它们的层叠膜)、铝膜与阻挡导体膜(例如钛膜、氮化钛膜、或者它们的层叠膜)的层叠膜构成，能够使用喷镀法等来形成。导电膜CD1是第2布线层用的导电膜，但兼作线圈CL1形成用的导电膜。然后，通过使用光刻技术以及蚀刻技术来将该导电膜CD1图案化，如图14所示，能够形成布线M2以及线圈CL1。布线M2以及线圈CL1分别由图案化的导电膜CD1构成。过孔部V2通过使其下表面与布线M1相接，与布线M1电连接，通过使其上表面与布线M2相接，与布线M2电连接。即，过孔部V2将布线M1与布线M2电连接。
在这里，在变压器形成区域1B中，在同一工序中在与第2布线层的布线M2同一层形成线圈CL1。即，在对第2布线层用的导电膜CD1进行图案化时，在变压器形成区域1B中，形成线圈CL1。即，第2布线层用的导电膜CD1兼作线圈CL1形成用的导电膜，在形成导电膜CD1之后，通过使用光刻技术以及蚀刻技术来将该导电膜CD1图案化，形成第2布线层的布线M2与线圈CL1。
另外，在这里，说明了在不同工序中形成过孔部V2与布线M2的情况。作为其他方式，也能够在同一工序中形成过孔部V2与布线M2，在这种情况下，过孔部V2与布线M2或者线圈CL1一体地形成。在这种情况下，在层间绝缘膜IL2中形成过孔部V2用的直过孔之后，以埋进该直过孔的方式在层间绝缘膜IL2上形成导电膜CD1之后，通过使用光刻技术以及蚀刻技术来将该导电膜CD1图案化，从而形成布线M2以及线圈CL1。由此，形成布线M2以及线圈CL1，并且也形成与布线M2或者线圈CL1一体地形成的过孔部V2。
另外，在这里，说明了通过对导电膜进行图案化的方法来形成布线M2以及线圈CL1的情况下。作为其他方式，也能够通过金属镶嵌法来形成布线M2以及线圈CL1。在这种情况下，在层间绝缘膜IL2上形成绝缘膜之后，在该绝缘膜中形成布线槽，在该布线槽中埋入导电膜，从而能够形成作为埋入布线(例如埋入铜布线)的布线M2与线圈CL1。或者在层间绝缘膜IL2中形成布线槽，在该布线槽中埋入导电膜，从而也能够形成作为埋入布线(例如埋入铜布线)的布线M2与线圈CL1。
接下来，如图15所示，在半导体基板SB的主面(整个主面)上、即在层间绝缘膜IL2上，以覆盖布线M2的方式，形成层间绝缘膜IL3。层间绝缘膜IL3由氧化硅膜等构成，能够使用CVD法等来形成。在层间绝缘膜IL3的成膜后，根据需要，通过CMP法研磨层间绝缘膜IL3的表面(上表面)等，也能够提高层间绝缘膜IL3的上表面的平坦性。
接下来，将在层间绝缘膜IL3上使用光刻技术来形成的光致抗蚀剂层(未图示)用作蚀刻掩模，对层间绝缘膜IL3进行干法蚀刻，从而在层间绝缘膜IL3中形成直过孔(贯过孔、孔)。然后，通过在该直过孔内埋入导电膜，形成导电性的过孔部(连接用导体部)V3。过孔部V3也能够视为导电性的插头。过孔部V3能够通过与过孔V2相同的导电材料，用同样的方法来形成。
接下来，在被埋入了过孔部V3的层间绝缘膜IL3上，形成第3布线层的布线M3。为了形成布线M3，首先，如图16所示，在被埋入了过孔部V3的层间绝缘膜IL3上，形成第3布线层用的导电膜CD2。该导电膜CD2由例如从下到上依次为阻挡导体膜(例如钛膜、氮化钛膜、或者它们的层叠膜)、铝膜与阻挡导体膜(例如钛膜、氮化钛膜、或者它们的层叠膜)的层叠膜构成，能够使用喷镀法等来形成。导电膜CD2是第3布线层用的导电膜，兼作焊盘PD1形成用的导电膜。然后，通过使用光刻技术以及蚀刻技术将该导电膜CD2图案化，如图17所示，能够形成布线M3以及焊盘PD1。布线M3以及焊盘PD1分别由图案化的导电膜CD2构成。过孔部V3通过使其下表面布线M2相接，与布线M2电连接，通过使其上表面与布线M3或者焊盘PD1相接，与布线M3或者焊盘PD1电连接。即，过孔部V3将布线M2与布线M3电连接，或者将布线M2与焊盘PD1电连接。
另外，在这里，说明了在不同工序中形成过孔部V3与布线M3的情况。作为其他方式，也能够在同一工序中形成过孔部V3与布线M3以及焊盘PD1，在这种情况下，过孔部V3与布线M3或者焊盘PD1一体地形成。在这种情况下，在层间绝缘膜IL3中形成过孔部V3用的直过孔之后，以埋进该直过孔的方式在层间绝缘膜IL3上形成导电膜CD2之后，通过使用光刻技术以及蚀刻技术将该导电膜CD2图案化，从而形成布线M3以及焊盘PD1。由此，形成布线M3以及焊盘PD1，并且也形成与布线M3或者焊盘PD1一体地形成的过孔部V3。
焊盘PD1的平面形状能够做成例如具有比布线M3的布线宽更大的边的大致矩形形状的平面形状。焊盘PD1优选是以铝为主体的铝焊盘，布线M3优选是以铝为主体的铝布线。
此外，作为在铝焊盘以及铝布线中使用的铝膜，能够适合使用Al(铝)与Si(硅)的化合物膜或者合金膜、或者Al(铝)与Cu(铜)的化合物膜或者合金膜、或者Al(铝)、Si(硅)与Cu(铜)的化合物膜或者合金膜等。Al(铝)的组成比大于50原子％(即富含Al)是适合的。
接下来，如图18所示，在半导体基板SB的主面(整个主面)上、即在层间绝缘膜IL3上，以覆盖布线M3以及焊盘PD1的方式，形成氧化硅膜LF1。氧化硅膜LF1能够通过CVD法等来形成。作为氧化硅膜LF1的成膜法，HDP(High Density Plasma：高密度等离子体)-CVD法特别适合。氧化硅膜LF1的厚度(形成膜厚)能够设为例如1～6μm左右。
在氧化硅膜LF1进行成膜之前的阶段中，布线M3以及焊盘PD1露出，但如果对氧化硅膜LF1进行成膜，则布线M3以及焊盘PD1被氧化硅膜LF1覆盖，所以成为未露出的状态。
接下来，如图19所示，在氧化硅膜LF1中形成开口部OP1a。开口部OP1a通过选择性地去除焊盘PD1上的氧化硅膜LF1来形成，开口部OP1a被形成为在俯视时被焊盘PD1包含在内。例如，在氧化硅膜LF1进行成膜之后，在氧化硅膜LF1上使用光刻技术来形成光致抗蚀剂图案(未图示)，将该光致抗蚀剂图案用作蚀刻掩模，对氧化硅膜LF1进行干法蚀刻，从而能够在氧化硅膜LF1中形成开口部OP1a。开口部OP1a以贯通氧化硅膜LF1的方式形成，焊盘PD1的至少一部分从开口部OP1a露出。
如果在氧化硅膜LF1中形成开口部OP1a，则焊盘PD1从氧化硅膜LF1的开口部OP1a露出，但此时优选的是，焊盘PD1的上表面的至少一部分从氧化硅膜LF1的开口部OP1a露出，与此相对地，焊盘PD1的侧面(侧壁)不从氧化硅膜LF1的开口部OP1a露出，而被氧化硅膜LF1覆盖。即，在俯视时，氧化硅膜LF1的开口部OP1a与焊盘PD1重叠，但氧化硅膜LF1的开口部OP1a优选被焊盘PD1包含在内、即，氧化硅膜LF1的开口部OP1a的外周优选相比焊盘PD1的外周更处于内侧。另外，如果在氧化硅膜LF1中形成开口部OP1a，则焊盘PD1从氧化硅膜LF1的开口部OP1a露出，但焊盘PD1以外的布线M3维持被氧化硅膜LF1覆盖的状态，所以未露出。焊盘PD1以外的布线M3在这以后也维持被氧化硅膜LF1覆盖的状态，所以未露出。
此外，“在俯视时”是指在与半导体基板SB的主面平行的平面观察的情况。
接下来，如图20所示，在半导体基板SB的主面(整个主面)上、即在氧化硅膜LF1上，形成氮化硅膜LF2。氮化硅膜LF2能够通过CVD法等来形成。作为氮化硅膜LF2的成膜法，等离子体CVD法特别适合。氮化硅膜LF2的厚度(形成膜厚)能够设为例如0.5～3μm左右。
氮化硅膜LF2形成于半导体基板SB的整个主面，所以形成在氧化硅膜LF1上、以及从氧化硅膜LF1的开口部OP1a露出的焊盘PD1上。在对氮化硅膜LF2进行成膜之前的阶段中，焊盘PD1从氧化硅膜LF1的开口部OP1a露出，但如果对氮化硅膜LF2进行成膜，则从氧化硅膜LF1的开口部OP1a露出的焊盘PD1被氮化硅膜LF2覆盖，所以成为未露出的状态。
接下来，如图21所示，在氮化硅膜LF2中形成开口部OP1b。开口部OP1b通过选择性地去除焊盘PD1上的氮化硅膜LF2来形成，开口部OP1b被形成为在俯视时被焊盘PD1包含在内。例如，在对氮化硅膜LF2进行成膜之后，在氮化硅膜LF2上使用光刻技术来形成光致抗蚀剂图案(未图示)，将该光致抗蚀剂图案用作蚀刻掩模，对氮化硅膜LF2进行干法蚀刻，从而能够在氮化硅膜LF2中形成开口部OP1b。开口部OP1b以贯通氮化硅膜LF2的方式形成，焊盘PD1的至少一部分从开口部OP1b露出。
根据图21与上述图4和图5也可知，开口部OP1b被形成为在俯视时被开口部OP1a包含在内。即，氮化硅膜LF2的开口部OP1b的平面尺寸(平面面积)比氧化硅膜LF1的开口部OP1a的平面尺寸(平面面积)小，在俯视时，氮化硅膜LF2的开口部OP1b被氧化硅膜LF1的开口部OP1a包含在内。换而言之，氧化硅膜LF1的开口部OP1a的平面尺寸(平面面积)比氮化硅膜LF2的开口部OP1b的平面尺寸(平面面积)大，在俯视时，氧化硅膜LF1的开口部OP1a将氮化硅膜LF2的开口部OP1b包含在内。即，在俯视时，氮化硅膜LF2的开口部OP1b与氧化硅膜LF1的开口部OP1a重叠，氮化硅膜LF2的开口部OP1b的外周处于氧化硅膜LF1的开口部OP1a的外周的内侧。
因此，在对氮化硅膜LF2进行了成膜的阶段中，氧化硅膜LF1的开口部OP1a的内壁成为被氮化硅膜LF2覆盖的状态，其后，即使在氮化硅膜LF2中形成开口部OP1b，氧化硅膜LF1的开口部OP1a的内壁也保持被氮化硅膜LF2覆盖的状态。
即，在俯视时，在氮化硅膜LF2的开口部OP1b从氧化硅膜LF1的开口部OP1a溢出的情况下，如果在氮化硅膜LF2中形成开口部OP1b，则氧化硅膜LF1的开口部OP1a的内壁不被氮化硅膜LF2覆盖而露出。与此相对地，如本实施方式那样，在俯视时，在氮化硅膜LF2的开口部OP1b被氧化硅膜LF1的开口部OP1a包含在内的情况下，即使在氮化硅膜LF2中形成开口部OP1b，氧化硅膜LF1的开口部OP1a的内壁也成为被氮化硅膜LF2覆盖的状态。因此，在形成焊盘PD1的平面区域中，氧化硅膜LF1被氮化硅膜LF2覆盖，所以未露出，在开口部OP1b形成时以及这以后也维持该状态。即，在氮化硅膜LF2的成膜后，氧化硅膜LF1未露出。
另外，氮化硅膜LF2的开口部OP1b的内壁优选具有锥形。由此，在后面，在氮化硅膜LF2的开口部OP1b的内壁上容易形成再布线RW。
另外，在氮化硅膜LF2的上表面，形成有由氧化硅膜LF1的开口部OP1a的内壁引起的台阶部DS。该台阶部DS更优选的是在后面形成树脂膜LF3并且在树脂膜LF3中形成开口部OP1c的阶段中，被树脂膜LF3覆盖。由此，在后面形成再布线RW时，在基底处高度差变少，所以容易形成再布线RW。
接下来，如图22所示，在半导体基板SB的主面(整个主面)上、即在氮化硅膜LF2上，形成树脂膜LF3。树脂膜LF3形成于半导体基板SB的整个主面，所以形成在氮化硅膜LF2上、以及从氮化硅膜LF2的开口部OP1b露出的焊盘PD1上。
作为树脂膜LF3，能够适合使用聚酰亚胺膜等。树脂膜LF3能够例如通过涂覆法来形成。具体来说，使用所谓的旋涂(旋转涂覆)法，在使半导体基板SB旋转的同时，在半导体基板SB的主面涂覆聚酰亚胺的前驱物液之后，使其干燥通过，从而能够形成作为树脂膜LF3的聚酰亚胺膜。树脂膜LF3的厚度(形成膜厚)能够设为例如1～20μm左右。
树脂膜LF3在半导体基板SB的整个主面形成，所以形成在氮化硅膜LF2上、在从氮化硅膜LF2的开口部OP1b露出的焊盘PD1上。在对树脂膜LF3进行成膜之前的阶段中，焊盘PD1从氮化硅膜LF2的开口部OP1b露出，但如果对树脂膜LF3进行成膜，则从氮化硅膜LF2的开口部OP1b露出的焊盘PD1被树脂膜LF3覆盖，所以成为未露出的状态。
接下来，如图23所示，在树脂膜LF3中形成开口部OP1c。开口部OP1c例如能够如下那样形成。即，将树脂膜LF3形成作感光性树脂膜，通过对由该感光性树脂构成的树脂膜LF3进行曝光、显影，选择性地去除成为开口部OP1c的部分的树脂膜LF3，从而在树脂膜LF3中形成开口部OP1c。其后，实施热处理，使树脂膜LF3固化。开口部OP1c以贯通树脂膜LF3的方式形成，焊盘PD1的至少一部分从开口部OP1c露出。
另外，作为其他方式，将在树脂膜LF3上使用光刻技术来形成的光致抗蚀剂层用作蚀刻掩模，对树脂膜LF3进行干法蚀刻，从而也能够在树脂膜LF3中形成开口部OP1c，在这种情况下，树脂膜LF3也可以不是感光性树脂膜。
根据图23与上述图4以及图5也可知，开口部OP1c被形成为在俯视时将开口部OP1b包含在内。即，树脂膜LF3的开口部OP1c的平面尺寸(平面面积)比氮化硅膜LF2的开口部OP1b的平面尺寸(平面面积)更大，在俯视时，树脂膜LF3的开口部OP1c将氮化硅膜LF2的开口部OP1b包含在内。换而言之，氮化硅膜LF2的开口部OP1b的平面尺寸(平面面积)比树脂膜LF3的开口部OP1c的平面尺寸(平面面积)小，在俯视时，氮化硅膜LF2的开口部OP1b被树脂膜LF3的开口部OP1c包含在内。即，在俯视时，树脂膜LF3的开口部OP1c与氮化硅膜LF2的开口部OP1b重叠，树脂膜LF3的开口部OP1c的外周处于氮化硅膜LF2的开口部OP1b的外侧。
因此，在对树脂膜LF3进行了成膜的阶段，氮化硅膜LF2的开口部OP1b的内壁成为被树脂膜LF3覆盖的状态，但其后，如果在树脂膜LF3中形成开口部OP1c，则氮化硅膜LF2的开口部OP1b的内壁成为不被树脂膜LF3覆盖而露出的状态。
即，在俯视时，在树脂膜LF3的开口部OP1c被氮化硅膜LF2的开口部OP1b包含在内的情况下，即使在树脂膜LF3中形成开口部OP1c，也保持氮化硅膜LF2的开口部OP1b的内壁被树脂膜LF3覆盖的状态。与此相对地，如本实施方式那样，在俯视时，树脂膜LF3的开口部OP1c将氮化硅膜LF2的开口部OP1b包含在内的情况下，如果在树脂膜LF3中形成开口部OP1c，则在氮化硅膜LF2中开口部OP1b的内壁成为不被树脂膜LF3覆盖而露出的状态。
另外，树脂膜LF3的开口部OP1c的内壁优选具有锥形。由此，在后面在树脂膜LF3的开口部OP1c的内壁上容易形成再布线RW。
这样，形成具有使焊盘PD1的至少一部分露出的开口部OP1的层叠膜(层叠绝缘膜)LF。焊盘PD1的表面从层叠膜LF的开口部OP1露出，但焊盘PD1的一部分即在焊盘PD1中在俯视时与开口部OP1不重叠的部分成为被层叠膜LF覆盖的状态。具体来说，成为焊盘PD1的中央部不被层叠膜LF覆盖，并且，焊盘PD1的外周部被层叠膜LF覆盖的状态。该状态在以后的工序也维持。
层叠膜LF由氧化硅膜LF1、氮化硅膜LF2与树脂膜LF3构成。层叠膜LF具有使焊盘PD1的至少一部分露出的开口部OP1，但该开口部OP1通过树脂膜LF3的开口部OP1c、氮化硅膜LF2的开口部OP1b、以及氧化硅膜LF1的开口部OP1a来形成。
但是，氧化硅膜LF1的开口部OP1a的内壁被氮化硅膜LF2覆盖，所以层叠膜LF的开口部OP1的内壁通过树脂膜LF3的开口部OP1c的内壁、氮化硅膜LF2的开口部OP1b的内壁、以及位于开口部OP1c的内壁与开口部OP1b的内壁之间并且未被树脂膜LF3覆盖的氮化硅膜LF2的上表面来形成。
这样，如图7～图23那样，针对半导体基板SB，实施晶片工艺。晶片工艺也被称为前工序。在这里，晶片工艺一般是指达到如下状态之前的工序，即，在半导体晶片(半导体基板SB)的主面上形成各种元件(在这里，MISFET等)、布线层(在这里，布线M1、M2、M3)以及焊盘电极(在这里，焊盘PD1)，在形成表面保护膜(在这里，层叠膜LF)之后，能够通过探测器等进行在半导体晶片上形成的多个芯片区域各自的电气试验的状态。半导体晶片的各芯片区域在半导体晶片上，对应于从那里取得1个半导体芯片的区域。
因此，层叠膜LF在实施了晶片工艺的半导体晶片上，为最上层，成为表面保护膜。另外，第3布线层的布线M3成为最上层布线，通过该第3布线层，形成有焊盘PD1。
利用从层叠膜LF的开口部OP1露出的焊盘PD1，进行探测器测试(晶片测试)，从而能够进行半导体晶片(半导体基板SB)的各芯片区域的电气试验。具体来说，在半导体晶片(半导体基板SB)的各芯片区域中，将测试用的探测器(探测针、探针)碰到从层叠膜LF的开口部OP1露出的焊盘PD1而进行各芯片区域的电气试验。根据该探测器测试的结果，甄别半导体晶片(半导体基板SB)的各芯片区域是合格品还是不是合格品，或者，将探测器测试的测定结果的数据反馈到各制造工序，从而能够有助于成品率提高、可靠性提高。因此，探测器测试也能够省略，但更优选进行探测器测试。
在通过上述的晶片工艺(前处理)工序得到上述图23的构造之后，根据需要，在进行探测器测试之后，如图24所示，在半导体基板SB的主面(整个主面)上、即在包括从层叠膜LF的开口部OP1露出的焊盘PD1上的层叠膜LF上，形成晶种膜(晶种层)SE。晶种膜SE是在后面作为电镀用的晶种层(输电层)而发挥功能的膜。
晶种膜SE由例如铬(Cr)膜与该铬(Cr)膜上的铜(Cu)膜的层叠膜等构成，例如能够通过喷镀法形成。由此，在包括在开口部OP1的底部露出的焊盘PD1上与开口部OP1的内壁上的层叠膜LF上形成晶种膜SE。如果除去开口部OP1，则层叠膜LF的表面是树脂膜LF3，所以在树脂膜LF3上，以与树脂膜LF3相接的方式，形成晶种膜SE。
关于晶种膜SE的膜厚，例如能够将铬(Cr)膜设为75nm左右，将铜(Cu)膜设为250nm左右。另外，晶种膜SE中的下层侧的铬(Cr)膜能够作为阻挡导体膜而发挥功能，例如具有铜的扩散防止功能、提高与树脂膜LF3的粘接性的功能，但不限定于铬(Cr)膜，也能够使用例如钛(Ti)膜、钛钨(TiW)膜、氮化钛(TiN)膜或者钨(W)膜等。
接下来，在晶种膜SE上形成抗蚀剂膜(光致抗蚀剂膜)之后，使用光刻法(具体来说，进行曝光、显影)来对该抗蚀剂膜进行图案化，从而如图25所示，在晶种膜SE上形成由图案化的抗蚀剂膜构成的抗蚀剂图案(光致抗蚀剂图案)PR1。
该抗蚀剂图案PR1形成于应该形成再布线RW、焊盘PD2、线圈CL2以及焊盘PD3的区域以外的区域，在形成再布线RW的预定的区域、形成焊盘PD2的预定的区域、形成线圈CL2的预定的区域、以及形成焊盘PD3的预定的区域中，晶种膜SE露出。即，抗蚀剂图案PR1在形成再布线RW的预定的区域、形成焊盘PD2的预定的区域、形成线圈CL2的预定的区域、以及形成焊盘PD3的预定的区域中具有开口部(槽)。
接下来，如图26所示，在从抗蚀剂图案PR1的开口部(槽)露出的晶种膜SE上通过电镀法来形成铜(Cu)膜CF。由此，在未被抗蚀剂图案PR1覆盖的区域的晶种膜SE上选择性地形成铜膜CF。铜膜CF的膜厚能够设为例如4～10μm左右。铜膜CF形成在形成再布线RW的预定的区域、形成焊盘PD2的预定的区域、形成线圈CL2的预定的区域、以及形成焊盘PD3的预定的区域中。
接下来，在包括铜膜CF上的抗蚀剂图案PR1上形成其他抗蚀剂膜(光致抗蚀剂膜)之后，使用光刻法(具体来说，进行曝光、显影)来对该抗蚀剂膜进行图案化，从而如图27所示，形成由图案化的抗蚀剂膜构成的抗蚀剂图案(光致抗蚀剂图案)PR2。
该抗蚀剂图案PR2在应该形成焊盘PD2中的基底金属膜UM的区域以外的区域形成，在形成基底金属膜UM的预定的区域中，铜膜CF露出。即，抗蚀剂图案PR2在形成基底金属膜UM的预定的区域具有开口部。
接下来，如图27所示，在从抗蚀剂图案PR2的开口部露出的铜膜CF上通过电镀法来形成基底金属膜UM。由此，在未被抗蚀剂图案PR2覆盖的区域的铜膜CF上形成基底金属膜UM。基底金属膜UM形成在成为焊盘PD2的部分的铜膜CF上、以及成为焊盘PD3的部分的铜膜CF上。基底金属膜UM由例如镍(Ni)膜与该镍(Ni)膜上的金(Au)膜的层叠膜等构成。此时的镍(Ni)膜的膜厚能够设为例如1.5μm左右，金(Au)膜的膜厚能够设为例如2μm左右。
接下来，如图28所示，去除抗蚀剂图案PR2与抗蚀剂图案PR1。由此，铜膜CF露出，并且未形成铜膜CF的区域的晶种膜SE(即未被铜膜CF覆盖的部分的晶种膜SE)也露出。
另外，在本实施方式中，说明了在形成铜膜CF之后，不去除抗蚀剂图案PR1地形成抗蚀剂图案PR2之后，形成基底金属膜UM，其后去除抗蚀剂图案PR2、PR1的情况。作为其他方式，也能够在形成铜膜CF之后，去除抗蚀剂图案PR1之后形成抗蚀剂图案PR2，其后，形成基底金属膜UM之后去除抗蚀剂图案PR2。
接下来，如图29所示，通过蚀刻来去除未被铜膜CF覆盖的部分的晶种膜SE。此时，未被铜膜CF覆盖的部分的晶种膜SE、即位于铜膜CF的下方的晶种膜SE不被去除而残留。此时的蚀刻优选设为虽然去除未被铜膜CF覆盖的部分的晶种膜SE但不过度地蚀刻铜膜CF、基底金属膜UM的程度的蚀刻。
这样，形成由晶种膜SE以及铜膜CF构成的再布线RW、焊盘PD2、线圈CL2以及焊盘PD3。即，再布线RW、焊盘PD2、线圈CL2以及焊盘PD3分别由晶种膜SE与晶种膜SE上的铜膜CF的层叠膜构成。
再布线RW、焊盘PD2、线圈CL2以及焊盘PD3在层叠膜LF的树脂膜LF3上形成。但是，再布线RW在包括从开口部OP1露出的焊盘PD1上的层叠膜LF上形成，与焊盘PD1电连接。再布线RW也与焊盘PD2连接，具体来说，焊盘PD2与再布线RW一体地形成。因此，焊盘PD1与焊盘PD2经由再布线RW而电连接。另外，线圈CL2与焊盘PD3连接，具体来说，焊盘PD3与线圈CL2一体地形成。
此外，在构成焊盘PD2的铜膜CF上、以及构成焊盘PD3的铜膜CF上，形成有基底金属膜UM。也能够将焊盘PD2上的基底金属膜UM理解为焊盘PD2的一部分，另外，也能够将焊盘PD3上的基底金属膜UM理解为焊盘PD3的一部分。
另外，在本实施方式中，说明作为再布线RW的主材料而使用铜(Cu)的情况(即，作为再布线RW的主导体膜而使用铜膜CF的情况)。作为其他方式，作为再布线RW的主材料而也能够使用金(Au)(即，作为再布线RW的主导体膜，也能够代替铜膜CF而使用金膜)。焊盘PD2、线圈CL2以及焊盘PD3通过与再布线RW同一层的导电膜来形成，所以在作为再布线RW的主材料而使用铜(Cu)的情况下，焊盘PD2、线圈CL2以及焊盘PD3的主材料也为铜(Cu)，在作为再布线RW的主材料而使用金(Au)的情况下，焊盘PD2、线圈CL2以及焊盘PD3的主材料也为金(Au)。在作为再布线RW的主材料而使用金(Au)的情况下，金(Au)的耐腐食性优良，所以能够提高耐腐食性。另一方面，如本实施方式那样，在作为再布线RW的主材料而使用铜(Cu)的情况下，铜(Cu)的电阻低且廉价，所以能够实现性能提高与制造成本的降低。
接下来，如图30所示，在半导体基板SB的主面(整个主面)上、即在层叠膜LF上，以覆盖再布线RW、焊盘PD2、线圈CL2以及焊盘PD3的方式，形成绝缘性的保护膜(表面保护膜、绝缘膜、保护绝缘膜)PA。作为保护膜PA，优选为树脂膜，例如能够适合使用聚酰亚胺膜。
保护膜PA能够例如通过涂覆法来形成。具体来说，使用所谓的旋涂(旋转涂覆)法，在使半导体基板SB旋转的同时，在半导体基板SB的主面涂覆聚酰亚胺的前驱物液之后，使其干燥，从而能够形成作为保护膜PA的聚酰亚胺膜。
接下来，如图31所示，在保护膜PA中形成开口部OP2、OP3。开口部OP2、OP3例如能够如下那样形成。即，预先将保护膜PA形成为感光性树脂膜，通过对由该感光性树脂构成的保护膜PA进行曝光、显影，选择性地去除成为开口部OP2、OP3的部分的保护膜PA，从而在保护膜PA中形成开口部OP2以及开口部OP3。其后，实施热处理，使保护膜PA固化。开口部OP2以及开口部OP3以贯通保护膜PA的方式形成，焊盘PD2的至少一部分从开口部OP2露出，焊盘PD3的至少一部分从开口部OP3露出。当在焊盘PD2、PD3上形成有基底金属膜UM的情况下，焊盘PD2上的基底金属膜UM从开口部OP2露出，焊盘PD3上的基底金属膜UM从开口部OP3露出。
在制造半导体封装体时，针对焊盘PD2、PD3进行导线接合的情况下，对从开口部OP2、OP3分别露出的基底金属膜UM连接后述的接合线BW。通过设置基底金属膜UM，容易并且可靠地进行针对焊盘PD2、PD3的接合线(BW)等导电性连接部件的连接。
另外，作为其他方式，将在保护膜PA上使用光刻技术来形成的光致抗蚀剂层用作蚀刻掩模，对保护膜PA进行干法蚀刻，从而也能够在保护膜PA中形成开口部OP2，在这种情况下，保护膜PA也可以不是感光性树脂膜。
焊盘PD2、PD3(或者焊盘PD2、PD3上的基底金属膜UM)从保护膜PA的开口部OP2、OP3露出，但再布线RW以及线圈CL2通过保护膜PA而包覆并保护。通过将最上层的保护膜PA设为聚酰亚胺树脂等那样的树脂膜(有机系绝缘膜)，能够将较软的树脂膜(有机系绝缘膜)设为最上层而容易进行半导体芯片的处理。
其后，切断(切割)半导体基板SB而分割(单片化)成多个半导体芯片。由此，从半导体基板SB(半导体晶片)的各芯片区域取得半导体芯片。此外，也可以在切割之前，进行半导体基板SB的背面研磨，使半导体基板SB薄膜化。
<关于半导体装置(半导体芯片)的主要特征与效果>
在本实施方式中，半导体装置(半导体芯片)具有在半导体基板SB上隔着第1绝缘膜(在这里，层间绝缘膜IL1、IL2)地形成的线圈CL1、在半导体基板SB上以覆盖第1绝缘膜以及线圈CL1的方式形成的第2绝缘膜(在这里，层间绝缘膜IL3)、以及在第2绝缘膜上形成并且配置于在俯视时与线圈CL1不重叠的位置的焊盘PD1。还具有：作为在第2绝缘膜上形成的层叠膜LF的、具有使焊盘PD1露出的开口部OP1的层叠膜LF、在层叠膜LF上形成并且在线圈CL1的上方配置的线圈CL2、以及在包括从开口部OP1露出的焊盘PD1上的层叠膜LF上形成并且与焊盘PD1电连接的再布线RW(第1布线)。线圈CL1与线圈CL2没有通过导体来连接而是进行磁耦合。
本实施方式的主要特征之一在于，层叠膜LF由氧化硅膜LF1、氧化硅膜LF1上的氮化硅膜LF2、以及氮化硅膜LF2上的树脂膜LF3构成，氧化硅膜LF1、氮化硅膜LF2与树脂膜LF3也介于线圈CL1与线圈CL2之间。
层叠膜LF是在焊盘PD1的形成后并且在再布线RW以及线圈CL2的形成前形成的绝缘膜。因此，焊盘PD1的一部分被层叠膜LF覆盖，在层叠膜LF上形成线圈CL2与再布线RW。因此，在使用焊盘PD1来进行测试工序(探测器测试)的情况下，层叠膜LF能够作为最上层的膜(表面保护膜)而发挥功能。焊盘PD1的一部分被层叠膜LF覆盖，这是由于在俯视时与开口部OP1不重叠的部分的焊盘PD1被层叠膜LF覆盖，具体来说，焊盘PD1的中央部未被层叠膜LF覆盖，焊盘PD1的外周部被层叠膜LF覆盖。
在本实施方式中，将层叠膜LF设为将氧化硅膜LF1、氮化硅膜LF2与树脂膜LF3按此顺序层叠而得到的层叠膜是重要的。该层叠膜LF介于线圈CL1与线圈CL2之间，所以氧化硅膜LF1、氮化硅膜LF2与树脂膜LF3介于线圈CL1与线圈CL2之间。
当在氧化硅膜、氮化硅膜与树脂膜(例如聚酰亚胺膜)当中比较绝缘耐压的情况下，氧化硅膜最容易提高绝缘耐压，其次，树脂膜(例如聚酰亚胺膜)较容易提高绝缘耐压。即，如果按每单位厚度的绝缘耐压比较氧化硅膜、氮化硅膜与树脂膜(例如聚酰亚胺膜)，则氧化硅膜最高，其次树脂膜(例如聚酰亚胺膜)较高。在线圈CL1与线圈CL2之间，有时产生大的电位差，所以在提高具有线圈CL1、CL2的半导体芯片的可靠性、包括该半导体芯片的半导体封装体的可靠性、或者使用该半导体封装体的电子装置的可靠性的方面，期望预先尽可能提高线圈CL1与线圈CL2之间的绝缘耐压。因此，介于线圈CL1与线圈CL2之间的层叠膜LF包括氧化硅膜LF1，从而能够提高线圈CL1与线圈CL2之间的绝缘耐压。即，通过使每单位厚度的绝缘耐压相对高的氧化硅膜LF1介于线圈CL1与线圈CL2之间，能够提高线圈CL1与线圈CL2之间的绝缘耐压。
然而，氧化硅膜具有吸湿性，所以不希望将氧化硅膜设为最上层的膜(表面膜)。层叠膜LF的表面在使用焊盘PD1来进行测试工序(探测器测试)的情况下，成为最表层。如果氧化硅膜吸湿，则有可能使半导体装置的可靠性降低。另外，当在氧化硅膜上直接形成有树脂膜(例如聚酰亚胺膜)的情况下，有可能树脂膜(例如聚酰亚胺膜)中的水分扩散到氧化硅膜而氧化硅膜吸湿。
因此，在本实施方式中，不将氧化硅膜LF1设为层叠膜LF的最上层，并且，不在氧化硅膜LF1上直接地形成树脂膜。即，在本实施方式中，在氧化硅膜LF1上，以与氧化硅膜LF1相接的方式，形成氮化硅膜LF2。通过在氧化硅膜LF1上形成氮化硅膜LF2，能够抑制或者防止氧化硅膜的吸湿。
为了提高线圈CL1与线圈CL2之间的绝缘耐压，存在针对介于线圈CL1与线圈CL2之间的绝缘膜提高每单位厚度的绝缘耐压的观点、以及使绝缘膜的厚度变厚的观点。关于氧化硅膜LF1，由于每单位厚度的绝缘耐压高，所以根据提高绝缘耐压的观点，希望尽可能地增厚，但在成膜上，使厚度变厚并不容易。另外，如果使氧化硅膜LF1变得过厚，则在制造中存在半导体基板SB(半导体晶片)容易发生翘曲的担忧。另外，氮化硅膜的每单位厚度的绝缘耐压不太高，所以通过氮化硅膜来获得绝缘耐压根据提高绝缘耐压的观点来看是不利的。因此，在本实施方式中，层叠膜LF还包括树脂膜LF3，从而获得线圈CL1与线圈CL2之间的绝缘耐压。即，如果想要仅通过氧化硅膜LF1来获得绝缘耐压，则存在较厚地形成氧化硅膜在制造上的困难、半导体基板SB(半导体晶片)的翘曲的担忧，但如果还通过树脂膜LF3来获得绝缘耐压，则能够消除这种担忧。但是，由于存在氧化硅膜吸湿的担忧，所以并非在氧化硅膜LF1上直接形成树脂膜LF3，而是使氮化硅膜LF2介于氧化硅膜LF1与树脂膜LF3之间，从而能够避免氧化硅膜LF1吸湿。
这样，在本实施方式中，层叠膜LF包括氧化硅膜LF1，从而提高绝缘耐压。进而，层叠膜LF还包括树脂膜LF3，从而进一步提高绝缘耐压，并且消除制造上的困难，另外，避免在制造中产生半导体基板SB(半导体晶片)发生翘曲的问题。进而，通过使氮化硅膜LF2介于氧化硅膜LF1与树脂膜LF3之间，从而避免产生氧化硅膜LF1吸湿的问题。因此，将层叠膜LF设为将氧化硅膜LF1、氮化硅膜LF2与树脂膜LF3按此顺序层叠而得到的层叠膜是重要的。由此，能够提高具有线圈CL1、CL2的半导体装置(半导体芯片)的可靠性。另外，能够提高包括具有线圈CL1、CL2的半导体芯片的半导体封装体(半导体装置)的可靠性、或者使用该半导体封装体的电子装置的可靠性。
另外，将层叠膜LF的最上层设为树脂膜LF3在使用焊盘PD1来进行测试工序(探测器测试)的情况下，也能够得到容易进行该测试工序、容易操作这样的优点。即，在测试工序(探测器测试)中，最表层为树脂膜LF3，最表层越柔软，越容易进行操作。根据该观点，作为树脂膜LF3，聚酰亚胺膜是适合的，由于聚酰亚胺膜是柔软的(具有柔软性)，所以在测试工序(探测器测试)中，最表层为聚酰亚胺膜，从而容易进行测试工序，容易操作。
另外，氧化硅膜与聚酰亚胺膜在形成于半导体基板(半导体晶片)上的情况下，其应力的方向是相反的，因此，半导体基板(半导体晶片)的翘曲的方向是相反的。因此，在作为树脂膜LF3而使用聚酰亚胺膜的情况下，能够通过聚酰亚胺膜的应力，抵消由于氧化硅膜LF1的应力而半导体基板SB(半导体晶片)发生翘曲，所以也能够得到能够抑制或者防止在制造中半导体基板SB(半导体晶片)发生翘曲这样的效果。
另外，氮化硅膜LF2具有防止氧化硅膜LF1吸湿的作用。因此，氮化硅膜LF2的厚度如果在0.5μm以上，则更优选。由此，能够可靠地防止氧化硅膜LF1吸湿。
另外，氮化硅膜LF2与氧化硅膜LF1相比，每单位厚度的绝缘耐压较低，所以根据提高绝缘耐压的观点，与氮化硅膜LF2相比，通过氧化硅膜LF1来获得绝缘耐压更为有利。另外，如果比较氮化硅膜与氧化硅膜，则在形成于半导体基板(半导体晶片)时在半导体基板(半导体晶片)上容易产生翘曲的是氮化硅膜。因此，如果使氮化硅膜LF2变得过厚，则有可能在半导体基板SB(半导体晶片)上产生翘曲。
因此，氧化硅膜LF1的厚度更优选比氮化硅膜LF2的厚度更厚(大)。即，氮化硅膜LF2的厚度更优选比氧化硅膜LF1的厚度薄(小)。由此，能够提高线圈CL1与线圈CL2之间的绝缘耐压，并且能够抑制或者防止半导体基板SB(半导体晶片)的翘曲。另外，根据该观点，氮化硅膜LF2如果在3μm以下，则更加优选。在这里，氧化硅膜LF1的厚度、氮化硅膜LF2的厚度对应于线圈CL1与线圈CL2之间的氧化硅膜LF1的厚度与氮化硅膜LF2的厚度。
此外，在图35中，示出了作为氧化硅膜LF1的厚度的厚度T1、作为氮化硅膜LF2的厚度的厚度T2、以及作为树脂膜LF3的厚度的厚度T3。如上所述，氧化硅膜LF1的厚度T1优选比氮化硅膜LF2的厚度T2厚(大)(即T1>T2)。
另外，层叠膜LF具有使焊盘PD1露出的开口部OP1，焊盘PD1的中央部未被层叠膜LF覆盖，焊盘PD1的外周部被层叠膜LF覆盖。层叠膜LF的开口部OP1通过氧化硅膜LF1的开口部OP1a、氮化硅膜LF2的开口部OP1b、以及树脂膜LF3的开口部OP1c来形成。
在本实施方式中，如上述图4以及图5中也示出的那样，更优选的是，氮化硅膜LF2的开口部OP1b在俯视时被氧化硅膜LF1的开口部OP1a包含在内，氧化硅膜LF1的开口部OP1a的内壁被氮化硅膜LF2覆盖。由此，在氧化硅膜LF1的开口部OP1a的内壁，氧化硅膜LF1的表面也被氮化硅膜LF2覆盖，所以能够更可靠地防止氧化硅膜LF1吸湿。即，与实施方式不同，在氧化硅膜LF1的开口部OP1a的内壁未被氮化硅膜LF2覆盖的情况下，有可能氧化硅膜LF1从氧化硅膜LF1的开口部OP1a的内壁吸湿。与此相对地，如果氧化硅膜LF1的开口部OP1a的内壁被氮化硅膜LF2覆盖，则能够防止氧化硅膜LF1从氧化硅膜LF1的开口部OP1a的内壁吸湿，所以能够更可靠地防止氧化硅膜LF1的吸湿。
另外，在本实施方式中，如上述图4以及图5中也示出的那样，更优选的是，氮化硅膜LF2的开口部OP1b在俯视时被树脂膜LF3的开口部OP1c包含在内，氮化硅膜LF2的开口部OP1b的内壁未被树脂膜LF3覆盖。通过这样，焊盘PD1的露出面积(在焊盘PD1中从层叠膜LF的开口部OP1露出的部分的面积)通过氮化硅膜LF2的开口部OP1b来规定。由此，能够抑制焊盘PD1的露出面积的变动。即，如果与氮化硅膜相比，则树脂膜(例如聚酰亚胺膜)的成膜后的收缩量大，所以与氮化硅膜LF2的开口部OP1b相比，树脂膜LF3的开口部OP1c的平面尺寸(平面面积)更容易变动。然而，如果预先使得氮化硅膜LF2的开口部OP1b的内壁不被树脂膜LF3覆盖，则焊盘PD1的露出面积通过氮化硅膜LF2的开口部OP1b来规定，所以即使树脂膜LF3的收缩量变动，也不对焊盘PD1的露出面积造成影响。因此，能够抑制焊盘PD1的露出面积的变动。因此，能够更容易并且可靠地进行利用焊盘PD1的测试工序(探测器测试)。
另外，在本实施方式中，更优选的是，由于氧化硅膜LF1的开口部OP1a的内壁而形成的氮化硅膜LF2的上表面的台阶部DS被树脂膜LF3覆盖。由此，在形成再布线RW的基底处高度差少，所以容易形成再布线RW，能够更可靠地形成再布线RW。因此，能够利用镀层法而更可靠地形成再布线RW。另外，镀层膜不易断线，所以能够提高再布线RW的可靠性。
另外，在本实施方式中，氮化硅膜LF2的开口部OP1b的内壁具有锥形，并且，树脂膜LF3的开口部OP1c的内壁优选具有锥形。由此，容易形成从焊盘PD1上延伸到层叠膜上的再布线RW，能够更可靠地形成再布线RW。例如，在通过喷镀法等来形成用于通过电镀形成再布线RW的基底(输电用的)晶种层(对应于上述晶种膜SE)时，能够可靠地形成该晶种层，能够防止晶种层的形成不良。因此，防止晶种层的断线不良，能够可靠地形成再布线RW用的镀层。
在这里，如果氮化硅膜LF2的开口部OP1b的内壁具有锥形，则开口部OP1b的内壁从与半导体基板SB的主面垂直的方向倾斜，开口部OP1b的上方侧的尺寸(平面尺寸)比底部侧大。另外，如果树脂膜LF3的开口部OP1c的内壁具有锥形，则开口部OP1c的内壁从与半导体基板SB的主面垂直的方向倾斜，开口部OP1c的上方侧的尺寸(平面尺寸)比底部侧大。
另外，氧化硅膜LF1优选通过HDP(High Density Plasma：高密度等离子体)-CVD法来形成。氧化硅膜LF1是层叠膜LF中的最下层的膜，所以以和与焊盘PD1同一层的布线(在这里，布线M3)相接并且覆盖该布线(在这里，布线M3)的方式形成。氧化硅膜LF1为了获得绝缘耐压，优选使厚度变厚，为了在使厚度变厚的情况下也能够埋入到与焊盘PD1同一层的布线(在这里，布线M3)的相邻布线之间，优选应用埋入性良好的成膜法。通过HDP-CVD法形成的氧化硅膜的埋入性良好。因此，氧化硅膜LF1只要通过HDP-CVD法形成，就能够在防止与焊盘PD1同一层的布线(在这里，布线M3)的布线间的埋入不良的同时，使氧化硅膜LF1的厚度变厚。因此，能够进一步提高半导体装置的可靠性。此外，将通过HDP-CVD法形成的氧化硅膜称为HDP-CVD氧化膜。另外，在通过HDP-CVD法形成氧化硅膜LF1的情况下，该成膜时的等离子体的密度优选设为1×1011～1×1012/cm3左右。不是高密度等离子体CVD，而是在通常的等离子体CVD中，等离子体密度一般为1×109～1×1010/cm3左右。
另外，如上所述，通过研究上下配置的线圈CL2与线圈CL1之间的绝缘膜的层叠构造，提高线圈CL2与线圈CL1的绝缘耐压等，从而提高半导体装置的可靠性。线圈CL2与再布线RW形成于同一层，但在俯视时，线圈CL2与再布线RW之间的最短距离优选比线圈CL2与线圈CL1之间的间隔(上下方向的间隔)大。由此，也能够确保线圈CL2与再布线RW之间的绝缘耐压。在俯视时的线圈CL2与再布线RW之间的最短距离能够设为例如100μm以上。
另外，关于树脂膜LF3，最优选的是聚酰亚胺膜。聚酰亚胺膜的耐溶剂性、耐热性以及机械强度高。作为树脂膜LF3，除聚酰亚胺膜之外，还能够使用环氧树脂系、PBO系、丙烯系、WRP系的树脂等其他有机绝缘膜。
<关于线圈的构成>
接下来，说明构成在半导体芯片CP1内形成的变压器TR1的线圈的构成。
图32是示出在半导体芯片CP1内形成的变压器TR1的电路结构的电路图。图33以及图34是本实施方式的半导体芯片CP1的主要部分俯视图，示出了在上述变压器形成区域1B形成的线圈的俯视图。图35以及图36是本实施方式的半导体芯片CP1的主要部分剖视图，示出了上述变压器形成区域1B的剖视图。
此外，图33与图34示出了半导体芯片CP1中的相同平面区域，但层不同，图34示出了相比图33的下层。具体来说，在图33中，示出了在半导体芯片CP1形成的变压器TR1的次级侧的线圈(线圈CL5、CL6)，在图34中，示出了在半导体芯片CP1形成的变压器TR1的初级侧的线圈(线圈CL7、CL8)。另外，为了容易知道初级侧的线圈(CL7、CL8)与其引出用的布线(引出布线HW1、HW2)的相对的位置关系，在图34中，用虚线表示了引出布线HW1、HW2。另外，图33以及图34的A1-A1线处的剖视图对应于图35，图33以及图34的A2-A2线处的剖视图对应于图36。
如上所述，在半导体芯片CP1内形成变压器TR1用的初级线圈与次级线圈，在初级线圈与次级线圈当中，初级线圈形成于下侧，次级线圈形成于上侧。即，在初级线圈的上方配置次级线圈，在次级线圈的下方配置初级线圈。
在这里，如果分别通过2个线圈来构成初级线圈与次级线圈，即，通过2个变压器来构成变压器TR1，使这2个变压器以差动方式动作，则抗噪声性变高。
因此，在本实施方式中，如图32所示，采用通过串联连接的线圈CL7与线圈CL8来形成变压器TR1的初级线圈(相当于上述线圈CL1a)、并且通过在焊盘PD5与焊盘PD6之间串联连接的线圈CL5与线圈CL6来形成有变压器TR1的次级线圈(相当于上述线圈CL2a)的构成。在这种情况下，线圈CL7与线圈CL5进行磁耦合(电感耦合)，线圈CL8与线圈CL6进行磁耦合(电感耦合)。串联连接的线圈CL7、CL8与发送电路TX1连接。另外，在线圈CL5与线圈CL6之间电连接了焊盘PD7。这些线圈CL5、CL6、CL7、CL8、焊盘PD5、PD6、PD7与发送电路TX1形成在半导体芯片CP1内。半导体芯片CP1的焊盘PD5、PD6、PD7经由后述的接合线BW那样的导电性的连接部件与半导体芯片CP2的内部布线，与半导体芯片CP2内的接收电路RX1连接。
因此，在半导体芯片CP1中，如果从发送电路TX1将发送用的信号发送到作为初级线圈的线圈CL7与线圈CL8而流过电流，则根据在线圈CL7与线圈CL8中流过的电流的变化，在作为次级线圈的线圈CL5与线圈CL6中产生感应电动势而流过感应电流。在线圈CL5与线圈CL6中产生的感应电动势或者感应电流能够从焊盘PD5、PD6、PD7经由后述的接合线BW那样的导电性的连接部件与半导体芯片CP2的内部布线而在半导体芯片CP2内的接收电路RX1中进行探测。由此，能够将来自半导体芯片CP1的发送电路TX1的信号通过电磁感应而经由线圈CL7、CL8、CL5、CL6传递到半导体芯片CP2的接收电路RX1。从半导体芯片CP2向焊盘PD7供给固定电位(接地电位、GND电位、电源电位等)，所以能够检测线圈CL5的感应电动势或者感应电流、以及线圈CL6的感应电动势或者感应电流并且以差动方式进行控制(动作)。
以下，参照图33～图36，说明这些线圈CL5、CL6、CL7、CL8与焊盘PD5、PD6、PD7的具体构成。
线圈CL7与线圈CL8对应于上述线圈CL1，线圈CL5与线圈CL6对应于上述线圈CL2，焊盘PD5、PD6、PD7对应于上述焊盘PD3。即，在将图33～图36的变压器应用于上述图3的构造、上述图7～图31的制造工序的情况下，在上述图3、上述图7～图31中，将上述线圈CL1置换成图33～图36的线圈CL7、CL8，将上述线圈CL2置换成图33～图36的线圈CL5、CL6，将上述焊盘PD3置换成图33～图36的焊盘PD5、PD6、PD7。
首先，说明作为次级线圈的线圈CL5、CL6和与它连接的焊盘(焊盘电极、接合焊盘)PD5、PD6、PD7的具体构成。
如图32～图36所示，在焊盘PD5与焊盘PD6之间，将2个线圈(电感器)CL5、CL6串联连接。然后，在线圈CL5与线圈CL6之间，电连接焊盘PD7。
线圈CL5与线圈CL6在半导体芯片CP1内，形成于同一层，线圈CL5通过螺旋状(线圈状、环状)地环绕的线圈布线CW5来形成，线圈CL6通过螺旋状(线圈状、环状)地环绕的线圈布线CW6来形成。另外，线圈CL5以及线圈CL6分别平面地形成。线圈CL5以及线圈CL6也能够分别视为电感器。线圈CL5、CL6相当于上述线圈CL1，所以在形成上述线圈CL1的层中依照上述的线圈CL1的形成法来形成。另外，焊盘PD5、PD6、PD7相当于上述焊盘PD3，所以在形成上述焊盘PD3的层中，依照上述的焊盘PD3的形成法来形成。
另外，如图32～图36所示，将2个线圈(电感器)CL7、CL8串联连接。线圈CL7与线圈CL8在半导体芯片CP1内，形成于同一层，线圈CL7通过螺旋状(线圈状、环状)地环绕的线圈布线CW7来形成，线圈CL8通过螺旋状(线圈状、环状)地环绕的线圈布线CW8来形成。另外，线圈CL7以及线圈CL8分别平面地形成。线圈CL7以及线圈CL8也能够分别视为电感器。线圈CL7、CL8相当于上述线圈CL2，所以在形成有上述线圈CL2的层中，依照上述的线圈CL2的形成法来形成。
根据图35以及图36也可知，在半导体芯片CP1内，线圈CL7、CL8相比线圈CL5、CL6形成于下层。即，在半导体芯片CP1内，线圈CL5与线圈CL6相互形成于同一层，线圈CL7与线圈CL8相互形成于同一层，但线圈CL7、CL8相比线圈CL5、CL6配置于下层，线圈CL5、CL6相比线圈CL7、CL8配置于上层。
然后，线圈CL7在线圈CL5的正下方配置，线圈CL8在线圈CL6的正下方配置。即，线圈CL7配置成在俯视时与线圈CL5重叠，线圈CL8配置成在俯视时与线圈CL6重叠。换而言之，线圈CL5在线圈CL7的正上方配置，线圈CL6在线圈CL8的正上方配置。即，线圈CL5配置成在俯视时与线圈CL7重叠，线圈CL6配置成在俯视时与线圈CL8重叠。
线圈CL5与线圈CL7进行磁耦合，线圈CL6与线圈CL8进行磁耦合。即，线圈CL5与线圈CL7没有通过导体来连接，而是进行磁耦合，线圈CL6与线圈CL8没有通过导体来连接，而是进行磁耦合。另一方面，线圈CL5与线圈CL6通过导体来连接，线圈CL7与线圈CL8通过导体来连接。
焊盘PD5、PD6、PD7对应于上述焊盘PD3，线圈CL5、CL6(线圈布线CW5、CW6)对应于上述线圈CL2，所以焊盘PD5、PD6、PD7以及线圈CL5、CL6(线圈布线CW5、CW6)相互形成于同一层，另外，上述再布线RW以及上述焊盘PD2也形成于同一层。具体来说，线圈CL5、CL6(线圈布线CW5、CW6)以及焊盘PD5、PD6、PD7都由上述晶种膜SE与晶种膜SE上的铜膜CF的层叠膜构成，在上述树脂膜LF3上形成，但在焊盘PD5、PD6、PD7的表面，形成有上述基底金属膜UM。线圈CL5、CL6(线圈布线CW5、CW6)通过半导体芯片CP1的最上层的保护膜PA来覆盖，但焊盘PD5、PD6、PD7从在该保护膜PA中设置的开口部OP3露出。在图33中，用虚线表示该开口部OP3。
另外，如图33以及图35所示，焊盘PD5在线圈CL5的螺旋的内侧配置，线圈CL5的一端连接于该焊盘PD5。即，与焊盘PD5连接的线圈布线CW5在该焊盘PD5的周围多次环绕，从而形成线圈CL5。在图33的情况下，与焊盘PD5连接的线圈布线CW5在该焊盘PD5的周围右旋转(顺时针)地环绕，形成有线圈CL5。线圈布线CW5彼此不交叉，所以与焊盘PD5连接的线圈布线CW5每次在焊盘PD5的周围右旋转(顺时针)地环绕，都从焊盘PD5向远的一侧缓缓偏移。
另外，焊盘PD6在线圈CL6的螺旋的内侧配置，线圈CL6的一端连接于该焊盘PD6。即，与焊盘PD6连接的线圈布线CW6在该焊盘PD6的周围多次环绕，从而形成线圈CL6。在图33的情况下，与焊盘PD6连接的线圈布线CW6在该焊盘PD6的周围左旋转(逆时针)地环绕，形成线圈CL6。线圈布线CW6彼此不交叉，所以与焊盘PD6连接的线圈布线CW6每次在焊盘PD6的周围左旋转(逆时针)地环绕，都焊盘PD6向远的一侧缓缓偏移。
在这里，“右旋转”与“顺时针”同义，“左旋转”与“逆时针”同义。另外，在说到线圈或者线圈布线的绕向(螺旋的方向)时，是指在从上方观察该线圈或者线圈布线的情况下从旋涡的内侧向外侧时的绕向，从上方看，在从旋涡的内侧向外侧时看到顺时针的称为“右绕”，在从旋涡的内侧向外侧时看到逆时针的称为“左绕”。例如，在说到半导体芯片CP1的线圈CL5的绕向时，在从半导体芯片CP1的上方观察半导体芯片CP1的表面侧(形成有焊盘的侧为表面侧)时(图33以及图34与此对应)，将从线圈CL5的旋涡的内侧向外侧时看到顺时针的称为“右绕”，将看到逆时针的称为“左绕”。
线圈CL5(线圈布线CW5)的匝数(圈数)与线圈CL6(线圈布线CW6)的匝数(圈数)根据需要，能够变更。但是，线圈CL5(线圈布线CW5)的匝数、与线圈CL6(线圈布线CW6)的匝数优选为相同。另外，线圈CL5的大小(直径)、与线圈CL6的大小(直径)优选为相同。另外，线圈CL5的自感、与线圈CL6的自感优选为相同。
另外，在图33中，将线圈CL5设为右绕，将线圈CL6设为左绕，但作为其他方式，也能够将线圈CL5设为左绕，将线圈CL6设为右绕。另外，在图33中，焊盘PD7配置在线圈CL5与线圈CL6之间。作为其他方式，也能够将焊盘PD7配置在线圈CL5与线圈CL6之间以外的区域。
线圈CL5(线圈布线CW5)的另一端(和与焊盘PD5连接的一侧相反侧的端部)和线圈CL6(线圈布线CW6)的另一端(和与焊盘PD6连接的一侧相反侧的端部)连接于焊盘PD7。因此，线圈CL5(线圈布线CW5)的上述另一端与线圈CL6(线圈布线CW6)的上述另一端经由焊盘PD7而电连接。
在这里，线圈CL5(线圈布线CW5)的上述另一端对应于线圈CL5(线圈布线CW5)的外侧(螺旋的外侧)的端部，线圈CL6(线圈布线CW6)的上述另一端对应于线圈CL6(线圈布线CW6)的外侧(螺旋的外侧)的端部。即，线圈CL5(线圈布线CW5)具有作为相互相反侧的端部的内侧(螺旋的内侧)的端部与外侧(螺旋的外侧)的端部，其中的内侧的端部与焊盘PD5连接，外侧的端部与焊盘PD7连接。另外，线圈CL6(线圈布线CW6)具有作为相互相反侧的端部的内侧(螺旋的内侧)的端部与外侧(螺旋的外侧)的端部，其中的内侧的端部与焊盘PD6连接，外侧的端部与焊盘PD7连接。因此，焊盘PD7在俯视时配置在线圈CL5与线圈CL6之间，并且配置在焊盘PD5与焊盘PD6之间。焊盘PD5、PD6、PD7各自的大小(边的长度)能够设为几乎相同。
另外，线圈CL5、CL6在树脂膜LF3上形成，所以如图33所示，优选在俯视时，将线圈CL5、CL6(线圈布线CW5、CW6)的角设为钝角(大于90°的角)。这是由于树脂膜、特别是聚酰亚胺膜不能经受金属图案的直角、锐角。通过将线圈CL5、CL6(线圈布线CW5、CW6)的角设为钝角(大于90°的角)，能够提高线圈CL5、CL6的基底的树脂膜LF3、覆盖线圈CL5、CL6的保护膜PA的可靠性。另外，这在线圈CL5、CL6的基底的树脂膜LF3或者覆盖线圈CL5、CL6的保护膜PA是聚酰亚胺膜的情况下，效果特别大。在图33的情况下，线圈CL5、CL6(线圈布线CW5、CW6)的平面形状为大致八边形，所以线圈CL5、CL6(线圈布线CW5、CW6)的角为约135°。
接下来，参照图34～图36，进一步说明线圈CL7、CL8。
根据图34也可知，在线圈CL7的螺旋的内侧未配置焊盘。线圈CL7(线圈布线CW7)的内侧(螺旋的内侧)的端部经由过孔部，与相比线圈布线CW7配置于下层的引出布线HW1电连接。该过孔部位于线圈布线CW7与引出布线HW1之间，将线圈布线CW7与引出布线HW1连接。当在与第2布线层同一层形成有线圈布线CW7的情况下，引出布线HW1形成于与比线圈布线CW7下一层的第1布线层相同的层，即通过布线M1来形成，将线圈布线CW7与引出布线HW1连接的上述过孔部对应于过孔部V2。对引出布线HW1连接与引出布线HW1同一层的布线或者不同的层的布线，并且经由半导体芯片CP1的内部布线，连接于与在半导体芯片CP1内形成的发送电路TX1对应的部件。
经由过孔部而与引出布线HW1连接的线圈布线CW7通过多次环绕，形成线圈CL7。此外，优选在焊盘PD5的正下方的区域(位置)中线圈布线CW7不环绕，而以包围焊盘PD5的正下方的区域(位置)的方式，线圈布线CW7进行环绕。
在图34的情况下，经由过孔部而与引出布线HW1连接的线圈布线CW7在上述焊盘PD5的正下方的区域(位置)的周围右旋转(顺时针)地环绕，形成线圈CL7。线圈布线CW7彼此不交叉，所以经由过孔部而与引出布线HW1连接的线圈布线CW7每次在上述焊盘PD5的正下方的区域(位置)的周围右旋转(顺时针)地环绕，都从螺旋的中心向远的一侧缓缓偏移。
另外，在线圈CL8的螺旋的内侧未配置焊盘。线圈CL8(线圈布线CW8)的内侧(螺旋的内侧)的端部经由过孔部，与相比线圈布线CW8配置于下层的引出布线HW2电连接。该过孔部位于线圈布线CW8与引出布线HW2之间，将线圈布线CW8与引出布线HW2连接。当在与第2布线层同一层形成有线圈布线CW8的情况下，引出布线HW2形成于与比线圈布线CW8下一层的第1布线层相同的层，即通过布线M1来形成，将线圈布线CW8与引出布线HW2连接的上述过孔部对应于过孔部V2。对引出布线HW2连接与引出布线HW2同一层的布线或者不同的层的布线，并且经由半导体芯片CP1的内部布线，连接于与在半导体芯片CP1内形成的发送电路TX1对应的部件。
经由过孔部而与引出布线HW2连接的线圈布线CW8通过多次环绕，形成线圈CL8。此外，优选在焊盘PD6的正下方的区域(位置)中线圈布线CW8不环绕，而以包围焊盘PD6的正下方的区域(位置)的方式，线圈布线CW8进行环绕。
在图34的情况下，经由过孔部而与引出布线HW2连接的线圈布线CW8在上述焊盘PD6的正下方的区域(位置)的周围左旋转(逆时针)地环绕，形成线圈CL8。线圈布线CW8彼此不交叉，所以经由过孔部而与引出布线HW2连接的线圈布线CW8每次在上述焊盘PD6的正下方的区域(位置)的周围左旋转(逆时针)地环绕，都从螺旋的中心向远的一侧缓缓偏移。
线圈CL7(线圈布线CW7)的匝数(圈数)与线圈CL8(线圈布线CW8)的匝数(圈数)根据需要，能够变更。但是，线圈CL7(线圈布线CW7)的匝数、与线圈CL8(线圈布线CW8)的匝数优选为相同。另外，线圈CL7的大小(直径)、与线圈CL8的大小(直径)优选为相同。另外，线圈CL7的自感、与线圈CL8的自感优选为相同。另外，磁耦合的线圈CL5、CL7的互感、与磁耦合的线圈CL6、CL8的互感优选为相同。另外，在图34中，将线圈CL7设为右绕，将线圈CL8设为左绕，但作为其他方式，也能够将线圈CL7设为左绕，将线圈CL8设为右绕。
线圈CL7(线圈布线CW7)的外侧的端部、与线圈CL8(线圈布线CW8)的外侧的端部与在线圈CL7与线圈CL8之间中设置的连接布线HW3连接，经由该连接布线HW3而电连接。即，线圈CL7(线圈布线CW7)的内侧(螺旋的内侧)的端部与外侧(螺旋的外侧)的端部中的内侧的端部经由过孔部而与相比线圈布线CW7下层的引出布线HW1连接，外侧的端部和与线圈布线CW7同一层的连接布线HW3连接。另外，线圈CL8(线圈布线CW8)的内侧(螺旋的内侧)的端部与外侧(螺旋的外侧)的端部中的内侧的端部经由过孔部而与相比线圈布线CW8下层的引出布线HW2连接，外侧的端部和与线圈布线CW8同一层的连接布线HW3连接。因此，线圈CL7(线圈布线CW7)的一个端部(外侧的端部)与线圈CL8(线圈布线CW8)的一个端部(外侧的端部)经由连接布线HW3而电连接。
此外，在线圈CL7或者线圈布线CW7中，内侧(螺旋的内侧)的端部与外侧(螺旋的外侧)的端部是相互相反侧的端部，另外，在线圈CL8或者线圈布线CW8中，内侧(螺旋的内侧)的端部与外侧(螺旋的外侧)的端部是相互相反侧的端部。
连接布线HW3形成于与线圈CL7(线圈布线CW7)以及线圈CL8(线圈布线CW8)相同的层，是用于将线圈CL7(线圈布线CW7)的外侧的端部与线圈CL8(线圈布线CW8)的外侧的端部电连接的布线。连接布线HW3配置在线圈CL7与线圈CL8之间，所以当在线圈CL5与线圈CL6之间配置了焊盘PD7的情况下，在焊盘PD7的正下方配置连接布线HW3。连接布线HW3能够设为与焊盘PD7大致同样的平面形状(平面尺寸)，但是不作为焊盘而发挥功能(因此不连接接合线那样的连接部件)，所以也能够设为与上述焊盘PD7不同的平面形状(平面尺寸)。例如，也能够通过设为与线圈布线CW7、CW8相同程度的宽度的连接布线HW3来连接线圈CL7(线圈布线CW7)的外侧的端部与线圈CL8(线圈布线CW8)的外侧的端部。但是，如果在俯视下在线圈CL7与线圈CL8之间设置布线宽比线圈布线CW7、CW8的各布线宽大的连接布线HW3，则能够降低布线电阻。
串联连接的线圈CL7以及线圈CL8对应于变压器TR1的初级侧的上述线圈CL1a(从而，对应于上述线圈CL1)，串联连接的线圈CL5以及线圈CL6对应于变压器TR1的次级侧的上述线圈CL2a(从而，对应于上述线圈CL2)。引出布线HW1、HW2经由半导体芯片CP1的内部布线(M1～M3)，与在半导体芯片CP1内形成的发送电路TX1连接。上述焊盘PD5、PD6、PD7经由与这些焊盘PD5、PD6、PD7连接的后述的接合线BW那样的导电性的连接部件和半导体芯片CP2的内部布线，与在半导体芯片CP2内形成的接收电路RX1连接。
因此，如果从发送电路TX1将发送用的信号发送到引出布线HW1、HW2，则在引出布线HW1与引出布线HW2之间串联连接的线圈CL7以及线圈CL8中流过电流。此时，线圈CL7与线圈CL8串联连接，所以在线圈CL7中流过的电流、与在线圈CL8中流过的电流实质上大小相同。线圈CL5与线圈CL7没有通过导体来连接，而是进行磁耦合，另外，线圈CL6与线圈CL8没有通过导体来连接，而是进行磁耦合。因此，如果在初级侧的线圈CL7以及线圈CL8中流过电流，则根据该电流的变化，在次级侧的线圈CL5以及线圈CL6中产生感应电动势而流过感应电流。
另外，关于半导体芯片CP2的上述变压器TR2，也能够与半导体芯片CP1的变压器TR1同样地形成。因此，在半导体芯片CP2中，也能够作为上述线圈CL1b而形成上述线圈CL7、CL8，作为上述线圈CL2b而形成上述线圈CL5、CL6，并形成与线圈CL5、CL6连接的上述焊盘PD5、PD6、PD7。
另外，焊盘PD5在线圈CL5(线圈布线CW5)的内侧(螺旋的内侧)配置，焊盘PD6在线圈CL6(线圈布线CW6)的内侧(螺旋的内侧)配置。
通过将焊盘PD5配置在线圈CL5(线圈布线CW5)的内侧，能够不形成引出布线(用于连接焊盘PD5与线圈CL5的引出布线)，而将线圈CL5的内侧的端部与焊盘PD5连接。因此，在线圈CL5(线圈布线CW5)的下层也可以不形成焊盘PD5用的引出布线，所以线圈CL5与线圈CL7之间的绝缘耐压作为变压器的耐压是支配性的，能够进一步提高变压器的耐压。另外，也可以不形成焊盘PD5用的引出布线，从而也可以不形成用于与引出布线连接的过孔部，所以也能够抑制制造成本、制造时间。这一点关于焊盘PD6与线圈CL6也一样。
另外，线圈CL7(线圈布线CW7)的内侧的端部经由过孔部而与相比线圈布线CW7下层的引出布线HW1连接，线圈CL8(线圈布线CW8)的内侧的端部经由过孔部而与相比线圈布线CW8下层的引出布线HW2连接。作为其他方式，也能够将引出布线HW1、HW2的一方或者双方设置于线圈CL7、CL8的上层并且线圈CL5、CL6下层，但在这种情况下，也在相比层叠膜LF的下层形成引出布线HW1、HW2。但是，在提高耐压的方面，在将引出布线HW1、HW2这两者形成于线圈CL7、CL8的下层的情况下是有利的，通过这样，线圈CL5与线圈CL7之间的绝缘耐压、线圈CL6与线圈CL8之间的绝缘耐压作为变压器的耐压是支配性的，能够进一步提高变压器的耐压。
另外，也能够在引出布线HW1、HW2中设置狭缝(开口部)。该狭缝能够设为在引出布线HW1、HW2中沿着其延伸方向具有长边的狭缝，分别在引出布线HW1、HW2中，能够设置单个或者多个狭缝。如果在初级侧的线圈CL7、CL8中流过电流，或者在次级侧的线圈CL5、CL6中流过感应电流，则以贯穿线圈CL5、CL6、CL7、CL8的方式产生磁通，但如果在引出布线HW1、HW2中预先设置狭缝，则通过磁通的影响，能够抑制或者防止在引出布线HW1、HW2中产生旋涡电流。
另外，在本实施方式中，线圈CL5与线圈CL6形成于同一层，另外，线圈CL7与线圈CL8形成于同一层。然后，线圈CL7、CL8相比线圈CL5、CL6形成于下层。通过将线圈CL5、CL6与线圈CL7、CL8中的、应该与焊盘PD5、PD6、PD7连接的线圈CL5、CL6配置在上层侧，容易将线圈CL5、CL6与焊盘PD5、PD6、PD7连接。另外，线圈CL5与线圈CL6形成于同一层，通过将线圈CL7与线圈CL8形成于同一层，容易使线圈CL5、CL7的互感与线圈CL6、CL8的互感一致。因此，容易经由线圈CL5、CL6、CL7、CL8可靠地进行信号的传递。另外，能够抑制形成线圈CL5、CL6、CL7、CL8所需的层数。因此，容易设计半导体芯片。另外，对于半导体芯片的小型化也有利。
另外，如图33所示，线圈CL5(线圈布线CW5)的内侧的端部与焊盘PD5连接，线圈CL6(线圈布线CW6)的内侧的端部与焊盘PD6连接，线圈CL5(线圈布线CW5)的外侧的端部和线圈CL6(线圈布线CW6)的外侧的端部与焊盘PD7连接。焊盘PD5、PD6、PD7与线圈CL5、CL6(线圈布线CW5、CW6)的连接位置优选不在各焊盘PD5、PD6、PD7的边的中央，而设为各焊盘PD5、PD6、PD7的角部附近。焊盘PD5、PD6、PD7与线圈CL5、CL6(线圈布线CW5、CW6)的连接位置容易变成容易发生断线的位置，通过将所述连接位置设为各焊盘PD5、PD6、PD7的角部，能够抑制或者防止在所述连接位置发生断线。其理由为以下的两个理由。
首先，说明第一个理由。焊盘与线圈的连接位置处的断线容易在对该焊盘在后面连接接合线时发生。因此，在各焊盘PD5、PD6、PD7中，在焊盘与线圈的连接位置尽可能从导线键合位置(连接接合线的位置)离开的情况下，不易引起断线。在各焊盘PD5、PD6、PD7中，导线键合位置是焊盘的大致中央部。因此，将焊盘与线圈的连接位置不设为各焊盘PD5、PD6、PD7的边的中央，而设为各焊盘PD5、PD6、PD7的角部附近，从而能够增大焊盘与线圈的连接位置和导线键合位置之间的距离。由此，能够抑制或者防止焊盘PD5、PD6、PD7与线圈CL5、CL6(线圈布线CW5、CW6)的连接位置处的断线。
接下来，说明第二个理由。在针对焊盘进行导线接合的情况下，附加超声波振动，超声波振动的振动方向是与焊盘的边平行的方向(纵向或者横向)。因此，在将与焊盘和线圈的连接位置设为各焊盘PD5、PD6、PD7的边的中央的情况下，对焊盘与线圈的连接位置也施加基于超声波的振动，所以容易发生断线。与此相对地，将与焊盘和线圈的连接位置不设为各焊盘PD5、PD6、PD7的边的中央，而设为各焊盘PD5、PD6、PD7的角部附近，从而导线接合时的基于超声波的振动不易施加到焊盘与线圈的连接位置。因此，能够抑制或者防止焊盘PD5、PD6、PD7与线圈CL5、CL6(线圈布线CW5、CW6)的连接位置处的断线。
因此，焊盘PD5、PD6、PD7与线圈CL5、CL6(线圈布线CW5、CW6)的连接位置优选不设为各焊盘PD5、PD6、PD7的边的中央，而设为各焊盘PD5、PD6、PD7的角部附近。在这里，各焊盘PD5、PD6、PD7的平面形状为大致矩形或者去掉该矩形的角的形状、或者对矩形的角施加圆角而得到的形状等。在图33中，示出了各焊盘PD5、PD6、PD7的平面形状为去掉矩形的角的平面形状的情况。在各焊盘PD5、PD6、PD7的平面形状为矩形的情况下，不在该矩形的边的中央，而在与矩形的角部侧错开的位置连接线圈CL5、CL6(线圈布线CW5、CW6)即可。在各焊盘PD5、PD6、PD7的平面形状为去掉矩形的角的形状或者对矩形的角施加圆角而得到的形状的情况下，不在作为其基础的矩形的边的中央，而在与作为基础的矩形的角部侧错开的位置连接线圈CL5、CL6(线圈布线CW5、CW6)即可。
<关于线圈的构成的变形例>
接下来，说明构成在半导体芯片内形成的变压器的线圈的构成的变形例。图37以及图38是半导体芯片CP1(或者半导体芯片CP2)的变形例的主要部分俯视图，示出了在上述变压器形成区域1B形成的线圈的俯视图。图37是相当于上述图33的图，示出了在半导体芯片CP1(或者半导体芯片CP2)中形成的变压器的次级侧的线圈(线圈CL5、CL6)，图38是相当于上述图34的图，示出了该变压器的初级侧的线圈(线圈CL7、CL8)。另外，为了容易知道初级侧的线圈(CL7、CL8)与其引出用的布线(引出布线HW1、HW2)的相对位置关系，在图38中，用虚线表示引出布线HW1、HW2。
在上述图33以及图34的情况下，关于初级侧的线圈CL7、CL8的线圈的缠绕方向在线圈CL7与线圈CL8中是相反方向，关于次级侧的线圈CL5、CL6的线圈的缠绕方向在线圈CL5与线圈CL6中是相反方向。即，线圈CL7与线圈CL8中的一个是右绕，另一个是左绕，线圈CL5与线圈CL6中的一个是右绕，另一个是左绕。
与此相对地，在图37以及图38的情况下，关于初级侧的线圈CL7、CL8的线圈的缠绕方向在线圈CL7与线圈CL8中相同，关于次级侧的线圈CL5、CL6的线圈的缠绕方向在线圈CL5与线圈CL6中相同。即，线圈CL7与线圈CL8这两者都是右绕，或者两者都是左绕，线圈CL5与线圈CL6这两者都是右绕，或者两者都是左绕。在图38的情况下，将线圈CL7、CL8两者都设为右绕，但作为其他方式，也能够将线圈CL7、CL8两者都设为左绕，另外，在图37的情况下，将线圈CL5、CL6两者都设为右绕，但作为其他方式，也能够将线圈CL5、CL6两者都设为左绕。
图37以及图38的线圈CL5、CL6、CL7、CL8、焊盘PD5、PD6、PD7以及引出布线HW1、HW2的其他构成与参照上述图32～图36而说明的相同，所以在这里省略其重复的说明。
在上述图33以及图34的情况下，在线圈CL7与线圈CL8中缠绕方向相反，所以如果在串联连接的线圈CL7与线圈CL8中流过电流，则在线圈CL7与线圈CL8中电流流过的方向相同，与此伴随地，在线圈CL7与线圈CL8中，产生相互相同的方向的磁通。因此，当在次级侧的线圈CL5、CL6中流过感应电流时，在线圈CL5中流过的电流的方向、与在线圈CL6中流过的电流的方向相同，与此伴随地，通过在线圈CL5中流过的感应电流而以贯穿线圈CL5的方式产生的磁通的方向、与通过在线圈CL6中流过的感应电流而以贯穿线圈CL6的方式产生的磁通的方向相同。因此，在经由变压器而从发送电路向接收电路传递信号时，以贯穿磁耦合的线圈CL5以及线圈CL7的方式产生的磁通的方向、与以贯穿磁耦合的线圈CL6以及线圈CL8的方式产生的磁通的方向是相互相同的方向。
在这里，线圈的电流的方向(或者电流流过的方向)是指从上方观察该线圈(或者线圈布线)在该线圈中右旋转(顺时针)地流过电流、或者左旋转(逆时针)地流过电流。因此，关于2个线圈，在说线圈的电流的方向相同(或者电流流过的方向相同)的情况下，对应于从上方观察这2个线圈，这2个线圈两者都是右旋转(顺时针)地流过电流，或者这2个线圈两者都是左旋转(逆时针)地流过电流的情况。另外，关于2个线圈，在说线圈的电流的方向相反(或者电流流过的方向相反)的情况下，对应于从上方观察这2个线圈，这2个线圈中的一个线圈右旋转(顺时针)地流过电流，另一个线圈左旋转(逆时针)地流过电流的情况。
与此相对地，在上述图37以及图38的情况下，在线圈CL7与线圈CL8中缠绕方向相同，所以如果在串联连接的线圈CL7与线圈CL8中流过电流，则在线圈CL7与线圈CL8中电流流过的方向相反，与此伴随地，在线圈CL7与线圈CL8中，产生相互相反方向的磁通。因此，当在次级侧的线圈CL5、CL6中流过感应电流时，在线圈CL5中流过的电流的方向、与在线圈CL6中流过的电流的方向相反，与此伴随地，通过在线圈CL5中流过的感应电流而以贯穿线圈CL5的方式产生的磁通的方向、与通过在线圈CL6中流过的感应电流而以贯穿线圈CL6的方式产生的磁通的方向相反。因此，在经由变压器而从发送电路向接收电路传递信号时，以贯穿磁耦合的线圈CL5以及线圈CL7的方式产生的磁通的方向、与以贯穿磁耦合的线圈CL6以及线圈CL8的方式产生的磁通的方向是相互相反的方向。
如果贯穿线圈CL5、CL7的磁通(磁场)与贯穿线圈CL6、CL8的磁通(磁场)是相反的方向，则贯穿线圈CL5的磁通(磁场)与贯穿线圈CL6的磁通(磁场)能够环状地连接(即能够环状地闭合)。因此，在上述图37以及图38的情况下，能够抑制或者防止线圈CL5、CL6彼此以相互消除磁通(磁场)的方式进行作用的，另外，能够抑制或者防止线圈CL7、CL8彼此以相互消除磁通(磁场)的方式进行作用的。因此，在利用感应电流来从初级线圈(CL7、CL8)向次级线圈(CL5、CL6)传递信号时，能够提高通过次级线圈(CL5、CL6)探测的信号强度(接收信号强度)。因此，能够进一步提高半导体芯片的性能，并且能够进一步提高包括半导体芯片的半导体装置的性能。
接下来，说明构成在半导体芯片内形成的变压器的线圈的构成的其他变形例。图39以及图40是半导体芯片CP1(或者半导体芯片CP2)的其他变形例的主要部分俯视图，示出了在上述变压器形成区域1B形成的线圈的俯视图。图39是相当于上述图33的图，示出了在半导体芯片CP1(或者半导体芯片CP2)中形成的变压器的次级侧的线圈(线圈CL5)，图40是相当于上述图34的图，示出了该变压器的初级侧的线圈(线圈CL7)。另外，为了容易知道初级侧的线圈(CL7)与其引出用的布线(引出布线HW1、HW3a)的相对位置关系，在图40中，用虚线表示引出布线HW1、HW3a。
在上述图39以及图40的情况下，初级侧的线圈由1个线圈CL5构成，未形成有线圈CL6与焊盘PD6，另外，次级侧的线圈由1个线圈CL7构成，未形成线圈CL8与引出布线HW1。线圈CL7的外侧的端部不与连接布线HW3而与引出布线HW3a连接，该引出布线HW3a能够形成于与线圈CL7同一层或者不同的层。在图40的情况下，示出了将线圈CL7的外侧的端部经由过孔部连接于在与引出布线HW1同一层设置的引出布线HW3a的情况，但引出布线HW3a也可以形成于与线圈CL7同一层。
图39以及图40的线圈CL5、CL7、焊盘PD5、PD7以及引出布线HW1、HW3a的其他构成与参照上述图32～图36而说明的相同，所以在这里省略其重复的说明。变压器的电路结构与上述图1相同。例如，在将图39以及图40的变压器应用于上述图1的变压器TR1的情况下，线圈CL5是上述线圈CL1a，线圈CL7是上述线圈CL2a。
在上述图32～图36的情况、上述图37以及图38的情况下，初级线圈与次级线圈分别由2个线圈构成，即上述变压器TR1由2个变压器构成，能够使这2个变压器以差动方式动作，所以能够提高抗噪声性。另一方面，在图39以及图40的情况下，初级线圈与次级线圈分别由1个线圈构成，即上述变压器TR1由1个变压器构成，所以能够实现半导体芯片的小型化(小面积化)。
<关于半导体封装体的构成例>
接下来，说明本实施方式的半导体封装体的构成例。此外，半导体封装体也能够视为半导体装置。
图41是示出本实施方式的半导体封装体(半导体装置)PKG的俯视图，图42是半导体封装体PKG的剖视图。但是，在图41中，密封树脂部MR是透明的，用两点划线表示密封树脂部MR的外形(外周)。另外，图41的B1-B1线的剖视图大致对应于图42。
图41以及图42所示的半导体封装体PKG是包括半导体芯片CP1、CP2的半导体封装体。以下，具体地说明半导体封装体PKG的构成。
图41以及图42所示的半导体封装体PKG具有半导体芯片CP1、CP2、分别搭载半导体芯片CP1、CP2的管芯焊盘DP1、DP2、由导电体构成的多个引线LD、连接半导体芯片CP1、CP2间、半导体芯片CP1、CP2与多个引线LD之间的多个接合线BW、以及密封它们的密封树脂部MR。
密封树脂部(密封部、密封树脂、密封体)MR例如由热固化性树脂材料等树脂材料等构成，也能够包括填充物等。通过密封树脂部MR来密封半导体芯片CP1、CP2、管芯焊盘DP1、DP2、多个引线LD以及多个接合线BW，并且电气以及机械地保护。密封树脂部MR的与其厚度交叉的平面形状(外形形状)能够设为例如矩形(四边形)。
在作为半导体芯片CP1的元件形成侧的主面的半导体芯片CP1的表面，形成有多个焊盘(焊盘电极、接合焊盘)PD10。半导体芯片CP1的各焊盘PD10与在半导体芯片CP1的内部形成的半导体集成电路(例如上述控制电路CC等)电连接。焊盘PD10对应于半导体芯片CP1中的与上述再布线RW连接的上述焊盘PD2。
在半导体芯片CP1的表面，还形成有与上述焊盘PD5、PD6、PD7分别对应的焊盘(焊盘电极、接合焊盘)PD5a、PD6a、PD7a。
即，半导体芯片CP1具有上述发送电路TX1、与该发送电路TX1连接的上述线圈CL7、CL8(初级线圈)、与该线圈CL7、CL8分别磁耦合的上述线圈CL5、CL6(次级线圈)、以及与该线圈CL5、CL6连接的上述焊盘PD5、PD6、PD7。半导体芯片CP1具有的焊盘PD5对应于焊盘PD5a，半导体芯片CP1具有的焊盘PD6焊盘PD6a对应，半导体芯片CP1具有的焊盘PD7对应于焊盘PD7a。
另外，半导体芯片CP1还具有上述接收电路RX2、以及与该接收电路RX2连接的多个焊盘(焊盘电极、接合焊盘)PD9。因此，在半导体芯片CP1的表面，形成有焊盘PD5a、PD6a、PD7a、PD9、PD10。此外，半导体芯片CP1的多个焊盘PD9中的、与半导体芯片CP2的焊盘PD7b经由接合线BW连接的焊盘PD9是供给固定电位(接地电位、GND电位、电源电位等)的焊盘。
在作为半导体芯片CP2的元件形成侧的主面的半导体芯片CP2的表面，形成有多个焊盘PD11。半导体芯片CP2的各焊盘PD11与在半导体芯片CP2的内部形成的半导体集成电路(例如上述驱动电路DR等)电连接。焊盘PD11对应于半导体芯片CP2中的与上述再布线RW连接的上述焊盘PD2。
在半导体芯片CP2的表面，还形成有与上述焊盘PD5、PD6、PD7分别对应的焊盘(焊盘电极、接合焊盘)PD5b、PD6b、PD7b。
即，半导体芯片CP2具有上述发送电路TX2、与该发送电路TX2连接的上述线圈CL7、CL8(初级线圈)、与该线圈CL7、CL8分别磁耦合的上述线圈CL5、CL6(次级线圈)、以及与该线圈CL5、CL6连接的上述焊盘PD5、PD6、PD7。半导体芯片CP2具有的焊盘PD5对应于焊盘PD5b，半导体芯片CP2具有的焊盘PD6对应于焊盘PD6b，半导体芯片CP2具有的焊盘PD7对应于焊盘PD7b。
另外，半导体芯片CP2还具有上述接收电路RX1、以及与该接收电路RX1连接的多个焊盘(焊盘电极、接合焊盘)PD8。因此，在半导体芯片CP2的表面，形成有焊盘PD5b、PD6b、PD7b、PD8、PD11。此外，半导体芯片CP2的多个焊盘PD8中的、与半导体芯片CP1的焊盘PD7a经由接合线BW而连接的焊盘PD8是供给固定电位(接地电位、GND电位、电源电位等)的焊盘。
此外，在半导体芯片CP1中，将形成有焊盘PD5a、PD6a、PD7a、PD9、PD10的侧的主面称为半导体芯片CP1的表面，将其相反侧的主面称为半导体芯片CP1的背面。另外，在半导体芯片CP2中，将形成有焊盘PD，PD5b、PD6b、PD7b、PD8、PD11的侧的主面称为半导体芯片CP2的表面，将其相反侧的主面称为半导体芯片CP2的背面。
半导体芯片CP1以半导体芯片CP1的表面朝向上方的方式，搭载(配置)作为芯片搭载部的管芯焊盘DP1的上表面上，半导体芯片CP1的背面经由管芯接合材料(粘接材料)DB而粘接并固定到管芯焊盘DP1的上表面。
半导体芯片CP2以半导体芯片CP2的表面朝向上方的方式，搭载(配置)在作为芯片搭载部的管芯焊盘DP2的上表面上，半导体芯片CP2的背面经由管芯接合材料(粘接材料)DB而粘接并固定到管芯焊盘DP2的上表面。
管芯焊盘DP1与管芯焊盘DP2通过构成密封树脂部MR的材料介于其间而间隔开，相互电绝缘。
引线LD由导电体形成，优选为由铜(Cu)或者铜合金等金属材料构成。各引线LD由引线LD中的作为位于密封树脂部MR内的部分的内引线部、以及引线LD中的作为位于密封树脂部MR外的部分的外引线部构成，引线LD的外引线部从密封树脂部MR的侧面向密封树脂部MR外突出。在相邻的引线LD的内引线部之间通过构成密封树脂部MR的材料来填满。各引线LD的外引线部能够作为半导体封装体PKG的外部连接用端子部(外部端子)而发挥功能。各引线LD的外引线部被弯曲加工成外引线部的端部附近的下表面位于相比密封树脂部MR的下表面稍微靠下方的位置。
半导体芯片CP1的表面的各焊盘PD10与半导体芯片CP2的表面的各焊盘PD11经由导电性连接部件的接合线BW而分别电连接于各引线LD的内引线部。即，连接有半导体芯片CP1的表面的各焊盘PD10一端的接合线BW的另一端与各引线LD的内引线部的上表面连接。另外，连接有半导体芯片CP2的表面的各焊盘PD11一端的接合线BW的另一端与各引线LD的内引线部的上表面连接。此外，经由接合线BW而连接半导体芯片CP1的焊盘PD10的引线LD、与经由接合线BW而连接半导体芯片CP2的焊盘PD11的引线LD是相互不同的引线LD。因此，半导体芯片CP1的焊盘PD10、半导体芯片CP2的焊盘PD11不经由导体连接。
另外，半导体芯片CP1的表面的焊盘PD5a、PD6a、PD7a经由接合线BW而分别电连接于半导体芯片CP2的表面的焊盘PD8。另外，半导体芯片CP2的表面的焊盘PD5b、PD6b、PD7b经由接合线BW而分别电连接于半导体芯片CP1的表面的焊盘PD9。
接合线BW是导电性的连接部件(连接用部件)，更确切地说，是导电性的导线，例如由金(Au)线或者铜(Cu)线等金属细线构成。接合线BW被密封树脂部MR内密封，未从密封树脂部MR露出。
在这里，下面，附加标号BW8而将连接半导体芯片CP1的焊盘PD5a、PD6a、PD7a与半导体芯片CP2的焊盘PD8之间的接合线BW称为接合线BW8。另外，下面，附加标号BW9而将连接半导体芯片CP2的焊盘PD5b、PD6b、PD7b与半导体芯片CP1的焊盘PD9之间的接合线BW称为接合线BW9。
在半导体芯片CP1与半导体芯片CP2之间，通过接合线BW8、BW9来连接，不通过这以外的接合线BW(导电性的连接部件)来连接。因此，半导体芯片CP1与半导体芯片CP2之间的电信号的传送仅有从半导体芯片CP1的焊盘PD5a、PD6a、PD7a经由接合线BW8到达半导体芯片CP2的焊盘PD8的路径、以及从半导体芯片CP2的焊盘PD5b、PD6b、PD7b经由接合线BW9到达半导体芯片CP2的焊盘PD9的路径。
然后，半导体芯片CP1的焊盘PD5a、PD6a、PD7a与在半导体芯片CP1内形成的上述线圈CL5、CL6(次级线圈)连接，但该线圈CL5、CL6不经由导体(内部布线)而连接到在半导体芯片CP1内形成的电路，而是与半导体芯片CP1内的上述线圈CL7、CL8(初级线圈)进行磁耦合。因此，仅有从在半导体芯片CP1内形成的电路(上述发送电路TX1等)经由半导体芯片CP1内的上述线圈CL7、CL8(初级线圈)以及上述线圈CL5、CL6(次级线圈)通过电磁感应传递的信号从焊盘PD5a、PD6a、PD7a经由接合线BW8而输入到半导体芯片CP2(上述接收电路RX1)。
另外，半导体芯片CP2的焊盘PD5b、PD6b、PD7b与在半导体芯片CP2内形成的上述线圈CL5、CL6(次级线圈)连接，但该线圈CL5、CL6不经由导体(内部布线)而连接到在半导体芯片CP2内形成的电路，而是与半导体芯片CP2内的上述线圈CL7、CL8(初级线圈)进行磁耦合。因此，仅有从在半导体芯片CP2内形成的电路(上述发送电路TX2等)经由半导体芯片CP2内的上述线圈CL7、CL8(初级线圈)以及上述线圈CL5、CL6(次级线圈)通过电磁感应传递的信号从焊盘PD5b、PD6b、PD7b经由接合线BW9而输入到半导体芯片CP1(上述接收电路RX2)。
半导体芯片CP1与半导体芯片CP2的电压电平(基准电位)不同。例如，驱动电路DR驱动电动机等负载LOD，具体来说，驱动或者控制电动机等负载LOD的开关(开关元件)，进行开关的切换。因此，如果该驱动对象的开关接通，则半导体芯片CP2的基准电位(电压电平)有时上升到与驱动对象的开关的电源电压(动作电压)大致一致的电压，该电源电压是相当高的电压(例如几百V～几千V左右)。因此，在半导体芯片CP1与半导体芯片CP2中，电压电平(基准电位)有较大差别。即，在驱动对象的开关接通时，向半导体芯片CP2供给比向半导体芯片CP1供给的电源电压(例如几V～几十V左右)高的电压(例如几百V～几千V左右)。
然而，如上所述，在半导体芯片CP1与半导体芯片CP2之间以电气方式传递的仅仅是经由半导体芯片CP1内的初级线圈(CL7、CL8)以及次级线圈(CL5、CL6)而通过电磁感应传递的信号、或者经由半导体芯片CP2内的初级线圈(CL7、CL8)以及次级线圈(CL5、CL6)而通过电磁感应传递的信号。因此，即使半导体芯片CP1的电压电平(基准电位)与半导体芯片CP2的电压电平(基准电位)不同，也能够可靠地防止将半导体芯片CP2的电压电平(基准电位)输入到半导体芯片CP1，或者将半导体芯片CP1的电压电平(基准电位)输入到半导体芯片CP2。即，即使驱动对象的开关接通而半导体芯片CP2的基准电位(电压电平)上升到与驱动对象的开关的电源电压(例如几百V～几千V左右)大致一致的电压，也能够可靠地防止将该半导体芯片CP2的基准电位输入到半导体芯片CP1。因此，在电压电平(基准电位)不同的半导体芯片CP1、CP2之间能够可靠地进行电信号的传递。另外，能够提高半导体芯片CP1与半导体芯片CP2的可靠性。另外，能够提高半导体封装体PKG的可靠性。另外，能够提高使用半导体封装体PKG的电子装置的可靠性。
另外，通过利用磁耦合的线圈来进行半导体芯片间的信号的传递，能够在实现半导体封装体PKG的小型化的同时，提高可靠性。
半导体封装体PKG例如能够如下那样制造。即，首先，准备管芯焊盘DP1、DP2以及将多个引线LD连结到框架而得到的引线框，进行管芯接合(die bonding)工序，隔着管芯接合材料(粘接材料)DB将半导体芯片CP1、CP2分别搭载并接合到该引线框的管芯焊盘DP1、DP2上。然后，进行导线接合工序。由此，半导体芯片CP1的多个焊盘PD10经由多个引线LD与多个接合线BW而电连接。另外，半导体芯片CP2的多个焊盘PD11经由其他多个接合线BW而电连接于其他多个引线LD。另外，半导体芯片CP1的多个焊盘PD5a、PD6a、PD7a经由多个接合线BW8而电连接于半导体芯片CP2的多个焊盘PD8。另外，半导体芯片CP2的多个焊盘PD5b、PD6b、PD7b经由多个接合线BW9而电连接于半导体芯片CP1的多个焊盘PD9。然后，进行树脂密封工序，形成密封半导体芯片CP1、CP2、管芯焊盘DP1、DP2、多个引线LD以及多个接合线BW(包括接合线BW8、BW9)的密封树脂部MR。然后，在将各自的内引线部被密封树脂部MR密封的多个引线LD从引线框的框架切断而分离之后，对多个引线LD的外引线部进行弯曲加工。这样，能够制造半导体封装体PKG。
在这里，说明搭载半导体封装体PKG的产品用途例。例如，有汽车、洗衣机等家电设备的电动机控制部、开关电源、照明控制器、太阳能发电控制器、移动电话器、或者移动通信设备等。
例如，作为汽车用途，半导体芯片CP1是被供给低电压的电源电压的低压芯片，此时的供输电源电压是例如5V左右。另一方面，驱动电路DR的驱动对象的开关的电源电压是例如600V～1000V或者在这以上的高电压，在开关的导通时，能够将该高电压供给到半导体芯片CP2。
此外，在这里，作为半导体封装体PKG的封装体方式，双SOP(Small OutlinePackage，小引出线封装)的情况为例进行了说明，但也能够应用于SOP以外。
(实施方式2)
图43是示出本实施方式2的半导体装置的剖面构造的主要部分剖视图，相当于上述实施方式1的上述图3。
在上述实施方式1中，如在上述图3中也示出的那样，作为变压器的初级线圈的线圈CL1相比焊盘PD1形成于下层。在上述图3的情况下，在相比形成有焊盘PD1的第3布线层的下一层的第2布线层(即与布线M2同一层)，形成有线圈CL1。
与此相对地，在本实施方式2中，如在图43中也示出的那样，作为变压器的初级线圈的线圈CL1形成于与焊盘PD1相同的层。即，在形成有焊盘PD1的第3布线层(即与布线M3同一层)，形成有线圈CL1。因此，在本实施方式2中，在线圈CL1与线圈CL2之间，不介有层间绝缘膜IL3，仅介有层叠膜LF，层叠膜LF的氧化硅膜LF1以覆盖线圈CL1的方式与线圈CL1相接地形成。
关于这以外的构成，本实施方式2也与上述实施方式1基本相同，所以在这里省略其重复的说明。
在本实施方式2中，也能够得到与在上述实施方式1中说明的几乎同样的效果。但是，上述实施方式1与本实施方式2相比，具有以下那样的优点。
即，在本实施方式2中，在线圈CL1与线圈CL2之间，介有层叠膜LF，通过该层叠膜LF，确保线圈CL1与线圈CL2之间的绝缘耐压。另一方面，在上述实施方式1中，在线圈CL1与线圈CL2之间，不仅层叠膜LF，还介有层间绝缘膜(在上述图3的情况下，层间绝缘膜IL3)，通过该层叠膜LF与层间绝缘膜，确保线圈CL1与线圈CL2之间的绝缘耐压。因此，在线圈CL1与线圈CL2之间还介有层间绝缘膜(在上述图3的情况下，层间绝缘膜IL3)，相应地，与本实施方式2相比，上述实施方式1能够进一步提高线圈CL1与线圈CL2之间的绝缘耐压。
另外，如果如本实施方式2那样将线圈CL1与焊盘PD1设为同层，则线圈CL1的厚度变厚。这是由于焊盘PD1的厚度比焊盘PD1下层的布线(在这里，布线M1以及布线M2)的厚度更厚(大)。如果线圈CL1的厚度厚，则难以用绝缘膜埋入到构成线圈CL1的螺旋状的线圈布线的相邻布线之间，所以需要较严格地管理该绝缘膜的成膜工序。与此相对地，在上述实施方式1中，将线圈CL1形成于相比焊盘PD1的下层，所以能够使线圈CL1的厚度比焊盘PD1的厚度薄(小)。因此，容易用绝缘膜埋入到构成线圈CL1的螺旋状的线圈布线的相邻布线之间，所以容易管理该绝缘膜的成膜工序。因此，容易制造半导体装置。另外，能够用绝缘膜更可靠地埋入到构成线圈CL1的螺旋状的线圈布线的相邻布线之间，所以能够进一步提高半导体装置的可靠性。
以上，根据该实施方式，具体说明了通过本发明者完成的发明，但本发明不限定于所述实施方式，在不脱离其主旨的范围内，能够进行各种变更，这自不待言。
标号说明
BW、BW8、BW9 接合线
CC 控制电路
CF 铜膜
CL1、CL1a、CL1b、CL2、CL2a、CL2b 线圈
CL5、CL6、CL7、CL8 线圈
CP1、CP2 半导体芯片
CW5、CW6、CW7、CW8 线圈布线
DB 管芯接合材料
DP1、DP2 管芯焊盘
DR 驱动电路
G1、G2 栅极电极
GF 栅极绝缘膜
HW1、HW2、HW3a 引出布线
HW3 连接布线
IL1、IL2、IL3 层间绝缘膜
LD 引线
LF 层叠膜
LF1 氧化硅膜
LF2 氮化硅膜
LF3 树脂膜
LOD 负载
M1、M2、M3 布线
MR 密封树脂部
NS n型半导体区域
NW n型阱
OP1、OP1a、OP1b、OP1c、OP2、OP3 开口部
PA 保护膜
PD1、PD2、PD3、PD5、PD5a、PD5b 焊盘
PD6、PD6a、PD6b、PD7、PD7a、PD7b 焊盘
PD8、PD9、PD10、PD11 焊盘
PKG 半导体封装体
PR1、PR2 抗蚀剂图案
PS p型半导体区域
PW p型阱
RW 再布线
RX1、RX2 接收电路
SB 半导体基板
SE 晶种膜
SG1、SG2、SG3、SG4 信号
ST 元件分离区域
TR1、TR2 变压器
TX1、TX2 发送电路
UM 基底金属膜
V1 插头
V2、V3 过孔部

Claims (13)

1.一种半导体装置，具有：
半导体基板；
第1线圈，隔着第1绝缘膜形成在所述半导体基板上；
第2绝缘膜，在所述半导体基板上以覆盖所述第1绝缘膜以及所述第1线圈的方式形成；
第1焊盘，在所述第2绝缘膜上形成并且配置于与所述第1线圈在俯视时不重叠的位置；
层叠绝缘膜，在所述第2绝缘膜上形成并且具有使所述第1焊盘露出的第1开口部；
第2线圈，在所述层叠绝缘膜上形成并且配置于所述第1线圈的上方；以及
第1布线，在包括从所述第1开口部露出的所述第1焊盘上的所述层叠绝缘膜上形成并且与所述第1焊盘电连接，
其中，所述层叠绝缘膜包括氧化硅膜、所述氧化硅膜上的氮化硅膜以及所述氮化硅膜上的树脂膜，
其中，所述第1线圈与所述第2线圈没有通过导体来连接而是彼此磁耦合，并且，
其中，所述第1焊盘的一部分被所述层叠绝缘膜覆盖。
2.根据权利要求1所述的半导体装置，其中，
所述第1布线形成于与所述第2线圈相同的层，
所述第1布线与所述第2线圈没有通过导体彼此连接，
所述第1布线与在所述层叠绝缘膜上形成的第2焊盘连接。
3.根据权利要求1所述的半导体装置，其中，
所述第1焊盘由以铝为主成分的导电材料构成。
4.根据权利要求1所述的半导体装置，其中，
所述第1焊盘是在探测器测试中使用的焊盘。
5.根据权利要求1所述的半导体装置，其中，
所述氮化硅膜的厚度为0.5μm以上。
6.根据权利要求5所述的半导体装置，其中，
在所述第1线圈与所述第2线圈之间，所述氧化硅膜的厚度比所述氮化硅膜的厚度更厚。
7.根据权利要求1所述的半导体装置，其中，
所述第1焊盘的中央部未被所述层叠绝缘膜覆盖，并且，所述第1焊盘的外周部被所述层叠绝缘膜覆盖，
所述层叠绝缘膜的第1开口部通过所述氧化硅膜的第2开口部、所述氮化硅膜的第3开口部以及所述树脂膜的第4开口部形成，
所述第3开口部在俯视时被所述第2开口部包含在内，
所述氧化硅膜的所述第2开口部的内壁被所述氮化硅膜覆盖。
8.根据权利要求7所述的半导体装置，其中，
所述第3开口部在俯视时被所述第4开口部包含在内，
所述氮化硅膜的所述第3开口部的内壁未被所述树脂膜覆盖。
9.根据权利要求8所述的半导体装置，其中，
通过所述氧化硅膜的所述第2开口部的内壁形成的所述氮化硅膜的上表面的台阶部被所述树脂膜覆盖。
10.根据权利要求7所述的半导体装置，其中，
所述氮化硅膜的所述第3开口部的内壁具有锥形，
所述树脂膜的所述第4开口部的内壁具有锥形。
11.根据权利要求1所述的半导体装置，其中，
所述氧化硅膜是HDP-CVD氧化膜。
12.根据权利要求1所述的半导体装置，其中，
所述树脂膜是聚酰亚胺膜。
13.根据权利要求2所述的半导体装置，其中，
所述第2线圈与在所述层叠绝缘膜上形成的第3焊盘连接，
在所述层叠绝缘膜上，以覆盖所述第1布线以及所述第2线圈的方式形成保护绝缘膜，
所述第2焊盘以及所述第3焊盘从所述保护绝缘膜露出。
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Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10388568B2 (en) * 2011-06-28 2019-08-20 Monolithic 3D Inc. 3D semiconductor device and system
JP6091206B2 (ja) * 2012-12-21 2017-03-08 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
US9614490B2 (en) * 2013-06-06 2017-04-04 Qorvo Us, Inc. Multi-band interference optimization
JP6010216B2 (ja) * 2013-03-25 2016-10-19 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6395304B2 (ja) 2013-11-13 2018-09-26 ローム株式会社 半導体装置および半導体モジュール
US10236115B2 (en) 2014-06-16 2019-03-19 Stmicroelectronics S.R.L. Integrated transformer
JP6402978B2 (ja) * 2014-07-25 2018-10-10 セイコーエプソン株式会社 半導体回路素子、電子機器、および移動体
US9852928B2 (en) * 2014-10-06 2017-12-26 Infineon Technologies Ag Semiconductor packages and modules with integrated ferrite material
US10199340B2 (en) 2014-11-18 2019-02-05 Mitsubishi Electric Corporation Signal transmission insulative device and power semiconductor module
JP6589277B2 (ja) 2015-01-14 2019-10-16 富士電機株式会社 高耐圧受動素子および高耐圧受動素子の製造方法
JP2016139711A (ja) * 2015-01-28 2016-08-04 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US10304806B2 (en) * 2015-07-16 2019-05-28 Pezy Computing K.K. Semiconductor device
JP2017045864A (ja) * 2015-08-26 2017-03-02 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
KR20170079183A (ko) * 2015-12-30 2017-07-10 삼성전기주식회사 코일 부품
JP6619698B2 (ja) * 2016-06-09 2019-12-11 ルネサスエレクトロニクス株式会社 半導体装置、及び通信回路
CN106449457A (zh) * 2016-10-25 2017-02-22 天津大学 芯片级差分输出型电磁辐射测量标准单元结构
JP6841634B2 (ja) * 2016-11-08 2021-03-10 ローム株式会社 電子部品
GB2557614A (en) * 2016-12-12 2018-06-27 Infineon Technologies Austria Ag Semiconductor device, electronic component and method
KR20180107905A (ko) * 2017-03-23 2018-10-04 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
CN106952927A (zh) * 2017-03-27 2017-07-14 合肥京东方光电科技有限公司 叠层结构及其制备方法
US10290532B2 (en) 2017-05-19 2019-05-14 Analog Devices Global Forming an isolation barrier in an isolator
US10236221B2 (en) * 2017-05-19 2019-03-19 Analog Devices Global Forming an isolation barrier in an isolator
WO2019021789A1 (ja) * 2017-07-24 2019-01-31 株式会社村田製作所 半導体装置
JP2019121640A (ja) * 2017-12-28 2019-07-22 ルネサスエレクトロニクス株式会社 半導体装置
JP2019160893A (ja) 2018-03-09 2019-09-19 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子、半導体装置、電子機器、および製造方法
JP7001826B2 (ja) * 2018-07-12 2022-01-20 ローム株式会社 半導体装置
US11049820B2 (en) * 2018-07-30 2021-06-29 Texas Instruments Incorporated Crack suppression structure for HV isolation component
US11515609B2 (en) * 2019-03-14 2022-11-29 Taiwan Semiconductor Manufacturing Company, Ltd. Transmission line structures for millimeter wave signals
DE102019126433A1 (de) * 2019-03-14 2020-09-17 Taiwan Semiconductor Manufacturing Company, Ltd. Übertragungsleitungsstrukturen für Millimeterwellensignale
JP7232137B2 (ja) * 2019-06-25 2023-03-02 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
WO2021050308A1 (en) * 2019-09-12 2021-03-18 Applied Materials, Inc. Repulsion mesh and deposition methods
JP7266542B2 (ja) * 2020-02-03 2023-04-28 株式会社東芝 電流測定装置
CN113785396B (zh) * 2020-04-10 2022-05-10 株式会社光轮 半导体图像传感器
US20220119952A1 (en) * 2020-10-20 2022-04-21 Applied Materials, Inc. Method of reducing defects in a multi-layer pecvd teos oxide film
US11355460B1 (en) 2020-12-07 2022-06-07 Infineon Technologies Ag Molded semiconductor package with high voltage isolation
JP2022191901A (ja) * 2021-06-16 2022-12-28 キオクシア株式会社 半導体装置およびその製造方法
JP2023044480A (ja) * 2021-09-17 2023-03-30 キオクシア株式会社 半導体装置およびその製造方法
JP2023137056A (ja) * 2022-03-17 2023-09-29 キオクシア株式会社 半導体装置、及び、半導体装置のテスト方法
WO2023189930A1 (ja) * 2022-03-31 2023-10-05 ローム株式会社 半導体素子および半導体装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001351920A (ja) * 2000-06-07 2001-12-21 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2010251662A (ja) * 2009-04-20 2010-11-04 Renesas Electronics Corp 半導体装置

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003100744A (ja) * 2001-09-21 2003-04-04 Ricoh Co Ltd 半導体装置及びその製造方法
WO2005122423A2 (en) 2004-06-03 2005-12-22 Silicon Laboratories Inc. Spread spectrum isolator
JP4317107B2 (ja) * 2004-09-30 2009-08-19 Ｔｄｋ株式会社 有機材料系絶縁層を有する電子素子及びその製造方法
US7566952B2 (en) 2005-01-05 2009-07-28 International Business Machines Corporation On-chip circuit pad structure
US7470927B2 (en) * 2005-05-18 2008-12-30 Megica Corporation Semiconductor chip with coil element over passivation layer
JP2006339197A (ja) 2005-05-31 2006-12-14 Mitsubishi Electric Corp 高周波インダクタ素子
JP2007142109A (ja) 2005-11-17 2007-06-07 Tdk Corp 電子部品
US8717137B2 (en) * 2006-05-31 2014-05-06 Broadcom Corporation On-chip inductor using redistribution layer and dual-layer passivation
JP2008210828A (ja) 2007-02-23 2008-09-11 Casio Comput Co Ltd 半導体装置およびその製造方法
TWI397158B (zh) 2007-02-13 2013-05-21 Teramikros Inc 混有磁性體粉末之半導體裝置及其製造方法
JP2008270465A (ja) 2007-04-19 2008-11-06 Fuji Electric Device Technology Co Ltd マイクロトランスの製造方法
JP5045219B2 (ja) * 2007-04-27 2012-10-10 富士電機株式会社 マイクロトランスの製造方法
JP5154262B2 (ja) * 2008-02-26 2013-02-27 太陽誘電株式会社 電子部品
JP5658429B2 (ja) 2008-07-03 2015-01-28 ルネサスエレクトロニクス株式会社 回路装置
JP2009302268A (ja) 2008-06-13 2009-12-24 Toyota Central R&D Labs Inc トランス素子が形成されている半導体装置とその製造方法
US8618630B2 (en) 2009-03-31 2013-12-31 Nec Corporation Semiconductor device
US20120062040A1 (en) 2009-06-04 2012-03-15 Shunichi Kaeriyama Semiconductor device and signal transmission method
JP2011054672A (ja) 2009-08-31 2011-03-17 Sony Corp 電気磁気素子およびその製造方法
US8633777B2 (en) 2009-12-01 2014-01-21 Qualcomm Incorporated Methods and apparatus for inductors with integrated passive and active elements
JP6010633B2 (ja) * 2012-12-19 2016-10-19 ルネサスエレクトロニクス株式会社 半導体装置
JP6091206B2 (ja) * 2012-12-21 2017-03-08 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
JP6010216B2 (ja) * 2013-03-25 2016-10-19 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001351920A (ja) * 2000-06-07 2001-12-21 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2010251662A (ja) * 2009-04-20 2010-11-04 Renesas Electronics Corp 半導体装置

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TWI578493B (zh) 2017-04-11

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