TWI620305B - 半導體裝置及其製造方法 - Google Patents

半導體裝置及其製造方法 Download PDF

Info

Publication number
TWI620305B
TWI620305B TW106101884A TW106101884A TWI620305B TW I620305 B TWI620305 B TW I620305B TW 106101884 A TW106101884 A TW 106101884A TW 106101884 A TW106101884 A TW 106101884A TW I620305 B TWI620305 B TW I620305B
Authority
TW
Taiwan
Prior art keywords
coil
pad
film
wiring
semiconductor wafer
Prior art date
Application number
TW106101884A
Other languages
English (en)
Other versions
TW201719858A (zh
Inventor
Takuo Funaya
Takayuki Igarashi
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Publication of TW201719858A publication Critical patent/TW201719858A/zh
Application granted granted Critical
Publication of TWI620305B publication Critical patent/TWI620305B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/14—Measuring as part of the manufacturing process for electrical parameters, e.g. resistance, deep-levels, CV, diffusions by electrical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5227—Inductive arrangements or effects of, or between, wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/10—Inductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6644—Packaging aspects of high-frequency amplifiers
    • H01L2223/6655—Matching arrangements, e.g. arrangement of inductive and capacitive components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02165—Reinforcing structures
    • H01L2224/02166—Collar structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48257—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a die pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00011—Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Abstract

在半導體基板(SB)上隔著第1絕緣膜形成有線圈(CL1)，以能夠覆蓋第1絕緣膜及線圈(CL1)的方式形成第2絕緣膜，在第2絕緣膜上形成焊墊(PD1)。在第2絕緣膜上是形成具有露出焊墊(PD1)的一部分的開口部(OP1)之層疊膜(LF)，在前述層疊絕緣膜上形成線圈(CL2)。線圈(CL2)是被配置於線圈(CL1)的上方，線圈(CL2)與線圈(CL1)是被磁性地結合。層疊膜(LF)是由：氧化矽膜(LF1)，及其上的氮化矽膜(LF2)，以及其上的樹脂膜(LF3)所構成。

Description

半導體裝置及其製造方法
本發明是有關半導體裝置及其製造方法，例如可適宜利用在具備線圈的半導體裝置及其製造方法者。
在被輸入的電訊號的電位彼此不同的2個電路之間傳達電訊號的技術，有使用光耦合器的技術。光耦合器是具有發光二極體等的發光元件及光電晶體等的受光元件，以發光元件來將被輸入的電訊號變換成光，以受光元件來使此光回到電訊號，藉此傳達電訊號。並且，使2個的電感器磁耦合(感應耦合)，藉此傳達電訊號的技術被開發。
在日本特開2008-270465號公報(專利文獻1)或特開2008-277564號公報(專利文獻2)中是揭示有關於微變壓器的技術。
[先行技術文獻] [專利文獻]
[專利文獻1]日本特開2008-270465號公報
[專利文獻2]日本特開2008-277564號公報
在被輸入的電訊號的電位彼此不同的2個電路之間傳達電訊號的技術，有使用光耦合器的技術，但由於光耦合器具有發光元件及受光元件，因此難小型化。並且，當電訊號的頻率高時無法追隨電訊號等，其採用有限。
另一方面，在藉由使磁耦合的電感器(inductor)來傳達電訊號的半導體裝置中，由於可利用半導體裝置的微細加工技術來形成電感器，所以可謀求裝置的小型化，且電性特性亦良好。因此，期望其開發進展。
為此，在如此具備電感器的半導體裝置中，也期望儘可能使可靠度提升。
其他的課題及新穎的特徵是可由本說明書的記述及附圖明確得知。
若根據一實施形態，則半導體裝置是具有：配置於半導體基板的上方之第1線圈及第1焊墊，及配置於前述第1線圈的上方之第2線圈，及介於第1線圈與第2線圈之間的層疊絕緣膜。而且，前述層疊絕緣膜是由：氧化矽膜，及前述氧化矽膜上的氮化矽膜，及前述氮化矽膜上的樹脂膜所構成，前述第1焊墊的一部分是以前述層疊絕緣膜來覆蓋。
又，若根據一實施形態，則半導體裝置的製造方法是具有：在半導體基板上形成第1絕緣膜之工程，及在前述第1絕緣膜上形成第1線圈之工程，及在前述第1絕緣膜上以能夠覆蓋前述第1線圈的方式形成第2絕緣膜之工程，及在前述第2絕緣膜上形成第1焊墊之工程。更具有：在前述第1絕緣膜上形成具有露出前述第1焊墊的第1開口部的層疊絕緣膜之工程，及在前述層疊絕緣膜上形成第2線圈及第1配線之工程。前述第2線圈是配置於前述第1線圈的上方，前述層疊絕緣膜是由：氧化矽膜，前述氧化矽膜上的氮化矽膜，及前述氮化矽膜上的樹脂膜所構成。
若根據一實施形態，則可使半導體裝置的可靠度提升。
BW，BW8，BW9‧‧‧接合線
CC‧‧‧控制電路
CF‧‧‧銅膜
CL1，CL1a，CL1b，CL2，CL2a，CL2b‧‧‧線圈
CL5，CL6，CL7，CL8‧‧‧線圈
CP1，CP2‧‧‧半導體晶片
CW5，CW6，CW7，CW8‧‧‧線圈配線
DB‧‧‧黏晶材
DP1，DP2‧‧‧晶粒焊墊
DR‧‧‧驅動電路
G1，G2‧‧‧閘極電極
GF‧‧‧閘極絕緣膜
HW1，HW2，HW3a‧‧‧引出配線
HW3‧‧‧連接配線
IL1，IL2，IL3‧‧‧層間絕緣膜
LD‧‧‧導線
LF‧‧‧層疊膜
LF1‧‧‧氧化矽膜
LF2‧‧‧氮化矽膜
LF3‧‧‧樹脂膜
LOD‧‧‧負荷
M1，M2，M3‧‧‧配線
MR‧‧‧密封樹脂部
NS‧‧‧n型半導體領域
NW‧‧‧n型阱
OP1，OP1a，OP1b，OP1c，OP2，OP3‧‧‧開口部
PA‧‧‧保護膜
PD1，PD2，PD3，PD5，PD5a，PD5b‧‧‧焊墊
PD6，PD6a，PD6b，PD7，PD7a，PD7b‧‧‧焊墊
PD8，PD9，PD10，PD11‧‧‧焊墊
PKG‧‧‧半導體封裝
PR1，PR2‧‧‧阻劑圖案
PS‧‧‧p型半導體領域
PW‧‧‧p型阱
RW‧‧‧再配線
RX1，RX2‧‧‧接受電路
SB‧‧‧半導體基板
SE‧‧‧種子膜
SG1，SG2，SG3，SG4‧‧‧訊號
ST‧‧‧元件分離領域
TR1，TR2‧‧‧變壓器
TX1，TX2‧‧‧發送電路
UM‧‧‧底層金屬膜
V1‧‧‧柱塞
V2，V3‧‧‧導通孔部
圖1是表示使用一實施形態的半導體裝置的電子裝置的一例電路圖。
圖2是表示訊號的傳送例的說明圖。
圖3是一實施形態的半導體裝置的要部剖面圖。
圖4是一實施形態的半導體裝置的要部剖面圖。
圖5是焊墊的平面圖。
圖6是表示焊墊的下層的平面圖。
圖7是一實施形態的半導體裝置的製造工程中的要部剖面圖。
圖8是接續於圖7的半導體裝置的製造工程中的要部剖面圖。
圖9是接續於圖8的半導體裝置的製造工程中的要部剖面圖。
圖10是接續於圖9的半導體裝置的製造工程中的要部剖面圖。
圖11是接續於圖10的半導體裝置的製造工程中的要部剖面圖。
圖12是接續於圖11的半導體裝置的製造工程中的要部剖面圖。
圖13是接續於圖12的半導體裝置的製造工程中的要部剖面圖。
圖14是接續於圖13的半導體裝置的製造工程中的要部剖面圖。
圖15是接續於圖14的半導體裝置的製造工程中的要部剖面圖。
圖16是接續於圖15的半導體裝置的製造工程中的要部剖面圖。
圖17是接續於圖16的半導體裝置的製造工程中的要部剖面圖。
圖18是接續於圖17的半導體裝置的製造工程中的要部剖面圖。
圖19是接續於圖18的半導體裝置的製造工程中的要部剖面圖。
圖20是接續於圖19的半導體裝置的製造工程中的要部剖面圖。
圖21是接續於圖20的半導體裝置的製造工程中的要部剖面圖。
圖22是接續於圖21的半導體裝置的製造工程中的要部剖面圖。
圖23是接續於圖22的半導體裝置的製造工程中的要部剖面圖。
圖24是接續於圖23的半導體裝置的製造工程中的要部剖面圖。
圖25是接續於圖24的半導體裝置的製造工程中的要部剖面圖。
圖26是接續於圖25的半導體裝置的製造工程中的要部剖面圖。
圖27是接續於圖26的半導體裝置的製造工程中的要部剖面圖。
圖28是接續於圖27的半導體裝置的製造工程中的要部剖面圖。
圖29是接續於圖28的半導體裝置的製造工程中的要部剖面圖。
圖30是接續於圖29的半導體裝置的製造工程中的要部剖面圖。
圖31是接續於圖30的半導體裝置的製造工程中的要部剖面圖。
圖32是表示在一實施形態的半導體裝置內所形成的變壓器的電路構成的電路圖。
圖33是一實施形態的半導體裝置的要部平面圖。
圖34是一實施形態的半導體裝置的要部平面圖。
圖35是一實施形態的半導體裝置的要部剖面圖。
圖36是一實施形態的半導體裝置的要部剖面圖。
圖37是變形例的半導體裝置的要部平面圖。
圖38是變形例的半導體裝置的要部平面圖。
圖39是其他的變形例的半導體裝置的要部平面圖。
圖40是其他的變形例的半導體裝置的要部平面圖。
圖41是表示一實施形態的半導體封裝的平面圖。
圖42是表示一實施形態的半導體封裝的剖面圖。
圖43是其他的實施形態的半導體裝置的要部剖面圖。
在以下的實施形態中基於方便起見有其必要時，分割成複數的部分或實施形態來進行說明，但除特別明示的情況，該等不是彼此無關者，一方是處於另一方的一部分或全部的變形例，詳細，補充說明等的關係。
並且，在以下的實施形態中，言及要素的數目等(包含個數，數值，量，範圍等)時，除了特別明示時及原理 上明確限於特定的數目時等以外，並不限定於其特定的數目，亦可為特定的數目以上或以下。
而且，在以下的實施形態中，其構成要素(亦包含要素步驟等)除了特別明示時及原理上明確為必須時等以外，當然不一定是必須者。同樣，在以下的實施形態中，言及構成要素等的形狀，位置關係等時，除了特別明示時及原理上明確不是時等以外，包含實質上近似或類似其形狀等者。此情形是有關上述數值及範圍也同樣。
以下，根據圖面來詳細說明本發明的實施形態。另外，在用以說明實施形態的全圖中，對於具有同一機能的構件附上同一符號，省略其重複的說明。並且，在以下的實施形態中，除了特別必要時以外，原則上不重複同一或同樣的部分的說明。
而且，在實施形態使用的圖面中，即使是剖面圖，為了容易看圖，也會有時省略剖面線。並且，即使是平面圖，為了容易看圖，也會有時附上剖面線。
(實施形態1)
<有關電路構成>
圖1是表示使用一實施形態的半導體裝置(半導體晶片)的電子裝置(半導體裝置)之一例的電路圖。另外，在圖1中，以點線所包圍的部分是形成於半導體晶片CP1內，以一點虛線所包圍的部分是形成於半導體晶片CP2內，以二點虛線所包圍的部分是形成於半導體封裝PKG內。
圖1所示的電子裝置是具備內藏半導體晶片CP1，CP2的半導體封裝PKG。在半導體晶片CP1內是形成有發送電路TX1及接受電路RX2以及控制電路CC，在半導體晶片CP2內是形成有接受電路RX1及發送電路TX2以及驅動電路DR。
發送電路TX1及接受電路RX1是用以將來自控制電路CC的控制訊號傳達至驅動電路DR的電路。並且，發送電路TX2及接受電路RX2是用以將來自驅動電路DR的訊號傳達至控制電路CC的電路。控制電路CC是控制或驅動驅動電路DR，驅動電路DR是驅動負荷LOD。半導體晶片CP1，CP2是被內藏於半導體封裝PKG，負荷LOD是設在半導體封裝PKG的外部。
在發送電路TX1與接受電路RX1之間存在由磁耦合(感應耦合)的線圈(電感器)CL1a，CL2a所構成的變壓器(變成器，變換器，磁耦合元件，電磁結合元件)TR1，可從發送電路TX1往接受電路RX1，經由此變壓器TR1(亦即經由磁耦合的線圈CL1a，CL2a)來傳達訊號。藉此，半導體晶片CP2內的接受電路RX1是可接受半導體晶片CP1內的發送電路TX1所發送的訊號。因此，控制電路CC是可經由發送電路TX1，變壓器TR1及接受電路RX1來傳達訊號(控制訊號)至驅動電路DR。此變壓器TR1(線圈CL1a，CL2a)是形成於半導體晶片CP1內。線圈CL1a及線圈CL2a是亦可分別視為電感器。並且，變壓器TR1是亦可視為磁耦合元件。
並且，在發送電路TX2與接受電路RX2之間存在由磁耦合(感應耦合)的線圈(電感器)CL1b，CL2b所構成的變壓器(變成器，變換器，磁耦合元件，電磁結合元件)TR2，可從發送電路TX2往接受電路RX2，經由此變壓器TR2(亦即經由磁耦合的線圈CL1b，CL2b)來傳達訊號。藉此，半導體晶片CP1內的接受電路RX2是可接受半導體晶片CP2內的發送電路TX2所發送的訊號。因此，驅動電路DR是可經由發送電路TX2，變壓器TR2及接受電路RX2來傳達訊號至控制電路CC。此變壓器TR2(線圈CL1b，CL2b)是形成於半導體晶片CP2內。線圈CL1b及線圈CL2b是亦可分別視為電感器。並且，變壓器TR2是亦可視為磁耦合元件。
變壓器TR1是藉由形成於半導體晶片CP1內的線圈CL1a，CL2a所形成，但線圈CL1a與線圈CL2a是未藉由導體連接，為磁性結合。因此，一旦電流流至線圈CL1a，則會按照該電流的變化，在線圈CL2a產生感應電動勢而感應電流流動。線圈CL1a為一次線圈，線圈CL2a為二次線圈。利用此來從發送電路TX1發送訊號至變壓器TR1的線圈CL1a(一次線圈)而流動電流，因應於此，在接受電路RX1檢測(接受)在變壓器TR1的線圈CL2a(二次線圈)產生的感應電流(或感應電動勢)，藉此可在接受電路RX1接受對應於發送電路TX1所發送的訊號之訊號。
並且，變壓器TR2是藉由形成於半導體晶片CP2內的線圈CL1b，CL2b所形成，但線圈CL1b與線圈CL2b 是未藉由導體連接，為磁性結合。因此，一旦電流流至線圈CL1b，則會按照該電流的變化，在線圈CL2b產生感應電動勢而感應電流流動。線圈CL1b為一次線圈，線圈CL2b為二次線圈。利用此來從發送電路TX2發送訊號至變壓器TR2的線圈CL1b(一次線圈)而流動電流，因應於此，在接受電路RX2檢測(接受)在變壓器TR2的線圈CL2b(二次線圈)產生的感應電流(或感應電動勢)，藉此可在接受電路RX2接受對應於發送電路TX2所發送的訊號之訊號。
藉由：從控制電路CC經由發送電路TX1，變壓器TR1及接受電路RX1來到驅動電路DR的路徑，及從驅動電路DR經由發送電路TX2，變壓器TR2及接受電路RX2來到控制電路CC的路徑，在半導體晶片CP1與半導體晶片CP2之間進行訊號的發送接受。亦即，接受電路RX1會接受發送電路TX1所發送的訊號，接受電路RX2會接受發送電路TX2所發送的訊號，藉此可在半導體晶片CP1與半導體晶片CP2之間進行訊號的發送接受。如上述般，從發送電路TX1往接受電路RX1之訊號的傳達是有變壓器TR1(亦即磁耦合的線圈CL1a，CL2a)介入，且從發送電路TX2往接受電路RX2之訊號的傳達是有變壓器TR2(亦即磁耦合的線圈CL1b，CL2b)介入。驅動電路DR是可按照從半導體晶片CP1發送至半導體晶片CP2的訊號(亦即從發送電路TX1經由變壓器TR1發送至接受電路RX1的訊號)來使負荷LOD驅動。負荷LOD是按照用途 而有各種的負荷，例如可舉馬達等為例。
半導體晶片CP1與半導體晶片CP2是電壓位準(基準電位)不同。例如，半導體晶片CP1是在具有以低電壓(例如數V~數十V)動作或驅動的電路之低電壓領域，經由後述的接合線BW及導線LD等來連接。並且，半導體晶片CP2是在具有以比前述低電壓更高電壓(例如100V以上)動作或驅動的電路(例如負荷LOD或負荷LOD用的開關等)之高電壓領域，經由後述的接合線BW及導線LD等來連接。然而，在半導體晶片CP1，CP2間之訊號的傳達，因為存在變壓器TR1，TR2，所以在異電壓電路間之訊號的傳達可能。
在變壓器TR1，TR2中，有時在一次線圈與二次線圈之間產生大的電位差。相反而言，因為有時產生大的電位差，所以將未以導體連接地使磁耦合的一次線圈及二次線圈用在訊號的傳達。因此，在半導體晶片CP1內形成變壓器TR1時，儘可能提高線圈CL1a與線圈CL2a之間的絕緣耐壓，是使內藏半導體晶片CP1，半導體晶片CP1的半導體封裝PKG，或使用彼之電子裝置的可靠度提升上為重要。並且，在半導體晶片CP2內形成變壓器TR2時，儘可能提高線圈CL1b與線圈CL2b之間的絕緣耐壓，是使內藏半導體晶片CP2，半導體晶片CP2的半導體封裝PKG，或使用彼之電子裝置的可靠度提升上為重要。因此，在本實施形態中，對於在半導體晶片(CP1，CP2)內介於一次線圈與二次線圈之間的絕緣膜(後述的層疊膜LF)的 構成下工夫，有關此方面是在之後詳述。
另外，在圖1中，顯示有關使控制電路CC內藏於半導體晶片CP1內的情況，但其他的形態，亦可使控制電路CC內藏於半導體晶片CP1，CP2以外的半導體晶片。並且，在圖1中，顯示有關使驅動電路DR內藏於半導體晶片CP2內的情況，但其他的形態，驅動電路DR是亦可使內藏於半導體晶片CP1，CP2以外的半導體晶片。
<有關訊號的傳送例>
圖2是表示訊號的傳送例的說明圖。
發送電路TX1是將輸入至發送電路TX1的方形波的訊號SG1調變成微分波的訊號SG2，而送至變壓器TR1的線圈CL1a(一次線圈)。一旦此微分波的訊號SG2之電流流至變壓器TR1的線圈CL1a(一次線圈)，則對應於此的訊號SG3會藉由感應電動勢來流至變壓器TR1的線圈CL2a(二次線圈)。在接受電路RX2放大此訊號SG3，更調變成方形波，藉此方形波的訊號SG4會從接受電路RX2輸出。藉此，可從接受電路RX2輸出對應於被輸入至發送電路TX1的訊號SG1之訊號SG4。如此一來，從發送電路TX1傳達訊號至接受電路RX1。從發送電路TX2往接受電路RX2之訊號的傳達也可同樣地進行。
並且，在圖2是舉從發送電路往接受電路之訊號的傳達的一例，但並非限於此，可為各種變更，只要是經由被磁耦合的線圈(一次線圈及二次線圈)來傳達訊號的手法即 可。
<有關半導體晶片的構造>
圖3是表示本實施形態的半導體裝置的剖面構造的要部剖面圖。圖3所示的半導體裝置是對應於上述半導體晶片CP1或上述半導體晶片CP2的半導體裝置(半導體晶片)。又，圖4是表示本實施形態的半導體裝置的要部剖面圖，顯示比周邊電路形成領域1A的層間絕緣膜IL2更上層的構造的剖面圖。又，圖5是焊墊PD1的平面圖，為了使易於理解，而以一點虛線來表示氧化矽膜LF1的開口部OP1a的位置，以點線來表示氮化矽膜LF2的開口部OP1b的位置，以二點虛線來表示樹脂膜LF3的開口部OP1c的位置。又，圖6是表示焊墊PD1的下層的平面圖，為了使易於理解，而以點線來表示焊墊PD1的外周位置。
本實施形態的半導體裝置是利用由單結晶矽等所構成的半導體基板SB來形成的半導體裝置(半導體晶片)，具有周邊電路形成領域1A及變壓器形成領域1B。另外，周邊電路形成領域1A及變壓器形成領域1B是對應於同一半導體基板SB的主面之彼此不同的平面領域。
如圖3所示般，在構成本實施形態的半導體裝置(半導體晶片)之單結晶矽等所構成的半導體基板SB形成有MISFET(Metal Insulator Semiconductor Field Effect Transistor)等的半導體元件。此半導體元件是形成於周邊 電路形成領域1A。
例如，在周邊電路形成領域1A的半導體基板SB1形成有p型阱PW及n型阱NW，在p型阱PW上隔著閘極絕緣膜GF形成有n通道型MISFET用的閘極電極G1，在n型阱NW上隔著閘極絕緣膜GF形成有p通道型MISFET用的閘極電極G2。閘極絕緣膜GF是例如由氧化矽膜等所構成，閘極電極G1，G2是例如由導入雜質的多結晶矽膜(摻雜多晶矽膜)等所構成。
在半導體基板SB的p型阱PW內是形成有n通道型MISFET的源極．汲極用的n型半導體領域NS，在半導體基板SB的n型阱NW內是形成有p通道型MISFET的源極．汲極用的p型半導體領域PS。藉由閘極電極G1，及該閘極電極G1之下的閘極絕緣膜GF，及閘極電極G1的兩側的n型半導體領域NS(源極．汲極領域)來形成n通道型MISFET。又，藉由閘極電極G2，及該閘極電極G2之下的閘極絕緣膜GF，及閘極電極G2的兩側的p型半導體領域PS(源極．汲極領域)來形成p通道型MISFET。n型半導體領域NS是亦可設為LDD(Lightly doped Drain)構造，此情況，在閘極電極G1的側壁上是形成有也被稱為側壁間隔件的側壁絕緣膜。同樣，p型半導體領域PS是亦可設為LDD構造，此情況，在閘極電極G1的側壁上是形成有也被稱為側壁間隔件的側壁絕緣膜。
另外，在此是舉MISFET為例說明形成於周邊電路形成領域1A的半導體元件，但此外亦可將電容元件，電阻 元件，記憶元件或其他構成的電晶體等形成於周邊電路形成領域1A。上述半導體晶片CP1的情況是藉由形成於周邊電路形成領域1A的半導體元件來形成上述控制電路CC，發送電路TX1及接受電路RX2，上述半導體晶片CP2的情況是藉由形成於周邊電路形成領域1A的半導體元件來形成上述驅動電路DR，接受電路RX1及發送電路TX2。
並且，在此是舉單結晶矽基板為例說明半導體基板SB，但其他形態亦可使用SOI(Silicon On Insulator)基板等作為半導體基板SB。
在半導體基板SB上是藉由複數的層間絕緣膜及複數的配線層來形成多層配線構造。
亦即，在半導體基板SB上形成有複數的層間絕緣膜IL1，IL2，IL3，在此複數的層間絕緣膜IL1，IL2，IL3形成有柱塞V1，導通孔部V2，V3及配線M1，M2，M3。
具體而言，在半導體基板SB上，以能夠覆蓋上述MISFET的方式，形成有層間絕緣膜IL1作為絕緣膜，在此層間絕緣膜IL1上形成有配線M1。配線M1是第1配線層(最下層的配線層)的配線。在層間絕緣膜IL1上，以能夠覆蓋配線M1的方式，形成有層間絕緣膜IL2作為絕緣膜，在此層間絕緣膜IL2上形成有配線M2。配線M2是比第1配線層更上一層的配線層之第2配線層的配線。在層間絕緣膜IL2上，以覆蓋配線M2的方式，形成有層 間絕緣膜IL3作為絕緣膜，在此層間絕緣膜IL3上形成有配線M3。配線M3是比第2配線層更上一層的配線層之第3配線層的配線。
柱塞V1是由導電體所構成，形成於配線M1的下層，亦即形成在層間絕緣膜IL1中貫通層間絕緣膜IL1，柱塞V1的上面會接觸於配線M1的下面，藉此電性連接至配線M1。並且，柱塞V1的底部是連接至形成於半導體基板SB的各種半導體領域(例如n型半導體領域NS或p型半導體領域PS等)或閘極電極G1，G2等。藉此，配線M1是經由柱塞V1來電性連接至形成於半導體基板SB的各種半導體領域或閘極電極G1，G2等。
導通孔部V2是由導電體所構成，形成於配線M2與配線M1之間，亦即形成於層間絕緣膜IL2中，連接配線M2與配線M1。導通孔部V2是亦可與配線M2形成一體。又，導通孔部V3是由導電體所構成，形成於配線M3與配線M2之間，亦即形成於層間絕緣膜IL3中，連接配線M3與配線M2。導通孔部V3是亦可與配線M3形成一體。
在本實施形態的半導體裝置中，第3配線層，亦即配線M3為最上層配線。亦即，藉由第1配線層(配線M1)，第2配線層(配線M2)及第3配線層(配線M3)來進行形成於半導體基板SB的半導體元件(例如上述MISFET)的所望的結線，取得所望的動作。
藉由最上層配線的第3配線層來形成焊墊(焊墊領 域，焊墊電極)PD1。亦即，在與配線M3同層形成焊墊PD1。亦即，配線M3與焊墊PD1是藉由同層的導電層來以同工程形成。因此，焊墊PD1是形成於層間絕緣膜IL3上。焊墊PD1是亦可視為配線M3的一部分，但配線M3是以層疊膜LF所覆蓋，相對的，焊墊PD1是至少一部分會從層疊膜LF的開口部OP1露出。但，焊墊PD1的一部分是以層疊膜LF所覆蓋。亦即，焊墊PD1會從開口部OP1露出，但平面視不與開口部OP1重疊的部分的焊墊PD1是以層疊膜LF所覆蓋。具體而言，焊墊PD1的中央部是不以層疊膜LF所覆蓋，焊墊PD1的外周部是以層疊膜LF所覆蓋。形成再配線RW之前，可利用此焊墊PD1來進行半導體裝置是否進行所望的動作之測試(測試工程，對應於後述的探針測試)。焊墊PD1較理想是由以鋁為主成分(主體)的導電材料(顯現金屬傳導的導電材料)所構成。若舉焊墊PD1的適宜材料例，則有Al(鋁)與Si(矽)的化合物或合金，或，Al(鋁)與Cu(銅)的化合物或合金，或，Al(鋁)和Si(矽)與Cu(銅)的化合物或合金，Al(鋁)的組成比是比50原子%大(亦即富Al)為適宜。並且，在圖3中，焊墊PD1是顯示1個，但實際上焊墊PD1是形成1個以上，較理想是形成複數個。
又，如圖4~圖6所示般，在焊墊PD1的正下面設置導通孔部V3，可經由該導通孔部V3來將焊墊PD1電性連接至配線M2。其他的形態，亦可先設置與焊墊PD1一體形成的配線M3，與此焊墊PD1一體形成的配線M3會 經由設在該配線M3的正下面之導通孔部V3來與配線M2連接，藉此將焊墊PD1電性連接至配線M2。
並且，在圖3中，顯示形成於半導體基板SB1上的配線層的數目(不含再配線RW)為3層的情況(配線M1，M2，M3合計3層的情況)，但配線層的數目不限於3層，可為各種的變更，但2層以上為理想。並且，若配線層的數目(不含再配線RW)為3層以上，則由於使形成於與第2配線層同層的線圈CL1以第1配線層的配線(引出配線)引出，因此線圈與配線的佈局變容易。
如圖3及圖4所示般，在層間絕緣膜IL3上，以能夠覆蓋配線M3的方式形成有層疊膜(層疊絕緣膜)LF，在此層疊膜LF上形成有再配線RW。層疊膜LF是由氧化矽膜LF1，氧化矽膜LF1上的氮化矽膜LF2及氮化矽膜LF2上的樹脂膜LF3所構成。氧化矽膜LF1，氮化矽膜LF2及樹脂膜LF3是分別為絕緣膜，因此層疊膜LF亦可視為層疊複數的絕緣膜(具體而言是氧化矽膜LF1，氮化矽膜LF2及樹脂膜LF3的3個絕緣膜)的層疊絕緣膜。
焊墊PD1是從層疊膜LF的開口部OP1露出，在從開口部OP1露出的焊墊PD1上也形成有再配線RW。亦即，再配線RW是形成於包含從開口部OP1露出的焊墊PD1上的層疊膜LF上，與焊墊PD1電性連接。此再配線RW是將最上層配線(在此是第3配線層)的一部分的焊墊PD1引出至半導體晶片的所望的領域(焊墊PD2)的配線。亦即，再配線RW是形成從焊墊PD1上(該焊墊PD1是從層 疊膜LF的開口部OP1露出)到層疊膜LF上的焊墊PD2，延伸於層疊膜LF上。
焊墊(焊墊領域，焊墊電極，接合焊墊)PD2是藉由與再配線RW同層的導電層所形成，與再配線RW一體形成。因此，焊墊PD2也形成於層疊膜LF上(亦即層疊膜LF的樹脂膜LF3上)，焊墊PD2是與再配線RW電性連接。因此，焊墊PD2是經由再配線RW來與焊墊PD1電性連接。並且，在圖3中，焊墊PD2是顯示1個，但實際上焊墊PD2是形成1個以上，較理想是形成複數個。
另外，平面視，配置有焊墊PD2，再配線RW及焊墊PD1的領域是與配置有線圈CL1，線圈CL2及焊墊PD3的領域不同。亦即，焊墊PD2，再配線RW及焊墊PD1是配置於與線圈CL1，線圈CL2及焊墊PD3平面視不重疊的位置。
層疊膜LF是具有露出焊墊PD1的至少一部分的開口部OP1，但由於層疊膜LF是氧化矽膜LF1，氮化矽膜LF2及樹脂膜LF3的層疊膜，因此層疊膜LF的開口部OP1是藉由樹脂膜LF3的開口部OP1c，氮化矽膜LF2的開口部OP1b，及氧化矽膜LF1的開口部OP1a所形成(參照圖4及圖5)。開口部OP1a，開口部OP1b及開口部OP1c的關係是形成像圖4及圖5那樣，關於此會在往後說明。
另外，在圖4中，為了容易看圖，而針對再配線RW及焊墊PD2，不分開後述的銅膜CF及種子膜SE來一體 化顯示。
如圖3所示般，在變壓器形成領域1B是形成具有線圈(電感器)CL1及線圈(電感器)CL2的變壓器。亦即，在變壓器形成領域1B中，在半導體基板SB1上形成有變壓器的一次線圈之線圈CL1及變壓器的二次線圈之線圈CL2。上述半導體晶片CP1的情況，線圈CL1是對應於上述線圈CL1a，線圈CL2是對應於上述線圈CL2a，以線圈CL1及線圈CL2所形成的變壓器是對應於上述變壓器TR1。上述半導體晶片CP2的情況，線圈CL1是對應於上述線圈CL1b，線圈CL2是對應於上述線圈CL2b，以線圈CL1及線圈CL2所形成的變壓器是對應於上述變壓器TR2。
線圈CL1與線圈CL2不是形成於同層，而是形成於彼此不同的層，在線圈CL1與線圈CL2之間是存在絕緣層。並且，下層側的線圈CL1不是接觸於半導體基板SB形成，在半導體基板SB上隔著絕緣層形成。具體而言，在形成於半導體基板SB1上的層間絕緣膜(在此是層間絕緣膜IL1)上形成有線圈CL1。
線圈CL1是形成於比線圈CL2更下層，線圈CL2是形成於比線圈CL1更上層。在本實施形態中，線圈CL1及線圈CL2之中的上層側的線圈CL2是形成於層疊膜LF上。亦即，線圈CL2是形成於層疊膜LF上，且配置於線圈CL1的上方。亦即，在層疊膜LF的樹脂膜LF3上形成有線圈CL2。因此，線圈CL2是接觸於樹脂膜LF3。
線圈CL2是藉由與再配線RW同層的導電層來以同工程形成。亦即，在與再配線RW同層形成有線圈CL2。因此，線圈CL2與再配線RW是以同材料形成。
在變壓器形成領域1B中，在層疊膜LF上形成有線圈CL2，且焊墊(焊墊領域，焊墊電極，接合焊墊)PD3也被形成。此焊墊PD3是藉由與線圈CL2同層的導電層所形成，與線圈CL2一體形成。因此，焊墊PD3也被形成於層疊膜LF上(亦即層疊膜LF的樹脂膜LF3上)，焊墊PD3是與線圈CL2電性連接。
因此，焊墊PD2，再配線RW，焊墊PD3及線圈CL2是藉由同層的導電層來形成於同層，焊墊PD2是與再配線RW一體形成而電性連接，且焊墊PD3是與線圈CL2一體形成而電性連接。然而，再配線RW與線圈CL2是被分離，未以導體連接。又，焊墊PD2與焊墊PD3是被分離，未以導體連接。又，焊墊PD2與線圈CL2是被分離，未以導體連接。焊墊PD3與再配線RW是被分離，未以導體連接。又，焊墊PD2是經由再配線RW來電性連接至焊墊PD1，但焊墊PD3是與焊墊PD1未以導體連接。在變壓器形成領域1B是形成有線圈CL1，線圈CL2及焊墊PD3，但未形成有焊墊PD1，再配線RW及焊墊PD2。
線圈CL1及線圈CL2之中的下層側的線圈CL1是藉由比除了再配線RW的多層配線構造之中的最上層配線(在此是第3配線層)更下層的配線層所形成。在此是藉由比最上層配線的第3配線層更下層的第2配線層來形成線 圈CL1。亦即，在與配線M2同層形成有線圈CL1。
線圈CL1是藉由第2配線層所形成，因此線圈CL1是可藉由與配線M2同層的導電層來以同工程形成。例如，藉由使形成於層間絕緣膜IL2上的導電膜圖案化來形成配線M2時，使其導電膜圖案化時，不僅配線M2，線圈CL1也可形成。並且，例如使用鑲嵌法來形成配線M2時，線圈CL1也可以和配線M2同工程來利用鑲嵌法形成，此情況，配線M2及線圈CL1是藉由埋入層間絕緣膜IL2的溝之導電膜(例如以銅為主體的導電膜)所形成。
在線圈CL2與線圈CL1之間是存在複數的絕緣層，具體而言，存在層間絕緣膜IL3及層疊膜LF。亦即，在線圈CL2與線圈CL1之間是由下依序存在層間絕緣膜IL3，氧化矽膜LF1，氮化矽膜LF2及樹脂膜LF3。因此，線圈CL2與線圈CL1是未以導體連接，成為電性絕緣的狀態。但，線圈CL2與線圈CL1是磁性結合。
因此，下層側的線圈CL1是形成於與第2配線層的配線M2同層，成為在此線圈CL1上隔著層間絕緣膜IL3，氧化矽膜LF1，氮化矽膜LF2及樹脂膜LF3來形成線圈CL2的狀態。
樹脂膜LF3較理想是聚醯亞胺膜。聚醯亞胺(polyimide)膜是重複單位含醯亞胺結合的高分子，為有機絕緣膜的一種。樹脂膜LF3，除了聚醯亞胺膜以外，亦可使用環氧(Epoxi)系，PBO系，丙烯系，WRP系的樹脂等其他的有機絕緣膜。聚醯亞胺系樹脂是適宜使用在被要求 200℃以上的高耐熱的裝置之有機樹脂，但亦可按照材料的熱膨脹係數或延展性等的機械強度，處理溫度等來分開使用。
在層疊膜LF上，亦即樹脂膜LF3上，以能夠覆蓋再配線RW及線圈CL2的方式，形成有絕緣性的保護膜(表面保護膜，絕緣膜，保護絕緣膜)PA。由於保護膜PA是絕緣膜，因此亦可視為保護絕緣膜。藉由保護膜PA來覆蓋再配線RW及線圈CL2而保護。保護膜PA是樹脂膜為理想，例如可適宜使用聚醯亞胺膜。保護膜PA是成為半導體晶片(半導體裝置)的最表面的膜。
焊墊PD2，PD3是分別自保護膜PA的開口部OP2，OP3露出。亦即，在焊墊PD2上設有開口部OP2，藉此焊墊PD2會從保護膜PA的開口部OP2露出，並且，在焊墊PD3上設有開口部OP3，藉此焊墊PD3會從保護膜PA的開口部OP3露出。因此，可在從保護膜PA的開口部OP2，OP3分別露出的焊墊PD2，PD3分別連接後述的接合線BW等的導電性的連接構件。
並且，先在焊墊PD2，PD3上分別形成底層金屬膜UM為理想。亦即，在焊墊PD2上形成底層金屬膜UM，此焊墊PD2上的底層金屬膜UM會自保護膜PA的開口部OP2露出。並且，在焊墊PD3上形成底層金屬膜UM，此焊墊PD3上的底層金屬膜UM會自保護膜PA的開口部OP3露出。藉此，在從保護膜PA的開口部OP2，OP3分別露出的底層金屬膜UM連接後述的接合線BW等的導電 性的連接構件，因此可使容易連接連接構件(接合線BW)。底層金屬膜UM是例如由鎳(Ni)膜及該鎳(Ni)膜上的金(Au)膜的層疊膜等所構成。
另外，保護膜PA是最好形成，但亦可省略。形成保護膜PA時，可以保護膜PA來覆蓋再配線RW及線圈CL2而保護，因此能取得可靠度更為提升或容易處理半導體晶片等的優點。
在上述半導體晶片CP1適用圖3的半導體裝置時，在半導體晶片CP1內形成有上述發送電路TX1及線圈CL1，CL2(此會對應於上述線圈CL1a，CL2a)，形成於半導體晶片CP1內的發送電路TX1是在半導體晶片CP1內，經由內部配線來電性連接至線圈CL1。並且，在上述半導體晶片CP2適用圖3的半導體裝置時，在半導體晶片CP2內形成有上述發送電路TX2及線圈CL1，CL2(此會對應於上述線圈CL1b，CL2b)，形成於半導體晶片CP2內的發送電路TX2是在半導體晶片CP2內，經由內部配線來電性連接至線圈CL1。
此情況，可從半導體晶片CP1內的發送電路TX1經由半導體晶片CP1內的內部配線來對半導體晶片CP1內的線圈CL1發送發送用的訊號。在半導體晶片CP1中連接至線圈CL2的焊墊PD3是經由後述的接合線BW等的導電性的連接構件來電性連接至半導體晶片CP2的焊墊PD2(連接至再配線RW的焊墊PD2)，更經由半導體晶片CP2的內部配線來電性連接至半導體晶片CP2內的接受電 路RX1。藉此，在半導體晶片CP1內，可從線圈CL1藉由電磁感應將線圈CL2所接受的訊號(接受訊號)經由後述的接合線BW(連接構件)及半導體晶片CP2的內部配線來發送至半導體晶片CP2內的接受電路RX1。
同樣，可從半導體晶片CP2內的發送電路TX2經由半導體晶片CP2內的內部配線來對半導體晶片CP2內的線圈CL1發送發送用的訊號。在半導體晶片CP2中連接至線圈CL2的焊墊PD3是經由後述的接合線BW等的導電性的連接構件來電性連接至半導體晶片CP1的焊墊PD2(連接至再配線RW的焊墊PD2)，更經由半導體晶片CP1的內部配線來電性連接至半導體晶片CP1內的接受電路RX2。藉此，在半導體晶片CP2內，可從線圈CL1藉由電磁感應將線圈CL2所接受的訊號(接受訊號)經由後述的接合線BW(連接構件)及半導體晶片CP1的內部配線來發送至半導體晶片CP1內的接受電路RX2。
<有關製造工程>
其次，說明有關本實施形態的半導體裝置的製造工程。藉由以下的製造工程來製造上述圖3的半導體裝置。
圖7~圖31是本實施形態的半導體裝置的製造工程中的要部剖面圖。在圖7~圖31是顯示相當於上述圖3的剖面領域的剖面圖。
首先，如圖7所示般，準備具有例如1~10Ωcm程度的比電阻之由p型的單結晶矽等所構成的半導體基板(半 導體晶圓)SB。
半導體基板SB是具有：形成有周邊電路的預定領域之周邊電路形成領域1A，及形成有變壓器的預定領域之變壓器形成領域1B。周邊電路形成領域1A及變壓器形成領域1B是對應於同一半導體基板SB的主面之彼此不同的平面領域。
另外，形成於周邊電路形成領域1A的周邊電路，上述半導體晶片CP1時是上述控制電路CC，發送電路TX1及接受電路RX2等，上述半導體晶片CP2時是上述驅動電路DR，接受電路RX1及發送電路TX2等。並且，形成於變壓器形成領域1B的變壓器，上述半導體晶片CP1時是上述變壓器TR1，上述半導體晶片CP2時是上述變壓器TR2。因此，形成於變壓器形成領域1B的線圈CL1及線圈CL2，上述半導體晶片CP1時是分別為上述線圈CL1a及線圈CL2a，上述半導體晶片CP2時是分別為上述線圈CL1b及線圈CL2b。
其次，在半導體基板SB的主面，例如藉由STI(Shallow Trench Isolation)法等來形成元件分離領域ST。元件分離領域ST是在半導體基板SB中形成溝，在其溝中埋入絕緣膜，藉此形成。在半導體基板SB中，以元件分離領域ST所規定(劃定)的活性領域中，如後述般形成有MISFET。
其次，在周邊電路形成領域1A的半導體基板SB(的活性領域)形成MISFET等的半導體元件。以下，說明有 關MISFET的形成工程。
首先，如圖8所示般，在半導體基板SB形成p型阱PW及n型阱NW。p型阱PW及n型阱NW是分別藉由離子注入所形成，從半導體基板SB的主面形成至預定的深度。
其次，在半導體基板SB的主面上隔著閘極絕緣膜GF來形成閘極電極G1，G2。
閘極電極G1是在p型阱PW上隔著閘極絕緣膜GF來形成，閘極電極G2是在n型阱NW上隔著閘極絕緣膜GF來形成。
具體而言，如其次般，可隔著閘極絕緣膜GF來形成閘極電極G1，G2。亦即，首先，藉由洗淨處理等來清淨化半導體基板SB的主面之後，在半導體基板SB的主面形成閘極絕緣膜GF用的絕緣膜，然後，在此絕緣膜上形成閘極電極G1，G2用的多結晶矽膜。閘極絕緣膜GF用的絕緣膜是例如由氧化矽膜或氮氧化矽膜等所構成，例如可藉由熱氧化法等來形成。閘極電極G1，G2用的多結晶矽膜是可例如藉由CVD(Chemical Vapor Deposition：化學氣相成長)法等來形成。此多結晶矽膜是在成膜時摻雜雜質，或在成膜後以離子注入來導入雜質，藉此成為摻雜多晶矽膜，成為低電阻的半導體膜(導電性材料膜)。並且，此多結晶矽膜是亦可將成膜時為非晶形矽膜者藉由成膜後的熱處理來變成多結晶矽膜。然後，利用光微影技術及蝕刻技術來使此多結晶矽膜圖案化，藉此可形成由被圖案化 的多結晶矽膜所構成的閘極電極G1，G2。在閘極電極G1，G2之下所殘存的閘極絕緣膜GF用的絕緣膜會成為閘極絕緣膜GF。
其次，在半導體基板SB的p型阱PW內形成n通道型MISFET的源極．汲極用的n型半導體領域NS，在半導體基板SB的n型阱NW內形成p通道型MISFET的源極．汲極用的p型半導體領域PS。n型半導體領域NS及p型半導體領域PS是可分別藉由離子注入來形成。在閘極電極G1，G2的正下面的領域是離子注入會被阻止，因此n型半導體領域NS是被形成於p型阱PW的閘極電極G1的兩側的領域，p型半導體領域PS是被形成於n型阱NW的閘極電極G1的兩側的領域。
將n型半導體領域NS及p型半導體領域PS分別設為LDD構造時，是分別藉由離子注入來形成低雜質濃度的n-型半導體領域及p-型半導體領域之後，在閘極電極G1，G2的側壁上形成側壁絕緣膜(側壁間隔件)，然後，分別藉由離子注入來形成高雜質濃度的n+型半導體領域及p+型半導體領域。藉此，可將n型半導體領域NS設為由低雜質濃度的n-型半導體領域及高雜質濃度的n+型半導體領域所構成的LDD構造的n型半導體領域，且可將p型半導體領域PS設為由低雜質濃度的p-型半導體領域及高雜質濃度的p+型半導體領域所構成的LDD構造的p型半導體領域。
其次，進行以到目前為止的離子注入所導入的雜質的 活化用的退火處理(熱處理)。
如此一來，在周邊電路形成領域1A的半導體基板SB形成有n通道型MISFET及p通道型MISFET。閘極電極G1及閘極電極G1之下的閘極絕緣膜GF及n型半導體領域NS是具有作為n通道型MISFET的閘極電極及閘極絕緣膜以及源極．汲極領域的機能。又，閘極電極G2及閘極電極G2之下的閘極絕緣膜GF及p型半導體領域PS是具有作為p通道型MISFET的閘極電極及閘極絕緣膜以及源極．汲極領域的機能。
其次，亦可藉由自我對準金屬矽化製程(Salicide：Self Aligned Silicide)技術，在n型半導體領域NS，p型半導體領域PS及閘極電極G1，G2的各上部(表層部)等形成低電阻的金屬矽化物層(未圖示)。例如，將金屬矽化物層形成用的金屬膜形成於半導體基板SB上之後，進行熱處理，藉此使該金屬膜與n型半導體領域NS，p型半導體領域PS及閘極電極G1，G2的各上層部分反應之後，除去金屬膜的未反應部分。藉此，可在n型半導體領域NS，p型半導體領域PS及閘極電極G1，G2的各上部(表層部)分別形成金屬矽化物層(未圖示)。藉由形成此金屬矽化物層，可使n型半導體領域NS，p型半導體領域PS及閘極電極G1，G2的接觸電阻或擴散電阻等低電阻化。並且，此金屬矽化物層是亦可不形成，或n型半導體領域NS，p型半導體領域PS及閘極電極G1，G2之中，亦可形成金屬矽化物層者及不形成者。
其次，如圖9所示般，在半導體基板SB的主面(主面全面)上形成層間絕緣膜IL1。層間絕緣膜IL1是以能夠覆蓋形成於半導體基板SB的MISFET之方式形成。亦即，層間絕緣膜IL1是在半導體基板SB的主面上形成覆蓋n型半導體領域NS，p型半導體領域PS及閘極電極G1，G2。由於層間絕緣膜IL1是形成於半導體基板SB的主面全面上，因此形成於周邊電路形成領域1A及變壓器形成領域1B的雙方。層間絕緣膜IL1是例如由氧化矽膜的單體膜，或，氮化矽膜與比該氮化矽膜更厚的氧化矽膜的層疊膜(氮化矽膜為下層側，氧化矽膜為上層側)等所構成。
層間絕緣膜IL1的成膜後，因應所需，藉由CMP(Chemical Mechanical Polishing：化學的機械的研磨)法來研磨層間絕緣膜IL1的表面(上面)等，使層間絕緣膜IL1的上面平坦化。即使因底層階差而在層間絕緣膜IL1的表面形成凹凸形狀，還是可藉由CMP法來研磨層間絕緣膜IL1的表面，藉此可取得其表面被平坦化的層間絕緣膜IL1。
其次，使用在層間絕緣膜IL1上利用光微影技術來形成的光阻劑層(未圖示)作為蝕刻遮罩，乾蝕刻層間絕緣膜IL1，藉此在層間絕緣膜IL1形成接觸孔(貫通孔，孔)。其次，在此接觸孔內埋入導電膜，藉此如圖10所示般，形成導電性的柱塞(連接用導體部)V1。
為了形成柱塞V1，例如在含接觸孔的內部(底部及側壁上)的層間絕緣膜IL1上，藉由濺射法或電漿CVD法等 來形成障壁導體膜(例如鈦膜，氮化鈦膜，或該等的層疊膜)。其次，藉由CVD法等在障壁導體膜上以能夠埋入接觸孔的方式形成由鎢膜等所構成的主導體膜。然後，藉由CMP法或回蝕法等來除去接觸孔的外部(層間絕緣膜IL1上)的不要的主導體膜及障壁導體膜。藉此，層間絕緣膜IL1的上面會露出，藉由埋入至層間絕緣膜IL1的接觸孔內而殘存的障壁導體膜及主導體膜來形成柱塞V1。在圖10中，為了圖面的簡略化，柱塞V1是將主導體膜及障壁導體膜一體化顯示。柱塞V1是在其底部，與n型半導體領域NS，p型半導體領域PS，閘極電極G1或閘極電極G2等電性連接。
其次，如圖11所示般，在埋入柱塞V1的層間絕緣膜IL1上，形成最下層的配線層之第1配線層的配線M1。為了形成配線M1，首先，在埋入柱塞V1的層間絕緣膜IL1上形成第1配線層用的導電膜。此導電膜是例如由下依序層疊障壁導體膜(例如鈦膜，氮化鈦膜，或該等的層疊膜)，鋁膜及障壁導體膜(例如鈦膜，氮化鈦膜，或該等的層疊膜)的層疊膜所構成，可利用濺射法等來形成。此導電膜的前述鋁膜是可視為用以形成配線M1的鋁膜。其次，利用光微影技術及蝕刻技術來使此導電膜圖案化，藉此可形成配線M1。柱塞V1是其上面會接觸於配線M1，藉此與配線M1電性連接。
用以形成配線M1的上述鋁膜不限於純鋁膜，可使用以鋁為主成分的導電材料膜(顯現金屬傳導的導電材料 膜)。可適宜使用例如Al(鋁)與Si(矽)的化合物膜或合金膜，或，Al(鋁)與Cu(銅)的化合物膜或合金膜，或，Al(鋁)與Si(矽)和Cu(銅)的化合物膜或合金膜，作為用以形成配線M1的鋁膜。並且，此鋁膜的Al(鋁)的組成比是比50原子%大(亦即富Al)為適。此情形不只是用以形成配線M1的上述鋁膜，有關用以形成配線M2的鋁膜(亦即構成後述的導電膜CD1的鋁膜)，或用以形成配線M3的鋁膜(亦即構成後述的導電膜CD2的鋁膜)也同樣。
並且，第1配線層的配線M1不只是形成於周邊電路形成領域1A，也更形成於變壓器形成領域1B。作為形成於變壓器形成領域1B的配線M1，例如有電性連接線圈CL1與周邊電路(上述發送電路TX1或發送電路TX2等)的配線(相當於後述的引出配線HW1，HW2的配線)等。
並且，在此是說明有關以使導電膜圖案化的手法來形成配線M1的情況。其他的形態，亦可藉由鑲嵌法來形成配線M1。此情況，在埋入柱塞V1的層間絕緣膜IL1上形成絕緣膜之後，在該絕緣膜形成配線溝，在該配線溝中埋入導電膜，藉此可形成作為埋入配線(例如埋入銅配線)的配線M1。
其次，如圖12所示般，在半導體基板SB的主面(主面全面)上，亦即在層間絕緣膜IL1上，以能夠覆蓋配線M1的方式，形成層間絕緣膜IL2。層間絕緣膜IL2是由氧化矽膜等所構成，可利用CVD法等來形成。層間絕緣膜IL2的成膜後，亦可因應所需，藉由CMP法來研磨層 間絕緣膜IL2的表面(上面)等，提高層間絕緣膜IL2的上面的平坦性。
其次，使用以在層間絕緣膜IL2上利用光微影技術來形成的光阻劑層(未圖示)作為蝕刻遮罩，乾蝕刻層間絕緣膜IL2，藉此在層間絕緣膜IL2形成通孔(貫通孔，孔)。其次，在此通孔內埋入導電膜，藉此形成導電性的導通孔部(連接用導體部)V2。導通孔部V2是亦可視為導電性的柱塞。導通孔部V2是可藉由與柱塞V1同樣的手法來形成，但導通孔部V2是亦可使導電膜的材料不同於柱塞V1。例如，柱塞V1是以鎢膜為主體，導通孔部V2是以鋁膜為主體。
其次，在埋入導通孔部V2的層間絕緣膜IL2上形成第2配線層的配線M2。為了形成配線M2，首先，如圖13所示般，在埋入導通孔部V2的層間絕緣膜IL2上形成第2配線層用的導電膜CD1。此導電膜CD1是例如由下依序層疊障壁導體膜(例如鈦膜，氮化鈦膜，或該等的層疊膜)，鋁膜及障壁導體膜(例如鈦膜，氮化鈦膜，或該等的層疊膜)的層疊膜所構成，可利用濺射法等來形成。導電膜CD1是第2配線層用的導電膜，但兼任線圈CL1形成用的導電膜。其次，利用光微影技術及蝕刻技術來使此導電膜CD1圖案化，藉此如圖14所示般，可形成配線M2及線圈CL1。配線M2及線圈CL1是分別由被圖案化的導電膜CD1所構成。導通孔部V2是其下面會接觸於配線M1，藉此與配線M1電性連接，其上面會接觸於配線 M2，藉此可與配線M2電性連接。亦即，導通孔部V2是電性連接配線M1與配線M2。
在此，於變壓器形成領域1B中，是在與第2配線層的配線M2同層，以同工程形成線圈CL1。亦即，使第2配線層用的導電膜CD1圖案化時，在變壓器形成領域1B中形成線圈CL1。亦即，第2配線層用的導電膜CD1是兼任線圈CL1形成用的導電膜，形成導電膜CD1之後，利用光微影技術及蝕刻技術來使此導電膜CD1圖案化，藉此形成第2配線層的配線M2及線圈CL1。
並且，在此是說明有關以別工程來形成導通孔部V2及配線M2的情況。其他的形態，亦可以同工程來形成導通孔部V2及配線M2，此情況，導通孔部V2是與配線M2或線圈CL1一體形成。此情況，在層間絕緣膜IL2形成導通孔部V2用的通孔之後，以能夠填埋此通孔的方式在層間絕緣膜IL2上形成導電膜CD1之後，利用光微影技術及蝕刻技術來使此導電膜CD1圖案化，藉此形成配線M2及線圈CL1。藉此，配線M2及線圈CL1會被形成，且與配線M2或線圈CL1一體形成的導通孔部V2也會被形成。
並且，在此是說明有關以使導電膜圖案化的手法來形成配線M2及線圈CL1的情況。其他的形態，亦可藉由鑲嵌法來形成配線M2及線圈CL1。此情況，在層間絕緣膜IL2上形成絕緣膜之後，在該絕緣膜中形成配線溝，在該配線溝中埋入導電膜，藉此可形成作為埋入配線(例如埋 入銅配線)的配線M2及線圈CL1。或，在層間絕緣膜IL2中形成配線溝，在該配線溝中埋入導電膜，藉此亦可形成作為埋入配線(例如埋入銅配線)的配線M2及線圈CL1。
其次，如圖15所示般，在半導體基板SB的主面(主面全面)上，亦即層間絕緣膜IL2上，以能夠覆蓋配線M2的方式，形成層間絕緣膜IL3。層間絕緣膜IL3是由氧化矽膜等所構成，可使用CVD法等來形成。層間絕緣膜IL3的成膜後，亦可因應所需，藉由CMP法來研磨層間絕緣膜IL3的表面(上面)等，使層間絕緣膜IL3的上面的平坦性提高。
其次，以在層間絕緣膜IL3上利用光微影技術來形成的光阻劑層(未圖示)作為蝕刻遮罩，乾蝕刻層間絕緣膜IL3，藉此在層間絕緣膜IL3中形成通孔(貫通孔，孔)。其次，在此通孔內埋入導電膜，藉此形成導電性的導通孔部(連接用導體部)V3。導通孔部V3是亦可視為導電性的柱塞。導通孔部V3是可藉由與導通孔V2同樣的導電材料來以同樣的手法形成。
其次，在埋入導通孔部V3的層間絕緣膜IL3上形成第3配線層的配線M3。為了形成配線M3，首先，如圖16所示般，在埋入導通孔部V3的層間絕緣膜IL3上形成第3配線層用的導電膜CD2。此導電膜CD2是例如由下依序層疊障壁導體膜(例如鈦膜，氮化鈦膜，或該等的層疊膜)，鋁膜及障壁導體膜(例如鈦膜，氮化鈦膜，或該等的層疊膜)的層疊膜所構成，可利用濺射法等來形成。導 電膜CD2是第3配線層用的導電膜，但兼任焊墊PD1形成用的導電膜。其次，利用光微影技術及蝕刻技術來將此導電膜CD2圖案化，藉此如圖17所示般，可形成配線M3及焊墊PD1。配線M3及焊墊PD1是分別由圖案化的導電膜CD2所構成。導通孔部V3是其下面會接觸於配線M2，藉此與配線M2電性連接，其上面會接觸於配線M3或焊墊PD1，藉此可與配線M3或焊墊PD1電性連接。亦即，導通孔部V3是電性連接配線M2與配線M3，或電性連接配線M2與焊墊PD1。
並且，在此是說明有關以別工程來形成導通孔部V3及配線M3的情況。其他的形態，亦可以同工程來形成導通孔部V3與配線M3及焊墊PD1，此情況，導通孔部V3是與配線M3或焊墊PD1一體形成。此情況，在層間絕緣膜IL3形成導通孔部V3用的通孔之後，以能夠填埋此通孔的方式，在層間絕緣膜IL3上形成導電膜CD2之後，利用光微影技術及蝕刻技術來使此導電膜CD2圖案化，藉此形成配線M3及焊墊PD1。藉此，配線M3及焊墊PD1會被形成，且與配線M3或焊墊PD1一體形成的導通孔部V3也會被形成。
焊墊PD1的平面形狀是可設為具有例如比配線M3的配線寬更大的邊之大致矩形狀的平面形狀。焊墊PD1最好是以鋁為主體的鋁焊墊，配線M3最好是以鋁為主體的鋁配線。
另外，使用在鋁焊墊及鋁配線的鋁膜是可適宜使用 Al(鋁)與Si(矽)的化合物膜或合金膜，或Al(鋁)與Cu(銅)的化合物膜或合金膜，或Al(鋁)，Si(矽)及Cu(銅)的化合物膜或合金膜等。Al(鋁)的組成比是大於50原子%(亦即富Al)為適。
其次，如圖18所示般，在半導體基板SB的主面(主面全面)上，亦即層間絕緣膜IL3上，以能夠覆蓋配線M3及焊墊PD1的方式，形成氧化矽膜LF1。氧化矽膜LF1是可藉由CVD法等來形成。作為氧化矽膜LF1的成膜法，HDP(High Density Plasma：高密度電漿)-CVD法是特別適宜。氧化矽膜LF1的厚度(形成膜厚)是例如可設為1~6μm程度。
在形成氧化矽膜LF1之前的階段，配線M3及焊墊PD1是露出，但一旦形成氧化矽膜LF1，則配線M3及焊墊PD1是以氧化矽膜LF1所覆蓋，因此形成未露出的狀態。
其次，如圖19所示般，在氧化矽膜LF1形成開口部OP1a。開口部OP1a是藉由選擇性地除去焊墊PD1上的氧化矽膜LF1來形成，開口部OP1a是平面視形成被焊墊PD1內包。例如，在形成氧化矽膜LF1之後，在氧化矽膜LF1上利用光微影技術來形成光阻劑圖案(未圖示)，使用此光阻劑圖案作為蝕刻遮罩，將氧化矽膜LF1乾蝕刻，藉此可在氧化矽膜LF1形成開口部OP1a。開口部OP1a是形成貫通氧化矽膜LF1，從開口部OP1a露出焊墊PD1的至少一部分。
一旦在氧化矽膜LF1形成開口部OP1a，則焊墊PD1會從氧化矽膜LF1的開口部OP1a露出，此時，焊墊PD1的上面的至少一部分會從氧化矽膜LF1的開口部OP1a露出，相對的，焊墊PD1的側面(側壁)是不從氧化矽膜LF1的開口部OP1a露出，以氧化矽膜LF1所覆蓋為理想。亦即，平面視，氧化矽膜LF1的開口部OP1a是與焊墊PD1重疊，但氧化矽膜LF1的開口部OP1a是被焊墊PD1內包為理想，亦即，氧化矽膜LF1的開口部OP1a的外周是位於比焊墊PD1的外周更內側為理想。並且，一旦在氧化矽膜LF1形成開口部OP1a，則從氧化矽膜LF1的開口部OP1a露出焊墊PD1，焊墊PD1以外的配線M3是維持以氧化矽膜LF1所覆蓋的狀態，因此不被露出。焊墊PD1以外的配線M3是之後也維持以氧化矽膜LF1所覆蓋的狀態，因此不被露出。
另外，所謂「平面視」是意指在與半導體基板SB的主面平行的平面所見的情況。
其次，如圖20所示般，在半導體基板SB的主面(主面全面)上，亦即氧化矽膜LF1上，形成氮化矽膜LF2。氮化矽膜LF2是可藉由CVD法等來形成。作為氮化矽膜LF2的成膜法，電漿CVD法是特別適宜。氮化矽膜LF2的厚度(形成膜厚)是例如可設為0.5~3μm程度。
由於氮化矽膜LF2是形成於半導體基板SB的主面全面，因此形成於氧化矽膜LF1上，及從氧化矽膜LF1的開口部OP1a露出的焊墊PD1上。在形成氮化矽膜LF2之 前的階段，是從氧化矽膜LF1的開口部OP1a露出焊墊PD1，但一旦形成氮化矽膜LF2，則從氧化矽膜LF1的開口部OP1a露出的焊墊PD1是以氮化矽膜LF2所覆蓋，因此形成不露出的狀態。
其次，如圖21所示般，在氮化矽膜LF2形成開口部OP1b。開口部OP1b是藉由選擇性除去焊墊PD1上的氮化矽膜LF2來形成，開口部OP1b是平面視形成被焊墊PD1內包。例如，在形成氮化矽膜LF2之後，在氮化矽膜LF2上利用光微影技術來形成光阻劑圖案(未圖示)，使用此光阻劑圖案作為蝕刻遮罩，將氮化矽膜LF2乾蝕刻，藉此可在氮化矽膜LF2形成開口部OP1b。開口部OP1b是形成貫通氮化矽膜LF2，從開口部OP1b露出焊墊PD1的至少一部分。
由圖21及上述圖4及圖5也可知，開口部OP1b是平面視形成被開口部OP1a內包。亦即，氮化矽膜LF2的開口部OP1b的平面尺寸(平面積)是比氧化矽膜LF1的開口部OP1a的平面尺寸(平面積)更小，平面視，氮化矽膜LF2的開口部OP1b是被氧化矽膜LF1的開口部OP1a內包。換言之，氧化矽膜LF1的開口部OP1a的平面尺寸(平面積)是比氮化矽膜LF2的開口部OP1b的平面尺寸(平面積)更大，平面視，氧化矽膜LF1的開口部OP1a是內包氮化矽膜LF2的開口部OP1b。亦即，平面視，氮化矽膜LF2的開口部OP1b是與氧化矽膜LF1的開口部OP1a重疊，氮化矽膜LF2的開口部OP1b的外周是位於氧化矽膜 LF1的開口部OP1a的外周的內側。
因此，在形成氮化矽膜LF2的階段，氧化矽膜LF1的開口部OP1a的內壁是形成以氮化矽膜LF2所覆蓋的狀態，之後即使在氮化矽膜LF2形成開口部OP1b，氧化矽膜LF1的開口部OP1a的內壁還是保持以氮化矽膜LF2所覆蓋的狀態。
亦即，平面視，氮化矽膜LF2的開口部OP1b從氧化矽膜LF1的開口部OP1a露出時，若在氮化矽膜LF2形成開口部OP1b，則氧化矽膜LF1的開口部OP1a的內壁不會以氮化矽膜LF2所覆蓋而露出。相對的，像本實施形態那樣，平面視，氮化矽膜LF2的開口部OP1b被氧化矽膜LF1的開口部OP1a所內包時，即使在氮化矽膜LF2形成開口部OP1b，氧化矽膜LF1的開口部OP1a的內壁還是會成為以氮化矽膜LF2所覆蓋的狀態。因此，在形成焊墊PD1的平面領域中，氧化矽膜LF1是以氮化矽膜LF2所覆蓋，因此不露出，此狀態是開口部OP1b形成時及以後也被維持。亦即，氮化矽膜LF2的成膜後是氧化矽膜LF1不被露出。
並且，氮化矽膜LF2的開口部OP1b的內壁是具有錐度(taper)為理想。藉此，之後容易在氮化矽膜LF2的開口部OP1b的內壁上形成再配線RW。
並且，在氮化矽膜LF2的上面是形成有氧化矽膜LF1的開口部OP1a的內壁所引起的階差部DS。此階差部DS是在之後形成樹脂膜LF3且在樹脂膜LF3形成開口部 OP1c的階段，以樹脂膜LF3所覆蓋更為理想。藉此，在之後形成再配線RW時，由於在底層階差變少，因此容易形成再配線RW。
其次，如圖22所示般，在半導體基板SB的主面(主面全面)上，亦即氮化矽膜LF2上形成樹脂膜LF3。由於樹脂膜LF3是形成於半導體基板SB的主面全面，因此形成於氮化矽膜LF2上，及從氮化矽膜LF2的開口部OP1b露出的焊墊PD1上。
樹脂膜LF3是可適宜使用聚醯亞胺膜等。樹脂膜LF3是例如可藉由塗佈法來形成。具體而言，利用所謂的旋轉塗佈(spin-coated)法，一邊使半導體基板SB旋轉，一邊在半導體基板SB的主面塗佈聚醯亞胺的先驅物液之後，使乾燥，藉此可形成作為樹脂膜LF3的聚醯亞胺膜。樹脂膜LF3的厚度(形成膜厚)是例如可設為1~20μm程度。
由於樹脂膜LF3是形成於半導體基板SB的主面全面，因此形成於氮化矽膜LF2上，及從氮化矽膜LF2的開口部OP1b露出的焊墊PD1上。在形成樹脂膜LF3之前的階段，是從氮化矽膜LF2的開口部OP1b露出焊墊PD1，但一旦形成樹脂膜LF3，則從氮化矽膜LF2的開口部OP1b露出的焊墊PD1是以樹脂膜LF3所覆蓋，因此形成未露出的狀態。
其次，如圖23所示般，在樹脂膜LF3形成開口部OP1c。開口部OP1c是可例如其次般形成。亦即，先形成樹脂膜LF3作為感光性樹脂膜，將由此感光性樹脂所構成 的樹脂膜LF3曝光，顯像，藉此選擇性地除去成為開口部OP1c的部分的樹脂膜LF3，而於樹脂膜LF3形成開口部OP1c。之後，實施熱處理，使樹脂膜LF3硬化。開口部OP1c是形成貫通樹脂膜LF3，從開口部OP1c露出焊墊PD1的至少一部分。
並且，其他的形態，亦可使用在樹脂膜LF3上利用光微影技術來形成的光阻劑層作為蝕刻遮罩，將樹脂膜LF3乾蝕刻，藉此在樹脂膜LF3形成開口部OP1c，此情況，樹脂膜LF3亦可不是感光性樹脂膜。
由圖23及上述圖4及圖5亦可知，開口部OP1c是形成平面視內包開口部OP1b。亦即，樹脂膜LF3的開口部OP1c的平面尺寸(平面積)是比氮化矽膜LF2的開口部OP1b的平面尺寸(平面積)更大，平面視，樹脂膜LF3的開口部OP1c是內包氮化矽膜LF2的開口部OP1b。換言之，氮化矽膜LF2的開口部OP1b的平面尺寸(平面積)是比樹脂膜LF3的開口部OP1c的平面尺寸(平面積)更小，平面視，氮化矽膜LF2的開口部OP1b是被樹脂膜LF3的開口部OP1c所內包。亦即，平面視，樹脂膜LF3的開口部OP1c是與氮化矽膜LF2的開口部OP1b重疊，樹脂膜LF3的開口部OP1c的外周是位於氮化矽膜LF2的開口部OP1b的外側。
因此，在形成樹脂膜LF3的階段，氮化矽膜LF2的開口部OP1b的內壁是形成以樹脂膜LF3所覆蓋的狀態，但之後一旦在樹脂膜LF3形成開口部OP1c，則氮化矽膜 LF2的開口部OP1b的內壁是未以樹脂膜LF3所覆蓋，形成露出的狀態。
亦即，平面視，樹脂膜LF3的開口部OP1c被氮化矽膜LF2的開口部OP1b所內包時，即使在樹脂膜LF3形成開口部OP1c，氮化矽膜LF2的開口部OP1b的內壁也會保持以樹脂膜LF3所覆蓋的狀態。相對於此，像本實施形態那樣，平面視，樹脂膜LF3的開口部OP1c內包氮化矽膜LF2的開口部OP1b時，一旦在樹脂膜LF3形成開口部OP1c，則在氮化矽膜LF2開口部OP1b的內壁是未以樹脂膜LF3所覆蓋，成為露出的狀態。
並且，樹脂膜LF3的開口部OP1c的內壁是具有錐度為理想。藉此，之後容易在樹脂膜LF3的開口部OP1c的內壁上形成再配線RW。
如此一來，形成具有露出焊墊PD1的至少一部分的開口部OP1之層疊膜(層疊絕緣膜)LF。雖焊墊PD1的表面會從層疊膜LF的開口部OP1露出，但焊墊PD1的一部分，亦即焊墊PD1中平面視不與開口部OP1重疊的部分是形成以層疊膜LF所覆蓋的狀態。具體而言，形成焊墊PD1的中央部是不以層疊膜LF所覆蓋，且焊墊PD1的外周部是以層疊膜LF所覆蓋的狀態。此狀態是在以後的工程也被維持。
層疊膜LF是由氧化矽膜LF1，氮化矽膜LF2及樹脂膜LF3所構成。層疊膜LF是具有露出焊墊PD1的至少一部分的開口部OP1，此開口部OP1是藉由：樹脂膜LF3 的開口部OP1c，及氮化矽膜LF2的開口部OP1b，及氧化矽膜LF1的開口部OP1a所形成。
但，氧化矽膜LF1的開口部OP1a的內壁是以氮化矽膜LF2所覆蓋，因此層疊膜LF的開口部OP1的內壁是藉由：樹脂膜LF3的開口部OP1c的內壁，氮化矽膜LF2的開口部OP1b的內壁，及位於開口部OP1c的內壁與開口部OP1b的內壁之間且未以樹脂膜LF3所覆蓋的氮化矽膜LF2的上面來形成。
如此，像圖7~圖23那樣，對半導體基板SB實施晶圓．製程。晶圓．製程亦被稱為前工程。在此晶圓．製程，一般是指在半導體晶圓(半導體基板SB)的主面上形成各種的元件(在此是MISFET等)或配線層(在此是配線M1，M2，M3)及焊墊電極(在此是焊墊PD1)，在形成表面保護膜(在此是層疊膜LF)之後，至形成藉由探針等來進行半導體晶圓中所形成的複數的晶片領域的各電性試驗的狀態為止的工程。半導體晶圓的各晶片領域是在半導體晶圓中，對應於由此取得1個半導體晶片的領域。
因此，層疊膜LF是在實施晶圓．製程的半導體晶圓中，成為最上層，成為表面保護膜。並且，第3配線層的配線M3會成為最上層配線，藉由此第3配線層來形成焊墊PD1。
利用從層疊膜LF的開口部OP1露出的焊墊PD1來進行探針測試(晶圓測試)，藉此可進行半導體晶圓(半導體基板SB)的各晶片領域的電性試驗。具體而言，在半導體晶 圓(半導體基板SB)的各晶片領域中，將測試用的探針(探針針，探針)碰觸於自層疊膜LF的開口部OP1露出的焊墊PD1，進行各晶片領域的電性試驗。根據此探針測試的結果，區分半導體晶圓(半導體基板SB)的各晶片領域為良品或不良品，或，將探針測試的測定結果的資料反餽給各製造工程，藉此有助於良品率提升或可靠度提升。因此，探針測試雖可省略，但進行是更理想。
藉由上述那樣的晶圓．製程(前處理)工程來取得上述圖23的構造之後，因應所需進行探針測試之後，如圖24所示般，在半導體基板SB的主面(主面全面)上，亦即包含從層疊膜LF的開口部OP1露出的焊墊PD1上之層疊膜LF上，形成種子膜(種子層)SE。種子膜SE是之後作為電解電鍍用的種子層(給電層)機能的膜。
種子膜SE是例如由鉻(Cr)膜及該鉻(Cr)膜上的銅(Cu)膜的層疊膜等所構成，例如可藉由濺射法來形成。藉此，在包含露出於開口部OP1的底部的焊墊PD1上及開口部OP1的內壁上之層疊膜LF上形成種子膜SE。除了開口部OP1，層疊膜LF的表面是樹脂膜LF3，因此在樹脂膜LF3上，以能夠接觸於樹脂膜LF3的方式，形成有種子膜SE。
種子膜SE的膜厚，例如鉻(Cr)膜可為75nm程度，銅(Cu)膜可為250nm程度。並且，種子膜SE之中的下層側的鉻(Cr)膜是可作為障壁導體膜的機能，例如具有銅的擴散防止機能，或使與樹脂膜LF3的黏結性提升的機能，但 不限於鉻(Cr)膜。例如亦可使用鈦(Ti)膜，鈦鎢(TiW)膜，氮化鈦(TiN)膜或鎢(W)膜等。
其次，在種子膜SE上形成阻劑膜(光阻劑膜)之後，利用光微影法(具體而言是進行曝光，顯像)來將此阻劑膜圖案化，藉此如圖25所示般，將由被圖案化的阻劑膜所構成的阻劑圖案(光阻劑圖案)PR1形成於種子膜SE上。
此阻劑圖案PR1是形成於應形成再配線RW，焊墊PD2，線圈CL2及焊墊PD3的領域以外的領域，在形成再配線RW的預定的領域，及形成焊墊PD2的預定的領域，及形成線圈CL2的預定的領域，及形成焊墊PD3的預定的領域是種子膜SE會露出。亦即，阻劑圖案PR1是在形成再配線RW的預定的領域，及形成焊墊PD2的預定的領域，及形成線圈CL2的預定的領域，及形成焊墊PD3的預定的領域具有開口部(溝)。
其次，如圖26所示般，在從阻劑圖案PR1的開口部(溝)露出的種子膜SE上，藉由電解電鍍法來形成銅(Cu)膜CF。藉此，銅膜CF會選擇性地形成於未藉由阻劑圖案PR1所覆蓋的領域的種子膜SE上。銅膜CF的膜厚是例如可設為4~10μm程度。銅膜CF是形成於形成再配線RW的預定的領域，及形成焊墊PD2的預定的領域，及形成線圈CL2的預定的領域，及形成焊墊PD3的預定的領域。
其次，在包含銅膜CF上的阻劑圖案PR1上形成其他的阻劑膜(光阻劑膜)之後，利用光微影法(具體而言是進行 曝光，顯像)來使此阻劑膜圖案化，藉此如圖27所示般，形成由被圖案化的阻劑膜所構成的阻劑圖案(光阻劑圖案)PR2。
此阻劑圖案PR2是形成於應形成焊墊PD2的底層金屬膜UM的領域以外的領域，在形成底層金屬膜UM的預定的領域中，銅膜CF會露出。亦即，阻劑圖案PR2是在形成底層金屬膜UM的預定的領域具有開口部。
其次，如圖27所示般，在從阻劑圖案PR2的開口部露出的銅膜CF上，藉由電解電鍍法來形成底層金屬膜UM。藉此，底層金屬膜UM會被形成於未藉由阻劑圖案PR2所覆蓋的領域的銅膜CF上。底層金屬膜UM是形成於成為焊墊PD2的部分的銅膜CF上，及成為焊墊PD3的部分的銅膜CF上。底層金屬膜UM是例如由鎳(Ni)膜及該鎳(Ni)膜上的金(Au)膜的層疊膜等所構成。此時的鎳(Ni)膜的膜厚是例如可設為1.5μm程度，金(Au)膜的膜厚是例如可設為2μm程度。
其次，如圖28所示般，除去阻劑圖案PR2及阻劑圖案PR1。藉此，銅膜CF會露出，且未形成有銅膜CF的領域的種子膜SE(亦即未以銅膜CF所覆蓋的部分的種子膜SE)也露出。
並且，在本實施形態是說明有關是在形成銅膜CF之後，不除去阻劑圖案PR1來形成阻劑圖案PR2之後，形成底層金屬膜UM，然後除去阻劑圖案PR2，PR1的情況。其他的形態，亦可在形成銅膜CF之後，除去阻劑圖 案PR1之後形成阻劑圖案PR2，然後形成底層金屬膜UM之後除去阻劑圖案PR2。
其次，如圖29所示般，藉由蝕刻來除去未以銅膜CF所覆蓋的部分的種子膜SE。此時，未以銅膜CF所覆蓋的部分的種子膜SE，亦即位於銅膜CF下的種子膜SE是未被除去地殘存。此時的蝕刻是未以銅膜CF所覆蓋的部分的種子膜SE被除去，但銅膜CF或底層金屬膜UM是設為不過度地蝕刻的程度的蝕刻為理想。
如此一來，形成由種子膜SE及銅膜CF所構成的再配線RW，焊墊PD2，線圈CL2及焊墊PD3。亦即，再配線RW，焊墊PD2，線圈CL2及焊墊PD3是分別由種子膜SE及種子膜SE上的銅膜CF的層疊膜所構成。
再配線RW，焊墊PD2，線圈CL2及焊墊PD3是形成於層疊膜LF的樹脂膜LF3上。但，再配線RW是形成於包含從開口部OP1露出的焊墊PD1上的層疊膜LF上，與焊墊PD1電性連接。再配線RW是連焊墊PD2也連接，具體而言，焊墊PD2是與再配線RW一體形成。因此，焊墊PD1與焊墊PD2是經由再配線RW來電性連接。並且，線圈CL2是連接至焊墊PD3，具體而言，焊墊PD3是與線圈CL2一體形成。
另外，在構成焊墊PD2的銅膜CF上，及構成焊墊PD3的銅膜CF上是形成有底層金屬膜UM。亦可將焊墊PD2上的底層金屬膜UM掌握成焊墊PD2的一部分，且亦可將焊墊PD3上的底層金屬膜UM掌握成焊墊PD3的一 部分。
並且，在本實施形態中，說明有關使用銅(Cu)作為再配線RW的主材料的情況(亦即使用銅膜CF作為再配線RW的主導體膜的情況)。其他的形態，亦可使用金(Au)作為再配線RW的主材料(亦即亦可取代銅膜CF，使用金膜作為再配線RW的主導體膜)。焊墊PD2，線圈CL2及焊墊PD3是藉由與再配線RW同層的導電膜所形成，因此使用銅(Cu)作為再配線RW的主材料時，焊墊PD2，線圈CL2及焊墊PD3的主材料也成為銅(Cu)，使用金(Au)作為再配線RW的主材料時，焊墊PD2，線圈CL2及焊墊PD3的主材料也成為金(Au)。使用金(Au)作為再配線RW的主材料時，由於金(Au)是耐腐蝕性佳，因此可提升耐腐蝕性。另一方面，像本實施形態那樣，使用銅(Cu)作為再配線RW的主材料時，由於銅(Cu)是低電阻，且價格便宜，因此可謀求性能提升及製造成本的降低。
其次，如圖30所示般，在半導體基板SB的主面(主面全面)上，亦即層疊膜LF上，以能夠覆蓋再配線RW，焊墊PD2，線圈CL2及焊墊PD3的方式，形成絕緣性的保護膜(表面保護膜，絕緣膜，保護絕緣膜)PA。保護膜PA是樹脂膜為理想，例如可適用聚醯亞胺膜。
保護膜PA是例如可藉由塗佈法來形成。具體而言，利用所謂的旋轉塗佈(spin-coated)法來一邊使半導體基板SB旋轉，一邊在半導體基板SB的主面塗佈聚醯亞胺的先驅物液之後，使乾燥，藉此可形成作為保護膜PA的聚醯 亞胺膜。
其次，如圖31所示般，在保護膜PA形成開口部OP2，OP3。開口部OP2，OP3是可例如其次般形成。亦即，先形成保護膜PA作為感光性樹脂膜，將由此感光性樹脂所構成的保護膜PA曝光，顯像，藉此選擇性地除去成為開口部OP2，OP3的部分的保護膜PA，而於保護膜PA形成開口部OP2及開口部OP3。之後，實施熱處理，使保護膜PA硬化。開口部OP2及開口部OP3是形成貫通保護膜PA，從開口部OP2露出焊墊PD2的至少一部分，從開口部OP3露出焊墊PD3的至少一部分。在焊墊PD2，PD3上形成底層金屬膜UM時，從開口部OP2露出焊墊PD2上的底層金屬膜UM，從開口部OP3露出焊墊PD3上的底層金屬膜UM。
在製造半導體封裝時，對於焊墊PD2，PD3進行打線接合時，對於分別從開口部OP2，OP3露出的底層金屬膜UM連接後述的接合線BW。藉由設置底層金屬膜UM，對焊墊PD2，PD3之接合線(BW)等的導電性連接構件的連接可容易且確實地進行。
並且，其他的形態，亦可使用在保護膜PA上利用光微影技術來形成的光阻劑層作為蝕刻遮罩，將保護膜PA乾蝕刻，藉此在保護膜PA形成開口部OP2，此情況，保護膜PA亦可不是感光性樹脂膜。
雖焊墊PD2，PD3(或焊墊PD2，PD3上的底層金屬膜UM)從保護膜PA的開口部OP2，OP3露出，但再配線 RW及線圈CL2是藉由保護膜PA來被覆而保護。藉由將最上層的保護膜PA設為聚醯亞胺樹脂等之類的樹脂膜(有機系絕緣膜)，可以比較軟的樹脂膜(有機系絕緣膜)作為最上層來使半導體晶片的處理形成容易。
之後，切斷(切割)半導體基板SB來分割(小片化)成複數的半導體晶片。藉此，從半導體基板SB(半導體晶圓)的各晶片領域取得半導體晶片。另外，亦可在切割之前，進行半導體基板SB的背面研削，使半導體基板SB薄膜化。
<有關半導體裝置(半導體晶片)的主要的特徵及效果>
在本實施形態中，半導體裝置(半導體晶片)是具有：在半導體基板SB上隔著第1絕緣膜(在此是層間絕緣膜IL1，IL2)來形成的線圈CL1，及在半導體基板SB上以能夠覆蓋第1絕緣膜及線圈CL1的方式形成的第2絕緣膜(在此是層間絕緣膜IL3)，及形成於第2絕緣膜上且配置於與線圈CL1平面視不重疊的位置的焊墊PD1。更具有：形成於第2絕緣膜上的層疊膜LF，具有露出焊墊PD1的開口部OP1之層疊膜LF，及形成於層疊膜LF上且配置於線圈CL1的上方之線圈CL2，及形成於包含從開口部OP1露出的焊墊PD1上的層疊膜LF上且與焊墊PD1電性連接的再配線RW(第1配線)。線圈CL1與線圈CL2是未以導體連接，為磁性結合。
本實施形態的主要特徵的其中之一是層疊膜LF為 由：氧化矽膜LF1，氧化矽膜LF1上的氮化矽膜LF2，及氮化矽膜LF2上的樹脂膜LF3所構成，氧化矽膜LF1，氮化矽膜LF2及樹脂膜LF3也介於線圈CL1與線圈CL2之間。
層疊膜LF是在焊墊PD1的形成後，再配線RW及線圈CL2的形成前形成的絕緣膜。因此，焊墊PD1的一部分是以層疊膜LF所覆蓋，在層疊膜LF上形成有線圈CL2及再配線RW。因此，利用焊墊PD1來進行測試工程(探針測試)時，層疊膜LF是可作為最上層的膜(表面保護膜)的機能。焊墊PD1的一部分是以層疊膜LF所覆蓋，這是因為平面視不與開口部OP1重疊的部分的焊墊PD1會以層疊膜LF所覆蓋，具體而言，焊墊PD1的中央部是不以層疊膜LF所覆蓋，焊墊PD1的外周部是以層疊膜LF所覆蓋。
在本實施形態中，將層疊膜LF設為依序層疊氧化矽膜LF1，氮化矽膜LF2及樹脂膜LF3的層疊膜為重要。此層疊膜LF是介於線圈CL1與線圈CL2之間，因此氧化矽膜LF1，氮化矽膜LF2及樹脂膜LF3是形成介於線圈CL1與線圈CL2之間。
在氧化矽膜，氮化矽膜及樹脂膜(例如聚醯亞胺膜)比較絕緣耐壓時，氧化矽膜最容易提高絕緣耐壓，其次，樹脂膜(例如聚醯亞胺膜)容易提高絕緣耐壓。亦即，若以每單位厚度的絕緣耐壓來比較氧化矽膜，氮化矽膜及樹脂膜(例如聚醯亞胺膜)，則氧化矽膜最高，其次樹脂膜(例如聚 醯亞胺膜)。有時在線圈CL1與線圈CL2之間產生大的電位差，因此為了使具有線圈CL1，CL2的半導體晶片的可靠度，或含該半導體晶片的半導體封裝的可靠度，或使用該半導體封裝的電子裝置的可靠度提升，最好是儘可能提高線圈CL1與線圈CL2之間的絕緣耐壓。因此，藉由介於線圈CL1與線圈CL2之間的層疊膜LF含氧化矽膜LF1，可使線圈CL1與線圈CL2之間的絕緣耐壓提升。亦即，藉由使每單位厚度的絕緣耐壓相對高的氧化矽膜LF1介於線圈CL1與線圈CL2之間，可使線圈CL1與線圈CL2之間的絕緣耐壓提升。
然而，氧化矽膜是具有吸濕性，因此氧化矽膜不希望是最上層的膜(表面膜)。層疊膜LF的表面是利用焊墊PD1來進行測試工程(探針測試)時成為最表面。一旦氧化矽膜吸濕，則恐有使半導體裝置的可靠度降低之虞。並且，在氧化矽膜上直接形成樹脂膜(例如聚醯亞胺膜)時，樹脂膜(例如聚醯亞胺膜)中的水分會擴散於氧化矽膜而恐有氧化矽膜吸濕之虞。
因此，在本實施形態中，不使氧化矽膜LF1成為層疊膜LF的最上層，且不直接在氧化矽膜LF1上形成樹脂膜。亦即，在本實施形態中，在氧化矽膜LF1上，以接觸於氧化矽膜LF1的方式形成氮化矽膜LF2。藉由在氧化矽膜LF1上形成氮化矽膜LF2，可抑制或防止氧化矽膜的吸濕。
為了提高線圈CL1與線圈CL2之間的絕緣耐壓，有 關介於線圈CL1與線圈CL2之間的絕緣膜是有提高每單位厚度的絕緣耐壓的觀點，及增加絕緣膜的厚度的觀點。 氧化矽膜LF1是每單位厚度的絕緣耐壓高，因此就絕緣耐壓提升的觀點而言是儘可能增厚，但成膜上，增加厚度是不容易。並且，若過度增厚氧化矽膜LF1，則在製造中有半導體基板SB(半導體晶圓)容易彎曲之憂。又，由於氮化矽膜是每單位厚度的絕緣耐壓不太高，因此以氮化矽膜來爭取絕緣耐壓，就絕緣耐壓提升的觀點而言是不利。因此，在本實施形態中，層疊膜LF也含樹脂膜LF3，藉此爭取線圈CL1與線圈CL2之間的絕緣耐壓。亦即，若只靠氧化矽膜LF1來爭取絕緣耐壓，則有增厚形成氧化矽膜之製造上的困難度，或半導體基板SB(半導體晶圓)的彎曲之憂，但只要在樹脂膜LF3也爭取絕緣耐壓，便可解除如此的擔憂。但，因為有氧化矽膜的吸濕之憂，所以不在氧化矽膜LF1上直接形成樹脂膜LF3，使氮化矽膜LF2介於氧化矽膜LF1與樹脂膜LF3之間，藉此可使氧化矽膜LF1不會吸濕。
如此，在本實施形態中，藉由層疊膜LF含氧化矽膜LF1來使絕緣耐壓提升。而且，藉由層疊膜LF也含樹脂膜LF3，使絕緣耐壓更提升的同時，消除製造上的困難度，且使在製造中不會發生半導體基板SB(半導體晶圓)彎曲的問題。而且，藉由使氮化矽膜LF2介於氧化矽膜LF1與樹脂膜LF3之間，可使不會發生氧化矽膜LF1吸濕的問題。為此，將層疊膜LF設為依序層疊氧化矽膜LF1， 氮化矽膜LF2及樹脂膜LF3的層疊膜為重要。藉此，可使具有線圈CL1，CL2的半導體裝置(半導體晶片)的可靠度提升。並且，可使包含具有線圈CL1，CL2的半導體晶片的半導體封裝(半導體裝置)的可靠度，或使用該半導體封裝的電子裝置的可靠度提升。
並且，將層疊膜LF的最上層設為樹脂膜LF3，是在利用焊墊PD1來進行測試工程(探針測試)時，亦可取得容易進行其測試工程，處置容易進行的優點。亦即，在測試工程(探針測試)中，最表面為樹脂膜LF3，但最表面柔軟較容易進行處置。基於此觀點，聚醯亞胺膜是適宜作為樹脂膜LF3，由於聚醯亞胺膜柔軟(具有柔軟性)，因此在測試工程(探針測試)中，最表面為聚醯亞胺膜，容易進行測試工程，處置容易進行。
並且，氧化矽膜及聚醯亞胺膜形成於半導體基板(半導體晶圓)上時，應力的方向為相反，因此，半導體基板(半導體晶圓)的彎曲的方向為相反。為此，使用聚醯亞胺膜作為樹脂膜LF3時，可藉由聚醯亞胺膜的應力來抵消氧化矽膜LF1的應力所引起半導體基板SB(半導體晶圓)彎曲，因此亦可取得在製造中可抑制或防止半導體基板SB(半導體晶圓)彎曲的效果。
並且，氮化矽膜LF2是有防止氧化矽膜LF1吸濕的任務。因此，氮化矽膜LF2的厚度是0.5μm以上更為理想。藉此，可確實地防止氧化矽膜LF1吸濕。
並且，氮化矽膜LF2相較於氧化矽膜LF1，由於每單 位厚度的絕緣耐壓低，所以基於絕緣耐壓提升的觀點，在氧化矽膜LF1要比在氮化矽膜LF2更有利於爭取絕緣耐壓。又，若比較氮化矽膜與氧化矽膜，則在形成於半導體基板(半導體晶圓)時容易使半導體基板(半導體晶圓)產生彎曲的是氮化矽膜。因此，若氮化矽膜LF2過厚，則有在半導體基板SB(半導體晶圓)產生彎曲之憂。
因此，氧化矽膜LF1的厚度是比氮化矽膜LF2的厚度更厚(大)更為理想。亦即，氮化矽膜LF2的厚度是比氧化矽膜LF1的厚度更薄(小)更為理想。藉此，可提升線圈CL1與線圈CL2之間的絕緣耐壓，且可抑制或防止半導體基板SB(半導體晶圓)的彎曲。並且，基於此觀點，氮化矽膜LF2是3μm以下，更為理想。在此，氧化矽膜LF1的厚度及氮化矽膜LF2的厚度是對應於線圈CL1與線圈CL2之間的氧化矽膜LF1的厚度及氮化矽膜LF2的厚度。
另外，在圖35顯示氧化矽膜LF1的厚度之厚度T1，及氮化矽膜LF2的厚度之厚度T2，及樹脂膜LF3的厚度之厚度T3。如上述般，氧化矽膜LF1的厚度T1是比氮化矽膜LF2的厚度T2更厚(大)為理想(亦即T1>T2)。
並且，層疊膜LF是具有露出焊墊PD1的開口部OP1，焊墊PD1的中央部是未以層疊膜LF所覆蓋，但焊墊PD1的外周部是以層疊膜LF所覆蓋。層疊膜LF的開口部OP1是藉由：氧化矽膜LF1的開口部OP1a，及氮化矽膜LF2的開口部OP1b，及樹脂膜LF3的開口部OP1c 所形成。
在本實施形態中，如在上述圖4及圖5也顯示般，氮化矽膜LF2的開口部OP1b是平面視被氧化矽膜LF1的開口部OP1a所內包，氧化矽膜LF1的開口部OP1a的內壁以氮化矽膜LF2所覆蓋更為理想。藉此，在氧化矽膜LF1的開口部OP1a的內壁也氧化矽膜LF1的表面為以氮化矽膜LF2所覆蓋，因此可更確實地防止氧化矽膜LF1吸濕。亦即，與實施形態不同，氧化矽膜LF1的開口部OP1a的內壁未以氮化矽膜LF2所覆蓋時，有氧化矽膜LF1自氧化矽膜LF1的開口部OP1a的內壁吸濕之憂。相對於此，若氧化矽膜LF1的開口部OP1a的內壁以氮化矽膜LF2所覆蓋，則可防止氧化矽膜LF1自氧化矽膜LF1的開口部OP1a的內壁吸濕，因此可更確實地防止氧化矽膜LF1的吸濕。
並且，在本實施形態中，如在上述圖4及圖5也顯示般，氮化矽膜LF2的開口部OP1b是平面視被樹脂膜LF3的開口部OP1c所內包，氮化矽膜LF2的開口部OP1b的內壁未以樹脂膜LF3所覆蓋更為理想。如此一來，焊墊PD1的露出面積(在焊墊PD1中從層疊膜LF的開口部OP1露出的部分的面積)是依據氮化矽膜LF2的開口部OP1b來規定。藉此，可抑制焊墊PD1的露出面積的變動。亦即，相較於氮化矽膜，樹脂膜(例如聚醯亞胺膜)是成膜後的收縮量大，因此相較於氮化矽膜LF2的開口部OP1b，樹脂膜LF3的開口部OP1c的平面尺寸(平面積)容易變 動。然而，若氮化矽膜LF2的開口部OP1b的內壁未以樹脂膜LF3所覆蓋，則因為焊墊PD1的露出面積是依據氮化矽膜LF2的開口部OP1b來規定，所以即使樹脂膜LF3的收縮量變動，也不會影響焊墊PD1的露出面積。因此，可抑制焊墊PD1的露出面積的變動。因此，可更容易且確實地進行利用焊墊PD1的測試工程(探針測試)。
並且，在本實施形態中，氧化矽膜LF1的開口部OP1a的內壁所引起形成的氮化矽膜LF2的上面的階差部DS是以樹脂膜LF3所覆蓋更為理想。藉此，由於形成再配線RW的底層階差少，因此容易形成再配線RW，可更確實地形成再配線RW。因此，可利用電鍍法來更確實地形成再配線RW。又，由於電鍍膜不易斷線，因此可使再配線RW的可靠度提升。
並且，在本實施形態中，是氮化矽膜LF2的開口部OP1b的內壁是具有錐度，且樹脂膜LF3的開口部OP1c的內壁是具有錐度為理想。藉此，容易形成從焊墊PD1上延伸至層疊膜上的再配線RW，可更確實地形成再配線RW。例如，以濺射法等來形成用以藉電解電鍍來形成再配線RW的底層的(給電用的)種子層(對應於上述種子膜SE)時，可確實地形成該種子層，可防止種子層的形成不良。因此，防止種子層的斷線不良，可確實地形成再配線RW用的電鍍層。
在此，若氮化矽膜LF2的開口部OP1b的內壁具有錐度，則開口部OP1b的內壁會自與半導體基板SB的主面 垂直的方向傾斜，開口部OP1b是上方側的尺寸(平面尺寸)要比底部側更大。又，若樹脂膜LF3的開口部OP1c的內壁具有錐度，則開口部OP1c的內壁會自與半導體基板SB的主面垂直的方向傾斜，開口部OP1c是上方側的尺寸(平面尺寸)要比底部側更大。
並且，氧化矽膜LF1是以HDP(High Density Plasma：高密度電漿)-CVD法所形成為理想。氧化矽膜LF1是層疊膜LF的最下層的膜，因此接觸於與焊墊PD1同層的配線(在此是配線M3)，且形成覆蓋其配線(在此是配線M3)。氧化矽膜LF1為了爭取絕緣耐壓，而增加厚度為理想，但在增加厚度時，還是適用埋入性良好的成膜法為理想，使能夠埋入與焊墊PD1同層的配線(在此是配線M3)的鄰接配線間。以HDP-CVD法所形成的氧化矽膜是埋入性良好。因此，氧化矽膜LF1是只要以HDP-CVD法來形成，便可一邊防止與焊墊PD1同層的配線(在此是配線M3)的配線間的埋入不良，一邊增加氧化矽膜LF1的厚度。因此，可使半導體裝置的可靠度更提升。另外，將以HDP-CVD法所形成的氧化矽膜稱為HDP-CVD氧化膜。並且，以HDP-CVD法來形成氧化矽膜LF1時，其成膜時的電漿的密度是1×1011~1×1012/cm3程度為理想。不是高密度電漿CVD，而是在通常的電漿CVD，電漿密度是1×109~1×1010/cm3程度為一般性。
並且，如上述般，藉由在上下配置的線圈CL2與線圈CL1之間的絕緣膜的層疊構造下工夫，使線圈CL2及 線圈CL1的絕緣耐壓提升等，而使半導體裝置的可靠度提升。線圈CL2與再配線RW是形成於同層，但平面視，線圈CL2與再配線RW之間的最短距離是比線圈CL2與線圈CL1之間的間隔(上下方向的間隔)更大為理想。藉此，線圈CL2與再配線RW之間的絕緣耐壓也可確保。平面視的線圈CL2與再配線RW之間的最短距離是可例如設為100μm以上。
並且，樹脂膜LF3最好是聚醯亞胺膜。聚醯亞胺膜是耐溶劑性，耐熱性及機械強度高。樹脂膜LF3是除了聚醯亞胺膜以外，亦可使用環氧系，PBO系，丙烯系，WRP系的樹脂等其他的有機絕緣膜。
<有關線圈的構成>
其次，說明有關構成變壓器TR1的線圈的構成，該變壓器TR1是形成於半導體晶片CP1內。
圖32是表示形成於半導體晶片CP1內的變壓器TR1的電路構成的電路圖。圖33及圖34是本實施形態的半導體晶片CP1的要部平面圖，顯示形成於上述變壓器形成領域1B的線圈的平面圖。圖35及圖36是本實施形態的半導體晶片CP1的要部剖面圖，顯示上述變壓器形成領域1B的剖面圖。
另外，圖33及圖34雖顯示半導體晶片CP1的同平面領域，但層不同，圖34是顯示比圖33更下層。具體而言，在圖33是顯示形成於半導體晶片CP1的變壓器TR1 的二次側的線圈(線圈CL5，CL6)，在圖34是顯示形成於半導體晶片CP1的變壓器TR1的一次側的線圈(線圈CL7，CL8)。並且，在圖34中以點線來表示引出配線HW1，HW2，而使一次側的線圈(CL7，CL8)與其引出用的配線(引出配線HW1，HW2)的相對位置關係能夠容易理解。並且，圖33及圖34之A1-A1線的剖面圖是對應於圖35，圖33及圖34之A2-A2線的剖面圖是對應於圖36。
如上述般，在半導體晶片CP1內形成有變壓器TR1用的一次線圈及二次線圈，一次線圈及二次線圈之中，一次線圈是形成於下側，二次線圈是形成於上側。亦即，在一次線圈的上方配置二次線圈，在二次線圈的下方配置一次線圈。
在此，若分別以2個的線圈來構成一次線圈及二次線圈，亦即以2個的變壓器來構成變壓器TR1，以差動來使此2個的變壓器動作，則雜訊耐性會變高。
於是，在本實施形態中，如圖32所示般採用，以串聯的線圈CL7及線圈CL8來形成變壓器TR1的一次線圈(相當於上述線圈CL1a者)，以串聯於焊墊PD5與焊墊PD6之間的線圈CL5及線圈CL6來形成變壓器TR1的二次線圈(相當於上述線圈CL2a者)之構成。此情況，線圈CL7與線圈CL5會被磁耦合(感應耦合)，線圈CL8與線圈CL6會被磁耦合(感應耦合)。被串聯的線圈CL7，CL8是被連接至發送電路TX1。並且，焊墊PD7會被電性連接 於線圈CL5與線圈CL6之間。該等線圈CL5，CL6，CL7，CL8及焊墊PD5，PD6，PD7以及發送電路TX1是被形成於半導體晶片CP1內。半導體晶片CP1的焊墊PD5，PD6，PD7是經由後述接合線BW之類的導電性的連接構件及半導體晶片CP2的內部配線來連接至半導體晶片CP2內的接受電路RX1。
因此，在半導體晶片CP1中，一旦發送用的訊號從發送電路TX1發送至一次線圈的線圈CL7及線圈CL8而流動電流，則會按照流至線圈CL7及線圈CL8的電流的變化，在二次線圈的線圈CL5及線圈CL6產生感應電動勢而感應電流流動。在線圈CL5及線圈CL6產生的感應電動勢或感應電流是可從焊墊PD5，PD6，PD7經由後述接合線BW之類的導電性的連接構件及半導體晶片CP2的內部配線來以半導體晶片CP2內的接受電路RX1檢測得知。藉此，可將來自半導體晶片CP1的發送電路TX1的訊號，藉由電磁感應，經由線圈CL7，CL8，CL5，CL6來傳達至半導體晶片CP2的接受電路RX1。在焊墊PD7是自半導體晶片CP2供給固定電位(接地電位，GND電位，電源電位等)，因此可檢測出線圈CL5的感應電動勢或感應電流及線圈CL6的感應電動勢或感應電流來差動控制(動作)。
以下，參照圖33~圖36來說明有關該等線圈CL5，CL6，CL7，CL8及焊墊PD5，PD6，PD7的具體構成。
線圈CL7及線圈CL8是對應於上述線圈CL1者，線 圈CL5及線圈CL6是對應於上述線圈CL2者，焊墊PD5，PD6，PD7是對應於上述焊墊PD3者。亦即，將圖33~圖36的變壓器適用在上述圖3的構造或上述圖7~圖31的製造工程時，在上述圖3或上述圖7~圖31中，將上述線圈CL1置換成圖33~圖36的線圈CL7，CL8，將上述線圈CL2置換成圖33~圖36的線圈CL5，CL6，將上述焊墊PD3置換成圖33~圖36的焊墊PD5，PD6，PD7。
首先，說明有關二次線圈的線圈CL5，CL6及連接的焊墊(焊墊電極，接合焊墊)PD5，PD6，PD7的具體構成。
如圖32~圖36所示般，在焊墊PD5與焊墊PD6之間串聯有2個的線圈(電感器)CL5，CL6。而且，在線圈CL5與線圈CL6之間電性連接焊墊PD7。
線圈CL5及線圈CL6是在半導體晶片CP1內，形成於同層，線圈CL5是藉由渦捲狀(線圈狀，環狀)捲繞的線圈配線CW5所形成，線圈CL6是藉由渦捲狀(線圈狀，環狀)捲繞的線圈配線CW6所形成。並且，線圈CL5及線圈CL6是分別平面地形成。線圈CL5及線圈CL6是亦可分別視為電感器。線圈CL5，CL6是相當於上述線圈CL1，因此按照上述線圈CL1的形成法來形成於形成有上述線圈CL1的層。並且，焊墊PD5，PD6，PD7是相當於上述焊墊PD3，因此按照形成有上述焊墊PD3的形成法來形成於形成有上述焊墊PD3的層。
並且，如圖32~圖36所示般，2個的線圈(電感 器)CL7，CL8會被串聯。線圈CL7與線圈CL8是在半導體晶片CP1內，形成於同層，線圈CL7是藉由渦捲狀(線圈狀，環狀)捲繞的線圈配線CW7所形成，線圈CL8是藉由渦捲狀(線圈狀，環狀)捲繞的線圈配線CW8所形成。並且，線圈CL7及線圈CL8是分別平面地形成。線圈CL7及線圈CL8是亦可分別為電感器。線圈CL7，CL8是相當於上述線圈CL2者，因此按照上述線圈CL2的形成法來形成於形成有上述線圈CL2的層。
由圖35及圖36也可知，在半導體晶片CP1內，線圈CL7，CL8是形成於比線圈CL5，CL6更下層。亦即，在半導體晶片CP1內，線圈CL5與線圈CL6是彼此形成於同層，線圈CL7與線圈CL8是彼此形成於同層，但線圈CL7，CL8是配置於比線圈CL5，CL6更下層，線圈CL5，CL6是配置於比線圈CL7，CL8更上層。
而且，線圈CL7是配置於線圈CL5的正下面，線圈CL8是配置於線圈CL6的正下面。亦即，線圈CL7是配置成平面視與線圈CL5重疊，線圈CL8是配置成平面視與線圈CL6重疊。換言之，線圈CL5是配置於線圈CL7的正上面，線圈CL6是配置於線圈CL8的正上面。亦即，線圈CL5是配置成平面視與線圈CL7重疊，線圈CL6是配置成平面視與線圈CL8重疊。
線圈CL5與線圈CL7會磁性結合，線圈CL6與線圈CL8會磁性結合。亦即，線圈CL5與線圈CL7是未以導體連接，但磁性結合，線圈CL6與線圈CL8是未以導體 連接，但磁性結合。另一方面，線圈CL5與線圈CL6是以導體連接，線圈CL7與線圈CL8是以導體連接。
焊墊PD5，PD6，PD7是對應於上述焊墊PD3者，線圈CL5，CL6(線圈配線CW5，CW6)是對應於上述線圈CL2者，因此焊墊PD5，PD6，PD7及線圈CL5，CL6(線圈配線CW5，CW6)是彼此形成於同層，且上述再配線RW及上述焊墊PD2皆形成於同層。具體而言，線圈CL5，CL6(線圈配線CW5，CW6)及焊墊PD5，PD6，PD7皆是由上述種子膜SE及種子膜SE上的銅膜CF的層疊膜所構成，形成於上述樹脂膜LF3上，但在焊墊PD5，PD6，PD7的表面形成有上述底層金屬膜UM。線圈CL5，CL6(線圈配線CW5，CW6)是藉由半導體晶片CP1的最上層的保護膜PA所覆蓋，但焊墊PD5，PD6，PD7會從設於此保護膜PA的開口部OP3露出。在圖33中是以點線來表示此開口部OP3。
並且，如圖33及圖35所示般，焊墊PD5是被配置於線圈CL5的渦捲的內側，線圈CL5的一端會被連接至此焊墊PD5。亦即，被連接至焊墊PD5的線圈配線CW5會複數次捲繞此焊墊PD5的周圍，藉此形成線圈CL5。圖33的情況是連接至焊墊PD5的線圈配線CW5會正轉(順時針轉)捲繞此焊墊PD5的周圍，而形成線圈CL5。由於線圈配線CW5彼此間是不交叉，因此連接至焊墊PD5的線圈配線CW5是每次正轉(順時針轉)捲繞焊墊PD5的周圍時，慢慢朝遠離焊墊PD5的側而去。
並且，焊墊PD6是配置於線圈CL6的渦捲的內側，線圈CL6的一端會被連接至此焊墊PD6。亦即，被連接至焊墊PD6的線圈配線CW6會複數次捲繞此焊墊PD6的周圍，藉此形成線圈CL6。圖33的情況是連接至焊墊PD6的線圈配線CW6會反轉(逆時針轉)捲繞此焊墊PD6的周圍，而形成線圈CL6。由於線圈配線CW6彼此間是不交叉，因此連接至焊墊PD6的線圈配線CW6是每次反轉(逆時針轉)捲繞焊墊PD6的周圍時，慢慢朝遠離焊墊PD6的側而去。
在此，「正轉」是與「順時針轉」同義，「反轉」是與「逆時針轉」同義。並且，在稱線圈或線圈配線的捲方向(渦捲的方向)時，是指由上方來看該線圈或線圈配線時從渦的內側往外側時的捲方向，由上方來看，將從渦的內側往外側時看成順時針轉者稱為「右旋」，將從渦的內側往外側時看成逆時針轉者稱為「左旋」。例如，在稱半導體晶片CP1的線圈CL5的捲方向時，是由半導體晶片CP1的上方來看半導體晶片CP1的表面側(形成有焊墊的側為表面側)時(圖33及圖34是對應於此)，將從線圈CL5的渦的內側往外側時看成順時針轉者稱為「右旋」，看成逆時針轉者稱為「左旋」。
線圈CL5(線圈配線CW5)的捲數(轉數)及線圈CL6(線圈配線CW6)的捲數(轉數)是可因應所需進行變更。但，線圈CL5(線圈配線CW5)的捲數與線圈CL6(線圈配線CW6)的捲數是相同為理想。又，線圈CL5的大小(直徑) 與線圈CL6的大小(直徑)是相同為理想。又，線圈CL5的自己電感與線圈CL6的自己電感是相同為理想。
並且，在圖33中，將線圈CL5設為右旋，將線圈CL6設為左旋，但其他的形態，亦可將線圈CL5設為左旋，將線圈CL6設為右旋。並且，在圖33中，焊墊PD7是配置於線圈CL5與線圈CL6之間。其他的形態，亦可將焊墊PD7配置於線圈CL5與線圈CL6之間以外的領域。
線圈CL5(線圈配線CW5)的另一端(與被連接至焊墊PD5的側相反側的端部)及線圈CL6(線圈配線CW6)的另一端(與被連接至焊墊PD6的側相反側的端部)是被連接至焊墊PD7。因此，線圈CL5(線圈配線CW5)的上述另一端及線圈CL6(線圈配線CW6)的上述另一端是經由焊墊PD7來電性連接。
在此，線圈CL5(線圈配線CW5)的上述另一端是對應於線圈CL5(線圈配線CW5)的外側(渦捲的外側)的端部，線圈CL6(線圈配線CW6)的上述另一端是對應於線圈CL6(線圈配線CW6)的外側(渦捲的外側)的端部。亦即，線圈CL5(線圈配線CW5)是具有彼此相反側的端部之內側(渦捲的內側)的端部及外側(渦捲的外側)的端部，其中之內側的端部會被連接至焊墊PD5，外側的端部會被連接至焊墊PD7。又，線圈CL6(線圈配線CW6)是具有彼此相反側的端部之內側(渦捲的內側)的端部及外側(渦捲的外側)的端部，其中之內側的端部會被連接至焊墊PD6，外側的 端部會被連接至焊墊PD7。因此，焊墊PD7是平面視，配置於線圈CL5與線圈CL6之間，且配置於焊墊PD5與焊墊PD6之間。焊墊PD5，PD6，PD7的各大小(邊的長度)是可設為大致相同。
並且，線圈CL5，CL6是形成於樹脂膜LF3上，因此如圖33所示般，平面視，將線圈CL5，CL6(線圈配線CW5，CW6)的角形成鈍角(大於90°的角)為理想。這是因為樹脂膜，特別是聚醯亞胺膜不善於金屬圖案的直角或銳角。藉由將線圈CL5，CL6(線圈配線CW5，CW6)的角形成鈍角(大於90°的角)，可使線圈CL5，CL6的底層的樹脂膜LF3或覆蓋線圈CL5，CL6的保護膜PA的可靠度提升。並且，此情形是線圈CL5，CL6的底層的樹脂膜LF3或覆蓋線圈CL5，CL6的保護膜PA為聚醯亞胺膜時，效果特別大。圖33的情況，線圈CL5，CL6(線圈配線CW5，CW6)的平面形狀是大致八角形，因此線圈CL5，CL6(線圈配線CW5，CW6)的角是約成為135°。
其次，參照圖34~圖36來更說明有關線圈CL7，CL8。
由圖34亦可知，在線圈CL7的渦捲的內側未配置焊墊。線圈CL7(線圈配線CW7)的內側(渦捲的內側)的端部是經由導通孔部來電性連接至被配置於比線圈配線CW7更下層的引出配線HW1。此導通孔部是位於線圈配線CW7與引出配線HW1之間，而連接線圈配線CW7與引出配線HW1者。在將線圈配線CW7形成於與第2配線層 同層時，引出配線HW1是形成於與比線圈配線CW7更下一層的第1配線層同層，亦即藉由配線M1來形成，連接線圈配線CW7與引出配線HW1的上述導通孔部是對應於導通孔部V2。在引出配線HW1是連接與引出配線HW1同層的配線或不同的層的配線，經由半導體晶片CP1的內部配線來連接至對應於半導體晶片CP1內所形成的發送電路TX1者。
經由導通孔部來連接至引出配線HW1的線圈配線CW7會複數次捲繞，藉此形成線圈CL7。另外，在焊墊PD5的正下面的領域(位置)是線圈配線CW7未捲繞為理想，以能夠包圍焊墊PD5的正下面的領域(位置)之方式捲繞線圈配線CW7。
圖34的情況是經由導通孔部來連接至引出配線HW1的線圈配線CW7會正轉(順時針轉)捲繞上述焊墊PD5的正下面的領域(位置)的周圍，而形成線圈CL7。由於線圈配線CW7彼此間是不交叉，因此經由導通孔部來連接至引出配線HW1的線圈配線CW7是每次正轉(順時針轉)捲繞上述焊墊PD5的正下面的領域(位置)的周圍時，慢慢朝遠離渦捲的中心的側而去。
並且，在線圈CL8的渦捲的內側未配置焊墊。線圈CL8(線圈配線CW8)的內側(渦捲的內側)的端部是經由導通孔部來電性連接至被配置於比線圈配線CW8更下層的引出配線HW2。此導通孔部是位於線圈配線CW8與引出配線HW2之間，而連接線圈配線CW8及引出配線HW8 者。在將線圈配線CW8形成於與第2配線層同層時，引出配線HW2是形成於與比線圈配線CW8更下一層的第1配線層同層，亦即藉由配線M1來形成，連接線圈配線CW8與引出配線HW2的上述導通孔部是對應於導通孔部V2。在引出配線HW2是連接與引出配線HW2同層的配線或不同的層的配線，經由半導體晶片CP1的內部配線來連接至對應於半導體晶片CP1內所形成的發送電路TX1者。
經由導通孔部來連接至引出配線HW2的線圈配線CW8會複數次捲繞，藉此形成線圈CL8。另外，在焊墊PD6的正下面的領域(位置)是線圈配線CW8未捲繞為理想，以能夠包圍焊墊PD6的正下面的領域(位置)之方式捲繞線圈配線CW8。
圖34的情況是經由導通孔部來連接至引出配線HW2的線圈配線CW8會反轉(逆時針轉)捲繞上述焊墊PD6的正下面的領域(位置)的周圍，而形成線圈CL8。由於線圈配線CW8彼此間不交叉，因此經由導通孔部來連接至引出配線HW2的線圈配線CW8是每次反轉(逆時針轉)捲繞上述焊墊PD6的正下面的領域(位置)的周圍時，慢慢朝遠離渦捲的中心的側而去。
線圈CL7(線圈配線CW7)的捲數(轉數)及線圈CL8(線圈配線CW8)的捲數(轉數)是可因應所需進行變更。但，線圈CL7(線圈配線CW7)的捲數與線圈CL8(線圈配線CW8)的捲數是相同為理想。又，線圈CL7的大小(直徑) 與線圈CL8的大小(直徑)是相同為理想。又，線圈CL7的自己電感與線圈CL8的自己電感是相同為理想。又，磁耦合的線圈CL5，CL7的相互電感與磁耦合的線圈CL6，CL8的相互電感是相同為理想。並且，在圖34中，將線圈CL7設為右旋，將線圈CL8設為左旋，但其他的形態，亦可將線圈CL7設為左旋，將線圈CL8設為右旋。
線圈CL7(線圈配線CW7)的外側的端部及線圈CL8(線圈配線CW8)的外側的端部是被連接至線圈CL7與線圈CL8之間所設的連接配線HW3，經由此連接配線HW3來電性連接。亦即，線圈CL7(線圈配線CW7)的內側(渦捲的內側)的端部及外側(渦捲的外側)的端部之中，內側的端部是經由導通孔部來連接至比線圈配線CW7更下層的引出配線HW1，外側的端部是被連接至與線圈配線CW7同層的連接配線HW3。並且，線圈CL8(線圈配線CW8)的內側(渦捲的內側)的端部及外側(渦捲的外側)的端部之中，內側的端部是經由導通孔部來連接至比線圈配線CW8更下層的引出配線HW2，外側的端部是被連接至與線圈配線CW8同層的連接配線HW3。因此，線圈CL7(線圈配線CW7)的一方的端部(外側的端部)與線圈CL8(線圈配線CW8)的一方的端部(外側的端部)是經由連接配線HW3來電性連接。
另外，在線圈CL7或線圈配線CW7中，內側(渦捲的內側)的端部與外側(渦捲的外側)的端部是彼此相反側的端部，並且，在線圈CL8或線圈配線CW8中，內側(渦捲的 內側)的端部與外側(渦捲的外側)的端部是彼此相反側的端部。
連接配線HW3是形成於與線圈CL7(線圈配線CW7)及線圈CL8(線圈配線CW8)同層，用以電性連接線圈CL7(線圈配線CW7)的外側的端部與線圈CL8(線圈配線CW8)的外側的端部。連接配線HW3是配置於線圈CL7與線圈CL8之間，因此在線圈CL5與線圈CL6之間配置焊墊PD7時，在焊墊PD7的正下面配置有連接配線HW3。連接配線HW3是可設為與焊墊PD7幾乎同樣的平面形狀(平面尺寸)，但不是作為焊墊的機能者(因此接合線之類的連接構件是不連接)，因此亦可設為與上述焊墊PD7不同的平面形狀(平面尺寸)。例如，亦可以形成和線圈配線CW7，CW8同程度寬的連接配線HW3來連接線圈CL7(線圈配線CW7)的外側的端部及線圈CL8(線圈配線CW8)的外側的端部。但，只要平面視在線圈CL7與線圈CL8之間設置配線寬比線圈配線CW7，CW8的各配線寬更大的連接配線HW3，便可降低配線電阻。
被串聯的線圈CL7及線圈CL8是對應於變壓器TR1的一次側的上述線圈CL1a(上述線圈CL1)，被串聯的線圈CL5及線圈CL6是對應於變壓器TR1的二次側的上述線圈CL2a(上述線圈CL2)。引出配線HW1，HW2是經由半導體晶片CP1的內部配線(M1~M3)來連接至半導體晶片CP1內所形成的發送電路TX1。上述焊墊PD5，PD6，PD7是經由被連接至該等的焊墊PD5，PD6，PD7的後述 接合線BW之類的導電性的連接構件及半導體晶片CP2的內部配線來連接至半導體晶片CP2內所形成的接受電路RX1。
因此，一旦發送用的訊號從發送電路TX1發送至引出配線HW1，HW2，則電流會流至被串聯於引出配線HW1與引出配線HW2之間的線圈CL7及線圈CL8。此時，由於線圈CL7與線圈CL8是被串聯，因此流至線圈CL7的電流與流至線圈CL8的電流是實質上相同大小。線圈CL5與線圈CL7是未藉由導體連接，但磁性結合，並且，線圈CL6與線圈CL8是未藉由導體連接，但磁性結合。因此，一旦電流流至一次側的線圈CL7及線圈CL8，則會按照其電流的變化，在二次側的線圈CL5及線圈CL6產生感應電動勢而感應電流流動。
並且，有關半導體晶片CP2的上述變壓器TR2也是與半導體晶片CP1的變壓器TR1同樣形成。因此，在半導體晶片CP2中也可形成上述線圈CL7，CL8作為上述線圈CL1b，形成上述線圈CL5，CL6作為上述線圈CL2b，形成連接至線圈CL5，CL6的上述焊墊PD5，PD6，PD7。
並且，焊墊PD5是配置在線圈CL5(線圈配線CW5)的內側(渦捲的內側)，焊墊PD6是配置在線圈CL6(線圈配線CW6)的內側(渦捲的內側)。
藉由將焊墊PD5配置於線圈CL5(線圈配線CW5)的內側，可不形成引出配線(用以連接焊墊PD5與線圈CL5的 引出配線)，將線圈CL5的內側的端部連接至焊墊PD5。因此，可不在線圈CL5(線圈配線CW5)的下層形成焊墊PD5用的引出配線，所以線圈CL5與線圈CL7之間的絕緣耐壓會作為變壓器的耐壓，成為支配性，可使變壓器的耐壓更提升。並且，在可不形成焊墊PD5用的引出配線的情形下，可不形成用以連接至引出配線的導通孔部，因此製造成本或製造時間也可抑制。這有關焊墊PD6及線圈CL6也同樣。
並且，線圈CL7(線圈配線CW7)的內側的端部是經由導通孔部來連接至比線圈配線CW7更下層的引出配線HW1，線圈CL8(線圈配線CW8)的內側的端部是經由導通孔部來連接至比線圈配線CW8更下層的引出配線HW2。其他的形態，亦可將引出配線HW1，HW2的一方或雙方設在比線圈CL7，CL8更上層且比線圈CL5，CL6更下層，但此情況也是在比層疊膜LF更下層形成有引出配線HW1，HW2。但，基於耐壓提升的點，將引出配線HW1，HW2的雙方形成於比線圈CL7，CL8更下層的情況較為有利，如此一來，線圈CL5與線圈CL7之間的絕緣耐壓或線圈CL6與線圈CL8之間的絕緣耐壓會作為變壓器的耐壓，成為支配性，可使變壓器的耐壓更提升。
並且，亦可在引出配線HW1，HW2設置縫隙(開口部)。此縫隙是在引出配線HW1，HW2中，可設為沿著其延伸方向而具有長邊的縫隙，可分別在引出配線HW1，HW2設置單數或複數的縫隙。一旦在一次側的線圈 CL7，CL8流動電流，或感應電流流至二次側的線圈CL5，CL6，則會以貫穿線圈CL5，CL6，CL7，CL8的方式產生磁束，但只要在引出配線HW1，HW2設置縫隙，便可抑制或防止磁束的影響在引出配線HW1，HW2產生渦電流。
並且，在本實施形態中，線圈CL5及線圈CL6是形成於同層，且線圈CL7及線圈CL8是形成於同層。而且，線圈CL7，CL8是形成於比線圈CL5，CL6更下層。將線圈CL5，CL6及線圈CL7，CL8之中，應連接至焊墊PD5，PD6，PD7的線圈CL5，CL6配置於上層側，藉此容易將線圈CL5，CL6連接至焊墊PD5，PD6，PD7。並且，將線圈CL5及線圈CL6形成於同層，將線圈CL7及線圈CL8形成於同層，藉此容易使線圈CL5，CL7的相互電感與線圈CL6，CL8的相互電感一致。因此，容易經由線圈CL5，CL6，CL7，CL8來確實地進行訊號的傳達。並且，可抑制為了形成線圈CL5，CL6，CL7，CL8所必要的層數。因此，可容易設計半導體晶片。並且，對半導體晶片的小型化也有利。
並且，如圖33所示般，線圈CL5(線圈配線CW5)的內側的端部是連接至焊墊PD5，線圈CL6(線圈配線CW6)的內側的端部是連接至焊墊PD6，線圈CL5(線圈配線CW5)的外側的端部與線圈CL6(線圈配線CW6)的外側的端部是連接至焊墊PD7。焊墊PD5，PD6，PD7與線圈CL5，CL6(線圈配線CW5，CW6)的連接位置不是各焊墊 PD5，PD6，PD7的邊的中央，而是設為各焊墊PD5，PD6，PD7的角部附近為理想。焊墊PD5，PD6，PD7與線圈CL5，CL6(線圈配線CW5，CW6)的連接位置是容易形成斷線易發生之處，但將前述連接位置設為各焊墊PD5，PD6，PD7的角部，可抑制或防止在前述連接處之斷線的發生。其理由是以下的二個理由。
首先，說明有關第一個的理由。在焊墊與線圈的連接位置的斷線是在其焊墊之後連接接合線時容易發生。因此，在各焊墊PD5，PD6，PD7中，焊墊與線圈的連接位置儘可能離開打線接合位置(連接接合線的位置)較不易發生斷線。在各焊墊PD5，PD6，PD7中，打線接合位置是焊墊的大致中央部。因此，藉由將焊墊與線圈的連接位置，不是各焊墊PD5，PD6，PD7的邊的中央，而是設為各焊墊PD5，PD6，PD7的角部附近，可擴大焊墊與線圈的連接位置和打線接合位置之間的距離。藉此，可抑制或防止在焊墊PD5，PD6，PD7與線圈CL5，CL6(線圈配線CW5，CW6)的連接位置的斷線。
其次，說明有關第二個的理由。對焊墊進行打線接合時，附加超音波振動，超音波振動的振動方向是與焊墊的邊平行的方向(縱方向或橫方向)。因此，將焊墊與線圈的連接位置設為各焊墊PD5，PD6，PD7的邊的中央時，在焊墊與線圈的連接位置也會施加超音波所產生的振動，因此斷線容易發生。相對的，藉由將焊墊與線圈的連接位置，不是各焊墊PD5，PD6，PD7的邊的中央，而是設為 各焊墊PD5，PD6，PD7的角部附近，打線接合時的超音波所產生的振動難施加於焊墊與線圈的連接位置。因此，可抑制或防止在焊墊PD5，PD6，PD7與線圈CL5，CL6(線圈配線CW5，CW6)的連接位置之斷線。
因此，焊墊PD5，PD6，PD7與線圈CL5，CL6(線圈配線CW5，CW6)的連接位置，不是各焊墊PD5，PD6，PD7的邊的中央，而是設為各焊墊PD5，PD6，PD7的角部附近為理想。在此，各焊墊PD5，PD6，PD7的平面形狀是大致矩形，或將其矩形的角去掉的形狀，或對矩形的角賦予圓弧的形狀等。在圖33中是顯示各焊墊PD5，PD6，PD7的平面形狀為去掉矩形的角之平面形狀的情況。各焊墊PD5，PD6，PD7的平面形狀為矩形時，不是在其矩形的邊的中央，而是在錯開至矩形的角部側的位置連接線圈CL5，CL6(線圈配線CW5，CW6)即可。各焊墊PD5，PD6，PD7的平面形狀為去掉矩形的角的形狀或對矩形的角賦予圓弧的形狀時，不是在其基礎的矩形的邊的中央，而是在錯開至基礎的矩形的角部側的位置連接線圈CL5，CL6(線圈配線CW5，CW6)即可。
<有關線圈的構成的變形例>
其次，說明有關構成半導體晶片內所形成的變壓器的線圈的構成的變形例。
圖37及圖38是半導體晶片CP1(或半導體晶片CP2)的變形例的要部平面圖，顯示形成於上述變壓器形成領域 1B的線圈的平面圖。圖37是相當於上述圖33的圖，顯示形成於半導體晶片CP1(或半導體晶片CP2)的變壓器的二次側的線圈(線圈CL5，CL6)，圖38是相當於上述圖34的圖，顯示其變壓器的一次側的線圈(線圈CL7，CL8)。並且，在圖38中以點線來表示引出配線HW1，HW2，而使一次側的線圈(CL7，CL8)及其引出用的配線(引出配線HW1，HW2)的相對性的位置關係能夠容易理解。
上述圖33及圖34的情況，有關一次側的線圈CL7，CL8的線圈的捲方向是在線圈CL7及線圈CL8為相反方向，有關二次側的線圈CL5，CL6的線圈的捲方向是在線圈CL5及線圈CL6為相反方向。亦即，線圈CL7及線圈CL8是一方為右旋，另一方為左旋，線圈CL5及線圈CL6是一方為右旋，另一方為左旋。
相對於此，圖37及圖38的情況，有關一次側的線圈CL7，CL8的線圈的捲方向是在線圈CL7及線圈CL8為相同，有關二次側的線圈CL5，CL6的線圈的捲方向是在線圈CL5及線圈CL6為相同。亦即，線圈CL7及線圈CL8是雙方為右旋，或雙方為左旋，線圈CL5及線圈CL6是雙方為右旋，或雙方為左旋。圖38的情況是將線圈CL7，CL8雙方皆設為右旋，但其他的形態，亦可將線圈CL7，CL8雙方皆設為左旋，又，圖37的情況是將線圈CL5，CL6雙方皆設為右旋，但其他的形態，亦可將線圈CL5，CL6雙方皆設為左旋。
圖37及圖38的線圈CL5，CL6，CL7，CL8，焊墊 PD5，PD6，PD7及引出配線HW1，HW2的其他構成是與參照上述圖32~圖36同樣的說明，所以在此是省略其重複的說明。
上述圖33及圖34的情況，由於在線圈CL7及線圈CL8捲方向為相反，因此一旦電流流至被串聯的線圈CL7及線圈CL8，則在線圈CL7及線圈CL8電流的流向是形成相同，隨之，在線圈CL7及線圈CL8產生彼此相同方向的磁束。因此，當感應電流流至二次側的線圈CL5，CL6時，流至線圈CL5的電流的方向與流至線圈CL6的電流的方向是形成相同，隨之，藉由流至線圈CL5的感應電流來以貫穿線圈CL5的方式產生的磁束的方向與藉由流至線圈CL6的感應電流來以貫穿線圈CL6的方式產生的磁束的方向是形成相同。因此，經由變壓器來從發送電路傳達訊號至接受電路時，以貫穿被磁耦合的線圈CL5及線圈CL7的方式產生的磁束的方向與以貫串被磁耦合的線圈CL6及線圈CL8的方式產生的磁束的方向是彼此形成同方向。
在此，所謂線圈的電流的方向(或電流的流向)是指由上方來看該線圈(或線圈配線)，電流正轉(順時針轉)流動於該線圈，或電流反轉(逆時針轉)流動於該線圈。因此，有關2個的線圈，稱線圈的電流的方向為相同(或電流的流向相同)時，是對應於由上方來看該2個的線圈，該2個的線圈雙方皆電流正轉(順時針轉)流動，或，該2個的線圈雙方皆電流反轉(逆時針轉)流動。並且，有關2個的 線圈，稱線圈的電流的方向為相反(或電流的流向為相反)時，是對應於由上方來看該2個的線圈，該2個的線圈之中，一方的線圈是電流正轉(順時針轉)流動，另一方的線圈是電流反轉(逆時針轉)流動。
相對於此，上述圖37及圖38的情況，由於在線圈CL7及線圈CL8捲方向相同，因此一旦電流流至被串聯的線圈CL7及線圈CL8，則在線圈CL7及線圈CL8電流的流向是形成相反，隨之，在線圈CL7及線圈CL8產生彼此相反方向的磁束。因此，當感應電流流至二次側的線圈CL5，CL6時，流至線圈CL5的電流的方向與流至線圈CL6的電流的方向是形成相反，隨之，藉由流至線圈CL5的感應電流來以貫穿線圈CL5的方式產生的磁束的方向與藉由流至線圈CL6的感應電流來以貫穿線圈CL6的方式產生的磁束的方向是形成相反。因此，經由變壓器來從發送電路傳達訊號至接受電路時，以貫穿被磁耦合的線圈CL5及線圈CL7的方式產生的磁束的方向與以貫穿被磁耦合的線圈CL6及線圈CL8的方式產生的磁束的方向是彼此形成相反方向。
若貫穿線圈CL5，CL7的磁束(磁場)與貫穿線圈CL6，CL8的磁束(磁場)為相反方向，則貫穿線圈CL5的磁束(磁場)與貫穿線圈CL6的磁束(磁場)可環狀地連接(亦即可環狀地閉鎖)因此，上述圖37及圖38的情況，可抑制或防止線圈CL5，CL6彼此間作用成互相抵消磁束(磁場)，並且，可抑制或防止線圈CL7，CL8彼此間作用成 互相抵消磁束(磁場)。因此，從一次線圈(CL7，CL8)利用感應電流來傳達訊號至二次線圈(CL5，CL6)時，可提升藉由二次線圈(CL5，CL6)來檢測得知的訊號強度(接受訊號強度)。因此，可使半導體晶片的性能更提升，進而可使含半導體晶片的半導體裝置的性能更提升。
其次，說明有關構成半導體晶片內所形成的變壓器之線圈的構成的其他的變形例。圖39及圖40是半導體晶片CP1(或半導體晶片CP2)的其他的變形例的要部平面圖，顯示形成於上述變壓器形成領域1B的線圈的平面圖。圖39是相當於上述圖33的圖，顯示形成於半導體晶片CP1(或半導體晶片CP2)的變壓器的二次側的線圈(線圈CL5)，圖40是相當於上述圖34的圖，顯示該變壓器的一次側的線圈(線圈CL7)。並且，在圖40中以點線來表示引出配線HW1，HW3a，而使一次側的線圈(CL7)及其引出用的配線(引出配線HW1，HW3a)的相對位置關係能夠容易理解。
上述圖39及圖40的情況，一次側的線圈是以1個的線圈CL5所構成，線圈CL6及焊墊PD6是不被形成，又，二次側的線圈是以1個的線圈CL7所構成，線圈CL8及引出配線HW1是不被形成。線圈CL7的外側的端部不是被連接至連接配線HW3，而是被連接至引出配線HW3a，但此引出配線HW3a是可形成於與線圈CL7同層或不同的層。圖40的情況是顯示經由導通孔部來將線圈CL7的外側的端部連接至設於與引出配線HW1同層的引 出配線HW3a的情況，但引出配線HW3a亦可形成於與線圈CL7同層。
圖39及圖40的線圈CL5，CL7，焊墊PD5，PD7及引出配線HW1，HW3a的其他的構成是與參照上述圖32~圖36同樣的說明，所以在此是省略其重複的說明。變壓器的電路構成是與上述圖1相同。例如，將圖39及圖40的變壓器適用在上述圖1的變壓器TR1時，線圈CL5為上述線圈CL1a，線圈CL7為上述線圈CL2a。
上述圖32~圖36的情況或上述圖37及圖38的情況是一次線圈及二次線圈分別以2個的線圈所構成，亦即，上述變壓器TR1是以2個的變壓器所構成，可使此2個變壓器以差動動作，因此可使雜訊耐性提升。另一方面，圖39及圖40的情況，一次線圈及二次線圈是分別以1個的線圈所構成，亦即，上述變壓器TR1是以1個的變壓器所構成，因此可謀求半導體晶片的小型化(小面積化)。
<有關半導體封裝的構成例>
其次，說明有關本實施形態的半導體封裝的構成例。另外，半導體封裝是亦可視為半導體裝置。
圖41是表示本實施形態的半導體封裝(半導體裝置)PKG的平面圖，圖42是半導體封裝PKG的剖面圖。但，在圖41中，密封樹脂部MR是透視，以二點虛線來表示密封樹脂部MR的外形(外周)。並且，圖41的B1-B1線的剖面圖是大致對應於圖42。
在圖41及圖42所示的半導體封裝PKG是包含半導體晶片CP1，CP2的半導體封裝。以下，具體說明有關半導體封裝PKG的構成。
圖41及圖42所示的半導體封裝PKG是具有：半導體晶片CP1，CP2，及分別搭載半導體晶片CP1，CP2的晶粒焊墊DP1，DP2，及由導電體所構成的複數的導線LD，及連接半導體晶片CP1，CP2間或半導體晶片CP1，CP2與複數的導線LD之間的複數的接合線BW，及密封該等的密封樹脂部MR。
密封樹脂部(密封部，密封樹脂，密封體)MR是例如由熱硬化性樹脂材料等的樹脂材料等所構成，亦可含填充物等。藉由密封樹脂部MR來密封半導體晶片CP1，CP2，晶粒焊墊DP1，DP2，複數的導線LD及複數的接合線BW，予以電性及機械性保護。密封樹脂部MR是與其厚度交叉的平面形狀(外形形狀)可設為例如矩形(四角形)。
在半導體晶片CP1的元件形成側的主面之半導體晶片CP1的表面是形成有複數的焊墊(焊墊電極，接合焊墊)PD10。半導體晶片CP1的各焊墊PD10是被電性連接至半導體晶片CP1的內部所形成的半導體積體電路(例如上述控制電路CC等)。焊墊PD10是對應於半導體晶片CP1之連接至上述再配線RW的上述焊墊PD2者。
在半導體晶片CP1的表面是更形成有分別對應於上述焊墊PD5，PD6，PD7的焊墊(焊墊電極，接合焊 墊)PD5a，PD6a，PD7a。
亦即，半導體晶片CP1是具有：上述發送電路TX1及連接至此發送電路TX1的上述線圈CL7，CL8(一次線圈)，及分別磁性結合於此線圈CL7，CL8的上述線圈CL5，CL6(二次線圈)，及連接至此線圈CL5，CL6的上述焊墊PD5，PD6，PD7。半導體晶片CP1所具有的焊墊PD5會對應於焊墊PD5a，半導體晶片CP1所具有的焊墊PD6會對應於焊墊PD6a，半導體晶片CP1所具有的焊墊PD7會對應於焊墊PD7a。
並且，半導體晶片CP1是更具有：上述接受電路RX2，及連接至此接受電路RX2的複數的焊墊(焊墊電極，接合焊墊)PD9。因此，在半導體晶片CP1的表面是形成有焊墊PD5a，PD6a，PD7a，PD9，PD10。另外，半導體晶片CP1的複數的焊墊PD9之中，經由接合線BW來連接至半導體晶片CP2的焊墊PD7b之焊墊PD9是供給固定電位(接地電位，GND電位，電源電位等)的焊墊。
在半導體晶片CP2的元件形成側的主面之半導體晶片CP2的表面是形成有複數的焊墊PD11。半導體晶片CP2的各焊墊PD11是被電性連接至半導體晶片CP2的內部所形成的半導體積體電路(例如上述驅動電路DR等)。焊墊PD11是對應於半導體晶片CP2之連接至上述再配線RW的上述焊墊PD2者。
在半導體晶片CP2的表面更形成有分別對應於上述焊墊PD5，PD6，PD7的焊墊(焊墊電極，接合焊墊)PD5b， PD6b，PD7b。
亦即，半導體晶片CP2是具有：上述發送電路TX2及連接至此發送電路TX2的上述線圈CL7，CL8(一次線圈)，及分別磁性地結合於此線圈CL7，CL8的上述線圈CL5，CL6(二次線圈)，及連接至此線圈CL5，CL6的上述焊墊PD5，PD6，PD7。半導體晶片CP2所具有的焊墊PD5會對應於焊墊PD5b，半導體晶片CP2所具有的焊墊PD6會對應於焊墊PD6b，半導體晶片CP2所具有的焊墊PD7會對應於焊墊PD7b。
並且，半導體晶片CP2是更具有：上述接受電路RX1，及被連接至此接受電路RX1的複數的焊墊(焊墊電極，接合焊墊)PD8。因此，在半導體晶片CP2的表面是形成有焊墊PD5b，PD6b，PD7b，PD8，PD11。另外，半導體晶片CP2的複數的焊墊PD8之中，經由接合線BW來連接至半導體晶片CP1的焊墊PD7a之焊墊PD8是供給固定電位(接地電位，GND電位，電源電位等)的焊墊。
另外，在半導體晶片CP1中，將形成有焊墊PD5a，PD6a，PD7a，PD9，PD10的一側的主面稱為半導體晶片CP1的表面，將相反側的主面稱為半導體晶片CP1的背面。並且，在半導體晶片CP2中，將形成有焊墊PD，PD5b，PD6b，PD7b，PD8，PD11的一側的主面稱為半導體晶片CP2的表面，將相反側的主面稱為半導體晶片CP2的背面。
半導體晶片CP1是以半導體晶片CP1的表面能夠朝 上方的方式，搭載(配置)於晶片搭載部之晶粒焊墊DP1的上面上，半導體晶片CP1的背面會經由黏晶材(黏結材)DB來黏結固定於晶粒焊墊DP1的上面。
半導體晶片CP2是以半導體晶片CP2的表面能夠朝上方的方式，搭載(配置)於晶片搭載部之晶粒焊墊DP2的上面上，半導體晶片CP2的背面會經由黏晶材(黏結材)DB來黏結固定於晶粒焊墊DP2的上面。
晶粒焊墊DP1與晶粒焊墊DP2是其間存在構成密封樹脂部MR的材料而分離，彼此電性絕緣。
導線LD是以導電體所形成，較理想是由銅(Cu)或銅合金等的金屬材料所構成。各導線LD是由：導線LD之中位於密封樹脂部MR內的部分之內部導線部，及導線LD之中位於密封樹脂部MR外的部分之外部導線部所構成，導線LD的外部導線部是從密封樹脂部MR的側面突出至密封樹脂部MR外。相鄰的導線LD的內部導線部間是藉由構成密封樹脂部MR的材料來填滿。各導線LD的外部導線部是可作為半導體封裝PKG的外部連接用端子部(外部端子)的機能。各導線LD的外部導線部是折彎加工成外部導線部的端部附近的下面會比密封樹脂部MR的下面更位於若干下面。
半導體晶片CP1的表面的各焊墊PD10及半導體晶片CP2的表面的各焊墊PD11是經由導電性連接構件的接合線BW來分別電性連接至各導線LD的內部導線部。亦即，一端被連接至半導體晶片CP1的表面的各焊墊PD10 之接合線BW的另一端是被連接至各導線LD的內部導線部的上面。並且，一端被連接至半導體晶片CP2的表面的各焊墊PD11之接合線BW的另一端是被連接至各導線LD的內部導線部的上面。另外，半導體晶片CP1的焊墊PD10經由接合線BW來連接的導線LD及半導體晶片CP2的焊墊PD11經由接合線BW來連接的導線LD是彼此為不同的導線LD。因此，半導體晶片CP1的焊墊PD10與半導體晶片CP2的焊墊PD11是未經由導體來連接。
並且，半導體晶片CP1的表面的焊墊PD5a，PD6a，PD7a是經由接合線BW來分別電性連接至半導體晶片CP2的表面的焊墊PD8。並且，半導體晶片CP2的表面的焊墊PD5b，PD6b，PD7b是經由接合線BW來分別電性連接至半導體晶片CP1的表面的焊墊PD9。
接合線BW是導電性的連接構件(連接用構件)，更特定的是導電性的接線，例如由金(Au)線或銅(Cu)線等的金屬細線所構成。接合線BW是被密封於密封樹脂部MR內，不會從密封樹脂部MR露出。
在此，以下將連接半導體晶片CP1的焊墊PD5a，PD6a，PD7a與半導體晶片CP2的焊墊PD8之間的接合線BW附上符號BW8而稱為接合線BW8。並且，以下將連接半導體晶片CP2的焊墊PD5b，PD6b，PD7b與半導體晶片CP1的焊墊PD9之間的接合線BW附上符號BW9而稱為接合線BW9。
半導體晶片CP1與半導體晶片CP2之間是以接合線 BW8，BW9來連接，但除此以外的接合線BW(導電性的連接構件)是未被連接。因此，在半導體晶片CP1與半導體晶片CP2之間的電訊號的傳送是僅從半導體晶片CP1的焊墊PD5a，PD6a，PD7a經由接合線BW8至半導體晶片CP2的焊墊PD8的路徑，及從半導體晶片CP2的焊墊PD5b，PD6b，PD7b經由接合線BW9至半導體晶片CP2的焊墊PD9的路徑。
而且，半導體晶片CP1的焊墊PD5a，PD6a，PD7a是連接至半導體晶片CP1內所形成的上述線圈CL5，CL6(二次線圈)，但此線圈CL5，CL6是不經由導體(內部配線)來連接至半導體晶片CP1內所形成的電路，為與半導體晶片CP1內的上述線圈CL7，CL8(一次線圈)磁性結合。因此，僅從半導體晶片CP1內所形成的電路(上述發送電路TX1等)經由半導體晶片CP1內的上述線圈CL7，CL8(一次線圈)及上述線圈CL5，CL6(二次線圈)來以電磁感應傳達的訊號會從焊墊PD5a，PD6a，PD7a經由接合線BW8來輸入至半導體晶片CP2(上述接受電路RX1)。
並且，半導體晶片CP2的焊墊PD5b，PD6b，PD7b是連接至半導體晶片CP2內所形成的上述線圈CL5，CL6(二次線圈)，但此線圈CL5，CL6是不經由導體(內部配線)來連接至半導體晶片CP2內所形成的電路，為與半導體晶片CP2內的上述線圈CL7，CL8(一次線圈)磁性結合者。因此，僅從半導體晶片CP2內所形成的電路(上述發送電路TX2等)經由半導體晶片CP2內的上述線圈 CL7，CL8(一次線圈)及上述線圈CL5，CL6(二次線圈)來以電磁感應傳達的訊號會從焊墊PD5b，PD6b，PD7b經由接合線BW9來輸入至半導體晶片CP1(上述接受電路RX2)。
半導體晶片CP1與半導體晶片CP2是電壓位準(基準電位)不同。例如，驅動電路DR是驅動馬達等的負荷LOD，具體而言，驅動或控制馬達等的負荷LOD的開關(開關元件)，進行開關的切換。因此，一旦此驅動對象的開關形成開啟，則半導體晶片CP2的基準電位(電壓位準)有時會上昇至與驅動對象的開關的電源電壓(動作電壓)幾乎一致的電壓，此電源電壓是相當的高電壓(例如數百V~數千V程度)。因此，在半導體晶片CP1及半導體晶片CP2，於電壓位準(基準電位)產生大的差。亦即，在驅動對象的開關的開啟時，半導體晶片CP2是被供給比供給至半導體晶片CP1的電源電壓(例如數V~數十V程度)更高的電壓(例如數百V~數千V程度)。
然而，如上述般，在半導體晶片CP1與半導體晶片CP2之間電性傳達的是僅經由半導體晶片CP1內的一次線圈(CL7，CL8)及二次線圈(CL5，CL6)來以電磁感應傳達的訊號，或，經由半導體晶片CP2內的一次線圈(CL7，CL8)及二次線圈(CL5，CL6)來以電磁感應傳達的訊號。因此，即使半導體晶片CP1的電壓位準(基準電位)與半導體晶片CP2的電壓位準(基準電位)不同，還是可確實地防止半導體晶片CP2的電壓位準(基準電位)被輸入至半導體 晶片CP1，或，半導體晶片CP1的電壓位準(基準電位)被輸入至半導體晶片CP2。亦即，即使驅動對象的開關形成開啟而半導體晶片CP2的基準電位(電壓位準)上昇至與驅動對象的開關的電源電壓(例如數百V~數千V程度)幾乎一致的電壓，還是可確實地防止此半導體晶片CP2的基準電位被輸入至半導體晶片CP1。因此，在電壓位準(基準電位)不同的半導體晶片CP1，CP2間可確實地進行電訊號的傳達。並且，可提高半導體晶片CP1及半導體晶片CP2的可靠度。並且，可使半導體封裝PKG的可靠度提升。並且，可使使用半導體封裝PKG的電子裝置的可靠度提升。
並且，利用磁性結合的線圈來進行半導體晶片間的訊號的傳達，藉此可一面謀求半導體封裝PKG的小型化，一面使可靠度提升。
半導體封裝PKG是可例如其次般製造。亦即，首先，準備：晶粒焊墊DP1，DP2及複數的導線LD被連結於框架的導線架，進行晶粒接合工程，而於此導線架的晶粒焊墊DP1，DP2上經由黏晶材(黏結材)DB來分別搭載半導體晶片CP1，CP2而接合。其次，進行打線接合工程。藉此，半導體晶片CP1的複數的焊墊PD10會經由複數的導線LD及複數的接合線BW來電性連接。並且，半導體晶片CP2的複數的焊墊PD11會經由其他複數的接合線BW來電性連接至其他複數的導線LD。並且，半導體晶片CP1的複數的焊墊PD5a，PD6a，PD7a會經由複數的 接合線BW8來與半導體晶片CP2的複數的焊墊PD8電性連接。並且，半導體晶片CP2的複數的焊墊PD5b，PD6b，PD7b會經由複數的接合線BW9來與半導體晶片CP1的複數的焊墊PD9電性連接。其次，進行樹脂密封工程，而形成密封半導體晶片CP1，CP2，晶粒焊墊DP1，DP2，複數的導線LD及複數的接合線BW(包含接合線BW8，BW9)之密封樹脂部MR。其次，從導線架的框架切斷各內部導線部被密封於密封樹脂部MR之複數的導線LD而分離後，將複數的導線LD的外部導線部折彎加工。如此一來，可製造半導體封裝PKG。
在此，說明有關搭載有半導體封裝PKG的製品用途例。例如有汽車，洗衣機等的家電機器的馬達控制部，開關電源，照明控制器，太陽光發電控制器，行動電話，或移動式通訊機器等。
例如，作為汽車用途是半導體晶片CP1為被供給低電壓的電源電壓的低壓晶片，此時的供給電源電壓是例如5V程度。另一方面，驅動電路DR的驅動對象的開關的電源電壓是例如600V~1000V或以上的高電壓，開關的開啟時，此高電壓會被供給至半導體晶片CP2。
另外，在此是舉例說明SOP(Small Outline Package)的情況，作為半導體封裝PKG的封裝形態，但SOP以外也可適用。
(實施形態2)
圖43是表示本實施形態2的半導體裝置的剖面構造的要部剖面圖，相當於上述實施形態1的上述圖3者。
在上述實施形態1中，如在上述圖3也顯示那樣，變壓器的一次線圈之線圈CL1是形成於比焊墊PD1更下層。上述圖3的情況是在比形成有焊墊PD1的第3配線層更下一層的第2配線層(亦即與配線M2同層)形成有線圈CL1。
相對的，在本實施形態2中，如在圖43也顯示那樣，變壓器的一次線圈之線圈CL1是形成於與焊墊PD1同層。亦即，在形成有焊墊PD1的第3配線層(亦即與配線M3同層)形成線圈CL1。因此，本實施形態2是在線圈CL1與線圈CL2之間不存在層間絕緣膜IL3，只存在層疊膜LF，且層疊膜LF的氧化矽膜LF1是以能夠覆蓋線圈CL1的方式形成接觸於線圈CL1。
除此以外的構成，本實施形態2亦與上述實施形態1基本上相同，所以在此省略其重複的說明。
在本實施形態2也可取得與上述實施形態1說明者大致同樣的效果。但，上述實施形態1相較於本實施形態2，具有以下那樣的優點。
亦即，本實施形態2是在線圈CL1與線圈CL2之間存在層疊膜LF，藉由此層疊膜LF來確保線圈CL1與線圈CL2之間的絕緣耐壓。另一方面，上述實施形態1是在線圈CL1與線圈CL2之間。不僅層疊膜LF，連層間絕緣膜(上述圖3的情況是層間絕緣膜IL3)也存在，藉由此 層疊膜LF及層間絕緣膜來確保線圈CL1與線圈CL2之間的絕緣耐壓。因此，在線圈CL1與線圈CL2之間也存在層間絕緣膜(上述圖3的情況是層間絕緣膜IL3)的部分，上述實施形態1要比本實施形態2更能提高線圈CL1與線圈CL2之間的絕緣耐壓。
並且，像本實施形態2那樣若使線圈CL1及焊墊PD1形成同層，則線圈CL1的厚度會變厚。這是因為焊墊PD1的厚度比起焊墊PD1，下層的配線(在此是配線M1及配線M2)的厚度更厚(大)。一旦線圈CL1的厚度厚，則難以用絕緣膜來埋入構成線圈CL1的渦捲狀的線圈配線的鄰接間，因此需要比較嚴密地管理其絕緣膜的成膜工程。相對的，上述實施形態1是將線圈CL1形成於比焊墊PD1更下層，因此可將線圈CL1的厚度形成比焊墊PD1的厚度更薄(小)。因此，以絕緣膜來容易埋入構成線圈CL1的渦捲狀的線圈配線的鄰接間，因此其絕緣膜的成膜工程的管理容易。因此，容易製造半導體裝置。並且，可以絕緣膜來更確實地埋入構成線圈CL1的渦捲狀的線圈配線的鄰接間，所以可使半導體裝置的可靠度更提升。
以上，根據其實施形態來具體說明本發明者的發明，但本發明並非限於前述實施形態，當然可在不脫離其要旨的範圍實施各種的變更。

Claims (15)

  1. 一種半導體裝置，係具有：半導體基板；第1線圈，其係隔著第1絕緣膜來形成於前述半導體基板上；層疊絕緣膜，其係於前述半導體基板上，以能夠覆蓋前述第1絕緣膜及前述第1線圈的方式形成；第2線圈，其係形成於前述層疊絕緣膜上，且配置於前述第1線圈的上方；第1焊墊，其係形成於前述層疊絕緣膜上，且被配置於前述第2線圈的內側，且平面視具有多角形狀；第2焊墊，其係形成於前述層疊絕緣膜上，且被配置於前述第2線圈的外側；及第2絕緣膜，其係以能夠覆蓋前述層疊絕緣膜、前述第2線圈、前述第1焊墊的一部分及前述第2焊墊的一部分之方式形成，其特徵為：前述第1焊墊，係平面視具有複數的角及複數的邊，前述第1焊墊的前述複數的角的各者，係平面視為鈍角，前述第1焊墊的前述複數的邊，係包含第1邊及平面視延伸於與前述第1邊的延伸方向交叉的方向的第2邊，前述第2線圈的一端，係平面視經由第1連接部來與前述第1焊墊的前述第1邊連接，前述第2線圈的另一端，係平面視經由第2連接部來連接至前述第2焊墊，前述第1焊墊的前述第1邊的延伸方向的前述第1連接部的寬度，係平面視隨著從前述第1邊來接近前述第2線圈的一端而漸減，前述第1連接部，係平面視連接至比前述第1邊的中央更靠前述第1邊的延伸方向與前述第2邊的延伸方向的交叉的角的附近，前述第1線圈與前述第2線圈係電性絕緣。
  2. 如申請專利範圍第1項之半導體裝置，其中，前述第1連接部與沿著前述第1焊墊的前述第1邊的連接部的寬度，係比前述第2線圈的配線的寬度更大。
  3. 如申請專利範圍第1項之半導體裝置，其中，前述第2絕緣膜為樹脂膜。
  4. 如申請專利範圍第3項之半導體裝置，其中，前述第1焊墊的平面形狀為大致八角形，前述第2線圈的平面形狀為大致八角形。
  5. 如申請專利範圍第1項之半導體裝置，其中，前述第2焊墊，係平面視具有具備複數的角及複數的邊之多角形狀，前述第2焊墊的前述複數的角的各者，係平面視為鈍角，前述第2焊墊的前述複數的邊，係包含第3邊及平面視延伸於與前述第3邊的延伸方向交叉的方向的第4邊，前述第2線圈的另一端，係平面視經由前述第2連接部來連接至前述第3邊，前述第2焊墊的前述第3邊的延伸方向的前述第2連接部的寬度，係平面視隨著從前述第3邊來接近前述第2線圈的另一端而漸減，前述第2連接部，係平面視連接至比前述第3邊的中央更靠前述第3邊的延伸方向與前述第4邊的延伸方向的交叉的角的附近。
  6. 如申請專利範圍第5項之半導體裝置，其中，前述第2絕緣膜為樹脂膜。
  7. 如申請專利範圍第1項之半導體裝置，其中，前述第2絕緣膜，係聚醯亞胺膜，具有前述第1焊墊露出的第1開口部及前述第2焊墊露出的第2開口部，前述第1開口部的前述第1焊墊的露出部，係經由第1接合線來連接至半導體晶片，前述第2開口部的前述第2焊墊的露出部，係經由第2接合線來連接至前述半導體晶片，前述半導體基板與前述半導體晶片係電性絕緣。
  8. 如申請專利範圍第7項之半導體裝置，其中，以前述半導體基板的側面與前述半導體晶片的側面能夠對向的方式排列配置，複數的第1導線被排列配置於與前述半導體基板的側面相反側的側面，複數的第2導線被排列配置於與前述半導體晶片的側面相反側的側面，前述第1導線的各者，係經由複數的第1接線來連接至前述半導體基板，前述第2導線的各者，係經由複數的第2接線來連接至前述半導體晶片，前述半導體基板、前述半導體晶片、前述第1及第2接合線、前述複數的第1及第2接線、前述複數的第1導線的各者的一部分、及前述複數的第2導線的各者的一部分，係藉由樹脂來密封。
  9. 一種半導體裝置，係具有：第1晶粒焊墊；第2晶粒焊墊，其係排列配置於前述第1晶粒焊墊，且與前述第1晶粒焊墊電性絕緣；第1半導體晶片，其係被搭載於前述第1晶粒焊墊，具有第1長邊；第2半導體晶片，其係被搭載於前述第2晶粒焊墊，具有與前述第1半導體晶片的前述第1長邊對向的第2長邊；複數的第1導線，其係被配置於前述第1晶粒焊墊的外側，且沿著與前述第1半導體晶片的前述第1長邊相反側的邊而配置；複數的第2導線，其係被配置於前述第2晶粒焊墊的外側，且沿著與前述第2半導體晶片的前述第2長邊相反側的邊而配置，複數的第1接線，其係將前述複數的第1導線的各者連接至前述第1半導體晶片；複數的第2接線，其係將前述複數的第2導線的各者連接至前述第2半導體晶片；複數的接合線，其係連接前述第1半導體晶片與前述第2半導體晶片；及密封體，其係密封前述第1及第2晶粒焊墊、前述第1及第2半導體晶片、前述複數的第1導線的各者的一部分、前述複數的第2導線的各者的一部分、前述複數的第1及第2接線、以及前述複數的接合線，其特徵為：前述第1半導體晶片係具有：半導體基板；第1線圈，其係隔著第1絕緣膜來形成於前述半導體基板上；層疊絕緣膜，其係於前述半導體基板上，以能夠覆蓋前述第1絕緣膜及前述第1線圈的方式形成；第2線圈，其係形成於前述層疊絕緣膜上，且配置於前述第1線圈的上方；第1焊墊，其係形成於前述層疊絕緣膜上，且被配置於前述第2線圈的內側，且平面視具有多角形狀；第2焊墊，其係形成於前述層疊絕緣膜上，且被配置於前述第2線圈的外側；及第2絕緣膜，其係以能夠覆蓋前述層疊絕緣膜、前述第2線圈、前述第1焊墊的一部分及前述第2焊墊的一部分之方式形成，前述第1焊墊，係平面視具有複數的角及複數的邊，前述第1焊墊的前述複數的角的各者，係平面視為鈍角，前述第1焊墊的前述複數的邊，係包含第1邊及平面視延伸於與前述第1邊的延伸方向交叉的方向的第2邊，前述第2線圈的一端，係經由第1連接部來與前述第1焊墊的前述第1邊連接，前述第2線圈的另一端，係經由第2連接部來連接至前述第2焊墊，前述第1焊墊的前述第1邊的延伸方向的前述第1連接部的寬度，係平面視隨著從前述第1邊來接近前述第2線圈的一端而漸減，前述第1連接部，係平面視連接至比前述第1邊的中央更靠前述第1邊的延伸方向與前述第2邊的延伸方向的交叉的角的附近，前述第1線圈與前述第2線圈係電性絕緣。
  10. 如申請專利範圍第9項之半導體裝置，其中，前述第1連接部與沿著前述第1焊墊的前述第1邊的連接部的寬度，係比前述第2線圈的配線的寬度更大。
  11. 如申請專利範圍第9項之半導體裝置，其中，前述第2絕緣膜為樹脂膜。
  12. 如申請專利範圍第11項之半導體裝置，其中，前述第1焊墊的平面形狀為大致八角形，前述第2線圈的平面形狀為大致八角形。
  13. 如申請專利範圍第9項之半導體裝置，其中，前述第2焊墊，係平面視具有複數的角及複數的邊，前述第2焊墊的前述複數的角的各者，係平面視為鈍角，前述第2焊墊的前述複數的邊，係包含第3邊，前述第2線圈的另一端，係平面視經由前述第2連接部來連接至前述第3邊，前述第2焊墊的前述第3邊的延伸方向的前述第2連接部的寬度，係平面視隨著從前述第3邊來接近前述第2線圈的另一端而漸減。
  14. 如申請專利範圍第13項之半導體裝置，前述第2絕緣膜為樹脂膜。
  15. 如申請專利範圍第9項之半導體裝置，其中，前述複數的接合線，係包含第1接合線及第2接合線，前述第2絕緣膜，係聚醯亞胺膜，具有前述第1焊墊露出的第1開口部及前述第2焊墊露出的第2開口部，前述第1開口部的前述第1焊墊的露出部，係經由前述第1接合線來連接至前述第2半導體晶片，前述第2開口部的前述第2焊墊的露出部，係經由前述第2接合線來連接至前述第2半導體晶片，前述第1半導體晶片與前述第2半導體晶片係電性絕緣。
TW106101884A 2013-03-25 2014-03-04 半導體裝置及其製造方法 TWI620305B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2013/058526 WO2014155478A1 (ja) 2013-03-25 2013-03-25 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
TW201719858A TW201719858A (zh) 2017-06-01
TWI620305B true TWI620305B (zh) 2018-04-01

Family

ID=51622573

Family Applications (3)

Application Number Title Priority Date Filing Date
TW107105043A TWI645538B (zh) 2013-03-25 2014-03-04 半導體裝置及其製造方法
TW103107212A TWI578493B (zh) 2013-03-25 2014-03-04 半導體裝置及其製造方法
TW106101884A TWI620305B (zh) 2013-03-25 2014-03-04 半導體裝置及其製造方法

Family Applications Before (2)

Application Number Title Priority Date Filing Date
TW107105043A TWI645538B (zh) 2013-03-25 2014-03-04 半導體裝置及其製造方法
TW103107212A TWI578493B (zh) 2013-03-25 2014-03-04 半導體裝置及其製造方法

Country Status (8)

Country Link
US (3) US9653396B2 (zh)
EP (1) EP2980841B1 (zh)
JP (1) JP6010216B2 (zh)
KR (1) KR20150135255A (zh)
CN (2) CN108807208B (zh)
HK (1) HK1214408A1 (zh)
TW (3) TWI645538B (zh)
WO (1) WO2014155478A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI790926B (zh) * 2021-09-17 2023-01-21 日商鎧俠股份有限公司 半導體裝置及其製造方法

Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10388568B2 (en) * 2011-06-28 2019-08-20 Monolithic 3D Inc. 3D semiconductor device and system
JP6091206B2 (ja) * 2012-12-21 2017-03-08 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
US9484879B2 (en) * 2013-06-06 2016-11-01 Qorvo Us, Inc. Nonlinear capacitance linearization
WO2014155478A1 (ja) * 2013-03-25 2014-10-02 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6395304B2 (ja) 2013-11-13 2018-09-26 ローム株式会社 半導体装置および半導体モジュール
US10236115B2 (en) * 2014-06-16 2019-03-19 Stmicroelectronics S.R.L. Integrated transformer
JP6402978B2 (ja) * 2014-07-25 2018-10-10 セイコーエプソン株式会社 半導体回路素子、電子機器、および移動体
US9852928B2 (en) * 2014-10-06 2017-12-26 Infineon Technologies Ag Semiconductor packages and modules with integrated ferrite material
CN106716622B (zh) 2014-11-18 2019-07-05 三菱电机株式会社 信号传送绝缘设备以及功率半导体模块
JP6589277B2 (ja) * 2015-01-14 2019-10-16 富士電機株式会社 高耐圧受動素子および高耐圧受動素子の製造方法
JP2016139711A (ja) * 2015-01-28 2016-08-04 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
CN107924870B (zh) * 2015-07-16 2022-04-05 Pezy计算股份有限公司 半导体装置
JP2017045864A (ja) * 2015-08-26 2017-03-02 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
KR20170079183A (ko) * 2015-12-30 2017-07-10 삼성전기주식회사 코일 부품
JP6619698B2 (ja) * 2016-06-09 2019-12-11 ルネサスエレクトロニクス株式会社 半導体装置、及び通信回路
CN106449457A (zh) * 2016-10-25 2017-02-22 天津大学 芯片级差分输出型电磁辐射测量标准单元结构
JP6841634B2 (ja) * 2016-11-08 2021-03-10 ローム株式会社 電子部品
GB2557614A (en) * 2016-12-12 2018-06-27 Infineon Technologies Austria Ag Semiconductor device, electronic component and method
KR20180107905A (ko) * 2017-03-23 2018-10-04 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
CN106952927A (zh) * 2017-03-27 2017-07-14 合肥京东方光电科技有限公司 叠层结构及其制备方法
US10236221B2 (en) * 2017-05-19 2019-03-19 Analog Devices Global Forming an isolation barrier in an isolator
US10290532B2 (en) 2017-05-19 2019-05-14 Analog Devices Global Forming an isolation barrier in an isolator
WO2019021789A1 (ja) * 2017-07-24 2019-01-31 株式会社村田製作所 半導体装置
JP2019121640A (ja) * 2017-12-28 2019-07-22 ルネサスエレクトロニクス株式会社 半導体装置
JP2019160893A (ja) * 2018-03-09 2019-09-19 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子、半導体装置、電子機器、および製造方法
CN112400229B (zh) * 2018-07-12 2023-12-19 罗姆股份有限公司 半导体器件
US11049820B2 (en) * 2018-07-30 2021-06-29 Texas Instruments Incorporated Crack suppression structure for HV isolation component
US11515609B2 (en) * 2019-03-14 2022-11-29 Taiwan Semiconductor Manufacturing Company, Ltd. Transmission line structures for millimeter wave signals
DE102019126433A1 (de) * 2019-03-14 2020-09-17 Taiwan Semiconductor Manufacturing Company, Ltd. Übertragungsleitungsstrukturen für Millimeterwellensignale
JP7232137B2 (ja) * 2019-06-25 2023-03-02 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
CN114467164A (zh) * 2019-09-12 2022-05-10 应用材料公司 排斥网和沉积方法
JP7266542B2 (ja) * 2020-02-03 2023-04-28 株式会社東芝 電流測定装置
WO2021205662A1 (ja) * 2020-04-10 2021-10-14 株式会社オプトハブ 半導体イメージセンサ
US20220119952A1 (en) * 2020-10-20 2022-04-21 Applied Materials, Inc. Method of reducing defects in a multi-layer pecvd teos oxide film
US11355460B1 (en) 2020-12-07 2022-06-07 Infineon Technologies Ag Molded semiconductor package with high voltage isolation
JP2022191901A (ja) * 2021-06-16 2022-12-28 キオクシア株式会社 半導体装置およびその製造方法
JP2023137056A (ja) * 2022-03-17 2023-09-29 キオクシア株式会社 半導体装置、及び、半導体装置のテスト方法
WO2023189930A1 (ja) * 2022-03-31 2023-10-05 ローム株式会社 半導体素子および半導体装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003100744A (ja) * 2001-09-21 2003-04-04 Ricoh Co Ltd 半導体装置及びその製造方法
JP2008210828A (ja) * 2007-02-23 2008-09-11 Casio Comput Co Ltd 半導体装置およびその製造方法
JP2010016142A (ja) * 2008-07-03 2010-01-21 Nec Electronics Corp 回路装置
WO2010113383A1 (ja) * 2009-03-31 2010-10-07 日本電気株式会社 半導体装置
JP2010251662A (ja) * 2009-04-20 2010-11-04 Renesas Electronics Corp 半導体装置
WO2010140297A1 (ja) * 2009-06-04 2010-12-09 日本電気株式会社 半導体装置及び信号伝達方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4979154B2 (ja) 2000-06-07 2012-07-18 ルネサスエレクトロニクス株式会社 半導体装置
WO2005122423A2 (en) 2004-06-03 2005-12-22 Silicon Laboratories Inc. Spread spectrum isolator
JP4317107B2 (ja) * 2004-09-30 2009-08-19 Ｔｄｋ株式会社 有機材料系絶縁層を有する電子素子及びその製造方法
US7566952B2 (en) 2005-01-05 2009-07-28 International Business Machines Corporation On-chip circuit pad structure
TWI330863B (en) * 2005-05-18 2010-09-21 Megica Corp Semiconductor chip with coil element over passivation layer
JP2006339197A (ja) 2005-05-31 2006-12-14 Mitsubishi Electric Corp 高周波インダクタ素子
JP2007142109A (ja) 2005-11-17 2007-06-07 Tdk Corp 電子部品
US8717137B2 (en) * 2006-05-31 2014-05-06 Broadcom Corporation On-chip inductor using redistribution layer and dual-layer passivation
US8110882B2 (en) 2007-02-13 2012-02-07 Casio Computer Co., Ltd. Semiconductor device with magnetic powder mixed therein and manufacturing method thereof
JP2008270465A (ja) 2007-04-19 2008-11-06 Fuji Electric Device Technology Co Ltd マイクロトランスの製造方法
JP5045219B2 (ja) 2007-04-27 2012-10-10 富士電機株式会社 マイクロトランスの製造方法
JP5154262B2 (ja) * 2008-02-26 2013-02-27 太陽誘電株式会社 電子部品
JP2009302268A (ja) 2008-06-13 2009-12-24 Toyota Central R&D Labs Inc トランス素子が形成されている半導体装置とその製造方法
JP2011054672A (ja) 2009-08-31 2011-03-17 Sony Corp 電気磁気素子およびその製造方法
US8633777B2 (en) 2009-12-01 2014-01-21 Qualcomm Incorporated Methods and apparatus for inductors with integrated passive and active elements
CN104871307B (zh) * 2012-12-19 2018-01-02 瑞萨电子株式会社 半导体装置
JP6091206B2 (ja) * 2012-12-21 2017-03-08 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
WO2014155478A1 (ja) * 2013-03-25 2014-10-02 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003100744A (ja) * 2001-09-21 2003-04-04 Ricoh Co Ltd 半導体装置及びその製造方法
JP2008210828A (ja) * 2007-02-23 2008-09-11 Casio Comput Co Ltd 半導体装置およびその製造方法
JP2010016142A (ja) * 2008-07-03 2010-01-21 Nec Electronics Corp 回路装置
WO2010113383A1 (ja) * 2009-03-31 2010-10-07 日本電気株式会社 半導体装置
JP2010251662A (ja) * 2009-04-20 2010-11-04 Renesas Electronics Corp 半導体装置
WO2010140297A1 (ja) * 2009-06-04 2010-12-09 日本電気株式会社 半導体装置及び信号伝達方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI790926B (zh) * 2021-09-17 2023-01-21 日商鎧俠股份有限公司 半導體裝置及其製造方法

Also Published As

Publication number Publication date
TW201820589A (zh) 2018-06-01
JPWO2014155478A1 (ja) 2017-02-16
CN105051886A (zh) 2015-11-11
EP2980841A4 (en) 2016-11-16
JP6010216B2 (ja) 2016-10-19
TW201501269A (zh) 2015-01-01
CN108807208A (zh) 2018-11-13
US9653396B2 (en) 2017-05-16
US10128125B2 (en) 2018-11-13
EP2980841B1 (en) 2020-05-27
CN108807208B (zh) 2023-06-23
TW201719858A (zh) 2017-06-01
TWI645538B (zh) 2018-12-21
US20160035672A1 (en) 2016-02-04
HK1214408A1 (zh) 2016-07-22
US9805950B2 (en) 2017-10-31
WO2014155478A1 (ja) 2014-10-02
KR20150135255A (ko) 2015-12-02
US20180061662A1 (en) 2018-03-01
CN105051886B (zh) 2018-06-08
US20170194164A1 (en) 2017-07-06
TWI578493B (zh) 2017-04-11
EP2980841A1 (en) 2016-02-03

Similar Documents

Publication Publication Date Title
TWI620305B (zh) 半導體裝置及其製造方法
US10157974B2 (en) Semiconductor device and method of manufacturing the same
JP6235353B2 (ja) 半導体装置の製造方法
US10115684B2 (en) Semiconductor device
JP2016127162A (ja) 半導体装置の製造方法
JP2018139290A (ja) 半導体装置
JP6360926B2 (ja) 半導体装置
JP2017034265A (ja) 半導体装置
JP6435037B2 (ja) 半導体装置
JP2018186280A (ja) 半導体装置