JP2010016142A - 回路装置 - Google Patents

回路装置 Download PDF

Info

Publication number
JP2010016142A
JP2010016142A JP2008174111A JP2008174111A JP2010016142A JP 2010016142 A JP2010016142 A JP 2010016142A JP 2008174111 A JP2008174111 A JP 2008174111A JP 2008174111 A JP2008174111 A JP 2008174111A JP 2010016142 A JP2010016142 A JP 2010016142A
Authority
JP
Japan
Prior art keywords
inductor
transmission
receiving
circuit device
reception
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2008174111A
Other languages
English (en)
Other versions
JP5658429B2 (ja
Inventor
Masaya Kawano
連也 川野
Yasutaka Nakashiba
康隆 中柴
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Electronics Corp
Original Assignee
NEC Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Electronics Corp filed Critical NEC Electronics Corp
Priority to JP2008174111A priority Critical patent/JP5658429B2/ja
Priority to US12/457,295 priority patent/US8085549B2/en
Priority to CN201210209810.9A priority patent/CN102768897B/zh
Priority to CN2009101510049A priority patent/CN101621065B/zh
Publication of JP2010016142A publication Critical patent/JP2010016142A/ja
Priority to US13/306,302 priority patent/US8830694B2/en
Priority to US14/339,414 priority patent/US9502175B2/en
Application granted granted Critical
Publication of JP5658429B2 publication Critical patent/JP5658429B2/ja
Priority to US15/346,918 priority patent/US9978512B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01FMAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F38/00Adaptations of transformers or inductances for specific applications or functions
    • H01F38/14Inductive couplings
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01FMAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F27/00Details of transformers or inductances, in general
    • H01F27/28Coils; Windings; Conductive connections
    • H01F27/2804Printed windings
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01FMAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F27/00Details of transformers or inductances, in general
    • H01F27/40Structural association with built-in electric component, e.g. fuse
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5227Inductive arrangements or effects of, or between, wiring layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/10Inductors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642Isolation within the component, i.e. internal isolation
    • H01L29/0649Dielectric regions, e.g. SiO2 regions, air gaps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01FMAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F17/00Fixed inductances of the signal type 
    • H01F17/0006Printed inductances
    • H01F17/0013Printed inductances with stacked layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01FMAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F17/00Fixed inductances of the signal type 
    • H01F17/0006Printed inductances
    • H01F2017/0073Printed inductances with a special conductive pattern, e.g. flat spiral
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01FMAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F17/00Fixed inductances of the signal type 
    • H01F17/0006Printed inductances
    • H01F2017/0086Printed inductances on semiconductor substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01FMAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F27/00Details of transformers or inductances, in general
    • H01F27/28Coils; Windings; Conductive connections
    • H01F27/2804Printed windings
    • H01F2027/2809Printed windings on stacked layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01FMAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F38/00Adaptations of transformers or inductances for specific applications or functions
    • H01F38/14Inductive couplings
    • H01F2038/143Inductive couplings for signals
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/4813Connecting within a semiconductor or solid-state body, i.e. fly wire, bridge wire
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48135Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/301Electrical effects
    • H01L2924/30107Inductance

Abstract

【課題】互いに接続していない2つの回路の間で電気信号を伝達することができ、かつノイズに強い回路装置を提供する。
【解決手段】この回路装置は、第1送信インダクタ200、第1絶縁層120、第1受信インダクタ300、及び第2受信インダクタ320を備える。第1送信インダクタ200は、渦巻状の導電パターンからなり、送信信号が入力される。第1受信インダクタ300は、第1絶縁層120を介して第1送信インダクタ200と重なる領域に配置されている。第1受信インダクタ300は、渦巻状の導電パターンからなり、第1送信インダクタ200に入力される送信信号に対応して受信信号を生成する。第2受信インダクタ320は、第1受信インダクタ300に直列に接続し、渦巻状の導電パターンからなっている。第2受信インダクタ320は、同一の向きの磁場に対して第1受信インダクタ300とは逆向きの電圧を生じる。
【選択図】図1

Description

本発明は、互いに接続していない2つの回路の間で電気信号を伝達することができ、かつノイズに強い回路装置に関する。
入力される電気信号の電位が互いに異なる2つの回路の間で電気信号を伝達する場合、フォトカプラを用いることが多い。フォトカプラは、発光ダイオードなどの発光素子とフォトトランジスタなどの受光素子を有しており、入力された電気信号を発光素子で光に変換し、この光を受光素子で電気信号に戻すことにより、電気信号を伝達している。
しかし、フォトカプラは発光素子と受光素子を有しているため、小型化が難しい。また、電気信号の周波数が高い場合には電気信号に追従できなくなる。これらの問題を解決する技術として、2つのインダクタを誘導結合させることにより、電気信号を伝達する技術が開発されている。
一方、特許文献1には薄膜トランス装置が開示されている。この薄膜トランス装置において、1,2次コイルを有する4つの薄膜トランスが同一シリコン基板の表面側に配置されている。隣接しあうトランス同士は最外周部分のコイルを共有している。また4つの薄膜トランスにおいて、一次コイルは互いに並列に接続しており、また二次コイルも互いに並列に接続している。
特開平6−120048号公報
2つのインダクタを誘導結合させることにより電気信号を伝達する場合、受信側のインダクタに外部磁場が加わるとノイズ信号が発生する可能性がある。このため、外部磁場に起因してノイズ信号が発生することを抑制する必要がある。
本発明によれば、渦巻状の第1導電パターンからなり、送信信号が入力される第1送信インダクタと、
前記第1送信インダクタの上または下に形成された第1絶縁層と、
前記第1絶縁層を介して前記第1送信インダクタと重なる領域に配置され、渦巻状の第2導電パターンからなり、前記送信信号に対応する受信信号を生成する第1受信インダクタと、
前記第1受信インダクタに直列に接続し、渦巻状の第3導電パターンからなり、同一の向きの磁場に対して前記第1受信インダクタとは逆向きの電圧を生じる第2受信インダクタと、
を備える回路装置が提供される。
本発明において外部磁場が回路装置に加わった場合、第1受信インダクタと第2受信インダクタは逆向きの電圧を生じる。また、第1受信インダクタと第2受信インダクタは直列に接続されている。このため、外部磁場に対する第1受信インダクタ及び第2受信インダクタの出力電圧は低くなる。したがって、外部磁場に起因してノイズ信号が発生することを抑制できる。
本発明によれば、外部磁場に起因してノイズ信号が発生することを抑制できる。
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
図1は、第1の実施形態にかかる回路装置の断面図である。この回路装置は、第1送信インダクタ200、第1絶縁層120、第1受信インダクタ300、及び第2受信インダクタ320を備える。第1送信インダクタ200は、渦巻状の導電パターンからなり、送信信号が入力される。第1絶縁層120は、第1送信インダクタ200の上又は下に位置している。図1に示す例において、第1絶縁層120は第1送信インダクタ200の上に位置している。第1受信インダクタ300は、第1絶縁層120を介して第1送信インダクタ200と重なる領域に配置されている。第1受信インダクタ300は、渦巻状の導電パターンからなり、第1送信インダクタ200に入力される送信信号に対応して受信信号を生成する。第2受信インダクタ320は、第1受信インダクタ300に直列に接続し、渦巻状の導電パターンからなっている。第2受信インダクタ320は、同一の向きの磁場に対して第1受信インダクタ300とは逆向きの電圧を生じる。図1に示す例において、第2受信インダクタ320は第1受信インダクタ300の隣に位置している。このため、平面視において第1受信インダクタ300と第2受信インダクタ320の間には他のインダクタが存在しない。
図1に示す例において、回路装置は基板100を有している。基板100は、例えばシリコン基板などの半導体基板である。基板100上には、絶縁層112,114,116,118がこの順に積層されている。絶縁層114,116,118によって第1絶縁層120が構成されている。
絶縁層112,114,116,118それぞれの表面には配線等の導電パターンが位置している。これら導電パターンは、例えば絶縁層上に形成されたAl合金パターンであるが、ダマシン法により絶縁層に埋め込まれたCu合金パターンであっても良い。第1送信インダクタ200は絶縁層112の表面に位置しており、第1受信インダクタ300及び第2受信インダクタ320は絶縁層118の表面、すなわち最上層の配線層に位置している。第1受信インダクタ300、第2受信インダクタ320、及び絶縁層118は、保護膜130によって被覆されている。
第1送信インダクタ200の中心側の端部202は、絶縁層114に設けられたビアプラグ及び絶縁層114の表面に位置している第1引出配線142を介して、平面視において第1送信インダクタ200の外側に引き出されている。また第1受信インダクタ300の中心側の端部302は、絶縁層118に設けられたビアプラグ及び絶縁層116の表面に位置している第2引出配線144を介して、第1受信インダクタ300の外側に引き出されている。本実施形態において端部302は、ビアプラグ及び第2引出配線144を介して、第2受信インダクタ320の中心側の端部322に接続している。第2引出配線144は、第1引出配線142より第1受信インダクタ300に近い層に形成されている。
平面視において、第1受信インダクタ300の中心側の端部302は第1送信インダクタ200の中心側の端部202と重なっていない。このため、第2引出配線144と第1引出配線142は平面視で重ならない。したがって、第2引出配線144と第1引出配線142の最小間隔は、端部302,202が重なる場合と比較して大きくなる。なお、第1受信インダクタ300と第1送信インダクタ200の渦巻きの中心は、互いに重なっているのが好ましい。
図2は、第1送信インダクタ200の形状の一例を示す平面図である。本図に示す例において第1送信インダクタ200は、外側の端部204から中心側の端部202に向けて時計回りの渦巻きを形成している。なお第1送信インダクタ200は、外側の端部204から中心側の端部202に向けて反時計回りの渦巻きを形成していてもよい。
図3の各図は、第1受信インダクタ300及び第2受信インダクタ320の形状の一例を示す平面図である。いずれの図においても、第1受信インダクタ300及び第2受信インダクタ320は、巻き数及び配線間隔が略同じであり、絶対値が同じ磁場に対して絶対値が同じ電圧を生じる。
図3(a)に示す例は、図1に対応している。この例において、第1受信インダクタ300及び第2受信インダクタ320は、渦巻きの向きが同一である。具体的には、第1受信インダクタ300及び第2受信インダクタ320は外側の端部304、324から中心側の端部302,322に向けて時計回りの渦巻きを形成している。ただし渦巻きの向きは逆であっても良い。そして、中心側の端部302,322が第2引出配線144を介して互いに接続している。
図3(b)に示す例は、図1とは異なる例を示している。この例において、第1受信インダクタ300及び第2受信インダクタ320は、図3(a)に示した例と同様であり、渦巻きの向きが同一である。そして外側の端部304,324が互いに繋がっている。
図3(c)に示す例は、図1とは異なる例を示している。この例において、第1受信インダクタ300及び第2受信インダクタ320は、渦巻きの向きが逆である。そして第1受信インダクタ300の外側の端部304と、第2受信インダクタ320の中心側の端部322が、第2引出配線144を介して互いに接続している。なお、第1受信インダクタ300の中心側の端部302と、第2受信インダクタ320の外側の端部324が、第2引出配線144を介して互いに接続していてもよい。
図1〜3に示した回路装置は、例えば以下のようにして形成される。まず基板100上に絶縁層112を形成する。基板100には、トランジスタ(図示せず)が形成されていても良い。次いで絶縁層112の表面に第1送信インダクタ200を形成する。第1送信インダクタ200が絶縁層112上の導電パターンで形成される場合、絶縁層112上に導電膜を形成し、この導電膜を選択的に除去することにより、第1送信インダクタ200が形成される。第1送信インダクタ200が絶縁層112に埋め込まれる場合、絶縁層112に溝パターンを形成し、この溝内及び絶縁層112上に導電膜を形成し、さらに絶縁層112上の導電膜を除去することにより、第1送信インダクタ200が形成される。
次いで、絶縁層112上及び第1送信インダクタ200上に絶縁層114を形成する。次いで絶縁層114内に、第1送信インダクタ200の中心側の端部202に接続するビアプラグを形成する。次いで、絶縁層114の表面に第1引出配線142を形成する。第1引出配線142は、例えば第1送信インダクタ200の形成方法として例示した方法のいずれかで形成される。
次いで、絶縁層114上及び第1引出配線142上に絶縁層116を形成する。次いで絶縁層116の表面に第2引出配線144を形成する。第2引出配線144は、例えば第1送信インダクタ200の形成方法として例示した方法のいずれかで形成される。
次いで、絶縁層116上及び第2引出配線144上に絶縁層118を形成する。次いで絶縁層118内に2つのビアプラグを形成する。これらビアプラグは、第1受信インダクタ300及び第2受信インダクタ320の中心側の端部302,322を第2引出配線144に接続するためのものである。次いで、絶縁層118の表面に第1受信インダクタ300及び第2受信インダクタ320を形成する。これらインダクタは、例えば第1送信インダクタ200の形成方法として例示した方法のいずれかで形成される。次いで、絶縁層118上、第1受信インダクタ300上、及び第2受信インダクタ320上に保護膜130を形成する。
次に、本実施形態の作用効果について説明する。まず、送信回路(図示せず)から第1送信インダクタ200に送信信号が入力されると、第1送信インダクタ200によって磁場が生成する。第1受信インダクタ300は、第1送信インダクタ200が生成した磁場によって電圧を生じる。一方、第2受信インダクタ320は、第1送信インダクタ200が生成した磁場によってはほとんど電圧を生じない。このため、受信回路(図示せず)は、第1受信インダクタ300及び第2受信インダクタ320が生じた電圧(例えば図3(a)に示す例では端部304,324間の電圧)を検出することにより、送信信号に対応した受信信号を検出することができる。
また図1に示した回路装置に外部磁場が加わった場合を考える。外部磁場は、第1受信インダクタ300及び第2受信インダクタ320のいずれに対しても、略同じ向きで加わる。上記したように、第2受信インダクタ320は、同一の向きの磁場に対して第1受信インダクタ300とは逆向きの電圧を生じる。第1受信インダクタ300及び第2受信インダクタ320は直列に接続されているため、外部磁場によって生じる電圧(例えば図3(a)に示す例では端部304,324間の電圧)が小さくなる。このため、外部磁場に起因してノイズ信号が発生することを抑制できる。この効果は、第1受信インダクタ300と第2受信インダクタ320の巻数が略同じである場合、特に顕著になる。
また、平面視において、第1受信インダクタ300の中心側の端部302は第1送信インダクタ200の中心側の端部202と重なっていない。このため、第1引出配線142と第2引出配線144が平面視において重なることを防止できる。したがって、端部302,202が重なる場合と比較して、第2引出配線144と第1引出配線142の最小間隔が大きくなり、第1送信インダクタ200と第1受信インダクタ300の間の絶縁耐圧が大きくなる。従って、送信信号と受信信号の基準電位が大きく異なる場合でも、入力側と受信側の間で絶縁破壊が生じることを抑制できる。
図4は、第2の実施形態にかかる回路装置の断面図である。この回路装置は、以下の点を除いて、第1の実施形態にかかる回路装置と同様の構成である。
保護膜130には、第1受信インダクタ300の中心側の端部302を露出させる開口部、及び第2受信インダクタ320の中心側の端部322を露出させる開口部が設けられている。これらの開口部から露出した端部302,322は、ワイヤ500を介して互いに接続している。すなわち端部302は、ワイヤ500を介して第1受信インダクタ300の外側に引き出されている。また回路装置は、第1の実施形態に示した第2引出配線144及びこれに接続するビアプラグを備えていない。
本実施形態によっても、第1の実施形態と同様の効果を得ることができる。また、第2引出配線144の代わりにワイヤ500を用いているため、第2引出配線144を用いる場合と比較して、第1送信インダクタ200及びこれに接続する配線と、第1受信インダクタ300及びこれに接続する配線との最小間隔を広くすることができる。従って、送信信号と受信信号の基準電位が大きく異なる場合でも、第1送信インダクタ200及びこれに接続する配線と、第1受信インダクタ300及びこれに接続する配線との間で絶縁破壊が生じることを抑制できる。
図5(a)は、第3の実施形態にかかる回路装置の断面図である。この回路装置は、基板100としてSOI(Silicon ON Insulator)基板を用いている点を除いて、第1の実施形態と同様である。本実施形態において基板100は、シリコン基板102上に絶縁層104及びシリコン層106をこの順に積層した構造である。そしてシリコン層106には、複数の埋込絶縁層108が設けられている。第1送信インダクタ200、第1受信インダクタ300、及び第2受信インダクタ320は、複数の埋込絶縁層108の上方に位置している。シリコン層106には、トランジスタ(図示せず)及び素子分離膜が形成されていても良い。
本図に示す例において埋込絶縁層108は、底部が絶縁層104に接しているが、底部が絶縁層104に接していなくてもよい。後者の場合、埋込絶縁層108は、シリコン層106に形成されたトランジスタ(図示せず)の素子分離膜と同一工程で形成されても良い。
図5(b)は、埋込絶縁層108の平面レイアウトを示す平面図である。埋込絶縁層108は、マトリクスを形成するように互いに離間して配置されている。
本実施形態によっても第1の実施形態と同様の効果を得ることができる。また、基板100としてSOI基板を使用し、かつシリコン層106には複数の埋込絶縁層108が設けられている。複数の埋込絶縁層108は、第1送信インダクタ200、第1受信インダクタ300、及び第2受信インダクタ320の下方に位置している。従って、基板100に渦電流が生じることを抑制できる。
図6は、第4の実施形態にかかる回路装置の構成を示す断面図である。この回路装置は、第2送信インダクタ220を備える点、第1引出配線142が第2送信インダクタ220の中心側の端部222にも接続している点、並びに第2引出配線144が第1受信インダクタ300及び第2受信インダクタ320の外側に引き出されている点を除いて、第3の実施形態に示した回路装置と同様の構成である。第2送信インダクタ220は、渦巻状の導電パターンにより構成されている。
本図に示す例において、第2送信インダクタ220は第1送信インダクタ200と同一層に形成されており、第1絶縁層120を介して第2受信インダクタ320と重なる領域に配置されている。第2送信インダクタ220は、第1引出配線142を介して第1送信インダクタ200と同一の送信信号が入力されるが、送信信号が入力されたときに発生する磁場の向きは、第1送信インダクタ200と逆である。
第1引出配線142は、絶縁層114に設けられたビアプラグを介して第1送信インダクタ200の中心側の端部202及び第2送信インダクタ220の中心側の端部222それぞれに接続している。このため、第1送信インダクタ200及び第2送信インダクタ220は、第1引出配線142に対して並列に接続されている。また第2送信インダクタ220は、第1送信インダクタ200の隣に位置している。このため、平面視において第1送信インダクタ200と第2送信インダクタ220の間には他のインダクタが存在しない。
図7の各図は、第1送信インダクタ200と第2送信インダクタ220の形状の一例を示す平面図である。いずれの図においても、第1送信インダクタ200及び第2送信インダクタ220は、巻き数が略同じであるが、巻き数は互いに異なっていても良い。
図7(a)に示す例は、図6に対応している。この例において第1送信インダクタ200及び第2送信インダクタ220は、渦巻きの向きが逆である。具体的には、第1送信インダクタ200は、外側の端部204から中心側の端部202に向けて時計回りの渦巻きを形成しており、第2送信インダクタ220は、外側の端部224から中心側の端部222に向けて反時計回りの渦巻きを形成している。ただし渦巻きの向きは逆であっても良い。そして、中心側の端部202,222が第1引出配線142を介して互いに接続している。また外側の端部204,224は互いに繋がっており、配線230によって第1送信インダクタ200及び第2送信インダクタ220の外側に引き出されている。配線230は、例えば第1送信インダクタ200及び第2送信インダクタ220と同一の配線層に形成されている。第1送信インダクタ200及び第2送信インダクタ220は、送信信号の入力線となる第1引出配線142及び配線230に対して並列に接続されている。
図7(b)に示す例は、図6とは異なる例を示している。この例において第1送信インダクタ200及び第2送信インダクタ220は、渦巻きの向きが同一である。第1送信インダクタ200の中心側の端部202と第2送信インダクタ220の外側の端部224が、引出配線145を介して互いに接続している。また第1送信インダクタ200の外側の端部204と第2送信インダクタ220の中心側の端部222が、引出配線143を介して互いに接続している。引出配線143,145は、例えば図6に示した第1引出配線142と同様に形成される。第1送信インダクタ200及び第2送信インダクタ220は、送信信号の入力線となる引出配線143,145に対して並列に接続されている。
本実施形態においても、第1の実施形態と同様の効果を得ることができる。また、第2受信インダクタ320と重なる領域に第2送信インダクタ220が形成されており、第2送信インダクタ220には第1送信インダクタ200と同一の送信信号が入力される。第2送信インダクタ220は、第1送信インダクタ200とは逆向きの磁場を発生するため、第1送信インダクタ200及び第2送信インダクタ220に送信信号が入力されたときに、第1受信インダクタ300及び第2受信インダクタ320は、同一の向きの電圧を生じる。このため、送信信号に対応して第1受信インダクタ300及び第2受信インダクタ320が生成する受信信号の電圧は高くなる。従って、信号の送信エラーが発生することを抑制できる。
また、第1送信インダクタ200と第2送信インダクタ220の間には他のインダクタが存在しない。このため、第1送信インダクタ200及び第2送信インダクタ220に送信信号が入力されたときに、第1送信インダクタ200が発生する磁場と第2送信インダクタ220が発生する磁場が結合し、磁場の漏れが少なくなる。従って、送信信号に対応して第1受信インダクタ300及び第2受信インダクタ320が生成する受信信号の電圧はさらに高くなり、信号の受信感度が高くなる。
なお、本実施形態において第2送信インダクタ220は、第1絶縁層120ではなく他の絶縁層(第2絶縁層)を介して第2受信インダクタ320と重なる領域に配置されていても良い。例えば第1絶縁層120が複数の絶縁層で構成されている場合、第2送信インダクタ220は、第1絶縁層120を構成する絶縁層の一部を介して第2受信インダクタ320と重なる領域に配置されていても良い。
図8の各図は、第5の実施形態にかかる回路装置のインダクタの形状を示す平面図である。本実施形態において回路装置は、第1送信インダクタ200、第2送信インダクタ220、第1受信インダクタ300、及び第2受信インダクタ320を有する信号送信回路を偶数個有している。そして各信号送信回路は、同一のインダクタが互いに隣り合うように配置されている。各信号送信回路の間には他のインダクタが存在しない。
図8(a)は、第1送信インダクタ200及び第2送信インダクタ220の形状を示す平面図である。全ての第1送信インダクタ200及び第2送信インダクタ220は、送信信号の入力線である第1引出配線142及び配線230に対して並列に接続されている。隣り合う第1送信インダクタ200は、送信信号が入力されたときに互いに逆向きの磁場を発生させる。また隣り合う第2送信インダクタ220は、送信信号が入力されたときに互いに逆向きの磁場を発生させる。
図8(b)は、第1受信インダクタ300及び第2受信インダクタ320の形状を示す平面図である。全ての第1受信インダクタ300及び第2受信インダクタ320は、送信信号が入力されたときに各インダクタで生じた電圧が加算される方向に、直列に接続されている。図8(b)に示す例では、全ての第1受信インダクタ300及び第2受信インダクタ320は渦巻きの方向が同一である。そして隣り合う第1受信インダクタ300は、外側の端部304が互いに接続している。受信回路は、隣り合う第2受信インダクタ320の外側の端部324の間の電圧を測定することにより、受信信号を検出する。
本実施形態によっても、第4の実施形態と同様の効果を得ることができる。また、送信信号が入力されたときに、隣り合う第1送信インダクタ200は互いに逆向きの磁場を発生させ、隣り合う第2送信インダクタ220は互いに逆向きの磁場を発生させる。このため、隣り合う第1送信インダクタ200の磁場が互いに結合し、かつ隣り合う第2送信インダクタ220の磁場も互いに結合する。従って、磁場の漏れがさらに少なくなり、第1受信インダクタ300及び第2受信インダクタ320が信号を受信しやすくなる。
図9は、第6の実施形態にかかる回路装置の構成を示す断面図である。この回路装置は、第3受信インダクタ340及び引出配線146を備える点を除いて、第1の実施形態にかかる回路装置と同様の構成である。本実施形態において受信信号は、第3受信インダクタ340から出力される。
図9に示す例において、第3受信インダクタ340は、第1絶縁層120を介して第2受信インダクタ320と重なる領域に配置されている。引出配線146は、絶縁層114に設けられたビアプラグを介して第3受信インダクタ340の中心側の端部342に接続しており、端部342を第3受信インダクタ340の外側に引き出している。
図10(a)は、図9に示した回路装置における第1受信インダクタ300及び第2受信インダクタ320の平面図である。第1受信インダクタ300及び第2受信インダクタ320は渦巻きの向きが互いに同じである。そして、外側の端部304,324が互いに接続しており、中心側の端部302,322が第2引出配線144によって互いに接続している。
図10(b)は、図10(a)の変形例である。本図は、第1受信インダクタ300及び第2受信インダクタ320の渦巻きの向きが互いに逆である点を除いて、図10(a)と同様である。なお本図において、端部302,324が互いに接続し、端部322,304が互いに接続しても良い。
次に、本実施形態の作用効果について説明する。第1送信インダクタ200に送信信号が入力されると、第1の実施形態と同様に第1受信インダクタ300に電圧が生じる。この電圧によって第2受信インダクタ320に電流が流れ、第2受信インダクタ320が磁場を発生させる。第2受信インダクタ320が磁場を発生させると、この磁場によって第3受信インダクタ340に電圧が生じる。受信回路は、この電圧を受信信号として検出する。従って、第1送信インダクタ200から、第1受信インダクタ300及び第2受信インダクタ320を経由して、第3受信インダクタ340に信号を送信することができる。また外部磁場が加わったときに第1受信インダクタ300及び第2受信インダクタ320に生じる電圧は、互いに打ち消す方向になっている。従って、外部磁場に起因してノイズ信号が発生することを抑制できる。
また、第1送信インダクタ200から第3受信インダクタ340に信号が伝達されるまでには、第1絶縁層120を2回経由する必要がある。従って、第1送信インダクタ200と第3受信インダクタ340の間の絶縁耐圧が大きくなる。従って、送信信号と受信信号の基準電位が大きく異なる場合でも、入力側と受信側の間で絶縁破壊が生じることを抑制できる。
なお、本実施形態において第3受信インダクタ340は、第1絶縁層120ではなく他の絶縁層(第3絶縁層)を介して第2受信インダクタ320と重なる領域に配置されていても良い。例えば第1絶縁層120が複数の絶縁層で構成されている場合、第3受信インダクタ340は、第1絶縁層120を構成する絶縁層の一部を介して第2受信インダクタ320と重なる領域に配置されていても良い。
図11は、第7の実施形態にかかる回路装置のインダクタの形状を示す平面図である。この回路装置は、第1送信インダクタ200、第1受信インダクタ300、第2受信インダクタ320、及び第3受信インダクタ340を有する信号送信回路を偶数個有している点を除いて、第6の実施形態にかかる回路装置と同様の構成である。偶数個の信号送信回路は、同一のインダクタが隣り合うように並んで配置されている。各信号送信回路の間には他のインダクタが存在しない。
図11(a)は、第1送信インダクタ200の形状を示す平面図である。全ての第1送信インダクタ200は、送信信号の入力線である第1引出配線142及び配線230に対して並列に接続されている。隣り合う第1送信インダクタ200は、送信信号が入力されたときに互いに逆向きの磁場を発生させる。
図11(b)は、第1受信インダクタ300及び第2受信インダクタ320の形状を示す平面図である。本図に示す例において、隣り合う第1受信インダクタ300の渦巻きの方向は同じであり、隣り合う第2受信インダクタ320の渦巻きの方向は同じである。ただしこれらの向きは互いに逆であっても良い。
図11(c)は、第3受信インダクタ340の形状を示す平面図である。隣り合う第3受信インダクタ340は、同一の磁場に対して逆向きの電圧を発生させ、かつ、送信信号が第1送信インダクタ200に入力されたときに、それぞれに生じる電圧が加算される方向に互いに直列に接続されている。本図に示す例において、隣り合う第3受信インダクタ340は、渦巻きの向きが同じであり、中心側の端部342が互いに接続されている。受信回路は、隣り合う第3受信インダクタ340の外側の端部344の間の電圧を測定することにより、受信信号を検出する。なお、中心側の端部342の代わりに外側の端部344が互いに接続されていても良い。この場合、受信回路は、隣り合う第3受信インダクタ340の中心側の端部342の間の電圧を測定することにより、受信信号を検出する。
本実施形態によっても、第6の実施形態と同様の効果を得ることができる。また、送信信号が入力されたときに、隣り合う第1送信インダクタ200は互いに逆向きの磁場を発生させる。このため、隣り合う第1送信インダクタ200の磁場が互いに結合し、磁場の漏れが少なくなる。従って、第1受信インダクタ300が信号を受信しやすくなる。
また、隣り合う第1受信インダクタ300の渦巻きの方向は同じである。上記したように、隣り合う第1送信インダクタ200は互いに逆向きの磁場を発生させる。このため、第1送信インダクタ200に送信信号が入力されたときに、隣り合う第1受信インダクタ300は、逆向きの電圧を生じる。第2受信インダクタ320の渦巻きの方向は同じであるため、隣り合う第2受信インダクタ320は逆向きの磁場を発生させる。従って、隣り合う第2受信インダクタ320の磁場が互いに結合し、磁場の漏れが少なくなる。従って、第3受信インダクタ340が信号を受信しやすくなる。
また、第3受信インダクタ340は、同一の磁場に対して逆向きの電圧を発生させる。従って、外部磁場によって第3受信インダクタ340に生じる電圧が小さくなる。このため、外部磁場に起因してノイズ信号が発生することを抑制できる。この効果は、隣り合う第3受信インダクタ340の巻数が同じである場合、特に顕著になる。
図12は、第8の実施形態にかかる回路装置の断面図である。この回路装置は、以下の点を除いて、第6または第7の実施形態にかかる回路装置と同様の構成である。
保護膜130には、第1受信インダクタ300の中心側の端部302を露出させる開口部、及び第2受信インダクタ320の中心側の端部322を露出させる開口部が設けられている。これらの開口部から露出した端部302,322は、ワイヤ500を介して互いに接続している。また回路装置は、図9に示した第2引出配線144及びこれに接続するビアプラグを備えていない。
本実施形態によっても、第6または第7の実施形態と同様の効果を得ることができる。また、第2引出配線144の代わりにワイヤ500を用いているため、第2引出配線144を用いる場合と比較して、第1送信インダクタ200及びこれに接続する配線と、第1受信インダクタ300及びこれに接続する配線との最小間隔を広くすることができる。従って、送信信号と受信信号の基準電位が大きく異なる場合でも、第1送信インダクタ200及びこれに接続する配線と、第1受信インダクタ300及びこれに接続する配線との間で絶縁破壊が生じることを抑制できる。
図13は、第9の実施形態にかかる回路装置の断面図である。この回路装置は、基板100としてSOI基板を用いている点、及びSOI基板のシリコン層106に埋込絶縁層108が設けられている点を除いて、第8の実施形態と同様である。SOI基板である基板100の構成は、第3の実施形態と同様である。ただし本実施形態において、埋込絶縁層108は第1受信インダクタ300と第2受信インダクタ320の間の領域の下方に形成されているが、第1受信インダクタ300の下方及び第2受信インダクタ320の下方には形成されていない。
図14は、図13に示した回路装置における、第1受信インダクタ300及び第2受信インダクタ320に対する埋込絶縁層108の相対位置、及び埋込絶縁層108の平面形状を示す平面図である。埋込絶縁層108は、シリコン層106を、第1受信インダクタ300が設けられている領域と、第2受信インダクタ320が設けられている領域とで絶縁するように設けられている。
本実施形態によっても、第8の実施形態と同様の効果を得ることができる。また、シリコン層106は、第1受信インダクタ300が設けられている領域と、第2受信インダクタ320が設けられている領域の間が埋込絶縁層108によって絶縁されている。従って、これらの間の基板電位を異ならせることができる。
図15は、第10の実施形態にかかる回路装置の断面図である。この回路装置は、引出配線146が絶縁層112の下に配置されている点を除いて、第9の実施形態にかかる回路装置と同様の構成である。シリコン層106にトランジスタ(図示せず)が形成されている場合、引出配線146はトランジスタのゲート電極と同一層に設けられる。この場合、引出配線146は、例えばポリシリコン配線又はメタル配線になる。
本実施形態によっても、第9の実施形態と同様の効果を得ることができる。また、引出配線146をシリコン層106の上に設けているため、第3受信インダクタ340及びこれに接続する配線と、第2受信インダクタ320の間の最小間隔を大きくして、これらの間の絶縁耐圧を高くすることができる。なお、引出配線146がポリシリコン配線である場合、引出配線146の抵抗が高くなるが、受信回路は電流ではなく電圧で受信信号の有無を判断するため、問題にならない。
図16は、第11の実施形態にかかる回路装置の断面図である。この回路装置は、第1引出配線142が引出配線146と同様に絶縁層112の下に配置されている点を除いて、第10の実施形態にかかる回路装置と同様の構成である。
本実施形態によっても第10の実施形態と同様の効果を得ることができる。また、第1引出配線142をシリコン層106の上に設けているため、第1送信インダクタ200及びこれに接続する配線と、第1受信インダクタ300の間の最小間隔を大きくして、これらの間の絶縁耐圧を高くすることができる。
図17は、第12の実施形態にかかる回路装置の断面図である。この回路装置は、基板100に送信回路及び受信回路が形成されている点を除いて、第9、第10、又は第11の実施形態にかかる回路装置と同様の構成である。送信回路はトランジスタ150を有しており、受信回路はトランジスタ160を有している。なお本図において、図12等に示したワイヤ500、第1引出配線142、及び引出配線146は省略されている。
本実施形態においてもシリコン層106は、第1送信インダクタ200及び第1受信インダクタ300の下方を含む領域と、第3受信インダクタ340及び第2受信インダクタ320の下方を含む領域が絶縁されている。
トランジスタ150は、シリコン層106のうち第1送信インダクタ200及び第1受信インダクタ300の下方を含む領域に設けられている。トランジスタ150は送信回路の一部であり、例えばソースが第1送信インダクタ200に電気的に接続している。またトランジスタ160は、シリコン層106のうち第2受信インダクタ320及び第3受信インダクタ340の下方を含む領域に設けられている。トランジスタ160は受信回路の一部であり、例えばゲート電極が第1送信インダクタ200に電気的に接続している。
本実施形態によっても、第9、第10、又は第11の実施形態にかかる回路装置と同様の効果を得ることができる。また、基板100に送信回路及び受信回路を形成しているため、送信回路及び受信回路を含めた回路装置を小型化することができる。
図18は、第13の実施形態にかかる回路装置の断面図である。本図に示す回路装置は、平面視において、第1送信インダクタ200の配線パターンと第1受信インダクタ300の配線パターンがずれており、かつ第2受信インダクタ320の配線パターンと第3受信インダクタ340の配線パターンがずれている点を除いて、第8の実施形態にかかる回路装置と同様の構成である。
本実施形態によっても、第8の実施形態と同様の効果を得ることができる。また、平面視において第1送信インダクタ200の配線パターンと第1受信インダクタ300の配線パターンがずれているため、第1送信インダクタ200及びこれに接続する配線と、第1受信インダクタ300及びこれに接続する配線との最小間隔を大きくして、これらの間の絶縁耐圧を高くすることができる。また、平面視において第2受信インダクタ320の配線パターンと第3受信インダクタ340の配線パターンがずれているため、第2受信インダクタ320及びこれに接続する配線と、第3受信インダクタ340及びこれに接続する配線との最小間隔を大きくして、これらの間の絶縁耐圧を高くすることができる。
図19は、第14の実施形態にかかる回路装置の断面図である。本図に示す回路装置は、以下の点を除いて、第9の実施形態にかかる回路装置と同様である。
まず、図13に示した第1引出配線142の代わりにワイヤ502、電極206、及び電極206と第1送信インダクタ200の中心側の端部202を接続するビアプラグ等を有している。電極206は、第1受信インダクタ300と同一層に形成されており、保護膜130に形成された開口部から露出している。電極206は、第1受信インダクタ300の内側に位置している。
また、図13に示した引出配線146の代わりにワイヤ504、電極346、及び電極346と第3受信インダクタ340の中心側の端部342を接続するビアプラグ等を有している。電極346は第2受信インダクタ320と同一層に形成されており、保護膜130に形成された開口部から露出している。電極346は、第2受信インダクタ320の内側に位置している。
電極206と第1送信インダクタ200の端部202の間、及び電極346と第3受信インダクタ340の端部342の間には、複数の層が位置しているが、これらの層には、電極206と端部202を接続するビアプラグ及び導電パターン、並びに電極346と端部342を接続するビアプラグ及び導電パターンが設けられている。
ワイヤ502は電極206と電極208を接続しており、ワイヤ504は電極346と電極348を接続している。電極208,348は、第1受信インダクタ300及び第2受信インダクタ320と同一層に形成されており、保護膜130に形成された開口部から露出している。電極208は、第1受信インダクタ300の外側に位置しており、送信回路(図示せず)に接続している。電極348は第2受信インダクタ320の外側に位置しており、受信回路(図示せず)に接続している。
また埋込絶縁層108は、第3の実施形態において図5の各図に示した形状を有している。
図20は、第1送信インダクタ200、第1受信インダクタ300、第2受信インダクタ320、及び第3受信インダクタ340の相対位置を示す平面図である。本図に示すように、第1送信インダクタ200の導電パターンと第1受信インダクタ300の導電パターンは重なっておらず、第2受信インダクタ320の導電パターンと第3受信インダクタ340の導電パターンも重なっていない。そして第1送信インダクタ200の中心側の端部202と第1受信インダクタ300の中心側の端部302も重なっておらず、第2受信インダクタ320の中心側の端部322と第3受信インダクタ340の中心側の端部342も重なっていない。
本実施形態によっても第9の実施形態と同様の効果を得ることができる。また、電極206と第1受信インダクタ300の距離を離すことにより、第1送信インダクタ200及びこれに接続する配線と、第1受信インダクタ300及びこれに接続する配線の最小間隔を広くして、これらの絶縁耐圧を高くすることができる。また電極346と第2受信インダクタ320の距離を離すことにより、第3受信インダクタ340及びこれに接続する配線と、第2受信インダクタ320及びこれに接続する配線の最小間隔を広くして、これらの絶縁耐圧を高くすることができる。
また、埋込絶縁層108は、第3の実施形態において図5の各図に示した形状を有しているため、基板100に渦電流が生じることを抑制できる。
図21は、第15の実施形態にかかる回路装置の断面図である。この回路装置は、以下の点を除いて第12の実施形態にかかる回路装置と同様の構成である。
第3受信インダクタ340は、第1受信インダクタ300と同一層に位置しており、第2受信インダクタ320は、第3受信インダクタ340の下方、たとえば第1送信インダクタ200と同一層に位置している。第1受信インダクタ300と第2受信インダクタ320は、一端(たとえば外側の端部同士)がこれらの間の各層に形成されたビアプラグ及び導電パターンを介して互いに接続しており、他端(例えば中心側の端部同士)が各層に形成されたビアプラグ及び導電パターン、ならびにワイヤ510を介して互いに接続している。なお、第2受信インダクタ320の中心側の端部322は、第2受信インダクタ320より下層の配線(例えばトランジスタ150のゲート配線と同一層の配線)を介して他の部分に引き出されても良い。
受信回路(トランジスタ160を含む)は、基板600に形成されている。基板600は、例えばSOI基板であるが、シリコン基板などの半導体基板であってもよい。トランジスタ160のいずれかの電極(例えばゲート電極)は、基板600上の各層に形成されたビアプラグ及び導電パターンを介して、最上層の配線層に位置する電極162に接続している。電極162、及び電極162と同一層の電極164は、保護膜630に形成された開口部から露出している。電極164も、受信回路に接続している。
電極162,164は、それぞれワイヤ506,508を介して第3受信インダクタ340の端部342,344に接続している。なお電極162が端部344に接続し、電極164が端部342に接続しても良い。
本実施形態によっても、第12の実施形態と同様の効果を得ることができる。また、他の基板600に形成した受信回路と第3受信インダクタ340を電気的に接続することができる。
また、第1送信インダクタ200が第1受信インダクタ300の下方に位置している。シリコン層106には送信回路が形成されているため、第1送信インダクタ200の基準電位はシリコン層106の基板電位と大きく異ならない。このため、第1受信インダクタ300が第1送信インダクタ200の下方に位置する場合と比較して、シリコン層106と、いずれかのインダクタの間で絶縁破壊が生じることを抑制できる。
また、第2受信インダクタ320の中心側の端部322を、第2受信インダクタ320より下層の配線を介して他の部分に引き出しているため、第2受信インダクタ320及びこれに接続する配線と、第3受信インダクタ340及びこれに接続する配線の最小間隔を大きくして、これらの間の絶縁耐圧を高くすることができる。
なお本実施形態において、基板600に送信回路(トランジスタ150を含む)が形成され、基板100のうち第2受信インダクタ320の下方を含む領域に受信回路(トランジスタ160を含む)が形成されても良い。この場合、第3受信インダクタ340が第2受信インダクタ320の下方に位置するのが好ましい。このようにすると、シリコン層106と、いずれかのインダクタの間で絶縁破壊が生じることを抑制できる。
図22は、第16の実施形態にかかる回路装置の断面図である。この回路装置は、以下の点を除いて、第11の実施形態にかかる回路装置と同様の構成である。まず基板100には第1送信インダクタ200及び第1受信インダクタ300が形成されており、第2受信インダクタ320及び第3受信インダクタ340は基板101に形成されている。基板100,101は、いずれもシリコン基板などの半導体基板である。ただし基板100,101はSOI基板であっても良い。そして第1受信インダクタ300の外側の端部304と第2受信インダクタ320の外側の端部324は、いずれも保護膜130に形成された開口部から露出しており、ワイヤ501を介して互いに接続している。
図23の各図は、図22に示した回路装置における第1受信インダクタ300及び第2受信インダクタ320の形状を示す平面図である。
図23(a)は図22に対応した例を示している。第1受信インダクタ300と第2受信インダクタ320は、渦巻きの向きが互いに同一である。そして中心側の端部302,322がワイヤ500を介して互いに接続しており、外側の端部304,324がワイヤ501を介して互いに接続している。
図23(b)は、図22とは異なる例を示している。第1受信インダクタ300と第2受信インダクタ320は、渦巻きの向きが逆である。ワイヤ500は、第1受信インダクタの中心側の端部302と第2受信インダクタ320の外側の端部324を接続している。ワイヤ501は、第1受信インダクタ300の外側の端部304と第2受信インダクタ320の中心側の端部322を接続している。なおワイヤ500が端部302,324を相互に接続し、ワイヤ501が端部304,322を相互に接続しても良い。
本実施形態によっても第11の実施形態と同様の効果を得ることができる。また、第2受信インダクタ320及び第3受信インダクタ340を第1送信インダクタ200及び第1受信インダクタ300とは異なる基板に形成しているため、受信信号の基準電位と送信信号の基準電位が大きく異なっていても、第1送信インダクタ200と第3受信インダクタ340の間が絶縁破壊することを抑制できる。
図24は、第17の実施形態にかかる回路装置の断面図である。この回路装置は、以下の点を除いて第6の実施形態にかかる回路装置と同様の構成である。
第1送信インダクタ200及び第3受信インダクタ340は、絶縁層118の表面に位置しており、第1受信インダクタ300及び第2受信インダクタ320は、絶縁層112の表面に位置している。また基板610には送信回路が形成されており、基板600には受信回路が形成されている。送信回路はトランジスタ150を含んでおり、受信回路はトランジスタ160を含んでいる。基板100,600,610は、例えばシリコン基板などの半導体基板であるが、SOI基板であっても良い。
保護膜130は、第1送信インダクタ200の端部202,204を露出させる開口部、及び第3受信インダクタ340の端部342,344を露出させる開口部を有している。端部202,204はワイヤ507,509を介して基板610に形成された電極152,154に接続しており、端部342,344はワイヤ506.508を介して基板600に形成された電極162,164に接続している。電極152,154は送信回路に接続しており、電極162,164は受信回路に接続している。
第1受信インダクタ300の外側の端部304は第2受信インダクタ320の外側の端部324と直接接続しており、第1受信インダクタ300の中心側の端部302はビアプラグ及び第2引出配線144を介して第2受信インダクタ320の中心側の端部322に接続している。第2引出配線144は第1受信インダクタ300及び第2受信インダクタ320より下層に位置している。基板100にトランジスタが形成されている場合、第2引出配線144は、例えばこのトランジスタのゲート電極と同層に位置している。
本実施形態によっても、第6の実施形態と同様の効果を得ることができる。また第1送信インダクタ200及び第3受信インダクタ340は絶縁層118の表面に位置しているため、基板100の基板電位と送信信号の基準電位又は受信信号の基準電位が大きく異なっていても、基板100と第1送信インダクタ200又は第3受信インダクタ340の間で絶縁破壊が生じることを抑制できる。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
第1の実施形態にかかる回路装置の断面図である。 第1送信インダクタの形状の一例を示す平面図である。 各図は第1受信インダクタ及び第2受信インダクタの形状の一例を示す平面図である。 第2の実施形態にかかる回路装置の断面図である。 (a)は第3の実施形態にかかる回路装置の断面図であり、(b)は埋込絶縁層の平面レイアウトを示す平面図である。 第4の実施形態にかかる回路装置の断面図である。 各図は第1送信インダクタと第2送信インダクタの形状の一例を示す平面図である。 各図は第5の実施形態にかかる回路装置のインダクタの形状を示す平面図である。 第6の実施形態にかかる回路装置の断面図である。 (a)は図9に示した回路装置における第1受信インダクタ及び第2受信インダクタの平面図であり、(b)は(a)の変形例を示す平面図である。 各図は第7の実施形態にかかる回路装置のインダクタの形状を示す平面図である。 第8の実施形態にかかる回路装置の断面図である。 第9の実施形態にかかる回路装置の断面図である。 図13に示した回路装置における埋込絶縁層の相対位置及び平面形状を示す平面図である。 第10の実施形態にかかる回路装置の断面図である。 第11の実施形態にかかる回路装置の断面図である。 第12の実施形態にかかる回路装置の断面図である。 第13の実施形態にかかる回路装置の断面図である。 第14の実施形態にかかる回路装置の断面図である。 第1送信インダクタ、第1受信インダクタ、第2受信インダクタ、及び第3受信インダクタの相対位置を示す平面図である。 第15の実施形態にかかる回路装置の断面図である。 第16の実施形態にかかる回路装置の断面図である。 各図は図22に示した回路装置における第1受信インダクタ及び第2受信インダクタの形状を示す平面図である。 第17の実施形態にかかる回路装置の断面図である。
符号の説明
100 基板
101 基板
102 シリコン基板
104 絶縁層
106 シリコン層
108 埋込絶縁層
112 絶縁層
114 絶縁層
116 絶縁層
118 絶縁層
120 第1絶縁層
130 保護膜
142 第1引出配線
143 引出配線
144 第2引出配線
145 引出配線
146 引出配線
150 トランジスタ
152 電極
154 電極
160 トランジスタ
162 電極
164 電極
200 第1送信インダクタ
202 中心側の端部
204 外側の端部
206 電極
208 電極
220 第2送信インダクタ
222 中心側の端部
224 外側の端部
230 配線
300 第1受信インダクタ
302 中心側の端部
304 外側の端部
320 第2受信インダクタ
322 中心側の端部
324 外側の端部
340 第3受信インダクタ
342 中心側の端部
344 外側の端部
346 電極
348 電極
500 ワイヤ
501 ワイヤ
502 ワイヤ
504 ワイヤ
506 ワイヤ
507 ワイヤ
508 ワイヤ
509 ワイヤ
510 ワイヤ
600 基板
610 基板
630 保護膜

Claims (16)

  1. 渦巻状の第1導電パターンからなり、送信信号が入力される第1送信インダクタと、
    前記第1送信インダクタの上または下に形成された第1絶縁層と、
    前記第1絶縁層を介して前記第1送信インダクタと重なる領域に配置され、渦巻状の第2導電パターンからなり、前記送信信号に対応する受信信号を生成する第1受信インダクタと、
    前記第1受信インダクタに直列に接続し、渦巻状の第3導電パターンからなり、同一の向きの磁場に対して前記第1受信インダクタとは逆向きの電圧を生じる第2受信インダクタと、
    を備える回路装置。
  2. 請求項1に記載の回路装置において、
    前記第1受信インダクタ及び前記第2受信インダクタは、渦巻きの向きが同一であり、中心側の端部同士又は外側の端部同士が電気的に接続されている回路装置。
  3. 請求項1に記載の回路装置において、
    前記第1受信インダクタ及び前記第2受信インダクタは、渦巻きの向きが逆であり、前記第1受信インダクタの中心側の端部と前記第2受信インダクタの外側の端部、又は前記第1受信インダクタの外側の端部と前記第2受信インダクタの中心側の端部が電気的に接続されている回路装置。
  4. 請求項1〜3のいずれか一つに記載の回路装置において、
    第2絶縁層または前記第1絶縁層を介して前記第2受信インダクタと重なる領域に配置され、前記第1送信インダクタと同一の送信信号が入力され、渦巻状の第4導電パターンからなる第2送信インダクタを備え、
    前記送信信号が入力されたときに、前記第1送信インダクタと前記第2送信インダクタは発生する磁場の向きが逆である回路装置。
  5. 請求項4に記載の回路装置において、
    前記第2送信インダクタは、渦巻きの向きが前記第1送信インダクタと逆であり、
    前記第1送信インダクタの中心側の端部と前記第2送信インダクタの外側の端部が電気的に接続されており、
    前記第1送信インダクタの外側の端部と前記第2送信インダクタの中心側の端部が電気的に接続されている回路装置。
  6. 請求項4に記載の回路装置において、
    前記第2送信インダクタは、渦巻きの向きが前記第1送信インダクタと同一であり、かつ中心側の端部同士及び外側の端部同士が電気的に接続されている回路装置。
  7. 請求項4〜6のいずれか一つに記載の回路装置において、
    平面視において、前記第1送信インダクタと前記第2送信インダクタの間には他のインダクタが配置されていない回路装置。
  8. 請求項1〜3のいずれか一つに記載の回路装置において、
    第3絶縁層または前記第1絶縁層を介して前記第2受信インダクタと重なる領域に配置され、渦巻状の第5導電パターンからなる第3受信インダクタをさらに備える回路装置。
  9. 請求項8に記載の回路装置において、
    前記第1受信インダクタの中心側の端部は、前記第2受信インダクタの中心側の端部に電気的に接続しており、
    前記第1受信インダクタの外側の端部は、前記第2受信インダクタの外側の端部に電気的に接続している回路装置。
  10. 請求項8又は9に記載の回路装置において、
    前記第1送信インダクタ、前記第1受信インダクタ、前記第2受信インダクタ、及び前記第3受信インダクタを有する信号送信回路を偶数個有しており、
    前記偶数個の信号送信回路は、同一のインダクタが隣り合うように並んで配置されており、かつ前記第1送信インダクタに互いに同一の前記送信信号が入力され、
    隣り合う前記第1送信インダクタは、前記送信信号が入力されたときに互いに逆向きの磁場を発生させ、
    隣り合う前記第3受信インダクタは、同一方向の磁場に対して逆向きの電圧を発生させ、かつ前記送信信号が前記第1送信インダクタに入力されたときに、前記第3受信インダクタに生じる電圧を加算する方向に互いに直列に接続されている回路装置。
  11. 請求項8〜10のいずれか一つに記載の回路装置において、
    基板と、
    前記基板に形成され、前記送信信号を前記第1送信インダクタに入力する送信回路及び前記第1受信インダクタから前記受信信号が入力される受信回路の一方を構成する第1トランジスタと、
    を備え、
    前記第1送信インダクタ、前記第1受信インダクタ、前記第2受信インダクタ、及び前記第3受信インダクタは、前記基板上に形成されており、
    前記第1トランジスタが前記送信回路を構成するときは、前記第1送信インダクタが前記第1受信インダクタの下方に位置し、
    前記第1トランジスタが前記受信回路を構成するときは、前記第3受信インダクタが前記第2受信インダクタの下方に位置する回路装置。
  12. 請求項8〜10のいずれか一つに記載の回路装置において、
    第1基板及び第2基板を備え、
    前記第1送信インダクタ及び前記第1受信インダクタは前記第1基板上に形成されており、前記第2受信インダクタ及び前記第3受信インダクタは前記第2基板上に形成されている回路装置。
  13. 請求項1〜12のいずれか一つに記載の回路装置において、
    前記第1絶縁層は、少なくとも第1の配線層、及び前記第1の配線層より前記第1受信インダクタに近い第2配線層を含み、
    前記第1送信インダクタの中心側の端部は、平面視において前記第1受信インダクタの中心側の端部と重なっておらず、
    前記第1配線層に形成され、前記第1送信インダクタの中心側の端部を平面視において前記第1送信インダクタの外側に引き出す第1引出配線と、
    前記第2配線層に形成され、前記第1受信インダクタの中心側の端部を平面視において前記第1受信インダクタの外側に引き出す第2引出配線と、
    を備え、
    前記第1引出配線と前記第2引出配線は重なっていない回路装置。
  14. 請求項1〜13のいずれか一つに記載の回路装置において、
    前記第1送信インダクタ及び前記第1受信インダクタのうち上方に位置するインダクタである上方インダクタの上に形成された保護膜と、
    前記保護膜に形成され、前記上方インダクタの中心側の端部を前記保護膜から露出させる開口部と、
    前記上方インダクタの中心側の端部に接続され、平面視において当該中心側の端部を前記上方インダクタの外側に引き出すワイヤと、
    を備える回路装置。
  15. 請求項1〜14のいずれか一つに記載の回路装置において、
    前記第1送信インダクタを構成する前記第1導電パターンと、前記第1受信インダクタを構成する前記第2導電パターンは、平面視において重なっていない回路装置。
  16. 請求項1〜14のいずれか一つに記載の回路装置において、
    SOI(Silicon On Insulator)基板と、
    前記SOI基板のシリコン層に設けられ、互いに離間している複数の埋込絶縁層と、
    を有しており、
    前記第1送信インダクタ及び前記第1受信インダクタは前記SOI基板の前記複数の埋込絶縁層の上方に位置している回路装置。
JP2008174111A 2008-03-07 2008-07-03 回路装置 Active JP5658429B2 (ja)

Priority Applications (7)

Application Number Priority Date Filing Date Title
JP2008174111A JP5658429B2 (ja) 2008-07-03 2008-07-03 回路装置
US12/457,295 US8085549B2 (en) 2008-03-07 2009-06-05 Circuit device
CN2009101510049A CN101621065B (zh) 2008-07-03 2009-07-03 电路器件
CN201210209810.9A CN102768897B (zh) 2008-07-03 2009-07-03 电路器件
US13/306,302 US8830694B2 (en) 2008-07-03 2011-11-29 Circuit device
US14/339,414 US9502175B2 (en) 2008-07-03 2014-07-23 Circuit device
US15/346,918 US9978512B2 (en) 2008-07-03 2016-11-09 Circuit device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008174111A JP5658429B2 (ja) 2008-07-03 2008-07-03 回路装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2014240969A Division JP6030107B2 (ja) 2014-11-28 2014-11-28 回路装置

Publications (2)

Publication Number Publication Date
JP2010016142A true JP2010016142A (ja) 2010-01-21
JP5658429B2 JP5658429B2 (ja) 2015-01-28

Family

ID=41116893

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008174111A Active JP5658429B2 (ja) 2008-03-07 2008-07-03 回路装置

Country Status (3)

Country Link
US (4) US8085549B2 (ja)
JP (1) JP5658429B2 (ja)
CN (2) CN102768897B (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013115131A (ja) * 2011-11-25 2013-06-10 Renesas Electronics Corp トランス
WO2014155478A1 (ja) * 2013-03-25 2014-10-02 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
WO2017122416A1 (ja) * 2016-01-14 2017-07-20 ソニー株式会社 半導体装置
WO2017141505A1 (ja) * 2016-02-16 2017-08-24 ソニー株式会社 半導体装置、半導体チップおよびシステム
JP2019009158A (ja) * 2017-06-20 2019-01-17 ルネサスエレクトロニクス株式会社 半導体装置
JP2020021835A (ja) * 2018-08-01 2020-02-06 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
WO2020183867A1 (ja) * 2019-03-08 2020-09-17 ローム株式会社 電子部品

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5578797B2 (ja) * 2009-03-13 2014-08-27 ルネサスエレクトロニクス株式会社 半導体装置
JP5214525B2 (ja) * 2009-04-20 2013-06-19 ルネサスエレクトロニクス株式会社 半導体装置
JP5435029B2 (ja) * 2009-06-04 2014-03-05 日本電気株式会社 半導体装置及び信号伝達方法
JP5606779B2 (ja) * 2010-04-23 2014-10-15 ルネサスエレクトロニクス株式会社 電子部品及び信号伝達方法
JP5139469B2 (ja) * 2010-04-27 2013-02-06 株式会社日本自動車部品総合研究所 コイルユニットおよび非接触給電システム
US9183977B2 (en) * 2012-04-20 2015-11-10 Infineon Technologies Ag Method for fabricating a coil by way of a rounded trench
EP2953145A4 (en) * 2013-01-30 2016-04-06 Panasonic Ip Man Co Ltd CONTACTLESS POWER TRANSMISSION DEVICE
CN104143861A (zh) * 2013-05-09 2014-11-12 泰科电子(上海)有限公司 非接触式供电电路
US20150115881A1 (en) * 2013-10-25 2015-04-30 Samsung Electro-Mechanics Co., Ltd. Wireless power transceiver and portable terminal having the same
JP6395304B2 (ja) 2013-11-13 2018-09-26 ローム株式会社 半導体装置および半導体モジュール
CN105659340B (zh) * 2014-01-15 2019-03-22 株式会社村田制作所 电路
TWI553679B (zh) 2014-06-13 2016-10-11 瑞昱半導體股份有限公司 具有兩平面式電感的電子裝置
CN105304606B (zh) * 2014-06-20 2018-06-19 瑞昱半导体股份有限公司 具有两平面式电感的电子装置
TWI572007B (zh) * 2014-10-06 2017-02-21 瑞昱半導體股份有限公司 積體電感結構
DE102015202733A1 (de) * 2015-02-16 2016-08-18 Robert Bosch Gmbh Sensoranordnung zur Erfassung von Drehwinkeln eines rotierenden Bauteils in einem Fahrzeug
JP6520567B2 (ja) * 2015-08-25 2019-05-29 船井電機株式会社 給電装置
JP6503264B2 (ja) * 2015-08-27 2019-04-17 ルネサスエレクトロニクス株式会社 半導体装置
US20170345546A1 (en) * 2016-05-27 2017-11-30 Qualcomm Incorporated Stacked inductors
JP6593274B2 (ja) * 2016-08-03 2019-10-23 株式会社豊田自動織機 多層基板
CN106449550B (zh) * 2016-11-10 2020-05-12 成都线易科技有限责任公司 芯片封装模块
JP7464352B2 (ja) * 2018-03-09 2024-04-09 日東電工株式会社 配線基板およびその製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06120048A (ja) * 1992-05-27 1994-04-28 Fuji Electric Co Ltd 薄膜トランス装置
JP2007250891A (ja) * 2006-03-16 2007-09-27 Fuji Electric Device Technology Co Ltd パワーエレクトロニクス機器
JP2007252109A (ja) * 2006-03-16 2007-09-27 Fuji Electric Device Technology Co Ltd パワーエレクトロニクス機器

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2505135B2 (ja) * 1987-03-13 1996-06-05 株式会社村田製作所 Lcフィルタ
EP0566145B1 (en) * 1992-04-16 1998-08-26 Murata Manufacturing Co., Ltd. High-frequency low-pass filter
JPH06120428A (ja) 1992-10-02 1994-04-28 Matsushita Electric Ind Co Ltd 集積化バラン
DE4442994A1 (de) * 1994-12-02 1996-06-05 Philips Patentverwaltung Planare Induktivität
US6380608B1 (en) * 1999-06-01 2002-04-30 Alcatel Usa Sourcing L.P. Multiple level spiral inductors used to form a filter in a printed circuit board
JP2001085248A (ja) * 1999-09-17 2001-03-30 Oki Electric Ind Co Ltd トランス
JP4074064B2 (ja) 2001-02-28 2008-04-09 株式会社東芝 半導体装置
US6967555B2 (en) * 2002-10-17 2005-11-22 Via Technologies Inc. Multi-level symmetrical inductor
JP2005006153A (ja) * 2003-06-13 2005-01-06 Nec Electronics Corp 電圧制御発振器
JP2005327931A (ja) 2004-05-14 2005-11-24 Sony Corp 集積化インダクタおよびそれを用いた受信回路
US7877063B2 (en) 2005-04-08 2011-01-25 Panasonic Corporation High-frequency amplifier, and transmission/reception system
JP4572343B2 (ja) * 2006-03-03 2010-11-04 セイコーエプソン株式会社 電子基板、半導体装置および電子機器
JP4900019B2 (ja) * 2007-04-19 2012-03-21 富士電機株式会社 絶縁トランスおよび電力変換装置
JP2008277485A (ja) * 2007-04-27 2008-11-13 Fuji Electric Device Technology Co Ltd トランスユニットおよび電力変換装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06120048A (ja) * 1992-05-27 1994-04-28 Fuji Electric Co Ltd 薄膜トランス装置
JP2007250891A (ja) * 2006-03-16 2007-09-27 Fuji Electric Device Technology Co Ltd パワーエレクトロニクス機器
JP2007252109A (ja) * 2006-03-16 2007-09-27 Fuji Electric Device Technology Co Ltd パワーエレクトロニクス機器

Cited By (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013115131A (ja) * 2011-11-25 2013-06-10 Renesas Electronics Corp トランス
US10128125B2 (en) 2013-03-25 2018-11-13 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
WO2014155478A1 (ja) * 2013-03-25 2014-10-02 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6010216B2 (ja) * 2013-03-25 2016-10-19 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
TWI578493B (zh) * 2013-03-25 2017-04-11 Renesas Electronics Corp 半導體裝置及其製造方法
US9653396B2 (en) 2013-03-25 2017-05-16 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
TWI645538B (zh) * 2013-03-25 2018-12-21 日商瑞薩電子股份有限公司 半導體裝置及其製造方法
US9805950B2 (en) 2013-03-25 2017-10-31 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
TWI620305B (zh) * 2013-03-25 2018-04-01 Renesas Electronics Corp 半導體裝置及其製造方法
WO2017122416A1 (ja) * 2016-01-14 2017-07-20 ソニー株式会社 半導体装置
JPWO2017122416A1 (ja) * 2016-01-14 2018-11-01 ソニー株式会社 半導体装置
WO2017141505A1 (ja) * 2016-02-16 2017-08-24 ソニー株式会社 半導体装置、半導体チップおよびシステム
US10629351B2 (en) 2016-02-16 2020-04-21 Sony Corporation Semiconductor device, semiconductor chip, and system
JP2019009158A (ja) * 2017-06-20 2019-01-17 ルネサスエレクトロニクス株式会社 半導体装置
JP2020021835A (ja) * 2018-08-01 2020-02-06 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP7034031B2 (ja) 2018-08-01 2022-03-11 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
WO2020183867A1 (ja) * 2019-03-08 2020-09-17 ローム株式会社 電子部品
JPWO2020183867A1 (ja) * 2019-03-08 2021-03-18 ローム株式会社 電子部品
US11557422B2 (en) 2019-03-08 2023-01-17 Rohm Co., Ltd. Electronic component
US11742132B2 (en) 2019-03-08 2023-08-29 Rohm Co., Ltd. Electronic component

Also Published As

Publication number Publication date
US9502175B2 (en) 2016-11-22
CN101621065B (zh) 2012-08-08
US20090244866A1 (en) 2009-10-01
US20170053738A1 (en) 2017-02-23
US8085549B2 (en) 2011-12-27
US8830694B2 (en) 2014-09-09
US20120075050A1 (en) 2012-03-29
CN102768897A (zh) 2012-11-07
CN102768897B (zh) 2016-09-21
JP5658429B2 (ja) 2015-01-28
US9978512B2 (en) 2018-05-22
CN101621065A (zh) 2010-01-06
US20140333149A1 (en) 2014-11-13

Similar Documents

Publication Publication Date Title
JP5658429B2 (ja) 回路装置
JP5324829B2 (ja) 半導体装置
US6927662B2 (en) Integrated transformer configuration
JP5578797B2 (ja) 半導体装置
US9431379B2 (en) Signal transmission arrangement
JP6237909B1 (ja) アイソレータおよびアイソレータの製造方法
JP5496541B2 (ja) 半導体装置
JP5435029B2 (ja) 半導体装置及び信号伝達方法
CN106611741A (zh) 电介质堆叠,隔离设备并形成隔离设备的方法
JP6030107B2 (ja) 回路装置
JP5357136B2 (ja) 変成器
JP4413687B2 (ja) トランス回路およびその製造方法
JP6238323B2 (ja) 回路装置
JP6062486B2 (ja) 半導体装置
JP2014143427A (ja) 半導体装置
JP2013239731A (ja) 半導体装置
US11756881B2 (en) Semiconductor device
JP5968968B2 (ja) 半導体装置
JP2014064015A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110624

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130529

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130604

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130725

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140304

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140411

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20141118

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20141128

R150 Certificate of patent or registration of utility model

Ref document number: 5658429

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350