CN101621065B - 电路器件 - Google Patents

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Abstract

本发明提供了一种电路器件。电路器件包括第一发送电感器、第一绝缘层、第一接收电感器、以及第二接收电感器。第一发送电感器由螺旋状导电图案构成并且接收被发送的信号。第一接收电感器位于通过第一绝缘层与第一发送电感器重叠的区域中。第一接收电感器由螺旋状导电图案构成，并且生成与被输入至第一发送电感器的被发送的信号相对应的接收的信号。第二接收电感器被串联地连接至第一接收电感器，并且由螺旋状导电图案构成。第二接收电感器响应于相同方向的磁场生成与由第一接收电感器生成的电压反向的电压。

Description

电路器件
本申请基于日本专利申请No.2008-174111，其内容通过引用并入这里。
技术领域
本发明涉及一种电路器件，该电路器件能够在两个未相互连接的电路之间发送电信号，并且具有高的噪声抵抗性。
背景技术
为了在要被输入的电信号的电势不同的两个电路之间发送电信号，通常采用光电耦合器。光电耦合器包括诸如发光二极管的光发射器和诸如光电晶体管的光电检测器，并且光电耦合器用于利用光发射器将已经输入的电信号转换成光，并且利用光电检测器从光恢复电信号，从而发送电信号。
但是，由于光电耦合器包括光发射器和光电检测器所以光电耦合器很难被做得较小。此外，在电信号具有高频率的情况下，光电耦合器不能跟随电信号。为了克服此种问题，最近已经开发了感应耦合两个电感器从而发送电信号的技术。
同时，日本已公开的专利申请A-H06-120048公布了薄膜变压器单元。在该薄膜变压器单元中，具有初级和次级线圈的四个薄膜变压器被布置在一个硅基板的表面上。相邻的变压器共享最外面的外围线圈。在四个薄膜变压器中，并行相互连接初级线圈，并且还并行相互连接次级线圈。
在通过感应耦合两个电感器发送电信号的工艺中，当外磁场被施加于接收方的电感器时会生成噪声信号。因此，有必要抑制由于外磁场导致的此种噪声信号的生成。
发明内容
在一个实施例中，提供了一种电路器件，该电路器件包括第一发送电感器，该第一发送电感器基本上由第一螺旋状导电图案构成，并且接收被发送的信号的输入；
第一绝缘层，该第一绝缘层被提供在第一发送电感器的上面或者下面；
第一接收电感器，该第一接收电感器位于通过第一绝缘层与第一发送电感器重叠的区域中并且基本上由第二螺旋状导电图案构成，并且生成与被发送的信号相对应的接收的信号；以及
第二接收电感器，该第二接收电感器被串联地连接至第一接收电感器并且基本上由第三螺旋状导电图案构成，并且响应于相同方向的磁场生成与由第一接收电感器生成的电压反向的电压。
在如此构造的电路器件中，当外磁场被施加于电路器件时，第一接收电感器和第二接收电感器生成反向的电压。同样，串联连接第一接收电感器和第二接收电感器。因此，响应于外磁场而生成的第一接收电感器和第二接收电感器的输出电压被降低。这样的布置抑制了由于外磁场导致的噪声信号的生成。
因此，本发明使得能够抑制由于外磁场导致的噪声信号的生成。
附图说明
结合附图，根据某些优选实施例的以下描述，本发明的以上和其它目的、优点和特征将更加明显，其中：
图1是示出根据第一实施例的电路器件的横截面视图；
图2是示出第一发送电感器的形状的平面视图；
图3A至3C是每个均示出第一接收电感器和第二接收电感器的形状的平面视图；
图4是示出根据第二实施例的电路器件的横截面视图；
图5A是示出根据第三实施例的电路器件的横截面视图；并且图5B是示出埋入绝缘层的平面布局的平面视图；
图6是示出根据第四实施例的电路器件的横截面视图；
图7A和7B是每个均示出第一发送电感器和第二发送电感器的形状的平面视图；
图8A和8B是每个均示出根据第五实施例的电路器件的电感器的形状的平面视图；
图9是示出根据第六实施例的电路器件的横截面视图；
图10A是示出图9中所示的电路器件的第一接收电感器和第二接收电感器的平面视图，并且图10B是示出图10A的变化的平面视图；
图11A至11C是每个均示出根据第七实施例的电路器件的电感器的形状的平面视图；
图12是示出根据第八实施例的电路器件的横截面视图；
图13是示出根据第九实施例的电路器件的横截面视图；
图14是示出图13中所示的电路器件的埋入绝缘层的位置关系和平面形状的平面视图；
图15是示出根据第十实施例的电路器件的横截面视图；
图16是示出根据第十一实施例的电路器件的横截面视图；
图17是示出根据第十二实施例的电路器件的横截面视图；
图18是示出根据第十三实施例的电路器件的横截面视图；
图19是示出根据第十四实施例的电路器件的横截面视图；
图20是示出第一发送电感器、第一接收电感器、第二接收电感器、以及第三接收电感器之间的位置关系的平面视图；
图21是示出根据第十五实施例的电路器件的横截面视图；
图22是示出根据第十六实施例的电路器件的横截面视图；
图23A和23B是每个均示出图22中所示的电路器件的第一接收电感器和第二接收电感器的形状的平面视图；以及
图24是示出根据第十七实施例的电路器件的横截面视图。
具体实施方式
在这里将会参考示例性实施例描述本发明。本领域的技术人员将会理解能够使用本发明的教导完成许多替代的实施例并且本发明不限于为解释性目的而示出的实施例。
在这里，将会参考附图描述本发明的实施例。在所有的附图中，相同的构成元件被给予相同的标号，并且将不会重复关于它的描述。
图1是示出根据第一实施例的电路器件的横截面视图。电路器件包括第一发送电感器200、第一绝缘层120、第一接收电感器300、以及第二接收电感器320。第一发送电感器200是由螺旋状导电图案构成，并且接收被发送的信号的输入。第一绝缘层120被提供在第一发送电感器200的上面或者下面。在图1中示出的示例中，第一绝缘层120位于第一发送电感器200的上面。第一接收电感器300位于通过第一绝缘层120与第一发送电感器200重叠的区域中。第一接收电感器300是由螺旋状导电图案构成，并且生成与被输入至第一发送电感器200的被发送的信号相对应的接收的信号。第二接收电感器320被串联地连接至第一接收电感器300，并且由螺旋状导电图案构成。第二接收电感器320响应于相同方向的磁场生成与由第一接收电感器300生成的电压反向的电压。在图1中示出的示例中，第二接收电感器320与第一接收电感器300相邻。因此，在第一接收电感器300与第二接收电感器320之间的平面视图中没有出现电感器。
在图1中所示的示例中，电路器件包括基板100。基板100是诸如硅基板的半导体基板。在基板100上，按顺序堆叠绝缘层112、114、116、118。绝缘层114、116、118构成第一绝缘层120。
在绝缘层112、114、116、118的各自表面上，提供了诸如互连的导电图案。例如，导电图案可以是在绝缘层上形成的铝合金图案，或者被通过镶嵌工艺埋在绝缘层中的铜合金图案。第一发送电感器200位于绝缘层112的表面上，并且第一接收电感器300和第二接收电感器320位于绝缘层118的表面上，换言之在最上面的互连层上。用覆盖层130覆盖第一接收电感器300、第二接收电感器320、以及绝缘层118。
通过被提供在绝缘层114中的通孔栓塞和被提供在绝缘层114表面上的第一引出布线142，将第一发送电感器200的内端部202在平面视图中引到第一发送电感器200之外。通过被提供在绝缘层118中的通孔栓塞和被提供在绝缘层114的表面上的第二引出布线144将第一接收电感器300的内端部302引到第二发送电感器300之外。在本实施例中，通过通孔栓塞和第二引出布线144将端部302连接至第二接收电感器320的内端部322。第二引出布线144位于与第一引出布线142相比更接近第一接收电感器300的层中。
在平面视图中，第一接收电感器300的内端部302不与第一发送电感器200的内端部202重叠。因此，在平面视图中第二引出布线144和第一引出布线142不重叠。此种构造使第二引出布线144和第一引出布线142之间的最小间隔大于端部302和202重叠的情况。这里，优选的是，第一接收电感器300的螺旋形状的中心与第一发送电感器200的中心相互重叠。
图2是示出第一发送电感器200的形状的平面视图。在图2中，第一发送电感器200是从外端部204朝着内端部202顺时针卷绕的螺旋形状。相反，第一发送电感器200可以被形成为从外端部204朝着内端部202的逆时针螺旋形状。
图3A至3C是每个均示出第一接收电感器300和第二接收电感器320的形状的平面视图。在所有的这些附图中，以相同圈数和相同的互连节距，形成第一接收电感器300和第二接收电感器320，以便于响应于相等绝对值的磁场生成相等绝对值的电压。
图3A的示例对应于图1。在该示例中，第一接收电感器300和第二接收电感器320在相同方向上卷绕。更具体地，第一接收电感器300和第二接收电感器320分别从外端部304、324朝着内端部302、322顺时针卷绕。这里，卷绕方向可以相反。通过第二引出布线144使内端部302、322相互连接。
图3B的示例表示不同于图1的图案。在本示例中，第一接收电感器300和第二接收电感器320是相同的图案并且在与图3A相同的方向中卷绕。外端部304、324被相互连接。
图3C的示例表示不同于图1的图案。在本示例中，第一接收电感器300和第二接收电感器320在相反的方向上卷绕，并且通过第二引出布线144将第一接收电感器300的外端部304和第二接收电感器320的内端部322相互连接。相反，可以通过第二引出布线144连接第一接收电感器300的内端部302和第二接收电感器320的外端部324。
在下文中将会描述图1至3C中所示的电路器件的形成工艺的示例。首先，在基板100之上形成绝缘层112。在基板100上，可以提供晶体管(未示出)。然后在绝缘层112的表面上形成第一发送电感器200。在绝缘层112上形成第一发送电感器200作为导电图案的情况下，可以通过在绝缘层112上形成导电层然后选择性地移除导电层形成第一发送电感器200。在第一发送电感器200被埋入在绝缘层112中的情况下，可以通过在绝缘层112上形成沟槽图案、在沟槽中和在绝缘层112上形成导电层、并且移除绝缘层112上的导电层形成第一发送电感器200。
其后，在绝缘层112和第一发送电感器200之上形成绝缘层114。然后，在绝缘层114中形成通孔栓塞，用于与第一发送电感器200的内端部202相连接。在绝缘层114的表面上，形成第一引出布线142。可以通过用于形成第一发送电感器200的任一工艺形成第一引出布线142。
在绝缘层114和第一引出布线142之上，形成绝缘层116。然后在绝缘层116的表面上形成第二引出布线144。可以通过用于形成第一发送电感器200的任一工艺形成第二引出布线144。
然后在绝缘层116和第二引出布线144之上形成绝缘层118。在绝缘层118中，形成两个通孔栓塞。这些通孔栓塞用于将第一接收电感器300和第二接收电感器320的内端部302、322连接至第二引出布线144。然后在绝缘层118的表面上，形成第一接收电感器300和第二接收电感器320。可以通过用于形成第一发送电感器200的任一工艺形成这些电感器。最后，在绝缘层118、第一接收电感器300、以及第二接收电感器320之上形成覆盖层130。
本实施例提供了以下有利效果。当将被发送的信号从发送电路(未示出)输入至第一发送电感器200时，第一发送电感器200生成磁场。第一接收电感器300响应于由第一发送电感器200生成的磁场生成电压。相反地，第二接收电感器320几乎不(barely)响应于由第一发送电感器200生成的磁场生成电压。因此，接收电路(未示出)能够通过检测由第一接收电感器300和第二接收电感器320生成的电压(例如，图3A中的端部304和324之间的电压)检测与被发送的信号相对应的接收的信号。
在外磁场被施加于图1中所示的电路器件的情况下，大致在相同的方向上将外磁场施加于第一接收电感器300和第二接收电感器320。如上所述，第二接收电感器320响应于相同方向的磁场中生成与由第一接收电感器300生成的电压基本反向的电压。由于串联地连接第一接收电感器300和第二接收电感器320，所以响应于外磁场生成的电压(例如，图3A中的端部304和324之间的电压)被降低。这样的安排抑制由于外磁场导致的噪声信号的产生。通过形成相同圈数的第一接收电感器300和第二接收电感器320能够特别突出地展示该优点。
同样，在平面视图中，第一接收电感器300的内端部302不与第一发送电感器200的内端部202重叠。此种构造允许防止第一引出布线142和第二引出布线144在平面视图中重叠。因此，第二引出布线144和第一引出布线142之间的最小间隔变得大于端部302和202被放置为重叠的情况，这导致提高了第一发送电感器200和第一接收电感器300之间的耐受电压。因此，即使被发送的信号的基准电势和接收的信号的基准电势很大地不同，此种构造抑制发送方和接收方之间的介电击穿的发生。
图4是示出根据第二实施例的电路器件的横截面视图。除了下述特征之后，该电路器件具有与第一实施例相同的结构。
覆盖层130包括其中第一接收电感器300的内端部302被暴露的开口，和其中第二接收电感器320的内端部322被暴露的开口。凭借电线(wire)500相互连接被暴露在开口中的端部302和322。换言之，通过电线500将端部302被引到第一接收电感器300之外。其它的不同是没有提供根据第一实施例的第二引出布线144和被连接到第二引出布线144的通孔栓塞。
本实施例还提供了与通过第一实施例提供的相同的有利效果。同样，与采用第二引出布线144的情况相比较，采用电线500代替第二引出布线144使得能够增加第一发送电感器200与被连接到第一发送电感器200的互连，以及第一接收电感器300与被连接到第一接收电感器300的互连之间的最小间隔。因此，使被发送的信号的基准电势和接收的信号的基准电势很大地不同，此种构造抑制第一发送电感器200与被连接到第一发送电感器200的互连，以及第一接收电感器300和被连接到第一接收电感器300的互连之间的介电击穿的发生。
图5A是示出根据第三实施例的电路器件的横截面视图。该电路器件具有与第一实施例相同的结构，不同之处在于采用绝缘体上硅(在下文中，SOI)作为基板100。在本实施例中，基板100包括硅基板102，其上按顺序堆叠绝缘层104和硅层106。第一发送电感器200、第一接收电感器300、以及第二接收电感器320位于埋入绝缘层108之上。硅层106还可以包括晶体管(未示出)和隔离层。
在图5B示出的示例中，埋入绝缘层108被放置为使得各底部与绝缘层104接触，但是底部可以与绝缘层104分隔。在后面的情况下，可以通过在硅层106中形成晶体管(未示出)的隔离层的相同工艺形成埋入绝缘层108。
图5B是示出埋入绝缘层108的平面布局的平面视图。埋入绝缘层108在彼此分隔的情况下被排列为矩阵形式.
该实施例还提供了与第一实施例提供的相同的有利效果。同样，采用SOI基板作为基板100，并且硅层106包括多个埋入绝缘层108。埋入绝缘层108位于第一发送电感器200、第一接收电感器300、以及第二接收电感器320的下面。此种构造抑制基板100上的涡电流的出现。
图6是示出根据第四实施例的电路器件的构造的视图。该电路器件具有与第三实施例相同的结构，不同之处在于提供了第二发送电感器220，第一引出布线142还被连接至第二发送电感器220的内端部222、并且第二引出布线144被引到第一接收电感器300和第二接收电感器320之外。第二发送电感器220由螺旋状导电图案构成。
在图6所示的示例中，第二发送电感器220被提供在包括第一发送电感器200的相同层中，并且位于通过第一绝缘层120与第二接收电感器320重叠的区域中。第二发送电感器220通过第一引出布线142接收与由第一发送电感器200接收到的被发送的信号相同的被发送的信号，然而在接收被发送的信号时生成的磁场的方向与由第一发送电感器200生成的磁场的方向相反。
第一引出布线142被连接至第一发送电感器200的内端部202、并且通过在绝缘层114中形成的通孔栓塞被连接至第二发送电感器220的内端部222。因此，第一发送电感器200和第二发送电感器220被并行连接至第一引出布线142。同样，第二发送电感器220位于邻接第一发送电感器200。因此，在第一发送电感器200和第二发送电感器220之间的平面视图中没有电感器存在。
图7A和7B是每个均示出第一发送电感器200和第二发送电感器220的形状的平面视图。在所有这些附图中，以大致相同的圈数形成第一发送电感器200和第二发送电感器220，然而圈数也可以相互不同。
图7A的示例对应于图6。在本示例中，以相反的方向卷绕第一发送电感器200和第二发送电感器220。更具体地，从外端部204朝着内端部202顺时针卷绕第一发送电感器200，同时从外端部224朝着内端部222逆时针卷绕第二发送电感器220。这里，卷绕方向的组合可以相反。通过第一引出布线142相互连接内端部202、222。外端部204、224也被彼此连接，从而这些端部被通过互连230引到第一发送电感器200和第二发送电感器220之外。例如，互连230被提供在包括第一发送电感器200和第二发送电感器220的相同互连层中。第一发送电感器200和第二发送电感器220被并行连接至用作被发送的信号的输入线的第一引出布线142，并且被连接至互连230。
图7B的示例表示不同于图6的图案。在本示例中，在相同方向中卷绕第一发送电感器200和第二发送电感器220。通过引出布线145相互连接第一发送电感器200的内端部202和第二发送电感器220的外端部224。通过引出布线143相互连接第一发送电感器200的外端部204和第二发送电感器220的内端部222。可以通过与用于图6中所示的第一引出布线142的工艺相类似的工艺形成引出布线143、145。第一发送电感器200和第二发送电感器220被并行连接至用作被发送的信号的输入线的引出布线143、145。
本实施例还提供了与第一实施例提供的相同的有利效果。同样，第二发送电感器220位于与第二接收电感器320重叠的区域中，并且第二发送电感器220接收与第一发送电感器200接收到的被发送的信号相同的被发送的信号。由于第二发送电感器220生成与第一发送电感器200生成的磁场反向的磁场，所以当第一发送电感器200和第二发送电感器220接收被发送的信号时第一接收电感器300和第二接收电感器320生成同向电压。此种构造增加了由第一接收电感器300和第二接收电感器320基于被发送的信号生成的接收的信号的电压，从而抑制信号发送错误的出现。
同样，在第一发送电感器200和第二发送电感器220之间没有电感器存在。因此，当第一发送电感器200和第二发送电感器220接收被发送的信号时，由第一发送电感器200生成的磁场和由第二发送电感器220生成的磁场被耦合，从而最小化磁场的泄漏。此种构造允许进一步增加由第一接收电感器300和第二接收电感器320基于被发送的信号生成的接收的信号的电压，从而增加信号接收灵敏度。
在本实施例中，第二发送电感器220可以位于通过除了第一绝缘层120之外的另一个绝缘层(第二绝缘层)与第二接收电感器320重叠的区域中。例如，在第一绝缘层120由多个绝缘层组成的情况下，第二发送电感器220可以被定为在通过构成第一绝缘层120的绝缘层中的一部分与第二接收电感器320重叠的区域中。
图8A和图8B是每个均示出根据第五实施例的电路器件的电感器的形状的平面视图。在本实施例中电路器件包括偶数个信号发送电路，所述信号发送电路包括第一发送电感器200、第二发送电感器220、第一接收电感器300、以及第二接收电感器320。信号发送电路中的每一个被布置为使得相同的电感器彼此相邻。在信号发送电路之间没有提供其它的电感器。
图8A是示出第一发送电感器200和第二发送电感器220的形状的平面视图。所有的第一发送电感器200和第二发送电感器220被并行连接至用作被发送的信号的输入线的第一引出布线142，并且被连接至互连。在接收到被发送的信号时被相邻地布置的第一发送电感器20生成反向的磁场。在接收到被发送的信号时被相邻地布置的第二发送电感器220也生成反向的磁场。
图8B是示出第一接收电感器300和第二接收电感器320的形状的平面视图。在接收到被发送的信号时合计每个电感器中生成的电压的方向上串联连接所有第一接收电感器300和第二接收电感器320。在图8B中所示的示例中，在相同方向上卷绕所有第一接收电感器300和第二接收电感器320。通过外端部304连接被邻近地布置的第一接收电感器300。接收电路通过检测被邻近地布置的第二接收电感器320的外端部324之间的电压，检测接收的信号。
本实施例还提供了与第四实施例提供的相同的有利效果。同样，被邻近地布置的第一发送电感器200在接收到被发送的信号时生成反向的磁场，并且被邻近地布置的第二发送电感器220也生成反向的磁场。因此，由被邻近地布置的第一发送电感器200生成的磁场被相互耦合，并且由被邻近地布置的第二发送电感器220生成的磁场也被相互耦合。此种安排进一步最小化磁场的泄漏，从而有利于第一接收电感器300和第二接收电感器320接收信号。
图9是示出根据第六实施例的电路器件的横截面视图。该电路器件具有与第一实施例相同的结构，不同之处在于提供了第三接收电感器340和引出布线146。在本实施例中，通过第三接收电感器340输出接收的信号。
在图9中示出的示例中，第三接收电感器340位于通过第一绝缘层120与第二接收电感器320重叠的区域中。通过被提供在绝缘层114中的通孔栓塞将引出布线146连接至第三接收电感器340的内端部342，从而从第三接收电感器340引出端部342。
图10A是示出图9中所示的电路器件的第一接收电感器300和第二接收电感器320的平面视图。在相同方向上卷绕第一接收电感器300和第二接收电感器320。相互连接外端分304、324，并且通过第二引出布线144相互连接内端部302、322。
图10B描述图10A的变化。图10B与图10A相同，不同之处在于在相反的方向上卷绕第一接收电感器300和第二接收电感器320。在图10B中，进一步地，可以相互连接端部302、324，并且可以相互连接端部322、304。
前述的实施例提供了以下有利效果。一旦第一发送电感器200接收被发送的信号，与第一实施例中的一样第一接收电感器300生成电压。该电压产生流过第二接收电感器320的电流，从而第二接收电感器320生成磁场。一旦第二接收电感器320生成磁场，第三接收电感器340响应于该磁场生成电压。接收电路检测此种电压作为接收的信号。因此，通过第一接收电感器300和第二接收电感器320，能够将信号从第一发送电感器200发送至第三接收电感器340。同样，在施加外磁场的情况下，第一接收电感器300和第二接收电感器320在相互消除的方向中生成电压。这样的安排抑制了由于外磁场导致的噪声信号的生成。
同样，在信号被从第一发送电感器200发送至第三接收电感器340之前，信号不得不经过第一绝缘层120两次。因此，能够提高第一发送电感器200和第三接收电感器340之间的耐受电压。因此，即使被发送的信号的基准电势与接收的信号的基准电势很大地不同，此种构造抑制发送方和接收方之间的介电击穿的发生。
在本实施例中，第三接收电感器340可以位于通过除了第一绝缘层120之外的另一个绝缘层(第三绝缘层)与第二接收电感器320重叠的区域中。例如，在第一绝缘层120由多个绝缘层构成的情况下，第三发送电感器340可以位于通过构成第一绝缘层120的绝缘层中的一部分与第二接收电感器320重叠的区域中。
图11A至11C是每个均示出根据第七实施例的电路器件的电感器的形状的平面视图。该电路器件具有与第六实施例的电路器件相同的结构，不同之处在于包括偶数个信号发送电路，所述信号发送电路包括第一发送电感器200、第一接收电感器300、第二接收电感器320、以及第三接收电感器340。偶数个信号发送电路被布置为使得相同的电感器彼此相邻。在信号发送电路之间，没有提供其它的电感器。
图11A是示出第一发送电感器200的形状的平面视图。所有的第一发送电感器200被并行连接至用作被发送的信号的输入线的第一引出布线142并且被连接至互连230。在接收到被发送的信号时，被相邻地布置的第一发送电感器200生成反向的磁场。
图11B是示出第一接收电感器300和第二接收电感器320的形状的平面视图。在其中示出的示例中，在相同方向卷绕被相邻地布置的第一接收电感器300，并且还在相同方向卷绕被相邻地布置的第二接收电感器320。但是，卷绕方向的组合可以是相反的。
图11C是示出第三接收电感器340的形状的平面视图。串联地连接被相邻地布置的第三接收电感器340从而响应于相同磁场生成反向的电压，并且合计在接收到被发送的信号时由第一发送电感器200生成的电压。在图11C中所示的示例中，在相同方向卷绕第三接收电感器340，并且相互连接内端部342。接收电路通过检测被相邻地布置的第三接收电感器340的外端部344之间的电压来检测接收的信号。这里，可以相互连接外端部344而不是内端部342。在这样的情况下，接收电路通过检测被相邻地布置的第三接收电感器340的内端部342之间的电压来检测接收的信号。
本实施例也提供了与由第六实施例提供的相同的有利效果。同样，在接收到被发送的信号时，被相邻地布置的第一发送电感器200生成反向的电压。因此，由被相邻地布置的第一发送电感器200产生的磁场被耦合，从而最小化磁场的泄漏。此种构造有利于第一接收电感器300接收信号。
同样，在相同方向上卷绕被相邻地布置的第一接收电感器300。如上所述，被相邻地布置的第一发送电感器200生成反向的磁场。因此，当第一发送电感器200接收被发送的信号时，被相邻地布置的第一接收电感器300在生成反向的电压。因为在相同方向上卷绕第二接收电感器320，所以被相邻地布置的第二接收电感器320生成反向的磁场。因此，由被相邻地布置的第二接收电感器320产生的磁场被耦合，从而最小化磁场的泄漏。此种构造有利于第三接收电感器340接收信号。
此外，第三接收电感器340响应于相同磁场生成反向的电压。因此，响应于外磁场由第三接收电感器340生成的电压被降低。这样的安排抑制了由于外磁场导致的噪声信号的生成。通过以相同的圈数形成被相邻地布置的第三接收电感器340能够特别突出地展示出该优点。
图12是示出根据第八实施例的电路器件的横截面视图。该电路器件具有与第六或者第七实施例相同的结构，不同之处在于下述特征。
覆盖层130包括其中第一接收电感器300的内端部302被暴露的开口，和其中第二接收电感器320的内端部322被暴露的开口。凭借电线500相互连接被暴露在开口中的端部302和322。换言之，通过电线500将端部302引到第一接收电感器300之外。另一个不同在于没有提供图9中所示的第二引出布线144和被连接至第二引出布线144的通孔栓塞。
本实施例也提供了与通过第六或者第七实施例提供的相同的有利效果。同样，与采用第二引出布线144的情况相比较，采用电线500代替第二引出布线144使得能够增加第一发送电感器200与被连接至第一发送电感器200的互连，以及第一接收电感器300与被连接第一接收电感器300的互连之间的最小间隔。因此，即使被发送的信号的基准电势和接收的信号的基准电势很大地不同，此种构造抑制第一发送电感器200与被连接至第一发送电感器200的互连之间，以及第一接收电感器300与被连接至第一接收电感器300的互连之间的介电击穿的发生。
图13是示出根据第九实施例的电路器件的横截面视图。该电路器件具有与第八实施例相同的结构，不同之处在于采用SOI基板作为基板100，并且SOI基板的硅层106包括埋入绝缘层108。由SOI基板构成的基板100的结构与第三实施例的相同。但是，在本实施例中，埋入绝缘层108被提供在第一接收电感器300和第二接收电感器320之间的区域的下面，而不是在第一接收电感器300的下面和第二接收电感器320的下面。
图14是示出图13中所示的电路器件的埋入绝缘层108的位置关系的和平面形状的平面视图。提供埋入绝缘层108以便于在包括第一接收电感器300的区域和包括第二接收电感器320的区域之间绝缘硅层106。
本实施例也提供了与第八实施例提供的相同的有利效果。同样，通过埋入绝缘层108绝缘硅层106的包括第一接收电感器300的区域和硅层106的包括第二接收电感器320的区域。此种结构使得能够将不同的基板电势提供到这些区域。
图15是示出根据第十实施例的电路器件的横截面视图。该电路器件具有与第九实施例的相同的结构，不同之处在于在绝缘层112的下面提供了引出布线146。在硅层106包括晶体管(未示出)的情况下，引出布线146被形成在包括晶体管的栅极电极的相同层中。在这样的情况下，例如，引出布线146由多晶硅互连或者金属互连构成。
本实施例也提供了与第八实施例提供的相同的有利效果。同样，由于引出布线146被提供在硅层106的上层，所以能够增加第三接收电感器340和被连接至第三接收电感器340的互连，以及第二接收电感器320之间的最小间隔，从而提高它们之间的耐受电压。同样，在引出布线146是由多晶硅互连构成的情况下，尽管引出布线146的电阻增加，但是由于接收电路基于电压而不是电流来检测接收的信号所以不会导致任何问题。
图16是示出根据第十一实施例的电路器件的横截面视图。该电路器件具有与第十实施例的相同的结构，不同之处在于第一引出布线142与引出布线146一样位于绝缘层112的下面。
本实施例也提供了与第八实施例提供的相同的有利效果。同样，由于引出布线142被提供在硅层106的上层中，因此能够增加第一发送电感器200和被连接至第一发送电感器200的互连、以及第一接收电感器300之间的最小间隔，从而提高它们之间的耐受电压。
图17是示出根据第十二实施例的电路器件的横截面视图。该电路器件具有与第九、第十、或者第十一实施例的相同的结构，不同之处在于基板100包括发送电路和接收电路。发送电路包括晶体管150，并且接收电路包括晶体管160。应注意的是，在图17中未示出图12中所示的电线500、第一引出布线142、以及引出布线146和其它。
在本实施例中同样地，使硅层106的包括第一发送电感器200和第一接收电感器300下面的部分的区域、和硅层106的包括第三接收电感器340和第二接收电感器320下面的部分的区域绝缘。
晶体管150位于硅层106的包括第一发送电感器200和第一接收电感器300下面的部分的区域中。晶体管150是发送电路的一部分并且源极被电气地连接至例如，第一发送电感器200。晶体管160位于硅层106的包括第二接收电感器320和第三接收电感器340的下面的部分的区域中。晶体管160是接收电路的一部分，并且栅极电极被电气地连接至例如，第三接收电感器340。
本实施例也提供了由第九、第十、或者第十一实施例提供的相同的有利效果。同样，由于基板100包括发送电路和接收电路，所以能够使包括发送电路和接收电路的电路器件在尺寸上更小。
图18是示出根据第十三实施例的电路器件的横截面视图。该电路器件具有与第八实施例相同的结构，不同之处在于在平面视图中互换第一发送电感器200的互连图案和第一接收电感器300的互连图案，并且在平面视图中互换第二接收电感器320的互连图案和第三接收电感器340的互连图案。
本实施例也提供了与由第八实施例提供的相同的有利效果。同样，由于在平面视图中互换第一发送电感器200的互连图案和第一接收电感器300的互连图案，因此能够增加第一发送电感器200和被连接至第一发送电感器200的互连，以及第一接收电感器300和被连接至第一接收电感器300的互连之间的最小间隔，从而提高它们之间的耐受电压。此外，由于在平面视图中互换第二接收电感器320的互连图案和第三接收电感器340的互连图案，所以能够增加第二接收电感器320和被连接至第二接收电感器320的互连，以及第三接收电感器340和被连接至第三接收电感器340的互连之间的最小间隔，从而提高它们之间的耐受电压。
图19是示出根据第十四实施例的电路器件的横截面视图。该电路器件具有与第九实施例的相同的结构，不同之处在于下述特征。
代替图13中所示的第一引出布线142，提供了电线502、电极206、以及连接电极206和第一发送电感器200的内端部202的通孔栓塞。电极206被提供在包括第一接收电感器300的相同层，并且被暴露在形成在覆盖层130上的开口中。电极206位于第一接收电感器300的内部。
同样，代替图13中所示的第一引出布线146，提供了电线504、电极346、以及连接电极346和第三接收电感器340的内端部342的通孔栓塞。电极346被提供在包括第二接收电感器320的相同层，并且被暴露在形成在覆盖层130上的开口中。电极346位于第二接收电感器320的内部。
在电极206和第一发送电感器200的端部202之间，以及电极346和第三接收电感器340的端部342之间，提供了多个层，其包括通孔栓塞和连接电极206和端部202的导电模式，以及通孔栓塞和连接电极346和端部342的导电图案。
电线502连接电极206和电极208，并且电线504连接电极346和电极348。电极208、348被提供在包括第一接收电感器300和第二接收电感器302的相同层中，并且被暴露在形成于覆盖层130上的开口中。电极208位于第一接收电感器300的外部，并且被连接至发送电路(未示出)。电极348位于第二接收电感器320的外部，并且被连接至接收电路(未示出)。
埋入绝缘层108具有如与第三实施例有关的图5A和5B中所示的形状。
图20是示出第一发送电感器200、第一接收电感器300、第二接收电感器320、以及第三接收电感器340之间的位置关系的平面视图。如图中所示，第一发送电感器200的导电图案与第一接收电感器300的导电图案不重叠，并且第二接收电感器320的导电图案和第三接收电感器340的导电图案也不重叠。同样，第一发送电感器200的内端部202与第一接收电感器300的内端部302不重叠，并且第二接收电感器320的内端部322和第三接收电感器340的内端部342也不重叠。
该实施例也提供了与由第九实施例提供的相同的有利效果。同样，增加电极206和第一接收电感器300之间的距离导致第一发送电感器200和被连接至第一发送电感器200的互连，与第一接收电感器300和被连接至此的互连之间的最小间隔的增加，导致增加了其间的耐受电压。同样，增加电极346和第二接收电感器320之间的距离导致第三接收电感器340和被连接至第三接收电感器340的互连，与第二接收电感器320和被连接至第二接收电感器320的互连之间的最小间隔的增加，导致增加了其间的耐受电压。
同样，由于埋入绝缘层108具有如与第三实施例有关的图5A和5B中所示的形状，因此能够抑制基板100上涡流的生成。
图21是示出根据第十五实施例的电路器件的横截面视图。该电路器件具有与第十二实施例相同的结构，不同之处在于下述的特征。
第三接收电感器340位于包括第一接收电感器300的相同层中，并且第二接收电感器320位于第三接收电感器340的下面，例如在包括第一发送电感器200的相同层中。第一接收电感器300和第二接收电感器320具有通过在它们之间形成的导电图案和通孔栓塞相互连接的端部(例如，各自的外端部)，和通过在它们之间形成的导电图案和通孔栓塞以及电线510相互连接的另外的端部(例如，各自的内端部)。这里，可以通过比包括第二接收电感器320的层低的层中的互连(例如，包括晶体管150的栅极电极的相同层中的互连)，将第二接收电感器320的内端部322引出到不同的位置。
接收电路(包括晶体管160)被提供在基板600中。例如，基板600是SOI基板，但是还可以是诸如硅基板的半导体基板。通过基板600上各层中形成的导电图案和通孔栓塞，晶体管160的电极中的一个(例如，栅极电极)被连接至最上面的互连层中的电极162。电极162，包括电极162的相同层中的另一电极164被暴露在形成于覆盖层630上的开口中。电极164还被连接至接收电路。
电极162、164分别通过电线506、508被连接至第三接收电感器340的端部342、344。这里，电极162可以被连接至端部344，并且电极164可以被连接至端部342。
本实施例还提供了与由第九实施例提供的相同的有利效果。同样，能够电气地连接被形成在另一基板600中的接收电路和第三接收电感器340。
同样，第一发送电感器200位于第一接收电感器300的下面。由于硅层106包括发送电路，所以第一发送电感器200的基准电势不是显著地不同于硅层106的基板电势。与第一接收电感器300位于第一发送电感器200的下面的情况相比较，此种构造更有效地抑制硅层106和任一电感器之间的介电击穿的发生。
此外，由于第二接收电感器320的内端部322通过比包括第二接收电感器320的层低的层中的互连而被引出到外部，所以能够增加第二接收电感器320和被连接至第二接收电感器320的互连、与第三接收电感器340和被连接至第三接收电感器340的互连之间的最小间隔，从而提高其间的耐受电压。
在该实施例中，发送电路(包括晶体管150)可以被提供在基板600中，并且接收电路(包括晶体管160)可以被提供在基板100的包括第二接收电感器320的下面的部分的区域中。在这样的情况下，优选的是，第三接收电感器340位于第二接收电感器320的下面。此种构造抑制硅层106和任一电感器之间的介电击穿的发生。
图22是示出根据第十六实施例的电路器件的横截面视图。该电路器件具有与第十一实施例相同的结构，不同之处在于下述特征。基板100包括第一发送电感器200和第一接收电感器300，并且第二接收电感器320和第三接收电感器340被提供在基板101中。基板100、101都是诸如硅基板的半导体基板，但是也可以是SOI基板。第一接收电感器300的外端部304和第二接收电感器320的外端部324都被暴露在形成于覆盖层130上的开口中，并且通过电线501被相互连接。
图23A和23B是每个均示出图22中所示的电路器件的第一接收电感器300和第二接收电感器320的形状的平面视图。
图23A描述与图22相对应的示例。在相同方向上卷绕第一接收电感器300和第二接收电感器320。通过电线500相互连接内端部302、322，并且通过电线501相互连接外端部304、324。
图23B描述不同于图22的示例。在相反的方向上卷绕第一接收电感器300和第二接收电感器320。电线500连接第一接收电感器300的内端部302和第二接收电感器320的外端部324。电线501连接第一接收电感器300的外端部304和第二接收电感器320的内端部322。这里，电线500可以相互连接端部302、324并且电线501可以相互连接端部304、322。
本实施例也提供了与由第十一实施例提供的相同的有利效果。同样，在不同于在其上提供第一发送电感器200和第一接收电感器300的基板上提供第二接收电感器320和第三接收电感器340允许抑制第一发送电感器200和第三接收电感器340之间的介电击穿的发生，即使被发送的信号的基准电势与接收的信号的基准电势很大地不同。
图24是示出根据第十七实施例的电路器件的横截面视图。该电路器件具有与第十六实施例相同的结构，不同之处在于下述特征。
第一发送电感器200和第三接收电感器340位于绝缘层118的表面上，并且第一接收电感器300和第二接收电感器320位于绝缘层112的表面上。发送电路被提供在基板610中，并且接收电路被提供在基板600中。发送电路包括晶体管150，并且接收电路包括晶体管160。基板100、600、610例如，是诸如硅基板的半导体基板，而且还可以是SOI基板。
覆盖层130包括其中第一发送电感器200的端部202、204被暴露的开口，和其中第三接收电感器340的端部342、344被暴露的开口。通过电线507、509分别将端部202、204连接至基板610中形成的电极152、154中，并且分别通过电线506、508将端部342、344连接至基板600中形成的电极162、164中。电极152、154被连接至发送电路，并且电极162、164被连接至接收电路。
第一接收电感器300的外端部304被直接连接至第二接收电感器320的外端部324，并且第一接收电感器300的内端部302被通过通孔栓塞和第二引出布线144连接至第二接收电感器320的内端部322。第二引出布线144被提供在比包括第一接收电感器300和第二接收电感器320的层低的层中。在基板100包括晶体管的情况下，第二引出布线144位于包括例如晶体管的栅极电极的相同层中。
本实施例也提供了与由第六实施例提供的相同的有利效果。同样，由于第一发送电感器200和第三接收电感器340位于绝缘层118的表面上，所以能够抑制基板100和第一发送电感器200或者第三接收电感器340之间的介电击穿的发生，即使基板100的基准电势很大地不同于被发送的信号的基准电势，或者不同于接收的信号的基准电势。
尽管已经参考附图描述了本发明的实施例，但是应理解的是，这些实施例仅仅是示例性并且可以采用各种其它的结构。
显然的是，本发明不限于上述实施例，并且在不脱离本发明的范围和精神的情况下可以进行修改和变化。

Claims (16)

1.一种电路器件，包括：
第一发送电感器，所述第一发送电感器基本上由第一螺旋状导电图案构成，并且接收被发送的信号的输入；
第一绝缘层，所述第一绝缘层被提供在所述第一发送电感器的上面或者下面；
第一接收电感器，所述第一接收电感器位于通过所述第一绝缘层与所述第一发送电感器重叠的区域中并且基本上由第二螺旋状导电图案构成，并且生成与所述被发送的信号相对应的接收的信号；以及
第二接收电感器，所述第二接收电感器被串联地连接至所述第一接收电感器并且基本上由第三螺旋状导电图案构成，并且响应于相同方向的磁场，生成与由所述第一接收电感器生成的电压反向的电压。
2.根据权利要求1所述的电路器件，
其中以相同方向卷绕所述第一接收电感器和所述第二接收电感器，并且相互电气地连接各内端部或者各外端部。
3.根据权利要求1所述的电路器件，
其中以相反的方向卷绕所述第一接收电感器和所述第二接收电感器，并且电气地连接所述第一接收电感器的所述内端部和所述第二接收电感器的所述外端部，或者所述第一接收电感器的所述外端部和所述第二接收电感器的所述内端部。
4.根据权利要求1所述的电路器件，进一步包括：
第二发送电感器，所述第二发送电感器被提供在通过所述第二绝缘层或者所述第一绝缘层与所述第二接收电感器重叠的区域中，并且基本上由第四螺旋状导电图案构成；
其中，所述第二发送电感器接收与由所述第一发送电感器接收的信号相同的被发送的信号；并且
在接收到所述被发送的信号时，所述第一发送电感器和所述第二发送电感器生成反向的磁场。
5.根据权利要求4所述的电路器件，
其中以相反的方向卷绕所述第一发送电感器和所述第二发送电感器；
电气地连接所述第一发送电感器的所述内端部和所述第二发送电感器的所述外端部；并且
电气地连接所述第一发送电感器的所述外端部和所述第二发送电感器的所述内端部。
6.根据权利要求4所述的电路器件，
其中以与所述第一发送电感器相同的方向卷绕所述第二发送电感器，并且电气地连接各内端部和各外端部。
7.根据权利要求4所述的电路器件，
其中在所述第一发送电感器和所述第二发送电感器之间没有提供其它的电感器。
8.根据权利要求1所述的电路器件，进一步包括：
第三接收电感器，所述第三接收电感器位于通过第三绝缘层或者所述第一绝缘层与所述第二接收电感器重叠的区域中，并且基本上由第五螺旋状导电图案构成。
9.根据权利要求8所述的电路器件，
其中所述第一接收电感器的所述内端部被电气地连接至所述第二接收电感器的所述内端部；并且
所述第一接收电感器的所述外端部被电气地连接至所述第二接收电感器的所述外端部。
10.根据权利要求8所述的电路器件，包括：
偶数个信号发送电路，所述偶数个信号发送电路包括所述第一发送电感器、所述第二发送电感器、所述第一接收电感器、以及所述第二接收电感器；
其中所述偶数个信号发送电路被布置为使得相同的电感器彼此相邻，并且相同的被发送的信号被共同地输入至所述第一发送电感器；
在接收到所述被发送的信号时被相邻地布置的所述第一发送电感器生成反向的磁场；并且
被相邻地布置的所述第三接收电感器响应于相同方向的所述磁场生成反向的电压，并且被相邻地布置的所述第三接收电感器以下述方式彼此串联连接，所述方式使得当所述被发送的信号被输入至所述第一发送电感器时在所述第三接收电感器中生成的所述电压被合计。
11.根据权利要求8所述的电路器件，包括：
基板；
第一晶体管，所述第一晶体管被形成在所述基板上以便于构成将所述被发送的信号输入至所述第一发送电感器的发送电路和接收来自于所述第一接收电感器的所述接收的信号的接收电路中的一个；
其中所述第一发送电感器、所述第一接收电感器、所述第二接收电感器、以及所述第三接收电感器被提供在所述基板之上；
在所述第一晶体管构成所述发送电路的情况下，所述第一发送电感器位于所述第一接收电感器的下面；和
在所述第一晶体管构成所述接收电路的情况下，所述第三接收电感器位于所述第二接收电感器的下面。
12.根据权利要求8所述的电路器件，包括：
第一基板和第二基板；
所述第一发送电感器和所述第一接收电感器被提供在所述第一基板之上，并且所述第二接收电感器和所述第三接收电感器被提供在所述第二基板之上。
13.根据权利要求1所述的电路器件，
其中所述第一绝缘层至少包括第一互连层，和比所述第一互连层更靠近所述第一接收电感器的第二互连层；
所述第一发送电感器的所述内端部在平面视图中不与所述第一接收电感器的所述内端部重叠；
所述电路器件包括第一引出布线，所述第一引出布线被形成在所述第一互连层中以便于在平面视图中将所述第一发送电感器的所述内端部引出到所述第一发送电感器的外部；和
第二引出布线，所述第二引出布线被形成在所述第二互连层中以便于在平面视图中将所述第一接收电感器的所述内端部引出到所述第一接收电感器的外部；
所述第一引出布线和所述第二出线布线被布置为不重叠。
14.根据权利要求1所述的电路器件，进一步包括：
覆盖层，所述覆盖层被提供在所述第一发送电感器和所述第一接收电感器中的位于比另外一个更上方的位置的一个上；
开口，所述开口被形成在所述覆盖层上并且在所述开口中所述上方的电感器的所述内端部被朝着所述覆盖层的外部暴露；以及
电线，所述电线被连接至所述上方的电感器的所述内端部，以便于在平面视图中将所述内端部引出到所述上方的电感器的外部。
15.根据权利要求1所述的电路器件，
其中构成所述第一发送电感器的所述第一导电图案和构成所述第一接收电感器的所述第二导电图案在平面视图中不重叠。
16.根据权利要求1所述的电路器件，包括：
绝缘体上硅基板；和
多个埋入绝缘层，所述多个埋入绝缘层被彼此间隔开地形成在所述SOI基板的硅层中；
其中所述第一发送电感器和所述第一接收电感器位于所述SOI基板中的所述多个埋入绝缘层的上面。
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Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5578797B2 (ja) 2009-03-13 2014-08-27 ルネサスエレクトロニクス株式会社 半導体装置
JP5214525B2 (ja) * 2009-04-20 2013-06-19 ルネサスエレクトロニクス株式会社 半導体装置
US20120062040A1 (en) * 2009-06-04 2012-03-15 Shunichi Kaeriyama Semiconductor device and signal transmission method
JP5606779B2 (ja) * 2010-04-23 2014-10-15 ルネサスエレクトロニクス株式会社 電子部品及び信号伝達方法
JP5139469B2 (ja) * 2010-04-27 2013-02-06 株式会社日本自動車部品総合研究所 コイルユニットおよび非接触給電システム
JP5800691B2 (ja) * 2011-11-25 2015-10-28 ルネサスエレクトロニクス株式会社 トランス
US9183977B2 (en) * 2012-04-20 2015-11-10 Infineon Technologies Ag Method for fabricating a coil by way of a rounded trench
JP6300106B2 (ja) * 2013-01-30 2018-03-28 パナソニックＩｐマネジメント株式会社 非接触電力伝送装置
CN105051886B (zh) 2013-03-25 2018-06-08 瑞萨电子株式会社 半导体装置及其制造方法
CN104143861A (zh) * 2013-05-09 2014-11-12 泰科电子(上海)有限公司 非接触式供电电路
US20150115881A1 (en) * 2013-10-25 2015-04-30 Samsung Electro-Mechanics Co., Ltd. Wireless power transceiver and portable terminal having the same
JP6395304B2 (ja) 2013-11-13 2018-09-26 ローム株式会社 半導体装置および半導体モジュール
CN105659340B (zh) * 2014-01-15 2019-03-22 株式会社村田制作所 电路
TWI553679B (zh) 2014-06-13 2016-10-11 瑞昱半導體股份有限公司 具有兩平面式電感的電子裝置
CN105304606B (zh) * 2014-06-20 2018-06-19 瑞昱半导体股份有限公司 具有两平面式电感的电子装置
TWI572007B (zh) * 2014-10-06 2017-02-21 瑞昱半導體股份有限公司 積體電感結構
DE102015202733A1 (de) * 2015-02-16 2016-08-18 Robert Bosch Gmbh Sensoranordnung zur Erfassung von Drehwinkeln eines rotierenden Bauteils in einem Fahrzeug
JP6520567B2 (ja) * 2015-08-25 2019-05-29 船井電機株式会社 給電装置
JP6503264B2 (ja) * 2015-08-27 2019-04-17 ルネサスエレクトロニクス株式会社 半導体装置
JP6930427B2 (ja) * 2016-01-14 2021-09-01 ソニーグループ株式会社 半導体装置
WO2017141505A1 (ja) * 2016-02-16 2017-08-24 ソニー株式会社 半導体装置、半導体チップおよびシステム
US20170345546A1 (en) * 2016-05-27 2017-11-30 Qualcomm Incorporated Stacked inductors
JP6593274B2 (ja) * 2016-08-03 2019-10-23 株式会社豊田自動織機 多層基板
CN106449550B (zh) * 2016-11-10 2020-05-12 成都线易科技有限责任公司 芯片封装模块
JP6865644B2 (ja) * 2017-06-20 2021-04-28 ルネサスエレクトロニクス株式会社 半導体装置
JP7464352B2 (ja) * 2018-03-09 2024-04-09 日東電工株式会社 配線基板およびその製造方法
JP7034031B2 (ja) * 2018-08-01 2022-03-11 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
WO2020183867A1 (ja) * 2019-03-08 2020-09-17 ローム株式会社 電子部品

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4317545A1 (de) * 1992-05-27 1993-12-02 Fuji Electric Co Ltd Dünnschichtübertrager
CN101156316A (zh) * 2005-04-08 2008-04-02 松下电器产业株式会社 高频放大器、以及收发系统

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2505135B2 (ja) * 1987-03-13 1996-06-05 株式会社村田製作所 Ｌｃフィルタ
DE69320521T2 (de) * 1992-04-16 1999-02-25 Murata Manufacturing Co Tiefpass-Hochfrequenzfilter
JPH06120428A (ja) 1992-10-02 1994-04-28 Matsushita Electric Ind Co Ltd 集積化バラン
DE4442994A1 (de) * 1994-12-02 1996-06-05 Philips Patentverwaltung Planare Induktivität
US6380608B1 (en) * 1999-06-01 2002-04-30 Alcatel Usa Sourcing L.P. Multiple level spiral inductors used to form a filter in a printed circuit board
JP2001085248A (ja) * 1999-09-17 2001-03-30 Oki Electric Ind Co Ltd トランス
JP4074064B2 (ja) 2001-02-28 2008-04-09 株式会社東芝 半導体装置
US6967555B2 (en) * 2002-10-17 2005-11-22 Via Technologies Inc. Multi-level symmetrical inductor
JP2005006153A (ja) * 2003-06-13 2005-01-06 Nec Electronics Corp 電圧制御発振器
JP2005327931A (ja) 2004-05-14 2005-11-24 Sony Corp 集積化インダクタおよびそれを用いた受信回路
JP4572343B2 (ja) * 2006-03-03 2010-11-04 セイコーエプソン株式会社 電子基板、半導体装置および電子機器
JP4918795B2 (ja) * 2006-03-16 2012-04-18 富士電機株式会社 パワーエレクトロニクス機器
JP2007250891A (ja) * 2006-03-16 2007-09-27 Fuji Electric Device Technology Co Ltd パワーエレクトロニクス機器
JP4900019B2 (ja) * 2007-04-19 2012-03-21 富士電機株式会社 絶縁トランスおよび電力変換装置
JP2008277485A (ja) * 2007-04-27 2008-11-13 Fuji Electric Device Technology Co Ltd トランスユニットおよび電力変換装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4317545A1 (de) * 1992-05-27 1993-12-02 Fuji Electric Co Ltd Dünnschichtübertrager
CN101156316A (zh) * 2005-04-08 2008-04-02 松下电器产业株式会社 高频放大器、以及收发系统

Also Published As

Publication number Publication date
US9502175B2 (en) 2016-11-22
US9978512B2 (en) 2018-05-22
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