KR20150096391A - 반도체장치 - Google Patents

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KR20150096391A
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KR
South Korea
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coil
wiring
pad
coils
semiconductor chip
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Application number
KR1020157014915A
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English (en)
Inventor
신이치 우치다
히로카즈 나가세
타쿠오 후나야
Original Assignee
르네사스 일렉트로닉스 가부시키가이샤
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Publication date
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Abstract

반도체기판 상에 코일(CL5, CL6) 및 패드(PD5, PD6, PD7)가 형성되어 있다. 코일(CL5)과 코일(CL6)은, 전기적으로 패드(PD5)와 패드(PD6)의 사이에 직렬로 접속되고, 코일(CL5)과 코일(CL6)의 사이에 패드(PD7)가 전기적으로 접속되어 있다. 코일(CL5)의 직하에 코일(CL5)과 자기적으로 결합한 코일이 형성되고, 코일(CL6)의 직하에 코일(CL6)과 자기적으로 결합한 코일이 형성되며, 그것들은 직렬로 접속되어 있다. 코일(CL5, CL6) 직하의 직렬로 접속된 코일에 전류를 흘렸을 때에, 코일(CL5, CL6)에 흐르는 유도전류의 방향은, 코일(CL5)과 코일(CL6)에서 반대 방향이다.

Description

반도체장치{SEMICONDUCTOR DEVICE}
본 발명은, 반도체장치에 관한 것으로, 예를 들면, 코일을 갖춘 반도체장치에 적합하게 이용할 수 있는 것이다.
입력되는 전기신호의 전위가 서로 다른 2개의 회로 사이에서 전기신호를 전달하는 기술로서, 포토커플러를 이용한 기술이 있다. 포토커플러는, 발광다이오드 등의 발광소자와 포토트랜지스터 등의 수광소자를 가지고 있으며, 입력된 전기신호를 발광소자에서 광으로 변환하고, 이 광을 수광소자에서 전기신호로 되돌림으로써, 전기신호를 전달한다.
또한, 2개의 인덕터를 자기결합(유도결합)시킴으로써, 전기신호를 전달하는 기술이 개발되어 있다.
일본 특개 2008-300851호 공보(특허문헌 1)에는, 자기 커플러소자 및 자기결합형 아이솔레이터에 관한 기술이 개시되어 있다.
일본 특개 2008-300851호 공보
입력되는 전기신호의 전위가 서로 다른 2개의 회로 사이에서 전기신호를 전달하는 기술로서, 포토커플러를 이용한 기술이 있지만, 포토커플러는, 발광소자와 수광소자를 가지고 있기 때문에, 소형화가 어렵다. 또한, 전기신호의 주파수가 높은 경우에는 전기신호로 추종할 수 없게 되는 등, 그 채용에 한계가 있다.
한편, 자기결합시킨 인덕터로 전기신호를 전달하는 반도체장치에 있어서는, 인덕터를 반도체장치의 미세 가공 기술을 이용하여 형성할 수 있기 때문에, 장치의 소형화를 도모할 수 있고, 또한, 전기적 특성도 양호하다. 그래서, 그 개발을 진행시키는 것이 요구된다.
따라서, 그러한 인덕터를 갖춘 반도체장치에 있어서도, 가능한 한 성능을 향상시키는 것이 요구된다.
그 외의 과제와 신규한 특징은, 본 명세서의 기재 및 첨부 도면으로부터 명확해질 것이다.
일 실시 형태에 의하면, 반도체장치는, 반도체기판 상에 형성된 제1 코일, 제2 코일, 제3 코일, 제4 코일, 제1 패드, 제2 패드 및 제3 패드를 가지고 있다. 제1 코일 및 제3 코일은, 전기적으로 제1 패드와 제2 패드의 사이에 직렬로 접속되고, 제1 코일과 제3 코일의 사이에 제3 패드가 전기적으로 접속되며, 제2 코일 및 제4 코일은 전기적으로 직렬로 접속되어 있다. 제1 코일과 제2 코일은 자기적으로 결합되고, 제3 코일과 제4 코일은 자기적으로 결합되며, 직렬로 접속된 제2 코일 및 제4 코일에 전류를 흘렸을 때에, 제1 코일 및 제3 코일에 흐르는 유도전류의 방향은, 제1 코일과 제3 코일에서 반대 방향이다.
또한, 일 실시 형태에 의하면, 반도체장치는, 제1 코일과 제2 코일과 제3 코일과 제4 코일과 제1 패드와 제2 패드와 제3 패드를 가지는 제1 반도체칩과, 복수의 제4 패드를 가지는 제2 반도체칩을 포함하고 있다. 제1 코일 및 제3 코일은, 전기적으로 제1 패드와 제2 패드의 사이에 직렬로 접속되고, 제1 코일과 제3 코일의 사이에 제3 패드가 전기적으로 접속되며, 제2 코일 및 제4 코일은 전기적으로 직렬로 접속되어 있다. 제1 반도체칩의 제1 패드, 제2 패드 및 제3 패드는, 제2 반도체칩의 복수의 제4 패드에 각각 도전성의 접속용 부재를 개재하여 전기적으로 접속되어 있다. 제1 코일과 제2 코일은 자기적으로 결합되고, 제3 코일과 제4 코일은 자기적으로 결합되며, 직렬로 접속된 제2 코일 및 제4 코일에 전류를 흘렸을 때에, 제1 코일 및 제3 코일에 흐르는 유도전류의 방향은, 제1 코일과 제3 코일에서 반대 방향이다.
또한, 일 실시 형태에 의하면, 반도체장치는, 반도체기판 상에 형성된 제1 코일 및 제2 코일을 가지고 있고, 제1 코일과 제2 코일은 자기적으로 결합되며, 제1 코일 및 제2 코일과는 다른 층에 제1 코일에서 평면으로 볼 때 중첩되도록 연장되는 제1 배선이 형성되어 있다. 그리고, 제1 배선은, 제1 코일과 평면으로 볼 때 중첩되는 위치에 슬릿을 가지고 있다.
일 실시 형태에 의하면, 반도체장치의 성능을 향상시킬 수 있다.
[도 1] 실시 형태 1에 따른 반도체장치를 이용한 전자장치의 일례를 나타내는 회로도이다.
[도 2] 신호의 전송예를 나타내는 설명도이다.
[도 3] 실시 형태 1에 따른 반도체칩의 단면 구조를 개념적으로 나타내는 단면도이다.
[도 4] 실시 형태 1에 따른 반도체칩의 단면 구조를 개념적으로 나타내는 단면도이다.
[도 5] 실시 형태 1에 따른 반도체칩의 요부 평면도이다.
[도 6] 실시 형태 1에 따른 반도체칩의 요부 평면도이다.
[도 7] 실시 형태 1에 따른 반도체칩의 요부 평면도이다.
[도 8] 실시 형태 1에 따른 반도체칩의 요부 단면도이다.
[도 9] 실시 형태 1에 따른 반도체칩의 요부 단면도이다.
[도 10] 실시 형태 1에 따른 반도체칩의 요부 단면도이다.
[도 11] 실시 형태 1에 따른 반도체칩 내에 형성된 트랜스의 회로 구성을 나타내는 회로도이다.
[도 12] 제1 검토예에 따른 반도체칩의 요부 평면도이다.
[도 13] 제1 검토예에 따른 반도체칩의 요부 평면도이다.
[도 14] 제1 변형예에 따른 반도체칩의 요부 평면도이다.
[도 15] 제1 변형예에 따른 반도체칩의 요부 평면도이다.
[도 16] 코일 간의 거리와 결합계수의 상관을 나타내는 그래프이다.
[도 17] 도 16의 그래프를 얻은 시뮬레이션에 이용한 코일 패턴을 나타내는 평면도이다.
[도 18] 도 16의 그래프를 얻은 시뮬레이션에 이용한 코일 패턴을 나타내는 평면도이다.
[도 19] 실시 형태 1에 따른 반도체패키지를 나타내는 평면도이다.
[도 20] 실시 형태 1에 따른 반도체패키지를 나타내는 단면도이다.
[도 21] 실시 형태 2에 따른 반도체칩의 요부 평면도이다.
[도 22] 실시 형태 2에 따른 반도체칩의 요부 평면도이다.
[도 23] 실시 형태 2에 따른 반도체칩의 요부 평면도이다.
[도 24] 실시 형태 2에 따른 반도체칩의 요부 단면도이다.
[도 25] 실시 형태 2에 따른 반도체칩의 요부 평면도이다.
[도 26] 실시 형태 2에 따른 반도체칩의 요부 평면도이다.
[도 27] 실시 형태 2에 따른 반도체칩의 요부 평면도이다.
[도 28] 실시 형태 2에 따른 반도체칩의 요부 단면도이다.
[도 29] 실시 형태 2에 따른 반도체칩의 요부 단면도이다.
[도 30] 실시 형태 2에 따른 반도체칩의 요부 단면도이다.
[도 31] 실시 형태 2에 따른 반도체칩의 요부 단면도이다.
[도 32] 실시 형태 3에 따른 반도체칩의 요부 평면도이다.
[도 33] 실시 형태 3에 따른 반도체칩의 요부 평면도이다.
[도 34] 실시 형태 3에 따른 반도체칩의 요부 평면도이다.
[도 35] 실시 형태 3에 따른 반도체칩의 요부 단면도이다.
[도 36] 실시 형태 3에 따른 반도체칩의 요부 사시도이다.
[도 37] 실시 형태 3에 따른 반도체칩에 있어서의 내부배선의 다른 예를 나타내는 요부 평면도이다.
[도 38] 실시 형태 3에 따른 반도체칩의 요부 평면도이다.
[도 39] 제1 검토예에 실시 형태 3의 기술 사상을 적용한 경우의 평면도이다.
[도 40] 제1 검토예에 실시 형태 3의 기술 사상을 적용한 경우의 평면도이다.
[도 41] 제1 검토예에 실시 형태 3의 기술 사상을 적용한 경우의 평면도이다.
이하의 실시 형태에 있어서 편의상 그 필요가 있을 때에는, 복수의 섹션 또는 실시 형태로 분할하여 설명하지만, 특별히 명시한 경우를 제외하고, 그것들은 서로 무관한 것이 아니라, 한쪽은 다른 쪽의 일부 또는 전부의 변형예, 상세 설명, 보충 설명 등의 관계가 있다. 또한, 이하의 실시 형태에서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함)을 언급하는 경우, 특별히 명시한 경우 및 원리적으로 분명하게 특정의 수로 한정되는 경우 등을 제외하고, 그 특정의 수로 한정되는 것이 아니라, 특정의 수 이상이어도 이하여도 된다. 또한, 이하의 실시 형태에서, 그 구성요소(요소 스텝 등도 포함)는, 특별히 명시한 경우 및 원리적으로 분명하게 필수라고 여겨지는 경우 등을 제외하고, 반드시 필수적인 것이 아닌 것은 말할 것도 없다. 마찬가지로, 이하의 실시 형태에서, 구성요소 등의 형상, 위치 관계 등을 언급할 때는, 특별히 명시한 경우 및 원리적으로 분명하게 그렇지 않다고 여겨지는 경우 등을 제외하고, 실질적으로 그 형상 등과 근사 또는 유사한 것 등을 포함하는 것으로 한다. 이것은, 상기 수치 및 범위에 대해서도 마찬가지이다.
이하, 실시 형태를 도면에 기초하여 상세하게 설명한다. 또한, 실시 형태를 설명하기 위한 모든 도면에 있어서, 동일한 기능을 가지는 부재에는 동일한 부호를 부여하고, 그 반복 설명은 생략한다. 또한, 이하의 실시 형태에서는, 특별히 필요한 때 이외에는 동일 또는 유사한 부분의 설명을 원칙으로서 반복하지 않는다.
또한, 실시 형태에서 이용하는 도면에서는, 단면도라도 도면을 보기 쉽게 하기 위해서 해칭을 생략하는 경우가 있다. 또한, 평면도라도 도면을 보기 쉽게 하기 위해서 해칭을 붙이는 경우도 있다.
(실시 형태 1)
＜회로 구성에 대해＞
도 1은, 일 실시 형태에 따른 반도체장치(반도체칩)를 이용한 전자장치(반도체장치)의 일례를 나타내는 회로도이다. 또한, 도 1에 있어서, 점선으로 둘러싸인 부분이, 반도체칩(CP1) 내에 형성되고, 일점 쇄선으로 둘러싸인 부분이 반도체칩(CP2) 내에 형성되며, 이점 쇄선으로 둘러싸인 부분이 반도체패키지(PKG) 내에 형성되어 있다.
도 1에 나타나는 전자장치는, 반도체칩(CP1, CP2)을 내장하는 반도체패키지(PKG)를 갖추고 있다. 반도체칩(CP1) 내에는, 송신회로(TX1) 및 수신회로(RX2)와 제어회로(CC)가 형성되고, 반도체칩(CP2) 내에는, 수신회로(RX1) 및 송신회로(TX2)와 구동회로(DR)가 형성되어 있다.
송신회로(TX1) 및 수신회로(RX1)는, 제어회로(CC)로부터의 제어신호를 구동회로(DR)로 전달하기 위한 회로이다. 또한, 송신회로(TX2) 및 수신회로(RX2)는, 구동회로(DR)로부터의 신호를 제어회로(CC)로 전달하기 위한 회로이다. 제어회로(CC)는, 구동회로(DR)를 제어 또는 구동하고, 구동회로(DR)는, 부하(LOD)를 구동한다. 반도체칩(CP1, CP2)은 반도체패키지(PKG)에 내장되고, 부하(LOD)는, 반도체패키지(PKG) 외부에 설치되어 있다.
송신회로(TX1)와 수신회로(RX1)의 사이에는, 자기결합(유도결합)한 코일(인덕터)(CL1a, CL2a)로 이루어지는 트랜스(변성기, 변환기, 자기결합소자, 전자결합소자)(TR1)가 개재하고 있고, 송신회로(TX1)로부터 수신회로(RX1)로, 이 트랜스(TR1)를 통하여(즉, 자기결합한 코일(CL1a, CL2a)을 통하여) 신호를 전달할 수 있다. 이에 따라, 반도체칩(CP2) 내의 수신회로(RX1)는, 반도체칩(CP1) 내의 송신회로(TX1)가 송신한 신호를 수신할 수 있다. 따라서, 제어회로(CC)는, 송신회로(TX1), 트랜스(TR1) 및 수신회로(RX1)를 통하여, 구동회로(DR)에 신호(제어신호)를 전달할 수 있다. 이 트랜스(TR1)(코일(CL1a, CL2a))는, 반도체칩(CP1) 내에 형성되어 있다. 코일(CL1a) 및 코일(CL2a)은, 각각 인덕터로 볼 수도 있다. 또한, 트랜스(TR1)는, 자기결합소자로 볼 수도 있다.
또한, 송신회로(TX2)와 수신회로(RX2)의 사이에는, 자기결합(유도결합)한 코일(인덕터)(CL1b, CL2b)로 이루어지는 트랜스(변성기, 변환기, 자기결합소자, 전자결합소자)(TR2)가 개재하고 있고, 송신회로(TX2)로부터 수신회로(RX2)로, 이 트랜스(TR2)를 통하여(즉, 자기결합한 코일(CL1b, CL2b)을 통하여) 신호를 전달할 수 있다. 이에 따라, 반도체칩(CP1) 내의 수신회로(RX2)는, 반도체칩(CP2) 내의 송신회로(TX2)가 송신한 신호를 수신할 수 있다. 따라서, 구동회로(DR)는, 송신회로(TX2), 트랜스(TR2) 및 수신회로(RX2)를 통하여, 제어회로(CC)에 신호를 전달할 수 있다. 이 트랜스(TR2)(코일(CL1b, CL2b))는, 반도체칩(CP2) 내에 형성되어 있다. 코일(CL1b) 및 코일(CL2b)은, 각각 인덕터로 볼 수도 있다. 또한, 트랜스(TR2)는, 자기결합소자로 볼 수도 있다.
트랜스(TR1)는, 반도체칩(CP1) 내에 형성된 코일(CL1a, CL2a)에 의해 형성되고 있지만, 코일(CL1a)과 코일(CL2a)은, 도체(導體)에 의해서는 연결되어 있지 않고, 자기적(磁氣的)으로 결합하고 있다. 그래서, 코일(CL1a)에 전류가 흐르면, 그 전류 변화에 따라 코일(CL2a)에 유도기전력이 발생하고 유도전류가 흐르게 되어 있다. 코일(CL1a)이 1차 코일이고, 코일(CL2a)이 2차 코일이다. 이것을 이용하여, 송신회로(TX1)로부터 트랜스(TR1)의 코일(CL1a)(1차 코일)에 신호를 보내 전류를 흘리고, 그것에 따라 트랜스(TR1)의 코일(CL2a)(2차 코일)에 생긴 유도전류(또는, 유도기전력)를 수신회로(RX1)로 검지(수신)함으로써, 송신회로(TX1)가 보낸 신호에 따른 신호를, 수신회로(RX1)에서 받을 수 있다.
또한, 트랜스(TR2)는, 반도체칩(CP2) 내에 형성된 코일(CL1b, CL2b)에 의해 형성되고 있지만, 코일(CL1b)과 코일(CL2b)은, 도체에 의해서는 연결되어 있지 않고, 자기적으로 결합하고 있다. 그래서, 코일(CL1b)에 전류가 흐르면, 그 전류의 변화에 따라 코일(CL2b)에 유도기전력이 발생하여 유도전류가 흐르게 되어 있다. 코일(CL1b)이 1차 코일이고, 코일(CL2b)이 2차 코일이다. 이것을 이용하여, 송신회로(TX2)로부터 트랜스(TR2)의 코일(CL1b)(1차 코일)에 신호를 보내 전류를 흘리고, 그것에 따라 트랜스(TR2)의 코일(CL2b)(2차 코일)에 생긴 유도전류(또는, 유도기전력)를 수신회로(RX2)로 검지(수신)함으로써, 송신회로(TX2)가 보낸 신호에 따른 신호를, 수신회로(RX2)에서 받을 수 있다.
제어회로(CC)로부터 송신회로(TX1), 트랜스(TR1) 및 수신회로(RX1)를 경유하여 구동회로(DR)에 이르는 경로와, 구동회로(DR)로부터 송신회로(TX2), 트랜스(TR2) 및 수신회로(RX2)를 경유하여 제어회로(CC)에 이르는 경로에 의해, 반도체칩(CP1)과 반도체칩(CP2)의 사이에서 신호의 송수신을 행한다. 즉, 송신회로(TX1)가 송신한 신호를 수신회로(RX1)가 수신하고, 송신회로(TX2)가 송신한 신호를 수신회로(RX2)가 수신함으로써, 반도체칩(CP1)과 반도체칩(CP2)의 사이에서 신호의 송수신을 행할 수 있다. 상술한 바와 같이, 송신회로(TX1)로부터 수신회로(RX1)로의 신호의 전달에는, 트랜스(TR1)(즉, 자기결합한 코일(CL1a, CL2a))가 개재하고, 또한, 송신회로(TX2)로부터 수신회로(RX2)로의 신호의 전달에는, 트랜스(TR2)(즉, 자기결합한 코일(CL1b, CL2b))가 개재한다. 구동회로(DR)는, 반도체칩(CP1)으로부터 반도체칩(CP2)으로 송신된 신호(즉, 송신회로(TX1)로부터 트랜스(TR1)를 통하여 수신회로(RX1)로 송신된 신호)에 따라서, 부하(LOD)를 구동시킬 수 있다. 부하(LOD)로서는, 용도에 따라 다양한 부하가 있지만, 예를 들면 모터 등을 예시할 수 있다.
반도체칩(CP1)과 반도체칩(CP2)은, 전압레벨(기준전위)이 다르다. 예를 들면, 반도체칩(CP1)은, 저전압(예를 들면, 수V~수십V)으로 동작 또는 구동되는 회로를 가지는 저전압 영역에, 후술하는 와이어(BW) 및 리드(LD) 등을 통하여 접속된다. 또한, 반도체칩(CP2)은, 상기 저전압보다 고전압(예를 들면, 100V 이상)으로 동작 또는 구동되는 회로(예를 들면, 부하(LOD)나 부하(LOD)용 스위치 등)를 가지는 고전압 영역에, 후술하는 와이어(BW) 및 리드(LD) 등을 통하여 접속된다. 그렇지만, 반도체칩(CP1, CP2) 사이에서의 신호의 전달은 트랜스(TR1, TR2)를 통하고 있기 때문에, 다른 전압회로 사이에서의 신호의 전달이 가능하다.
또한, 도 1에서는, 제어회로(CC)를 반도체칩(CP1) 내에 내장시키는 경우에 대해 나타내고 있지만, 다른 형태로서, 제어회로(CC)를 반도체칩(CP1, CP2) 이외의 반도체칩에 내장시킬 수도 있다. 또한, 도 1에서는, 구동회로(DR)를 반도체칩(CP2) 내에 내장시키는 경우에 대해 나타내고 있지만, 다른 형태로서, 구동회로(DR)는, 반도체칩(CP1, CP2) 이외의 반도체칩에 내장시킬 수도 있다.
＜신호의 전송예에 대해＞
도 2는, 신호의 전송예를 나타내는 설명도이다.
송신회로(TX1)는, 송신회로(TX1)에 입력된 방형파(구형파)의 신호 SG1을 미분파(微分波)의 신호 SG2로 변조하여, 트랜스(TR1)의 코일(CL1a)(1차 코일)로 보낸다. 이 미분파의 신호 SG2에 의한 전류가 트랜스(TR1)의 코일(CL1a)(1차 코일)에 흐르면, 그것에 따른 신호 SG3가 유도기전력에 의해 트랜스(TR1)의 코일(CL2a)(2차 코일)에 흐른다. 이 신호 SG3를 수신회로(RX2)에서 증폭하여, 다시 방형파로 변조함으로써, 방형파의 신호 SG4가 수신회로(RX2)로부터 출력된다. 이에 따라, 송신회로(TX1)에 입력된 신호 SG1에 따른 신호 SG4를, 수신회로(RX2)로부터 출력할 수 있다. 이와 같이 하여, 송신회로(TX1)로부터, 수신회로(RX1)로 신호가 전달된다. 송신회로(TX2)로부터 수신회로(RX2)로의 신호의 전달도, 동일하게 행할 수 있다.
또한, 도 2에서는, 송신회로로부터 수신회로로의 신호의 전달의 일례를 들었지만, 이것으로 한정되지 않고, 다양하게 변경 가능하고, 자기결합된 코일(1차 코일 및 2차 코일)을 통하여 신호를 전달하는 수법이면 된다.
＜반도체칩의 구조에 대해＞
도 3은, 본 실시 형태에 따른 반도체칩(CP1, CP2)의 단면 구조를 개념적으로 나타내는 단면도이다.
도 3을 참조하여, 반도체칩(CP1)의 구조에 대해 설명한다. 또한, 반도체칩은 반도체장치로 볼 수도 있다.
도 3에 나타나는 바와 같이, 반도체칩(CP1)을 구성하는 단결정 실리콘 등으로 이루어지는 반도체기판(SB1)에, MISFET(Metal Insulator Semiconductor Field Effect Transistor) 등의 반도체소자가 형성되어 있다. 또한, 다른 형태로서, 반도체기판(SB1)으로서, SOI(Silicon On Insulator) 기판 등을 이용할 수도 있다.
예를 들면, 반도체기판(SB1)에 p형 웰(PW) 및 n형 웰(NW)이 형성되고, p형 웰(PW) 상에 게이트절연막(GI)을 개재하여 n채널형 MISFET용의 게이트전극(GE1)이 형성되며, n형 웰(NW) 상에 게이트절연막(GI)을 개재하여 p채널형 MISFET용의 게이트전극(GE2)이 형성되어 있다. 게이트절연막(GI)은, 예를 들면 산화 실리콘막 등으로 이루어지고, 게이트전극(GE1, GE2)은, 예를 들면, 불순물을 도입한 다결정실리콘막(도프된 폴리실리콘막) 등으로 이루어진다.
p형 웰(PW) 내에는, n채널형 MISFET의 소스·드레인용의 n형 반도체영역(SD1)이 형성되고, n형 웰(NW) 내에는, p채널형 MISFET의 소스·드레인용의 p형 반도체영역(SD2)이 형성되어 있다. 게이트전극(GE1)과, 그 게이트전극(GE1) 하의 게이트절연막(GI)과, 게이트전극(GE1)의 양측의 n형 반도체영역(SD1)(소스·드레인 영역)에 의해, n채널형 MISFET가 형성된다. 또한, 게이트전극(GE2)과, 그 게이트전극(GE2) 하의 게이트절연막(GI)과, 게이트전극(GE2)의 양측의 p형 반도체영역(SD2)(소스·드레인 영역)에 의해, p채널형 MISFET가 형성된다.
또한, p형 웰(PW)의 상층부(표층부)의 일부에는, p형 웰(PW)에 접하도록, p형 웰(PW)보다 고불순물 농도의 p형 반도체영역(PR)이 형성되어 있다. 배선(M1~M5)이나 플러그(V1)로부터, 이 p형 반도체영역(PR)을 통하여 p형 웰(PW)에 소정의 전위(예를 들면, 접지전위 또는 전원전위)를 급전할 수 있다. 또한, n형 웰(NW)의 상층부(표층부)의 일부에는, n형 웰(NW)에 접하도록, n형 웰(NW)보다 고불순물 농도의 n형 반도체영역(NR)이 형성되어 있다. 배선(M1~M5)이나 플러그(V1)로부터, 이 n형 반도체영역(NR)을 통하여 n형 웰(NW)에 소정의 전위(예를 들면, 접지전위 또는 전원전위)를 급전할 수 있다.
또한, 반도체기판(SB1)에 저항소자(도시되지 않음)나 용량소자(도시되지 않음) 등을 필요에 따라서 더 형성할 수도 있다.
반도체기판(SB1) 상에는, 복수의 층간절연막과 복수의 배선층에 의해 다층 배선 구조가 형성되어 있다.
구체적으로는, 반도체기판(SB1) 상에, 복수의 층간절연막이 형성되고, 이 복수의 층간절연막에, 플러그(V1), 배선(M1, M2, M3, M4, M5) 및 비아부(V2, V3, V4, V5)가 각각 형성되어 있다.
또한, 도 3에서는, 도면의 간략화를 위해서, 반도체기판(SB1) 상에 형성된 복수의 층간절연막을, 층으로 구분하지 않고 일괄하여 층간절연막(IL)으로서 나타내고 있다.
배선(M1)은, 제1 배선층(최하층의 배선층)의 배선이다. 배선(M2)은, 제1 배선층보다 한층 위의 배선층인 제2 배선층의 배선이다. 배선(M3)은, 제2 배선층보다 한층 위의 배선층인 제3 배선층의 배선이다. 배선(M4)은, 제3 배선층보다 한층 위의 배선층인 제4 배선층의 배선이다. 배선(M5)은, 제4 배선층보다 한층 위의 배선층인 제5 배선층의 배선이다.
플러그(V1)는, 도전체로 이루어지고, 배선(M1)의 하층에 형성되며, 플러그(V1)의 상면이 배선(M1)의 하면에 접하는 것으로, 배선(M1)에 전기적으로 접속되어 있다. 또한, 플러그(V1)의 저부는, 반도체기판(SB1)에 형성된 각종 반도체영역(예를 들면, n형 반도체영역(SD1), p형 반도체영역(SD2), n형 반도체영역(NR), p형 반도체영역(PR) 등)이나, 게이트전극(GE1, GE2) 등에 접속되어 있다. 이에 따라, 배선(M1)은, 플러그(V1)를 통하여, 반도체기판(SB1)에 형성된 각종 반도체영역이나 게이트전극(GE1, GE2) 등에 전기적으로 접속된다.
비아부(V2)는, 도전체로 이루어지고, 배선(M2)과 배선(M1)의 사이에 형성되며, 배선(M2)과 배선(M1)을 접속하고 있다. 비아부(V2)는, 배선(M2)과 일체적으로 형성할 수도 있다. 또한, 비아부(V3)는, 도전체로 이루어지고, 배선(M3)과 배선(M2)의 사이에 형성되며, 배선(M3)과 배선(M2)을 접속하고 있다. 비아부(V3)는, 배선(M3)과 일체적으로 형성할 수도 있다. 또한, 비아부(V4)는, 도전체로 이루어지고, 배선(M4)과 배선(M3)의 사이에 형성되며, 배선(M4)과 배선(M3)을 접속하고 있다. 비아부(V4)는, 배선(M4)과 일체적으로 형성할 수도 있다. 또한, 비아부(V5)는, 도전체로 이루어지고, 배선(M5)과 배선(M4)의 사이에 형성되며, 배선(M5)과 배선(M4)을 접속하고 있다. 비아부(V5)는, 배선(M5)과 일체적으로 형성할 수도 있다.
각 배선(M1, M2, M3, M4, M5)은, 층간절연막 상에 형성한 도전막을 패터닝하는 수법이나, 혹은, 층간절연막에 형성한 홈에 도전막을 매립하는 수법(이른바, 다마신법) 등에 의해, 형성할 수 있다.
또한, 도 3에서는, 반도체기판(SB1) 상에 형성되는 배선층의 수가 5층인 경우(배선 M1, M2, M3, M4, M5의 합계 5층의 경우)를 나타내고 있지만, 배선층의 수는 5층으로 한정되지 않고, 다양하게 변경 가능하다.
반도체기판(SB1) 상에, 트랜스(TR1)의 1차 코일(코일 CL1a)과 2차 코일(코일 CL2a)이 형성되어 있다. 코일(CL1a)과 코일(CL2a)은, 동층에 형성되어 있는 것은 아니며, 서로 다른 층에 형성되어 있고, 코일(CL1a)과 코일(CL2a)의 사이에는, 절연층이 개재하고 있다. 또한, 하층측의 코일(CL2a)은, 반도체기판(SB1)에 접하여 형성되어 있는 것은 아니며, 반도체기판(SB1) 상에 형성된 층간절연막 상에, 코일(CL1a)이 형성되어 있다.
이하, 코일(CL1a, CL2a)에 대해서, 도 3을 참조하여 보다 구체적으로 설명한다.
코일(CL1a)과 코일(CL2a)은, 반도체기판(SB1) 상에 형성된 복수의 배선층 중 어느 것의 배선층에 의해, 각각 형성되어 있다. 즉, 코일(CL1a)과 코일(CL2a)은, 배선(M1, M2, M3, M4, M5) 중 어느 것과 동층에 형성되어 있다. 단, 코일(CL1a)이 형성되는 배선층과, 코일(CL2a)이 형성되는 배선층은, 서로 다른 배선층으로 되어 있다. 코일(CL2a)은, 코일(CL1a)의 상방에 형성되어 있기 때문에, 코일(CL1a)이 형성되는 배선층보다 상층의 배선층에 의해, 코일(CL2a)이 형성되어 있다.
도 3의 경우는, 제5 배선층에 의해 코일(CL2a)이 형성되고(즉, 배선(M5)과 동층에 코일(CL2a)이 형성되고), 제3 배선층에 의해 코일(CL1a)이 형성되어 있지만(즉, 배선(M3)과 동층에 코일(CL1a)이 형성되어 있다), 이것으로 한정되는 것은 아니다. 예를 들면, 코일(CL1a)은, 코일(CL2a)보다 하층이면 좋고, 제3 배선층보다 상층 또는 하층의 배선층으로 형성할 수도 있다. 한편, 코일(CL2a)은, 최상층의 배선층(여기에서는, 제5 배선층)에 의해 형성하는 것이 바람직하며, 이에 따라, 코일(CL2a)을 패드(패드전극, 본딩패드)에 접속하기 쉬워진다.
코일(CL1a)을 제3 배선층으로 형성한 경우, 코일(CL1a)은, 배선(M3)과 동층의 도전층에 의해 같은 공정으로 형성할 수 있다. 예를 들면, 배선(M3)을 다마신법을 이용해 형성하는 경우에는, 코일(CL1a)도 배선(M2)과 같은 공정으로 다마신법을 이용해 형성할 수 있으며, 이 경우, 배선(M3) 및 코일(CL1a)은, 층간절연막의 홈에 매립된 도전막(예를 들면, 동을 주체로 하는 도전막)에 의해 형성된다. 또한, 예를 들면, 층간절연막 상에 형성한 도전막을 패터닝함으로써 배선(M3)을 형성하는 경우는, 그 도전막을 패터닝함으로써, 배선(M3) 및 코일(CL1a)을 형성할 수 있다.
코일(CL2a)을 제5 배선층으로 형성한 경우는, 코일(CL2a)은, 배선(M5)과 동층의 도전층에 의해 같은 공정으로 형성할 수 있다. 예를 들면, 층간절연막 상에 형성한 도전막을 패터닝함으로써 배선(M5)을 형성하는 경우, 그 도전막을 패터닝함으로써, 배선(M5) 및 코일(CL2a)을 형성할 수 있다. 또한, 최상층의 배선층(여기에서는, 배선(M5))에 의해, 패드(패드전극, 본딩패드)를 형성할 수 있다.
코일(CL2a)과 코일(CL1a)의 사이에는, 절연층(층간절연막(IL)을 구성하는 복수의 층간절연막 중 1층 이상의 층간절연막에 대응)이 개재하고 있다. 예를 들면, 코일(CL2a)을 제5 배선층으로 형성하고, 코일(CL1a)을 제3 배선층으로 형성한 경우, 제3 배선층보다 상층이며 또한 제5 배선층보다 하층의 층간절연막(즉, 제3 배선층과 제5 배선층의 사이의 층간절연막)이, 코일(CL2a)과 코일(CL1a)의 사이에 개재하게 된다. 그래서, 코일(CL2a)과 코일(CL1a)은, 도체로는 연결되어 있지 않고, 전기적으로는 절연된 상태로 되어 있다. 단, 상술한 바와 같이, 코일(CL2a)과 코일(CL1a)은 자기적으로 결합하고 있다.
반도체칩(CP1)의 최상층에는, 절연성의 보호막(표면보호막)(PA1)이 형성되어 있고, 이 보호막(PA1)에 의해, 배선(M5) 및 코일(CL2a)이 덮여져 보호되고 있다. 보호막(PA1)은, 예를 들면, 폴리이미드수지 등의 수지막으로 형성할 수 있다.
단, 패드가, 각각 보호막(PA1)의 개구부로부터 노출되어 있다. 반도체칩(CP1)에 있어서, 패드는, 배선(M5) 및 코일(CL2a)과 동층의 도전층으로 형성되고, 코일(CL2a) 또는 배선(M5)과 일체적으로 형성되어 있다. 코일(CL2a)에 접속되어 있는 패드는, 본딩와이어(BW) 등의 도전성 접속부재를 통하여, 반도체칩(CP2)의 패드에 전기적으로 접속된다.
또한, 반도체칩(CP2)에 대해서도, 반도체칩(CP1)과 유사한 구성으로 할 수 있다.
즉, 도 3에 나타나는 바와 같이, 반도체칩(CP2)을 구성하는 단결정 실리콘 등으로 이루어지는 반도체기판(SB2)에, MISFET 등의 반도체소자가 형성되어 있다. 또한, 다른 형태로서, 반도체기판(SB1)으로서, SOI 기판 등을 이용할 수도 있다.
예를 들면, 반도체기판(SB2)에 p형 웰(PW) 및 n형 웰(NW)이 형성되고, p형 웰(PW) 상에 게이트절연막(GI)을 개재하여 n채널형 MISFET용의 게이트전극(GE1)이 형성되며, n형 웰(NW) 상에 게이트절연막(GI)을 개재하여 p채널형 MISFET용의 게이트전극(GE2)이 형성되어 있다. p형 웰(PW) 내에는, n채널형 MISFET의 소스·드레인용의 n형 반도체영역(SD1)이 형성되고, n형 웰(NW) 내에는, p채널형 MISFET의 소스·드레인용의 p형 반도체영역(SD2)이 형성되어 있다. 또한, p형 웰(PW)의 상층부의 일부에는, p형 웰(PW)에 접하도록 p형 반도체영역(PR)이 형성되고, 또한, n형 웰(NW)의 상층부의 일부에는, n형 웰(NW)에 접하도록 n형 반도체영역(NR)이 형성되어 있다. 또한, 반도체기판(SB2)에 저항소자(도시되지 않음)나 용량소자(도시되지 않음) 등을 더 형성할 수도 있다.
반도체기판(SB2) 상에는, 복수의 층간절연막과 복수의 배선층에 의해 다층 배선 구조가 형성되어 있다.
구체적으로는, 반도체기판(SB2) 상에, 복수의 층간절연막(도 3에서는, 복수의 층간절연막을 일괄하여 층간절연막(IL)으로서 나타내고 있다)이 형성되고, 이 복수의 층간절연막에, 플러그(V1), 배선(M1, M2, M3, M4, M5) 및 비아부(V2, V3, V4, V5)가 각각 형성되어 있다. 또한, 도 3에서는, 반도체기판(SB2) 상에 형성되는 배선층의 수가 5층인 경우(배선 M1~M5의 합계 5층의 경우)를 나타내고 있지만, 배선층의 수는 5층으로 한정되는 것은 아니다.
또한, 도 3의 단면에는 나타나 있지 않지만, 반도체기판(SB2) 상에, 상기 코일(CL1b)과 상기 코일(CL2b)이 형성되어 있다. 반도체칩(CP2)에 있어서의 코일(CL1b) 및 코일(CL2b)의 구성은, 반도체칩(CP1)에 있어서의 코일(CL1a) 및 코일(CL2a)과 각각 거의 동일하게 할 수 있기 때문에, 여기에서는, 코일(CL1b, CL2b)에 대한 도시 및 설명은 생략한다.
반도체칩(CP2)의 최상층에는, 절연성의 보호막(PA1)이 형성되어 있고, 이 보호막(PA1)에 의해, 배선(M5) 및 상기 코일(CL2b)(도 3에서는 도시되지 않음)이 덮여져 보호되고 있다. 그리고, 반도체칩(CP2)에 있어서, 배선(M5) 또는 상기 코일(CL2a)에 접속된 패드가 보호막(PA1)의 개구부로부터 노출되어 있다.
반도체칩(CP1) 내에 상기 송신회로(TX1) 및 코일(CL1a, CL2a)이 형성되어 있고, 반도체칩(CP1) 내에 형성되어 있는 송신회로(TX1)는, 반도체칩(CP1) 내의 내부배선(배선 M1~M5)을 통하여, 코일(CL1a)에 전기적으로 접속되어 있다. 이에 따라, 송신회로(TX1)로부터 반도체칩(CP1) 내의 내부배선(배선 M1~M5)을 통하여 코일(CL1a)에, 송신용 신호를 송신할 수 있다. 반도체칩(CP1)에 있어서의 코일(CL2a)에 접속되어 있는 패드는, 본딩와이어(BW) 등의 도전성 접속부재를 통하여, 반도체칩(CP2)의 패드에 전기적으로 접속되고, 또한 반도체칩(CP2)의 내부배선(M1~M5)을 통하여, 반도체칩(CP2) 내에 형성되어 있는 수신회로(RX1)에 전기적으로 접속된다. 이에 따라, 코일(CL1a)로부터 전자 유도에 의해 코일(CL2a)이 받은 신호(수신신호)를, 본딩와이어(BW)(접속부재) 및 반도체칩(CP2)의 내부배선(M1~M5)을 통하여, 반도체칩(CP2) 내의 수신회로(RX1)에 송신할 수 있다.
마찬가지로, 반도체칩(CP1) 내에 상기 송신회로(TX2) 및 상기 코일(CL1b, CL2b)이 형성되어 있고, 반도체칩(CP2) 내에 형성되어 있는 송신회로(TX2)는, 반도체칩(CP2) 내의 내부배선(배선 M1~M5)을 통하여, 반도체칩(CP2) 내의 상기 코일(CL1b)에 전기적으로 접속되어 있다. 이에 따라, 송신회로(TX2)로부터 반도체칩(CP2) 내의 내부배선(배선 M1~M5)을 통하여 코일(CL1b)에, 송신용 신호를 송신할 수 있다. 반도체칩(CP2)에 있어서의 상기 코일(CL2b)에 접속되어 있는 패드는, 본딩와이어(BW) 등의 도전성 접속부재를 통하여, 반도체칩(CP1)의 패드에 전기적으로 접속되고, 또한 반도체칩(CP1)의 내부배선(M1~M5)을 통하여, 반도체칩(CP1) 내에 형성되어 있는 수신회로(RX2)에 전기적으로 접속된다. 이에 따라, 상기 코일(CL1a)로부터 전자 유도에 의해 상기 코일(CL2a)이 받은 신호(수신신호)를, 본딩와이어(BW)(접속부재) 및 반도체칩(CP1)의 내부배선(M1~M5)을 통하여, 반도체칩(CP1) 내의 수신회로(RX1)에 송신할 수 있다.
도 4는, 본 실시 형태에 따른 반도체칩(CP1, CP2)의 단면 구조의 다른 예를 개념적으로 나타내는 단면도이다.
도 4의 경우가 도 3의 경우와 주로 상위한 점은, 도 4의 경우, 반도체칩(CP1)에 있어서, 보호막(PA1)의 일부분 상에 절연층으로서 수지막(RS)이 더 형성되어 있고, 이 수지막(RS) 상에 코일(CL2a)이 형성되어 있는 것이다. 수지막(RS) 상에는, 코일(CL2a)을 덮도록, 보호막(보호용의 수지막)(PA2)이 형성되어 있다. 수지막(RS)은, 예를 들면 폴리이미드막 등으로 할 수 있다. 또한, 보호막(PA2)은, 예를 들면 폴리이미드막 등으로 할 수 있다. 도 4의 경우, 코일(CL2a)은, 최상층의 내부배선층인 제5층 배선(배선M5)보다 더 상층에 형성되어 있고, 이 경우, 코일(CL2a)은, 예를 들면, 수지막(RS) 상에 도전막을 형성하고 나서, 그 도전막을 패터닝하는 것 등에 의해, 형성할 수 있다.
보호막(PA2)에 의해, 코일(CL2a)이 덮여져 보호되고 있지만, 보호막(PA2)의 개구부로부터, 코일(CL2a)에 접속되어 있는 패드가 노출되어 있다. 코일(CL2a)에 접속되어 있는 패드는, 코일(CL2a)과 동층의 도전층으로 형성되어 있고, 코일(CL2a)과 일체적으로 형성되어 있다. 코일(CL2a)에 접속되어 있는 패드는, 본딩와이어(BW) 등의 도전성 접속부재를 통하여, 반도체칩(CP2)의 패드에 전기적으로 접속된다.
코일(CL1a)은, 코일(CL2a)의 하방에 형성되지만, 수지막(RS)을 형성하고 이 수지막(RS) 상에 코일(CL2a)을 형성한 경우는, 수지막(RS)의 하방에 코일(CL1a)이 형성된다. 도 4의 경우는, 제5층 배선에 의해 코일(CL1a)이 형성되어 있지만(즉, 배선(M5)과 동층에 코일(CL1a)이 형성되어 있다), 이것으로 한정되는 것은 아니다. 즉, 코일(CL1a)은, 코일(CL2a) 및 수지막(RS)보다 하층이면 좋고, 제5 배선층 또는 그것보다 하층의 배선층으로 형성할 수 있다.
또한, 수지막(RS)은, 층간절연막(IL)(혹은 보호막(PA1)) 상에 있어서, 코일(CL2a)을 형성하는 영역에 국소적으로 형성할 수도 있다.
도 4의 경우는, 수지막(RS)을 형성할 필요가 있지만, 수지막(RS)은 도포법으로 형성할 수 있기 때문에, 공정 시간은 짧다.
한편, 도 3의 경우는, 코일(CL2a)과 코일(CL1a)의 사이의 내압(절연 내압)은, 층간절연막(IL)으로 확보하고, 수지막(RS) 및 보호막(PA2)에 상당하는 것을 형성하지 않는 만큼, 제조 공정수나 제조비용을 저감할 수 있다.
또한, 도 4의 경우에 있어서, 반도체칩(CP2)에도 수지막(RS) 및 보호막(PA2)에 상당하는 것을 형성하고, 그 수지막(RS) 상에 상기 코일(CL2b)을 형성할 수도 있다.
＜코일의 구성에 대해＞
다음으로, 반도체칩(CP1) 내에 형성된 트랜스(TR1)(를 구성하는 코일)의 상세 구성에 대해 설명한다.
도 5~도 7은, 본 실시 형태에 따른 반도체칩(CP1)의 요부 평면도이다. 도 8~도 10은, 본 실시 형태에 따른 반도체칩(CP1)의 요부 단면도이다. 도 11은, 반도체칩(CP1) 내에 형성된 트랜스(TR1)의 회로 구성을 나타내는 회로도이다.
또한, 도 5와 도 6과 도 7은, 반도체칩(CP1)에 있어서의 같은 평면 영역이 나타나 있지만, 층이 달라서, 도 6은 도 5 보다 하층이 나타나고, 도 7은 도 6 보다 하층이 나타나 있다. 구체적으로, 도 5에는, 반도체칩(CP1)에 형성된 트랜스(TR1)의 2차측의 코일(코일 CL5, CL6)이 나타나고, 도 6에는, 반도체칩(CP1)에 형성된 트랜스(TR1)의 1차측의 코일(코일(CL7, CL8))이 나타나며, 도 7에는, 반도체칩(CP1)에 형성된 트랜스(TR1)의 1차측의 코일의 인출용 배선(인출배선 HW2, HW3)이 나타나 있다. 또한, 1차측의 코일(CL7, CL8)과 그 인출용 배선(인출배선 HW2, HW3)의 상대적인 위치 관계를 알기 쉽도록, 도 6에서는 인출배선(HW2, HW3)을 점선으로 나타내고, 도 7에서는 도 6에서 실선으로 나타나 있는 패턴(즉, 코일배선(CW7, CW8)과 접속배선(HW4)과 더미배선(DW3, DW4))을 점선으로 나타내고 있다. 또한, 도 5~도 7의 A1-A1선의 단면도가 도 8에 대응하고, 도 5~도 7의 A2-A2선의 단면도가 도 9에 대응하며, 도 5~도 7의 A3-A3선의 단면도가 도 10에 대응한다.
상술한 바와 같이, 반도체칩(CP1) 내에 트랜스(TR1)용 1차 코일과 2차 코일이 형성되고, 1차 코일과 2차 코일 중, 1차 코일이 하측에, 2차 코일이 상측에 형성되어 있다. 즉, 1차 코일의 상방에 2차 코일이 배치되고, 2차 코일의 하방에 1차 코일이 배치되어 있다.
여기서, 1차 코일과 2차 코일을 각각 2개의 코일로 구성, 즉, 트랜스(TR1)를 2개의 트랜스로 구성하여, 이 2개의 트랜스를 차동(差動)으로 동작시키면, 노이즈 내성이 높아진다.
그래서, 본 실시 형태에서는, 도 11에 나타나는 바와 같이, 트랜스(TR1)의 1차 코일(상기 코일(CL1a)에 상당하는 것)을, 직렬로 접속된 코일(CL7)과 코일(CL8)로 형성하고, 트랜스(TR1)의 2차 코일(상기 코일(CL2a)에 상당하는 것)을, 패드(PD5)와 패드(PD6)의 사이에 직렬로 접속된 코일(CL5)과 코일(CL6)로 형성한 구성을 채용하고 있다. 이 경우, 코일(CL7)과 코일(CL5)이 자기결합(유도결합)되고, 코일(CL8)과 코일(CL6)이 자기결합(유도결합)된다. 직렬로 접속된 코일(CL7, CL8)은 송신회로(TX1)에 접속되어 있다. 또한, 코일(CL5)과 코일(CL6)의 사이에 패드(PD7)가 전기적으로 접속되어 있다. 이들 코일(CL5, CL6, CL7, CL8)과 패드(PD5, PD6, PD7)와 송신회로(TX1)는, 반도체칩(CP1) 내에 형성되어 있다. 반도체칩(CP1)의 패드(PD5, PD6, PD7)는, 상기 본딩와이어(BW)와 같은 도전성 접속부재와 반도체칩(CP2)의 내부배선(배선 M1~M5)을 통하여, 반도체칩(CP2) 내의 수신회로(RX1)에 접속된다.
그래서, 반도체칩(CP1)에 있어서, 송신회로(TX1)로부터 1차 코일인 코일(CL7)과 코일(CL8)에 송신용 신호를 보내서 전류를 흘리면, 코일(CL7)과 코일(CL8)에 흐르는 전류의 변화에 따라서, 2차 코일인 코일(CL5)과 코일(CL6)에 유도기전력이 생겨서 유도전류가 흐른다. 코일(CL5)과 코일(CL6)에 생기는 유도기전력 또는 유도전류는, 패드(PD5, PD6, PD7)로부터, 상기 본딩와이어(BW)와 같은 도전성 접속부재와 반도체칩(CP2)의 내부배선(배선 M1~M5)을 통하여 반도체칩(CP2) 내의 수신회로(RX1)에서 검지할 수 있다. 이에 따라, 반도체칩(CP1)의 송신회로(TX1)로부터의 신호를, 전자유도에 의해, 코일(CL7, CL8, CL5, CL6)을 통하여, 반도체칩(CP2)의 수신회로(RX1)에 전달할 수 있다. 패드(PD7)에는, 반도체칩(CP2)으로부터 고정전위(접지전위, GND전위, 전원전위 등)가 공급되기 때문에, 코일(CL5)의 유도기전력 또는 유도전류와, 코일(CL6)의 유도기전력 또는 유도전류를 검출하여 차동으로 제어(동작)할 수 있다.
이하, 도 5~도 10을 참조하여, 이들 코일(CL5, CL6, CL7, CL8)과 패드(PD5, PD6, PD7)의 구체적인 구성에 대해 설명한다.
우선, 2차 코일인 코일(CL5, CL6)과 그것에 접속된 패드(패드전극, 본딩패드)(PD5, PD6, PD7)의 구체적인 구성에 대해 설명한다.
도 5 및 도 8~도 11에 나타나는 바와 같이, 패드(PD5)와 패드(PD6)의 사이에, 2개의 코일(인덕터)(CL5, CL6)이 직렬로 접속되어 있다. 그리고, 코일(CL5)과 코일(CL6)의 사이에, 패드(PD7)가 전기적으로 접속되어 있다.
코일(CL5)과 코일(CL6)은, 반도체칩(CP1) 내에 있어서, 동층에 형성되어 있고, 코일(CL5)은, 나선 형상(코일 형상, 루프 형상)으로 주회(周回)하는 코일배선(CW5)으로 형성되고, 코일(CL6)은, 나선 형상(코일 형상, 루프 형상)으로 주회하는 코일배선(CW6)으로 형성되어 있다. 또한, 코일(CL5) 및 코일(CL6)은, 각각 평면적으로 형성되어 있다. 코일(CL5) 및 코일(CL6)은, 각각 인덕터로 볼 수도 있다.
또한, 도 6 및 도 8~도 11에 나타나는 바와 같이, 2개의 코일(인덕터)(CL7, CL8)가 직렬로 접속되어 있다. 도 6 및 도 8에 나타나는 바와 같이, 코일(CL7)과 코일(CL8)은, 반도체칩(CP1) 내에 있어서, 동층에 형성되어 있고, 코일(CL7)은, 나선 형상(코일 형상, 루프 형상)으로 주회하는 코일배선(CW7)으로 형성되고, 코일(CL8)은, 나선 형상(코일 형상, 루프 형상)으로 주회하는 코일배선(CW8)으로 형성되어 있다. 또한, 코일(CL7) 및 코일(CL8)은, 각각 평면적으로 형성되어 있다. 코일(CL7) 및 코일(CL8)은, 각각 인덕터로 볼 수도 있다.
도 8~도 10으로부터도 알 수 있는 바와 같이, 반도체칩(CP1) 내에 있어서, 코일(CL7, CL8)은, 코일(CL5, CL6)보다 하층에 형성되어 있다. 즉, 반도체칩(CP1) 내에 있어서, 코일(CL5)과 코일(CL6)은, 서로 동층에 형성되고, 코일(CL7)과 코일(CL8)은, 서로 동층에 형성되어 있지만, 코일(CL7, CL8)은, 코일(CL5, CL6)보다 하층에 배치되며, 코일(CL5, CL6)은, 코일(CL7, CL8)보다 상층에 배치되어 있다.
그리고, 코일(CL7)은 코일(CL5)의 직하에 배치되며, 코일(CL8)은 코일(CL6)의 직하에 배치되어 있다. 즉, 코일(CL7)은, 평면으로 볼 때 코일(CL5)과 중첩되도록 배치되며, 코일(CL8)은, 평면으로 볼 때 코일(CL6)과 중첩되도록 배치되어 있다. 바꿔말하면, 코일(CL5)은 코일(CL7)의 직상에 배치되며, 코일(CL6)은 코일(CL8)의 직상에 배치되어 있다. 즉, 코일(CL5)은, 평면으로 볼 때 코일(CL7)과 중첩되도록 배치되며, 코일(CL6)은, 평면으로 볼 때 코일(CL8)과 중첩되도록 배치되어 있다.
코일(CL5) 및 코일(CL6)은, 트랜스(TR1)의 2차 코일로서, 상기 코일(CL2a)에 대응하는 것이다. 또한, 코일(CL7) 및 코일(CL8)은, 트랜스(TR1)의 1차 코일로서, 상기 코일(CL1a)에 대응하는 것이다. 코일(CL5)과 코일(CL7)이 자기적으로 결합하고, 코일(CL6)과 코일(CL8)이 자기적으로 결합하고 있다. 즉, 코일(CL5)과 코일(CL7)은, 도체로는 연결되어 있지 않지만, 자기적으로 결합하고 있으며, 코일(CL6)과 코일(CL8)은, 도체로는 연결되어 있지 않지만, 자기적으로 결합하고 있다. 한편, 코일(CL5)과 코일(CL6)은 도체로 연결되어 있고, 코일(CL7)과 코일(CL8)은 도체로 연결되어 있다.
또한, 도 8~도 10의 단면도는, 상기 도 4의 구조를 적용한 경우가 나타나 있으며, 수지막(RS) 상에 2차 코일(코일 CL5, CL6)이 형성되고, 수지막(RS) 하에 1차 코일(코일(CL7, CL8))이 형성되어 있지만, 상기 도 3의 구조를 적용할 수도 있다.
패드(PD5, PD6, PD7)는, 코일(CL5, CL6)(코일배선(CW5, CW6))과 동층의 도전층으로 형성되어 있다. 코일배선(CW5, CW6) 및 인출배선(HW1)은, 반도체칩(CP1)의 최상층의 보호막(도 8~도 10의 경우는 보호막(PA2))으로 덮여 있지만, 패드(PD5, PD6, PD7)는, 이 보호막(PA2)에 설치된 개구부(OP)로부터 노출되어 있다. 도 5에서는, 이 개구부(OP)를 점선으로 나타내고 있다. 또한, 패드(PD5, PD6, PD7)의 표면에는, 니켈(Ni)막과 니켈막 상의 금(Au)막의 적층막 등으로 이루어지는 기초금속막(UM)을 형성할 수도 있으며, 이에 따라, 본딩와이어(BW) 등의 접속부재를 패드(PD5, PD6, PD7)에 접속하기 쉬워진다.
코일(CL5, CL6) 및 패드(PD5, PD6, PD7)에 대해서, 도 5 및 도 8~도 10을 참조하여 더 설명한다.
도 5 및 도 8~도 10에 나타나는 바와 같이, 패드(PD5)는, 코일(CL5)의 나선의 내측에 배치되어 있고, 이 패드(PD5)에 코일(CL5)의 일단이 접속되어 있다. 즉, 패드(PD5)에 접속된 코일배선(CW5)이, 이 패드(PD5)의 주위를 복수회, 주회함으로써, 코일(CL5)이 형성되어 있다. 도 5의 경우는, 패드(PD5)에 접속된 코일배선(CW5)이, 이 패드(PD5)의 주위를 우회전(시계방향 회전)으로 주회하여, 코일(CL5)이 형성되어 있다. 코일배선(CW5)끼리는 교차하지 않기 때문에, 패드(PD5)에 접속된 코일배선(CW5)은, 패드(PD5)의 주위를 우회전(시계방향 회전)으로 주회할 때마다, 패드(PD5)에서 먼 측으로 서서히 벗어난다.
또한, 패드(PD6)는, 코일(CL6)의 나선의 내측에 배치되어 있고, 이 패드(PD6)에 코일(CL6)의 일단이 접속되어 있다. 즉, 패드(PD6)에 접속된 코일배선(CW6)이, 이 패드(PD6)의 주위를 복수회, 주회함으로써, 코일(CL6)이 형성되어 있다. 도 5의 경우는, 패드(PD6)에 접속된 코일배선(CW6)이, 이 패드(PD6)의 주위를 우회전(시계방향 회전)으로 주회하여, 코일(CL6)이 형성되어 있다. 코일배선(CW6)끼리는 교차하지 않기 때문에, 패드(PD6)에 접속된 코일배선(CW6)은, 패드(PD6)의 주위를 우회전(시계방향 회전)으로 주회할 때마다, 패드(PD6)에서 먼 측으로 서서히 벗어난다.
여기서, 「우회전」은, 「시계방향 회전」과 같은 의미이며, 「좌회전」은, 「반시계방향 회전」과 같은 의미이다. 또한, 코일 또는 코일배선의 감긴 방향(나선 방향)을 말할 때는, 그 코일 또는 코일배선을 상방에서 본 경우에, 나선의 내측에서 외측으로 향할 때의 감긴 방향을 가리키는 것으로서, 상방에서 볼 때, 나선의 내측에서 외측으로 향할 때에 시계방향 회전으로 보이는 것을 「오른쪽 감기」라고 칭하며, 나선의 내측에서 외측으로 향할 때에 반시계방향 회전으로 보이는 것을 「왼쪽 감기」라고 칭하기로 한다. 예를 들면, 반도체칩(CP1)의 코일(CL5)의 감긴 방향을 말할 때는, 반도체칩(CP1)의 상방에서 반도체칩(CP1)의 표면측(패드가 형성되어 있는 측이 표면측)을 보았을 때에(도 5 및 도 6이 이에 대응한다), 코일(CL5)의 나선의 내측에서 외측으로 향할 때에 시계방향 회전으로 보이는 것을 「오른쪽 감기」, 반시계방향 회전으로 보이는 것을 「왼쪽 감기」라고 칭한다.
도 5의 코일(CL5)은, 상방에서 볼 때, 코일(CL5)의 나선의 내측에서 외측으로 향할 때에 시계방향 회전으로 보이므로, 코일(CL5)(코일배선(CW5))의 감긴 방향은, 오른쪽 감기라고 할 수 있다. 또한, 도 5의 코일(CL6)은, 상방에서 볼 때, 코일(CL6)의 나선의 내측에서 외측으로 향할 때에 시계방향 회전으로 보이므로, 코일(CL6)(코일배선(CW6))의 감긴 방향은, 오른쪽 감기라고 할 수 있다.
코일(CL5)(코일배선(CW5))의 감김수(턴수)와 코일(CL6)(코일배선(CW6))의 감김수(턴수)는, 필요에 따라 변경 가능하다. 단, 코일(CL5)(코일배선(CW5))의 감김수와, 코일(CL6)(코일배선(CW6))의 감김수는, 같은 것이 바람직하다. 또한, 코일(CL5)의 크기(직경)와, 코일(CL6)의 크기(직경)는, 같은 것이 바람직하다. 또한, 코일(CL5)의 자기 인덕턴스(self-inductance)와, 코일(CL6)의 자기 인덕턴스는, 같은 것이 바람직하다.
코일(CL5)과 코일(CL6)의 사이에 있어서, 코일(CL5)(코일배선(CW5))의 타단(패드(PD5)에 접속되는 측과는 반대측의 단부)과 코일(CL6)(코일배선(CW6))의 타단(패드(PD6)에 접속되는 측과는 반대측의 단부)은, 인출배선(인출용 배선)(HW1)에 접속되어 있다. 그래서, 코일(CL5)(코일배선(CW5))의 상기 타단과 코일(CL6)(코일배선(CW6))의 상기 타단은, 인출배선(HW1)을 통하여 전기적으로 접속되어 있다.
여기서, 코일(CL5)(코일배선(CW5))의 상기 타단은, 코일(CL5)(코일배선(CW5))의 외측(나선의 외측)의 단부에 대응하고 있고, 코일(CL6)(코일배선(CW6))의 상기 타단은, 코일(CL6)(코일배선(CW6))의 외측(나선의 외측)의 단부에 대응한다. 즉, 코일(CL5)(코일배선(CW5))은, 서로 반대측의 단부인 내측(나선의 내측)의 단부와 외측(나선의 외측)의 단부를 가지고 있으며, 그 중 내측의 단부가 패드(PD5)에 접속되고, 외측의 단부가 인출배선(HW1)에 접속되어 있다. 또한, 코일(CL6)(코일배선(CW6))은, 서로 반대측의 단부인 내측(나선의 내측)의 단부와 외측(나선의 외측)의 단부를 가지고 있으며, 그 중 내측의 단부가 패드(PD6)에 접속되고, 외측의 단부가 인출배선(HW1)에 접속되어 있다.
이 인출배선(HW1)은, 코일(CL5)(코일배선(CW5)) 및 코일(CL6)(코일배선(CW6))과 동층에 형성되어 있고, 도 5에 나타나는 바와 같이, 평면으로 볼 때, 코일(CL5)과 코일(CL6)의 사이에서, 패드(PD7)에 이르게 연장되어 있다. 도 5에 나타나는 바와 같이, 패드(PD7)는, 평면으로 볼 때의 위치를 보면, 코일(CL5)과 코일(CL6)의 사이에는 위치하고 있지 않으며, 따라서, 패드(PD5)와 패드(PD6)의 사이에도 위치하고 있지 않다.
인출배선(HW1)은, 코일(CL5)(코일배선(CW5))의 외측(나선의 외측)의 단부와 코일(CL6)(코일배선(CW6))의 외측(나선의 외측)의 단부를, 전기적으로 접속하는 것과 함께, 이것을 패드(PD7)로 인출하기 위한 배선이다. 만약, 패드(PD7)가 코일(CL5)과 코일(CL6)의 사이에 배치되어 있었다고 하면, 이 인출배선(HW1)은 없어도 되고, 코일(CL5)(코일배선(CW5))의 외측의 단부와 코일(CL6)(코일배선(CW6))의 외측의 단부를, 패드(PD7)에 직접 연결할 수 있다. 그렇지만, 도 5와 같이, 패드(PD7)는, 평면으로 볼 때 코일(CL5)과 코일(CL6)의 사이에는 위치하고 있지 않기 때문에, 코일(CL5)과 코일(CL6)의 사이에 연장되는 부분인 인출배선(HW1)에 코일(CL5)(코일배선(CW5))의 외측의 단부와 코일(CL6)(코일배선(CW6))의 외측의 단부를 접속하는 것과 함께, 이 인출배선(HW1)을 패드(PD7)까지 인출하고 있다.
인출배선(HW1)은, 코일(CL5)과 코일(CL6)의 사이에서, 코일(CL5)과 코일(CL6)을 잇는 방향(이 방향은 패드(PD5)와 패드(PD6)를 잇는 방향에도 대응한다)에 대해서 교차하는 방향(보다 특정적으로는, 대략 직교하는 방향)으로 연장되는 것과 함께, 또한 패드(PD7)를 향하여 패드(PD7)에 접속될 때까지 연장되어 있다. 또한, 패드(PD5, PD6, PD7)의 각각의 크기(변의 길이)는, 거와 동일하게 할 수 있다.
인출배선(HW1)의 폭 W1은, 코일배선(CW5, CW6)의 각 폭 W2보다 큰(즉, W1＞W2) 것이 바람직하고, 또한, 패드(PD7)의 변의 길이(치수) L1보다 작은(즉, W1＜L1) 것이 바람직하다. 코일배선(CW5, CW6)은, 점유 면적을 늘리지 않고 감김수(턴수)를 얻기 위해서 배선폭을 가늘게 하는 것이 유효하지만, 인출배선(HW1)은, 코일의 감김수와는 관계가 없기 때문에, 인출배선(HW1)의 배선폭을 크게 함으로써, 저항(배선저항)을 저감할 수 있다. 그래서, 코일배선(CW5, CW6)의 각 폭은, 인출배선(HW1)의 폭보다 작게 함으로써, 코일(CL5, CL6)의 점유 면적의 억제와 감김수의 증가를 도모할 수 있다. 또한, 인출배선(HW1)의 폭은, 코일배선(CW5, CW6)의 각 폭보다 크게 함으로써, 인출배선(HW1)의 저항을 저감할 수 있다. 또한, 인출배선(HW1)의 폭을, 패드(PD7)의 변의 길이보다 작게 함으로써, 코일(CL5)과 코일(CL6)의 사이의 거리(간격) L2를 짧게 할 수 있다. 이 코일(CL5)과 코일(CL6)의 사이의 거리(간격) L2는, 패드(PD7)의 변의 길이(치수) L1보다 작은(L2＜L1) 것이 바람직하다.
또한, 코일배선(CW5)의 최외주의 외측과, 코일배선(CW6)의 최외주의 외측에, 더미배선(DW1, DW2)을 각각 배치하는 것이 바람직하다. 더미배선(DW1, DW2)은, 코일배선(CW5, CW6)과 동층에 형성되어 있지만, 코일배선(CW5, CW6)과는 접속되어 있지 않은 더미의 배선이며, 고립 패턴으로 할 수 있다. 코일배선(CW5, CW6)은, 배선으로서는 사용하지 않는 더미의 배선이기 때문에, 부유 전위(플로팅 전위)로 할 수 있다.
더미배선(DW1)은, 코일(CL5)과 코일(CL6)이 서로 대향하는 영역(인출배선(HW1)이 연장되는 영역에 대응)을 제외하고, 코일배선(CW5)의 최외주를 따르도록, 코일배선(CW5)의 최외주로부터 이간(離間)하여 형성되어 있다. 또한, 더미배선(DW2)은, 코일(CL5)과 코일(CL6)이 서로 대향하는 영역(인출배선(HW1)이 연장되는 영역에 대응)을 제외하고, 코일배선(CW6)의 최외주를 따르도록, 코일배선(CW6)의 최외주로부터 이간하여 형성되어 있다. 코일배선(CW5)의 최외주와 더미배선(DW1)의 사이의 간격은, 주회하는 코일배선(CW5)끼리의 간격과 대체로 같게 할 수 있으며, 또한, 코일배선(CW6)의 최외주와 더미배선(DW2)의 사이의 간격은, 주회하는 코일배선(CW6)끼리의 간격과 대체로 같게 할 수 있다.
코일배선(CW5, CW6)은, 예를 들면, 절연막 상에 형성한 도전막을 포토리소그래피 공정 및 에칭 공정을 이용하여 패터닝함으로써, 형성할 수 있다. 그렇지만, 포토리소그래피 공정으로 포토레지스트 패턴을 형성하는 경우, 최외주의 포토레지스트 패턴은 형상이 변형되기 쉽기(예를 들면, 목표보다 가는 패턴으로 되거나 하기)때문에, 이 포토레지스트 패턴을 이용해 도전막을 에칭하여 코일을 형성한 경우, 코일의 최외주의 형상도 변형되어 버릴 우려가 있다.
그것에 대해, 코일배선(CW5, CW6)의 최외주의 외측에 더미배선(DW1, DW2)을 형성하도록 하면, 포토레지스트 패턴의 형상이 변형되기 쉬운 것은, 더미배선(DW1, DW2) 형성용의 포토레지스트 패턴으로 되어, 코일배선(CW5, CW6)을 형성하기 위한 포토레지스트 패턴은, 최외주를 포함하여, 형상이 변형되는 일 없이 정확하게 형성될 수 있다. 그래서, 코일배선(CW5, CW6)은, 최외주를 포함해서, 형상이 무너지는 일 없이 정확하게 형성할 수 있다. 또한, 더미배선(DW1, DW2)은, 형상이 무너졌다고 해도, 배선으로서는 사용하지 않는 더미의 배선 패턴이기 때문에, 문제는 없다.
또한, 더미배선(DW1, DW2)과 각각 같은 더미배선(DW3, DW4)을, 1차 코일인 코일(CL7, CL8)(코일배선(CW7, CW8))의 최외주의 외측에 형성할 수도 있으며, 그 경우도, 상술한 바와 같은 효과를 얻을 수 있다. 즉, 도 6에 나타나는 바와 같이, 더미배선(DW3)은, 코일(CL7)과 코일(CL8)이 서로 대향하는 영역(접속배선(HW4)이 연장되는 영역에 대응)을 제외하고, 코일배선(CW7)의 최외주를 따르도록, 코일배선(CW7)의 최외주로부터 이간하여 형성된다. 또한, 더미배선(DW4)은, 코일(CL7)과 코일(CL8)이 서로 대향하는 영역(접속배선(HW4)이 연장되는 영역에 대응)을 제외하고, 코일배선(CW8)의 최외주를 따르도록, 코일배선(CW8)의 최외주로부터 이간하여 형성된다.
또한, 코일(CL5, CL6)을, 수지막(RS) 상에 형성한 경우는, 도 5에 나타나는 바와 같이, 평면으로 볼 때, 코일(CL5, CL6)(코일배선(CW5, CW6))의 각을, 둔각(90°보다 큰 각)으로 하는 것이 바람직하다. 이것은, 수지막, 특히 폴리이미드막이, 금속 패턴의 직각이나 예각에 약하기 때문이다. 코일(CL5, CL6)(코일배선(CW5, CW6))의 각을, 둔각(90°보다 큰 각)으로 하는 것으로, 코일(CL5, CL6)의 기초의 수지막(RS)이나, 코일(CL5, CL6)을 덮는 수지막(보호막(PA1) 또는 보호막(PA2))의 신뢰성을 향상시킬 수 있다. 또한, 이것은, 코일(CL5, CL6)의 기초의 수지막(RS) 또는 코일(CL5, CL6)을 덮는 수지막(보호막(PA1) 또는 보호막(PA2))이 폴리이미드막인 경우에, 특히 효과가 크다. 도 5의 경우는, 코일(CL5, CL6)(코일배선(CW5, CW6))의 평면형상은, 대략 팔각형이기 때문에, 코일(CL5, CL6)(코일배선(CW5, CW6))의 각은, 약 135°가 되고 있다.
다음으로, 코일(CL7, CL8)에 대해서, 도 6~도 10을 참조하여 더 설명한다.
도 6으로부터도 알 수 있는 바와 같이, 코일(CL7)의 나선의 내측에 패드는 배치되어 있지 않다. 코일(CL7)(코일배선(CW7))의 내측(나선의 내측)의 단부는, 비아부를 통하여, 코일배선(CW7)보다 하층에 배치된 인출배선(HW2)에 전기적으로 접속되어 있다. 이 비아부는, 코일배선(CW7)과 인출배선(HW2)의 사이에 위치하여, 코일배선(CW7)과 인출배선(HW2)을 접속하는 것으로, 상기 비아부(V2, V3, V4, V5) 중 어느 것에 대응하고, 도 10의 경우는 비아부(V5)에 대응한다. 이 비아부는, 코일배선(CW7)과는 다른 공정으로 형성하거나, 혹은, 코일배선(CW7)과 같은 공정으로 코일배선(CW7)과 일체적으로 형성할 수도 있다.
인출배선(HW2)에는, 인출배선(HW2)과 동층의 배선, 또는 인출배선(HW2)보다 상층의 배선, 혹은, 인출배선(HW2)보다 하층의 배선이 접속되고, 반도체칩(CP1)의 내부배선을 통하여, 반도체칩(CP1) 내에 형성된 송신회로(TX1)에 대응하는 것에 접속된다.
비아부를 통하여 인출배선(HW2)에 접속되는 코일배선(CW7)이, 복수회, 주회함으로써, 코일(CL7)이 형성되어 있다. 또한, 패드(PD5)의 직하의 영역(위치)에서는 코일배선(CW7)이 주회하고 있지 않은 것이 바람직하고, 패드(PD5)의 직하의 영역(위치)을 둘러싸도록 코일배선(CW7)이 주회하고 있다.
도 6의 경우는, 비아부를 통하여 인출배선(HW2)에 접속되는 코일배선(CW7)이, 상기 패드(PD5)의 직하의 영역(위치)의 주위를 우회전(시계방향 회전)으로 주회하여, 코일(CL7)이 형성되어 있다. 코일배선(CW7)끼리는 교차하지 않기 때문에, 비아부를 통하여 인출배선(HW2)에 접속되는 코일배선(CW7)은, 상기 패드(PD5)의 직하의 영역(위치)의 주위를 우회전(시계방향 회전)으로 주회할 때마다, 나선의 중심에서 먼 측으로 서서히 벗어난다.
또한, 코일(CL8)의 나선의 내측에 패드는 배치되어 있지 않다. 코일(CL8)(코일배선(CW8))의 내측(나선의 내측)의 단부는, 비아부를 통하여, 코일배선(CW8)보다 하층에 배치된 인출배선(HW3)에 전기적으로 접속되어 있다. 이 비아부는, 코일배선(CW8)과 인출배선(HW3)의 사이에 위치하여, 코일배선(CW8)과 인출배선(HW3)을 접속하는 것으로, 상기 비아부(V2, V3, V4, V5) 중 어느 것에 대응하며, 도 10의 경우는 비아부(V5)에 대응한다. 이 비아부는, 코일배선(CW8)과는 다른 공정으로 형성하거나, 혹은, 코일배선(CW8)과 같은 공정으로 코일배선(CW8)과 일체적으로 형성할 수도 있다.
인출배선(HW3)에는, 인출배선(HW3)과 동층의 배선, 또는 인출배선(HW3)보다 상층의 배선, 혹은, 인출배선(HW3)보다 하층의 배선이 접속되고, 반도체칩(CP1)의 내부배선을 통하여, 반도체칩(CP1) 내에 형성된 송신회로(TX1)에 접속된다.
비아부를 통하여 인출배선(HW3)에 접속되는 코일배선(CW8)이, 복수회, 주회함으로써, 코일(CL8)이 형성되어 있다. 또한, 상기 패드(PD6)의 직하의 영역(위치)에서는 코일배선(CW8)이 주회하고 있지 않은 것이 바람직하고, 패드(PD6)의 직하의 영역(위치)을 둘러싸도록 코일배선(CW8)이 주회하고 있다.
도 6의 경우는, 비아부를 통하여 인출배선(HW3)에 접속되는 코일배선(CW8)이, 상기 패드(PD6)의 직하의 영역(위치)의 주위를 우회전(시계방향 회전)으로 주회하여, 코일(CL8)이 형성되어 있다. 코일배선(CW8)끼리는 교차하지 않기 때문에, 비아부를 통하여 인출배선(HW3)에 접속되는 코일배선(CW8)은, 상기 패드(PD6)의 직하의 영역(위치)의 주위를 우회전(시계방향 회전)으로 주회할 때마다, 나선의 중심에서 먼 측으로 서서히 벗어난다.
코일(CL7)(코일배선(CW7))의 감김수(턴수)와 코일(CL8)(코일배선(CW8))의 감김수(턴수)는, 필요에 따라서 변경 가능하다. 단, 코일(CL7)(코일배선(CW7))의 감김수와, 코일(CL8)(코일배선(CW8))의 감김수는, 같은 것이 바람직하다. 또한, 코일(CL7)의 크기(직경)와, 코일(CL8)의 크기(직경)는, 같은 것이 바람직하다. 또한, 코일(CL7)의 자기 인덕턴스와, 코일(CL8)의 자기 인덕턴스는, 같은 것이 바람직하다. 또한, 자기결합한 코일(CL5, CL7)의 상호 인덕턴스와, 자기결합한 코일(CL6, CL8)의 상호 인덕턴스는, 같은 것이 바람직하다.
코일(CL7)과 코일(CL8)의 사이에 있어서, 코일(CL7)(코일배선(CW7))의 외측의 단부와, 코일(CL8)(코일배선(CW8))의 외측의 단부는, 접속배선(접속용 배선)(HW4)에 접속되어 있다. 즉, 코일(CL7)(코일배선(CW7))의 내측(나선의 내측)의 단부와 외측(나선의 외측)의 단부 중, 내측의 단부는, 비아부를 통하여 코일배선(CW7)보다 하층의 인출배선(HW2)에 접속되고, 외측의 단부는, 코일배선(CW7)과 동층의 접속배선(HW4)에 접속되어 있다. 또한, 코일(CL8)(코일배선(CW8))의 내측(나선의 내측)의 단부와 외측(나선의 외측)의 단부 중, 내측의 단부는, 비아부를 통하여 코일배선(CW8)보다 하층의 인출배선(HW3)에 접속되고, 외측의 단부는, 코일배선(CW8)과 동층의 접속배선(HW4)에 접속되어 있다. 그래서, 코일(CL7)(코일배선(CW7))의 한쪽 단부(외측의 단부)와 코일(CL8)(코일배선(CW8))의 한쪽 단부(외측의 단부)는, 접속배선(HW4)을 통하여 전기적으로 접속되어 있다.
또한, 코일(CL7) 혹은 코일배선(CW7)에 있어서, 내측(나선의 내측)의 단부와 외측(나선의 외측)의 단부는, 서로 반대측의 단부이며, 또한, 코일(CL8) 혹은 코일배선(CW8)에 있어서, 내측(나선의 내측)의 단부와 외측(나선의 외측)의 단부는, 서로 반대측의 단부이다.
접속배선(HW4)은, 코일(CL7)(코일배선(CW7)) 및 코일(CL8)(코일배선(CW8))과 동층에 형성되어 있고, 평면으로 볼 때, 코일(CL7)(코일배선(CW7))과 코일(CL8)(코일배선(CW8))의 사이에 연장되어 있다(위치하고 있다).
접속배선(HW4)은, 코일(CL7)(코일배선(CW7))의 외측의 단부와 코일(CL8)(코일배선(CW8))의 외측의 단부를, 전기적으로 접속하기 위한 배선이다. 접속배선(HW4)은, 코일(CL7)과 코일(CL8)의 사이에, 코일(CL7)과 코일(CL8)을 잇는 방향(코일(CL7)의 나선의 중심과 코일(CL8)의 나선의 중심을 잇는 방향에 대응)에 대해서 교차하는 방향(보다 특정적으로는, 대략 직교하는 방향)으로 연장되어 있다.
접속배선(HW4)을 형성하지 않고, 코일(CL7)(코일배선(CW7))의 외측의 단부와 코일(CL8)(코일배선(CW8))의 외측의 단부를, 직접 연결할 수도 있다. 단, 도 6과 같이, 평면으로 볼 때 코일(CL7)과 코일(CL8)의 사이에, 코일배선(CW7, CW8)의 각 배선폭보다 배선폭이 큰 접속배선(HW4)을 형성하면, 배선저항을 저감할 수 있다.
접속배선(HW4)은, 상기 인출배선(HW1)의 직하에 형성하는 것이 바람직하다. 단, 상기 인출배선(HW1)은, 상기 패드(PD7)에 접속할 필요가 있기 때문에, 코일(CL5)과 코일(CL6)의 사이에 연장되는 부분만이 아니라, 코일(CL5)과 코일(CL6)의 사이에서 패드(PD7)에 도달할 때까지 더 연장시킬(인출할) 필요가 있었다. 한편, 접속배선(HW4)에 대해서는, 코일(CL7)과 코일(CL8)의 사이에 형성하면 되고, 코일배선(CW7, CW8) 이외의 배선을 접속배선(HW4)으로부터 인출하지 않아도 된다.
직렬로 접속된 코일(CL7) 및 코일(CL8)이, 트랜스(TR1)의 1차측의 상기 코일(CL1a)에 대응하고, 직렬로 접속된 코일(CL5) 및 코일(CL6)이, 트랜스(TR1)의 2차측의 상기 코일(CL2a)에 대응한다. 인출배선(HW2, HW3)은, 반도체칩(CP1)의 내부배선(M1~M5)을 통하여, 반도체칩(CP1) 내에 형성된 송신회로(TX1)에 접속되어 있다. 상기 패드(PD5, PD6, PD7)는, 그들 패드(PD5, PD6, PD7)에 접속되는 상기 본딩와이어(BW)와 같은 도전성 접속부재와 반도체칩(CP2)의 내부배선(M1~M5)을 통하여, 반도체칩(CP2) 내에 형성된 수신회로(RX1)에 접속된다.
그래서, 송신회로(TX1)로부터 인출배선(HW2, HW3)에 송신용 신호가 보내지면, 인출배선(HW2)과 인출배선(HW3)의 사이에 직렬로 접속되어 있는 코일(CL7) 및 코일(CL8)에 전류가 흐른다. 이때, 코일(CL7)과 코일(CL8)은 직렬로 접속되어 있기 때문에, 코일(CL7)에 흐르는 전류와, 코일(CL8)에 흐르는 전류는, 실질적으로 같은 크기이다. 코일(CL5)과 코일(CL7)은, 도체에 의해서는 연결되어 있지 않지만, 자기적으로 결합하고 있으며, 또한, 코일(CL6)과 코일(CL8)은, 도체에 의해서는 연결되어 있지 않지만, 자기적으로 결합하고 있다. 그래서, 1차측의 코일(CL7) 및 코일(CL8)에 전류가 흐르면, 그 전류의 변화에 따라서, 2차측의 코일(CL5) 및 코일(CL6)에 유도기전력이 발생하고 유도전류가 흐르게 되어 있다.
다음으로, 1차측의 코일(CL7, CL8)에 흐르는 전류에 대해 더 설명한다.
1차 코일인 코일(CL7, CL8)에 전류가 흐르려면, 인출배선(HW2)으로부터 코일(CL7) 및 코일(CL8)을 통해서 인출배선(HW3)으로 전류가 흐르는 경우와, 인출배선(HW3)으로부터 코일(CL8) 및 코일(CL7)을 통해서 인출배선(HW2)으로 전류가 흐르는 경우의 2가지 케이스가 있다.
인출배선(HW2)으로부터 코일(CL7) 및 코일(CL8)을 통해서 인출배선(HW3)으로 전류가 흐르는 경우, 코일(CL7, CL8)에 흐르는 전류는, 다음과 같이 된다. 즉, 코일(CL7)에서는, 코일배선(CW7)의 내측의 단부(비아부를 통하여 인출배선(HW2)에 접속된 단부) 측으로부터, 코일배선(CW7)을 통해서, 코일배선(CW7)의 외측의 단부(접속배선(HW4)에 접속된 단부) 측으로 전류가 흐른다. 즉, 코일(CL7)에서는, 나선의 내측에서 외측으로 향하여 전류가 흐른다. 한편, 코일(CL8)에서는, 코일배선(CW8)의 외측의 단부(접속배선(HW4)에 접속된 단부) 측으로부터, 코일배선(CW8)을 통해서, 코일배선(CW8)의 내측의 단부(비아부를 통하여 인출배선(HW3)에 접속된 단부) 측으로 전류가 흐른다. 즉, 코일(CL8)에서는, 나선의 외측에서 내측으로 향하여 전류가 흐른다.
한편, 인출배선(HW3)으로부터 코일(CL8) 및 코일(CL7)을 통해서 인출배선(HW2)으로 전류가 흐르는 경우, 코일(CL8, CL7)에 흐르는 전류는, 다음과 같이 된다. 즉, 코일(CL8)에서는, 코일배선(CW8)의 내측의 단부(비아부를 통하여 인출배선(HW3)에 접속된 단부) 측으로부터, 코일배선(CW8)을 통해서, 코일배선(CW8)의 외측의 단부(접속배선(HW4)에 접속된 단부) 측으로 전류가 흐른다. 즉, 코일(CL8)에서는, 나선의 내측에서 외측으로 향하여 전류가 흐른다. 한편, 코일(CL7)에서는, 코일배선(CW7)의 외측의 단부(접속배선(HW4)에 접속된 단부) 측으로부터, 코일배선(CW7)을 통해서, 코일배선(CW7)의 내측의 단부(비아부를 통하여 인출배선(HW2)에 접속된 단부) 측으로 전류가 흐른다. 즉, 코일(CL7)에서는, 나선의 외측에서 내측으로 향하여 전류가 흐른다.
따라서, 코일(CL7)(코일배선(CW7))에 있어서, 내측의 단부 측으로부터 외측의 단부 측으로 전류가 흐르는 경우(즉, 코일(CL7)에 있어서 나선의 내측에서 외측으로 향하여 전류가 흐르는 경우), 코일(CL8)(코일배선(CW8))에 있어서는, 필연적으로, 외측의 단부 측으로부터 내측의 단부 측으로 전류가 흐르게(즉, 나선의 외측에서 내측으로 향하여 전류가 흐르게) 된다. 한편, 코일(CL7)(코일배선(CW7))에 있어서, 외측의 단부 측으로부터 내측의 단부 측으로 전류가 흐르는 경우(즉, 코일(CL7)에 있어서 나선의 외측에서 내측으로 향하여 전류가 흐르는 경우), 코일(CL8)(코일배선(CW8))에 있어서는, 필연적으로, 내측의 단부 측으로부터 외측의 단부 측으로 전류가 흐르게(즉, 나선의 내측에서 외측으로 향하여 전류가 흐르게) 된다.
여기서, 코일(CL7) 및 코일(CL8)의 감긴 방향(나선 방향)에 주목하면, 코일(CL7, CL8)은 모두 오른쪽 감기이며, 코일(CL7, CL8)을 상방에서 보면, 내측의 단부(인출배선(HW2, HW3)에 접속되는 측의 단부)로부터 외측의 단부(접속배선(HW4)에 접속되는 측의 단부)를 향해 우회전(시계방향 회전)으로 주회하고 있다. 그래서, 코일(CL7)에 있어서, 내측의 단부 측으로부터 코일배선(CW7)을 통해서 외측의 단부 측으로 전류가 흐르는 경우, 코일(CL7)을 우회전(시계방향 회전)으로 전류가 흐르게 되고, 한편, 외측의 단부 측으로부터 코일배선(CW7)을 통해서 내측의 단부 측으로 전류가 흐르는 경우, 코일(CL7)을 좌회전(반시계방향 회전)으로 전류가 흐르게 된다. 또한, 마찬가지로, 코일(CL8)에 있어서도, 내측의 단부 측으로부터 코일배선(CW8)을 통해서 외측의 단부 측으로 전류가 흐르는 경우, 코일(CL7)을 우회전(시계방향 회전)으로 전류가 흐르게 되고, 한편, 외측의 단부 측으로부터 코일배선(CW8)을 통해서 내측의 단부 측으로 전류가 흐르는 경우, 코일(CL8)을 좌회전(반시계방향 회전)으로 전류가 흐르게 된다.
코일(CL7)에 전류가 흐르면, 코일(CL7)의 내측(나선의 내측)에 있어서, 코일(CL7)을 관통하는 자속(도 6의 지면에 대략 수직인 방향의 자속)이 발생한다. 또한, 코일(CL8)에 전류가 흐르면, 코일(CL8)의 내측(나선의 내측)에 있어서, 코일(CL8)을 관통하는 자속(도 6의 지면에 대략 수직인 방향의 자속)이 발생한다. 이때, 코일에 우회전(시계방향 회전)으로 전류가 흐르는 경우와, 코일에 좌회전(반시계방향 회전)으로 전류가 흐르는 경우에서, 발생하는 자속의 방향은 반대이다.
상술한 바와 같이, 코일(CL7)(코일배선(CW7))에 있어서, 내측의 단부 측으로부터 외측의 단부 측으로 전류가 흐르는 경우, 필연적으로, 코일(CL8)(코일배선(CW8))에 있어서는, 외측의 단부 측으로부터 내측의 단부 측으로 전류가 흐르지만, 그때는, 코일(CL7)에서는 우회전(시계방향 회전)으로 전류가 흐르고, 코일(CL8)에서는 좌회전(반시계방향 회전)으로 전류가 흐르게 된다. 이때, 코일(CL7)의 내측을 관통하는 자속의 방향과, 코일(CL8)의 내측을 관통하는 자속의 방향은, 서로 역방향이 된다. 구체적으로는, 코일(CL7)에서는, 우회전(시계방향 회전)으로 전류가 흐르는 것으로, 코일(CL7)의 내측(나선의 내측)에 있어서, 도 6의 지면을 표면 측에서 이면 측으로 관통하는 방향의 자속이 발생하고, 코일(CL8)에서는, 좌회전(반시계방향 회전)으로 전류가 흐르는 것으로, 코일(CL8)의 내측(나선의 내측)에 있어서, 도 6의 지면을 이면 측에서 표면 측으로 관통하는 방향의 자속이 발생한다.
또한, 상술한 바와 같이, 코일(CL7)(코일배선(CW7))에 있어서, 외측의 단부 측으로부터 내측의 단부 측으로 전류가 흐르는 경우, 필연적으로, 코일(CL8)(코일배선(CW8))에 있어서는, 내측의 단부 측으로부터 외측의 단부 측으로 전류가 흐르지만, 그때는, 코일(CL7)에서는 좌회전(반시계방향 회전)으로 전류가 흐르고, 코일(CL8)에서는 우회전(시계방향 회전)으로 전류가 흐르게 된다. 이때, 코일(CL7)의 내측을 관통하는 자속의 방향과, 코일(CL8)의 내측을 관통하는 자속의 방향은, 서로 역방향이 된다. 구체적으로는, 코일(CL7)에서는, 좌회전(반시계방향 회전)으로 전류가 흐르는 것으로, 코일(CL7)의 내측(나선의 내측)에 있어서, 도 6의 지면을 이면 측에서 표면 측으로 관통하는 방향의 자속이 발생하고, 코일(CL8)에서는, 우회전(시계방향 회전)으로 전류가 흐르는 것으로, 코일(CL8)의 내측(나선의 내측)에 있어서, 도 6의 지면을 표면 측에서 이면 측으로 관통하는 방향으로 자속이 발생한다.
즉, 직렬로 접속된 코일(CL7) 및 코일(CL8)에 전류가 흐르면, 코일(CL7)과 코일(CL8)에서 전류가 흐르는 방향이 반대이며, 그것에 의해, 코일(CL7)과 코일(CL8)에서, 서로 반대 방향의 자속이 발생하게 된다.
여기서, 코일의 전류의 방향(또는, 전류가 흐르는 방향)은, 그 코일(또는, 코일배선)을 상방에서 볼 때, 그 코일을 우회전(시계방향 회전)으로 전류가 흐르거나, 좌회전(반시계방향 회전)으로 전류가 흐르는 것을 가리킨다. 그래서, 2개의 코일에 대해서, 코일의 전류의 방향이 같다(또는, 전류가 흐르는 방향이 같다)고 하는 경우는, 그 2개의 코일을 상방에서 볼 때, 그 2개의 코일 모두가 우회전(시계방향 회전)으로 전류가 흐르거나, 혹은, 그 2개의 코일 모두가 좌회전(반시계방향 회전)으로 전류가 흐르는 것에 대응한다. 또한, 2개의 코일에 대해서, 코일의 전류의 방향이 반대(또는, 전류가 흐르는 방향이 반대)라고 하는 경우는, 그 2개의 코일을 상방에서 볼 때, 그 2개의 코일 중, 한쪽 코일은 우회전(시계방향 회전)으로 전류가 흐르고, 다른 한쪽 코일은 좌회전(반시계방향 회전)으로 전류가 흐르는 것에 대응한다.
코일(CL5)과 코일(CL7)은, 자기적으로 결합하고 있기 때문에, 1차측의 코일(CL7)에 흐르는 전류에 의해서 생기는 자속이 변화하면, 그 자속의 변화를 없애는 유도기전력이 2차측의 코일(CL5)에 발생하여, 유도전류가 흐른다. 마찬가지로, 코일(CL6)과 코일(CL8)은, 자기적으로 결합하고 있기 때문에, 1차측의 코일(CL8)에 흐르는 전류에 의해서 생기는 자속이 변화하면, 그 자속의 변화를 없애는 유도기전력이 2차측의 코일(CL6)에 발생하여, 유도전류가 흐른다.
상술한 바와 같이, 직렬로 접속된 코일(CL7) 및 코일(CL8)로 전류가 흐르는 경우, 코일(CL7)과 코일(CL8)에서 전류가 흐르는 방향이 반대이며, 발생하는 자속의 방향도, 코일(CL7)과 코일(CL8)에서 반대이다. 그리고, 코일(CL7)과 코일(CL8)은 직렬로 접속되어 있기 때문에, 코일(CL7)에 흐르는 전류가 감소할 때는, 코일(CL8)에 흐르는 전류도 감소하고, 코일(CL7)에 흐르는 전류가 증가할 때는, 코일(CL8)에 흐르는 전류도 증가한다. 그래서, 2차측의 코일(CL5, CL6)에 유도전류가 흐르는 경우, 코일(CL5)에 흐르는 전류의 방향과, 코일(CL6)에 흐르는 전류의 방향은, 반대로 된다.
우선, 인출배선(HW2) 측으로부터 코일(CL7) 및 코일(CL8)을 통해서 인출배선(HW3) 측으로 전류를 흘리는 경우를 가정한다. 이 경우, 1차측의 코일(CL7, CL8)에 있어서는, 코일(CL7)에 우회전의 전류가, 코일(CL8)에 좌회전의 전류가 흐르게 된다. 이때, 1차 코일(CL7, CL8)에 흐르는 전류를 증가시키고 있는 동안은, 2차 코일(CL5, CL6) 측에서는, 코일(CL5)에 좌회전의 유도전류가, 코일(CL6)에 우회전의 유도전류가 흐르고, 한편, 1차 코일(CL7, CL8)에 흐르는 전류를 감소시키고 있는 동안은, 2차 코일(CL5, CL6) 측에서는, 코일(CL5)에 우회전의 유도전류가, 코일(CL6)에 좌회전의 유도전류가 흐른다.
다음으로, 인출배선(HW3) 측으로부터 코일(CL8) 및 코일(CL7)을 통해서 인출배선(HW2) 측으로 전류를 흘리는 경우를 가정한다. 이 경우, 1차측의 코일(CL7, CL8)에 있어서는, 코일(CL8)에 우회전의 전류가, 코일(CL7)에 좌회전의 전류가 흐르게 된다. 이때, 1차 코일(CL7, CL8)에 흐르는 전류를 증가시키고 있는 동안은, 2차 코일(CL5, CL6) 측에서는, 코일(CL6)에 좌회전의 유도전류가, 코일(CL5)에 우회전의 유도전류가 흐르고, 한편, 1차 코일(CL7, CL8)에 흐르는 전류를 감소시키고 있는 동안은, 2차 코일(CL5, CL6) 측에서는, 코일(CL6)에 우회전의 유도전류가, 코일(CL5)에 좌회전의 유도전류가 흐른다.
즉, 2차측의 코일(CL5, CL6)에 유도전류가 흐를 때에, 코일(CL5)에 흐르는 전류(유도전류)의 방향과, 코일(CL6)에 흐르는 전류(유도전류)의 방향은, 반대(역)가 된다. 그래서, 2차측의 코일(CL5, CL6)에 유도전류가 흐를 때에, 코일(CL5)에 흐르는 유도전류에 의해서 코일(CL5)을 관통하도록 발생하는 자속의 방향과, 코일(CL6)에 흐르는 유도전류에 의해서 코일(CL6)을 관통하도록 발생하는 자속의 방향은, 반대(역)가 된다.
코일(CL5)과 코일(CL6)은, 패드(PD5)와 패드(PD6)의 사이에 직렬로 접속되어 있다. 여기서, 코일(CL5) 및 코일(CL6)의 감긴 방향(나선 방향)에 주목하면, 코일(CL5, CL6) 모두, 내측의 단부로부터 외측의 단부로 향하여 우회전(시계방향 회전)으로 주회하고 있다. 즉, 코일(CL5)과 코일(CL6)은, 모두 오른쪽 감기이다.
그래서, 코일(CL5)에 있어서, 코일(CL5)을 우회전(시계방향 회전)으로 전류가 흐르는 경우는, 내측의 단부 측(즉, 패드(PD5) 측)으로부터 코일배선(CW5)을 통해서 외측의 단부 측(즉, 인출배선(HW1) 측)으로 전류가 흐르게 된다. 한편, 코일(CL5)에 있어서, 코일(CL5)을 좌회전(반시계방향 회전)으로 전류가 흐르는 경우는, 외측의 단부 측(즉, 인출배선(HW1) 측)으로부터 코일배선(CW5)을 통해서 내측의 단부 측(즉, 패드(PD5) 측)으로 전류가 흐르게 된다. 또한, 코일(CL6)에 있어서, 코일(CL6)을 우회전(시계방향 회전)으로 전류가 흐르는 경우는, 내측의 단부 측(즉, 패드(PD6) 측)으로부터 코일배선(CW6)을 통해서 외측의 단부 측(즉, 인출배선(HW1) 측)으로 전류가 흐르게 된다. 한편, 코일(CL6)에 있어서, 코일(CL6)을 좌회전(반시계방향 회전)으로 전류가 흐르는 경우는, 외측의 단부 측(즉, 인출배선(HW1) 측)으로부터 코일배선(CW6)을 통해서 내측의 단부 측(즉, 패드(PD6) 측)으로 전류가 흐르게 된다.
따라서, 2차 코일인 코일(CL5, CL6)에 유도전류가 흐를 때에는, 코일(CL5)에 우회전으로 전류가 흐르고, 또한 코일(CL6)에 좌회전으로 전류가 흐르는 경우와, 코일(CL5)에 좌회전으로 전류가 흐르고, 또한 코일(CL6)에 우회전으로 전류가 흐르는 경우의 2가지 케이스가 있다. 그리고, 코일(CL5)에 우회전으로 전류가 흐르고, 또한 코일(CL6)에 좌회전으로 전류가 흐르는 경우는, 패드(PD5)로부터, 코일(CL5), 인출배선(HW1), 및 코일(CL6)을 거쳐 패드(PD6)로 전류가 흐르게 된다. 한편, 코일(CL5)에 좌회전으로 전류가 흐르고, 또한 코일(CL6)에 우회전으로 전류가 흐르는 경우는, 패드(PD6)로부터, 코일(CL6), 인출배선(HW1), 및 코일(CL5)을 거쳐 패드(PD5)로 전류가 흐르게 된다. 또한, 패드(PD7)에는 고정전위(접지전위, GND전위, 전원전위 등)가 공급되기 때문에, 코일(CL5)과 코일(CL6)의 사이의 인출배선(HW1)은 고정전위(접지전위, GND전위, 전원전위 등)가 되고 있다.
즉, 본 실시 형태에서는, 직렬로 접속된 코일(CL7) 및 코일(CL8)에 전류가 흐를 때, 코일(CL7)과 코일(CL8)에서 흐르는 전류의 방향이 반대가 되도록, 코일(CL7) 및 코일(CL8)의 나선 방향을 설계하고 있다. 즉, 코일(CL7, CL8)은, 인출배선(HW2)과 인출배선(HW2)의 사이에 직렬로 접속되어 있다. 그리고, 인출배선(HW2)으로부터 코일(CL7, CL8)을 거쳐 인출배선(HW3)으로 전류가 흐르는 경우에, 코일(CL7)과 코일(CL8)에서 흐르는 전류의 방향이 반대로 되며, 또한, 인출배선(HW3)으로부터 코일(CL8, CL7)을 거쳐 인출배선(HW2)으로 전류가 흐르는 경우에, 코일(CL7)과 코일(CL8)에서 흐르는 전류의 방향이 반대가 되도록, 코일(CL7, CL8)의 나선 방향을 설계하고 있다. 그래서, 코일(CL7)과 코일(CL8)에서, 감긴 방향을 같게 하고 있다. 도 6에서는 코일(CL7)과 코일(CL8)을 양쪽 모두 오른쪽 감기로 하고 있지만, 다른 형태로서, 코일(CL7)과 코일(CL8)을 양쪽 모두 왼쪽 감기로 할 수도 있다.
또한, 2차 코일에 대해서도 마찬가지이다. 즉, 직렬로 접속된 코일(CL5) 및 코일(CL6)에 전류(유도전류)가 흐를 때, 코일(CL5)과 코일(CL6)에서 흐르는 전류(유도전류)의 방향이 반대가 되도록, 코일(CL5) 및 코일(CL6)의 나선 방향을 설계하고 있다. 즉, 코일(CL5, CL6)은, 패드(PD5)와 패드(PD6)의 사이에 직렬로 접속되어 있다. 그리고, 패드(PD5)로부터 코일(CL5, CL6)을 거쳐 패드(PD6) 측으로 전류가 흐르는 경우에, 코일(CL5)과 코일(CL6)에서 흐르는 전류의 방향이 반대로 되고, 또한, 패드(PD6)로부터 코일(CL6, CL5)을 거쳐 패드(PD5) 측으로 전류가 흐르는 경우에, 코일(CL5)과 코일(CL6)에서 흐르는 전류의 방향이 반대가 되도록, 코일(CL5, CL6)의 나선 방향을 설계하고 있다. 그래서, 코일(CL5)과 코일(CL6)에서, 감긴 방향을 같게 하고 있다. 도 5에서는 코일(CL5)과 코일(CL6)을 양쪽 모두 오른쪽 감기로 하고 있지만, 다른 형태로서, 코일(CL5)과 코일(CL6)을 양쪽 모두 왼쪽 감기로 할 수도 있다.
이와 같이, 코일(CL5)과 코일(CL6)은, 서로 반대 방향으로 전류가 흐르도록 설계되고, 또한, 코일(CL7)과 코일(CL8)은, 서로 반대 방향으로 전류가 흐르도록 설계되어 있다. 이에 따라, 트랜스(TR1)를 통하여 송신회로(TX1)로부터 수신회로(RX1)에 신호를 전달할 때에, 1차측에서는, 코일(CL7)에 흐르는 전류의 방향과 코일(CL8)에 흐르는 전류의 방향이, 서로 반대 방향으로 되며, 또한, 2차측에서는, 코일(CL5)에 흐르는 전류(유도전류)의 방향과 코일(CL6)에 흐르는 전류(유도전류)의 방향이, 서로 반대 방향으로 된다. 이렇게 함으로써, 트랜스(TR1)를 통하여 송신회로(TX1)로부터 수신회로(RX1)에 신호를 전달할 때에, 자기결합된 코일(CL5) 및 코일(CL7)을 관통하도록 발생하는 자속의 방향과, 자기결합된 코일(CL6) 및 코일(CL8)을 관통하도록 발생하는 자속의 방향을, 서로 반대 방향으로 할 수 있다.
또한, 반도체칩(CP2)의 상기 트랜스(TR2)에 대해서도, 반도체칩(CP1)의 트랜스(TR1)와 동일하게 형성할 수 있다. 그래서, 반도체칩(CP2)에 있어서도, 상기 코일(CL1b)로서 상기 코일(CL7, CL8)을 형성하고, 상기 코일(CL2b)로서 상기 코일(CL5, CL6)을 형성하며, 코일(CL5, CL6)에 접속된 상기 패드(PD5, PD6, PD7)를 형성할 수 있다.
＜검토예에 대해＞
도 12 및 도 13은, 제1 검토예에 따른 반도체칩의 요부 평면도로서, 각각 상기 도 5 및 도 6에 상당하는 것이다.
도 12 및 도 13에 나타나는 바와 같이, 제1 검토예에 따른 반도체칩은, 상기 코일(CL5)에 상당하는 코일(CL105)과, 상기 코일(CL6)에 상당하는 코일(CL106)을 동층에 가지며, 그것보다 하층에 있어서, 상기 코일(CL7)에 상당하는 코일(CL107)과, 상기 코일(CL8)에 상당하는 코일(CL108)을 동층에 가지고 있다. 코일(CL107)은, 코일(CL105)의 직하에 배치되며, 코일(CL105)과 코일(CL107)은 도체로는 연결되어 있지 않지만, 자기적으로 결합하고 있다. 또한, 코일(CL108)은, 코일(CL106)의 직상에 배치되며, 코일(CL106)과 코일(CL108)은 도체로는 연결되어 있지 않지만, 자기적으로 결합하고 있다.
제1 검토예에 있어서는, 코일(CL105) 및 코일(CL106)은, 상기 패드(PD5)에 상당하는 패드(PD105)와 상기 패드(PD6)에 상당하는 패드(PD106)의 사이에 직렬로 접속되어 있다. 그리고, 코일(CL105)과 코일(CL106)의 사이에, 상기 패드(PD7)에 상당하는 패드(PD107)가 전기적으로 접속되어 있다. 상기 패드(PD5)와 마찬가지로, 패드(PD105)는 코일(CL105)의 나선의 내측에 배치되며, 상기 패드(PD6)와 마찬가지로, 패드(PD106)는 코일(CL106)의 나선의 내측에 배치되어 있다. 그렇지만, 상기 패드(PD7)는 상기 코일(CL5)과 코일(CL6)의 사이에는 배치되어 있지 않은 것에 대해서, 패드(PD107)는, 코일(CL105)과 코일(CL106)의 사이에 배치되어 있다. 코일(CL105)과 코일(CL106)의 사이에 패드(PD107)가 배치되어 있는 만큼, 코일(CL105)과 코일(CL106)의 거리(간격)는 떨어져 있다.
코일(CL105)의 내측의 단부는, 패드(PD105)에 접속되고, 코일(CL105)의 외측의 단부는, 패드(PD107)에 접속되어 있다. 또한, 코일(CL106)의 내측의 단부는, 패드(PD106)에 접속되고, 코일(CL106)의 외측의 단부는, 패드(PD107)에 접속되어 있다.
코일(CL105)의 감긴 방향은, 상기 코일(CL5)의 감긴 방향과 같은 오른쪽 감기이지만, 코일(CL106)의 감긴 방향은, 상기 코일(CL6)의 감긴 방향과는 반대인 왼쪽 감기이다.
코일(CL107)의 나선의 내측에 패드가 배치되어 있지 않아, 코일(CL107)의 내측의 단부는, 비아부를 통하여, 상기 인출배선(HW2)에 상당하는 인출배선(HW102)에 전기적으로 접속되어 있다. 또한, 코일(CL108)의 나선의 내측에 패드가 배치되어 있지 않아, 코일(CL108)의 내측의 단부는, 비아부를 통하여, 상기 인출배선(HW3)에 상당하는 인출배선(HW103)에 전기적으로 접속되어 있다.
코일(CL107)의 외측의 단부와, 코일(CL108)의 외측의 단부는, 코일(CL107)과 코일(CL108)의 사이에 설치된 접속배선(HW104)에 접속되고, 이 접속배선(HW104)을 통하여 전기적으로 접속되어 있다.
코일(CL107)의 감긴 방향은, 상기 코일(CL7)의 감긴 방향과 같은 오른쪽 감기이지만, 코일(CL108)의 감긴 방향은, 상기 코일(CL8)과는 반대인 왼쪽 감기이다.
이와 같은 제1 검토예의 경우, 1차측의 코일(CL107) 및 코일(CL108)에 전류가 흐르면, 그 전류의 변화에 따라서, 2차측의 코일(CL105) 및 코일(CL106)에 유도기전력이 발생하여 유도전류가 흐른다. 이것을 이용하여, 코일(CL107, CL108)에 접속된 송신회로(이 송신회로는 코일(CL105~CL108)이 형성된 반도체칩 내에 형성되어 있다)로부터, 패드(PD105, PD106, PD107)에 접속된 수신회로(이 수신회로는 코일(CL105~CL108)이 형성된 반도체칩 이외의 반도체칩에 형성되어 있다)에 신호를 전달할 수 있다.
그렇지만, 제1 검토예의 경우, 코일(CL105~CL108)을 통하여 송신회로로부터 수신회로에 신호를 전달할 때에, 1차측에서는, 코일(CL107)에 흐르는 전류의 방향과 코일(CL108)에 흐르는 전류의 방향이, 서로 같은 방향이 되며, 또한, 2차측에서는, 코일(CL105)에 흐르는 전류(유도전류)의 방향과 코일(CL106)에 흐르는 전류(유도전류)의 방향이, 서로 같은 방향이 된다. 이것에 대해, 더 설명한다.
1차 코일인 코일(CL107, CL108)에 전류가 흐르려면, 인출배선(HW102)으로부터 코일(CL107) 및 코일(CL108)을 통해서 인출배선(HW103)으로 전류가 흐르는 경우와 인출배선(HW103)으로부터 코일(CL108) 및 코일(CL107)을 통해서 인출배선(HW102)으로 전류가 흐르는 경우의 2가지 케이스가 있다. 그리고, 코일(CL107)의 감긴 방향과 코일(CL108)의 감긴 방향은 서로 역방향이며, 도 13의 경우, 코일(CL107)은 오른쪽 감기이고, 코일(CL108)은 왼쪽 감기이다. 그래서, 인출배선(HW102)으로부터 코일(CL107, CL108)을 통해서 인출배선(HW103)으로 전류가 흐르는 경우, 오른쪽 감기의 코일(CL107)에서는, 나선의 내측에서 외측으로 전류가 흐르기 때문에, 코일(CL107)을 우회전(시계방향 회전)으로 전류가 흐르고, 왼쪽으로 감긴 코일(CL108)에서는, 나선의 외측에서 내측으로 전류가 흐르기 때문에, 코일(CL108)을 우회전(시계방향 회전)으로 전류가 흐르게 된다. 또한, 인출배선(HW103)으로부터 코일(CL108, CL107)을 통해서 인출배선(HW102)으로 전류가 흐르는 경우, 왼쪽으로 감긴 코일(CL108)에서는, 나선의 내측에서 외측으로 전류가 흐르기 때문에, 코일(CL108)을 좌회전(반시계방향 회전)으로 전류가 흐르고, 오른쪽 감기의 코일(CL107)에서는, 나선의 외측에서 내측으로 전류가 흐르기 때문에, 코일(CL107)을 좌회전(반시계방향 회전)으로 전류가 흐르게 된다.
따라서, 직렬로 접속된 코일(CL107) 및 코일(CL108)에 전류가 흐르면, 코일(CL107)과 코일(CL108)에서 전류의 흐르는 방향은 같게 되고, 그것에 따라, 코일(CL107)과 코일(CL108)에서, 서로 같은 방향의 자속이 발생하게 된다.
코일(CL105)과 코일(CL107)은, 자기적으로 결합하고 있기 때문에, 1차측의 코일(CL107)에 흐르는 전류에 의해 생기는 자속이 변화하면, 그 자속의 변화를 없애는 유도기전력이 2차측의 코일(CL105)에 발생하여, 유도전류가 흐른다. 마찬가지로, 코일(CL106)과 코일(CL108)은, 자기적으로 결합하고 있기 때문에, 1차측의 코일(CL108)에 흐르는 전류에 의해서 생기는 자속이 변화하면, 그 자속의 변화를 없애는 유도기전력이 2차측의 코일(CL106)에 발생하여, 유도전류가 흐른다.
그래서, 코일(CL107), 코일(CL108)에 전류가 흐르면, 코일(CL107)과 코일(CL108)에서 전류의 흐르는 방향은 같게 되어, 코일(CL107)과 코일(CL108)에서, 서로 같은 방향의 자속이 발생하는 것으로부터, 코일(CL105)에 생기는 유도전류의 방향과 코일(CL106)에 생기는 유도전류의 방향은 같게 된다. 즉, 코일(CL105)에 우회전(시계방향 회전)의 유도전류가 흐를 때는, 코일(CL106)에도 우회전(시계 주위)의 유도전류가 흐르고, 코일(CL105)에 좌회전(반시계 주위)의 유도전류가 흐를 때는, 코일(CL106)에도 좌회전(반시계 주위)의 유도전류가 흐른다. 코일(CL105, CL106)에 우회전(시계방향 회전)의 유도전류가 흐르는 경우, 오른쪽 감기의 코일(CL105)에서는 나선의 내측(패드(PD105) 측)에서 외측(패드(PD107) 측)으로 전류가 흐르고, 왼쪽으로 감긴 코일(CL105)에서는 나선의 외측(패드(PD107) 측)에서 내측(패드(PD6) 측)으로 전류가 흐르게 된다. 또한, 코일(CL105, CL106)에 좌회전(반시계방향 회전)의 유도전류가 흐르는 경우, 왼쪽으로 감긴 코일(CL106)에서는 나선의 내측(패드(PD106) 측)에서 외측(패드(PD7) 측)으로 전류가 흐르고, 오른쪽으로 감긴 코일(CL105)에서는 나선의 외측(패드(PD107) 측)에서 내측(패드(PD105) 측)으로 전류가 흐르게 된다.
이와 같이, 제1 검토예에서는, 코일(CL105~CL108)을 통하여 송신회로로부터 수신회로에 신호를 전달할 때에, 1차측에서는, 코일(CL107)에 흐르는 전류의 방향과 코일(CL108)에 흐르는 전류의 방향이, 서로 같은 방향이 되며, 또한, 2차측에서는, 코일(CL105)에 흐르는 전류(유도전류)의 방향과 코일(CL106)에 흐르는 전류(유도전류)의 방향이, 서로 같은 방향이 된다. 그래서, 코일(CL105~CL108)을 통하여 송신회로로부터 수신회로에 신호를 전달할 때에, 자기결합된 코일(CL105) 및 코일(CL107)을 관통하도록 발생하는 자속의 방향과, 자기결합된 코일(CL106) 및 코일(CL108)을 관통하도록 발생하는 자속의 방향이, 서로 같은 방향이 된다.
이러한 제1 검토예의 경우, 다음과 같은 과제가 있는 것을, 본 발명자의 검토에 의해 알아냈다.
2차 코일 측에서는, 코일(CL105)에 흐르는 전류(유도전류)의 방향과 코일(CL106)에 흐르는 전류(유도전류)의 방향이, 서로 같은 방향이 된다. 그래서, 코일(CL105)에 흐르는 유도전류에 의해 코일(CL105)을 관통하도록 발생하는 자속의 방향과, 코일(CL106)에 흐르는 유도전류에 의해 코일(CL106)을 관통하도록 발생하는 자속의 방향이 같게 된다. 그렇지만, 코일(CL105)과 코일(CL106)에서, 흐르는 유도전류의 방향이 같으면, 코일(CL105, CL106)끼리는, 서로 자속(자계)을 없애도록 작용해 버린다.
즉, 코일(CL105)에 흐르는 유도전류에 의해 코일(CL105)의 외부에 생기는 자속(자계)이, 코일(CL106)에 흐르는 유도전류에 의해 생기는 코일(CL106)을 관통하는 자속(자계)을 없애도록 작용해 버린다. 또한, 코일(CL106)에 흐르는 유도전류에 의해 코일(CL106)의 외부에 생기는 자속(자계)이, 코일(CL105)에 흐르는 유도전류에 의해 생기는 코일(CL105)을 관통하는 자속(자계)을 없애도록 작용해 버린다.
또한, 1차 코일 측에서는, 코일(CL107)에 흐르는 전류의 방향과 코일(CL108)에 흐르는 전류의 방향이, 서로 같은 방향이 된다. 그래서, 코일(CL107)에 흐르는 전류에 의해 코일(CL107)을 관통하도록 발생하는 자속의 방향과, 코일(CL108)에 흐르는 전류에 의해 코일(CL108)을 관통하도록 발생하는 자속의 방향이 같게 된다. 그렇지만, 코일(CL107)과 코일(CL108)에서, 흐르는 전류의 방향이 같으면, 코일(CL107, CL108)끼리는, 서로 자속(자계)을 없애도록 작용해 버린다.
즉, 코일(CL107)에 흐르는 전류에 의해 코일(CL107)의 외부에 생기는 자속(자계)이, 코일(CL108)에 흐르는 전류에 의해 생기는 코일(CL108)을 관통하는 자속(자계)을 없애도록 작용해 버린다. 또한, 코일(CL108)에 흐르는 전류에 의해 코일(CL108)의 외부에 생기는 자속(자계)이, 코일(CL107)에 흐르는 유도전류에 의해 생기는 코일(CL107)을 관통하는 자속(자계)을 없애도록 작용해 버린다.
그래서, 코일(CL105~CL108)을 통하여 송신회로로부터 수신회로로 신호를 전달할 때의 손실(loss)이 증가하여, 2차측의 코일(CL105, CL106)로부터 수신회로가 받는 신호의 강도가 저하해 버린다. 이것은, 반도체장치의 성능을 저하시키는 것으로 이어진다.
＜본 실시 형태의 주요한 특징과 효과에 대해＞
본 실시 형태에 따른 반도체칩(CP1)은, 반도체기판(SB1) 상에 절연층(RS, IL)을 개재하여 형성된, 코일(CL5), 코일(CL6), 코일(CL7), 코일(CL8), 패드(PD5), 패드(PD6) 및 패드(PD7)를 가지고 있다. 코일(CL5) 및 코일(CL6)은, 전기적으로 패드(PD5)와 패드(PD6)의 사이에 직렬로 접속되고, 코일(CL5)과 코일(CL6)의 사이에 패드(PD7)가 전기적으로 접속되어 있다. 코일(CL7) 및 코일(CL8)은 전기적으로 직렬로 접속되어 있다. 코일(CL5)은, 코일(CL7)의 상방에 배치되며, 코일(CL5)과 코일(CL7)은, 도체로는 접속되지 않고 자기적으로 결합되고 있으며, 코일(CL6)은, 코일(CL8)의 상방에 배치되며, 코일(CL6)과 코일(CL8)은, 도체로는 접속되지 않고 자기적으로 결합되고 있다. 그리고, 직렬로 접속된 코일(CL7) 및 코일(CL8)에 전류를 흘렸을 때에, 코일(CL5) 및 코일(CL6)에 흐르는 유도전류의 방향은, 코일(CL5)과 코일(CL6)에서 반대 방향이다.
본 실시 형태에서는, 코일(CL5) 및 코일(CL6)에 유도전류가 흐를 때, 흐르는 유도전류의 방향이, 코일(CL5)과 코일(CL6)에서 반대 방향으로 되게 하고 있다. 즉, 코일(CL5, CL6) 중 하나가, 우회전(시계방향 회전)으로 유도전류가 흐르고, 다른 하나가 좌회전(반시계방향 회전)으로 유도전류가 흐르도록 하고 있다. 그래서, 코일(CL5, CL6)에 유도전류가 흐를 때, 코일(CL5)에 흐르는 유도전류에 의해 코일(CL5)을 관통하도록 발생하는 자속의 방향과, 코일(CL6)에 흐르는 유도전류에 의해 코일(CL6)을 관통하도록 발생하는 자속의 방향이 반대 방향이 된다. 이에 따라, 코일(CL5, CL6)끼리가, 서로 자속(자계)을 없애도록 작용하는 것을 억제 또는 방지할 수 있다.
즉, 코일(CL5)을 관통하는 자속(자계)과 코일(CL6)을 관통하는 자속(자계)이 역방향이면, 코일(CL5)을 관통하는 자속(자계)과 코일(CL6)을 관통하는 자속(자계)이, 루프 형상으로 연결될 수 있다(즉, 루프 형상으로 폐쇄할 수 있다). 그래서, 코일(CL5)에 흐르는 유도전류에 의해 생기는 자속(자계)과, 코일(CL6)에 흐르는 유도전류에 의해 생기는 자속(자계)이, 서로 없애는 것을 억제 또는 방지할 수 있다.
즉, 상기 제1 검토예와 같이, 코일(CL105, CL106)에 유도전류가 흐를 때, 코일(CL105)의 유도전류에 의해 코일(CL105)을 관통하도록 발생하는 자속의 방향과, 코일(CL106)의 유도전류에 의해 코일(CL106)을 관통하도록 발생하는 자속의 방향이 같은 방향의 경우는, 코일(CL105, CL106)끼리가, 서로 자속(자계)을 없애도록 작용한다. 그것에 대해, 본 실시 형태에서는, 코일(CL5, CL6)에 유도전류가 흐를 때, 코일(CL5)의 유도전류에 의해 코일(CL5)을 관통하도록 발생하는 자속의 방향과, 코일(CL6)의 유도전류에 의해 코일(CL6)을 관통하도록 발생하는 자속의 방향이 역방향이 되도록 한 것으로, 코일(CL5, CL6)끼리가, 서로 자속(자계)을 없애도록 작용하는 것을 억제 또는 방지할 수 있다. 그래서, 본 실시 형태에서는, 1차 코일(CL7, CL8)로부터 2차 코일(CL5, CL6)로 유도전류를 이용하여 신호를 전달할 때에, 2차 코일(CL5, CL6)에 의해서 검지하는 신호 강도(수신신호 강도)를 향상할 수 있다. 따라서, 반도체칩의 성능을 향상시킬 수 있고, 나아가서는 반도체칩을 포함한 반도체장치의 성능을 향상시킬 수 있다.
또한, 본 실시 형태에서는, 코일(CL7, CL8)에 대해서는, 직렬로 접속된 코일(CL7) 및 코일(CL8)에 전류를 흘렸을 때에, 코일(CL7)과 코일(CL8)에서 흐르는 전류의 방향이 반대 방향이 되게 하고 있다. 즉, 코일(CL7, CL8) 중 하나가, 우회전(시계방향 회전)으로 전류가 흐르고, 다른 하나가 좌회전(반시계방향 회전)으로 전류가 흐르도록 하고 있다. 그래서, 코일(CL7, CL8)에 전류가 흐를 때, 코일(CL7)에 흐르는 전류에 의해 코일(CL7)을 관통하도록 발생하는 자속의 방향과, 코일(CL8)에 흐르는 전류에 의해 코일(CL8)을 관통하도록 발생하는 자속의 방향이 반대 방향이 된다. 이에 따라, 코일(CL7, CL8)끼리가, 서로 자속(자계)을 없애도록 작용하는 것을 억제 또는 방지할 수 있다.
또한, 직렬로 접속된 코일(CL7) 및 코일(CL8)에 전류를 흘렸을 때에, 코일(CL7)과 코일(CL8)에서 흐르는 전류의 방향이 반대 방향이 되게 해 놓으면, 코일(CL5) 및 코일(CL6)로 유도전류가 흐를 때, 코일(CL5)과 코일(CL6)에서, 흐르는 유도전류의 방향이 반대 방향이 된다. 이에 따라, 코일(CL7)의 전류에 의해 코일(CL7)을 관통하도록 발생하는 자속의 방향과, 코일(CL8)의 전류에 의해 코일(CL8)을 관통하도록 발생하는 자속의 방향이, 서로 역방향으로 되는 것과 함께, 코일(CL5)의 유도전류에 의해 코일(CL5)을 관통하도록 발생하는 자속의 방향과, 코일(CL6)의 유도전류에 의해 코일(CL6)을 관통하도록 발생하는 자속의 방향이, 서로 역방향이 된다. 이렇게 하는 것으로, 코일(CL5, CL6)로 이루어지는 트랜스와 코일(CL7, CL8)로 이루어지는 트랜스가, 서로 자속(자계)을 없애도록 작용하는 것을 억제 또는 방지할 수 있다. 그래서, 본 실시 형태에서는, 1차 코일(CL7, CL8)로부터 2차 코일(CL5, CL6)에 유도전류를 이용하여 신호를 전달할 때에, 2차 코일(CL5, CL6)에 의해서 검지하는 신호 강도(수신신호 강도)를 정확하게 향상할 수 있다. 따라서, 반도체칩의 성능을 정확하게 향상시킬 수 있고, 나아가서는 반도체칩을 포함한 반도체장치의 성능을 정확하게 향상시킬 수 있다.
또한, 본 실시 형태에서는, 패드(PD5)가, 코일(CL5)(코일배선(CW5))의 내측(나선의 내측)에 배치되며, 패드(PD6)가, 코일(CL6)(코일배선(CW6))의 내측(나선의 내측)에 배치되어 있다.
패드(PD5)를 코일(CL5)(코일배선(CW5))의 외측에 배치한 경우에는, 코일(CL5)의 내측의 단부와 패드(PD5)를 접속하기 위한 인출배선(이 인출배선은 코일배선(CW5)을 가로지른다)을 코일(CL5)의 하층에 형성할 필요가 생긴다. 그렇지만, 그러한 인출배선을 형성하면, 그 인출배선과 코일(CL7)의 사이의 절연 내압이 트랜스의 내압으로서 지배적(支配的)으로 되어, 트랜스의 내압이 작아질 우려가 있다.
그것에 대해, 본 실시 형태에서는, 패드(PD5)를 코일(CL5)(코일배선(CW5))의 내측에 배치하는 것으로, 인출배선(패드(PD5)와 코일(CL5)을 접속하기 위한 인출배선)을 형성하지 않고, 코일(CL5)의 내측의 단부를 패드(PD5)에 접속할 수 있다. 그래서, 코일(CL5)(코일배선(CW5))의 하층에 패드(PD5)용의 인출배선을 형성하지 않아도 되기 때문에, 코일(CL5)과 코일(CL7)의 사이의 절연 내압이 트랜스의 내압으로서 지배적으로 되어, 트랜스의 내압을 향상시킬 수 있다. 또한, 패드(PD5)용의 인출배선을 형성하지 않아도 되는 것으로, 인출배선에 접속하기 위한 비아부를 형성하지 않아도 되기 때문에, 제조비용이나 제조시간도 억제할 수 있다.
또한, 본 실시 형태에서는, 패드(PD6)를 코일(CL6)(코일배선(CW6))의 내측에 배치하는 것으로, 인출배선(패드(PD6)와 코일(CL6)을 접속하기 위한 인출배선)을 형성하지 않고, 코일(CL6)의 내측의 단부를 패드(PD6)에 접속할 수 있다. 그래서, 코일(CL6)(코일배선(CW6))의 하층에 패드(PD6)용의 인출배선을 형성하지 않아도 되기 때문에, 코일(CL6)과 코일(CL8)의 사이의 절연 내압이 트랜스의 내압으로서 지배적으로 되어, 트랜스의 내압을 향상시킬 수 있다. 또한, 패드(PD6)용의 인출배선을 형성하지 않아도 되는 것으로, 인출배선에 접속하기 위한 비아부를 형성하지 않아도 되기 때문에, 제조비용이나 제조시간도 억제할 수 있다.
또한, 본 실시 형태에서는, 코일(CL5)과 코일(CL6)은 동층에 형성되고, 또한, 코일(CL7)과 코일(CL8)은 동층에 형성되어 있다. 그리고, 코일(CL7, CL8)은, 코일(CL5, CL6)보다 하층에 형성되어 있다. 코일(CL5, CL6)과 코일(CL7, CL8) 중, 패드(PD5, PD6, PD7)에 접속해야 할 코일(CL5, CL6)을 상층 측에 배치하는 것으로, 코일(CL5, CL6)을 패드(PD5, PD6, PD7)에 접속하기 쉬워진다. 또한, 코일(CL5)과 코일(CL6)을 동층에 형성하고, 코일(CL7)과 코일(CL8)을 동층에 형성하는 것으로, 코일(CL5, CL7)의 상호 인덕턴스와 코일(CL6, CL8)의 상호 인덕턴스를 일치시키기 쉬워진다. 그래서, 코일(CL5, CL6, CL7, CL8)을 통하여 신호의 전달을 정확하게 행하기 쉬워진다. 또한, 코일(CL5, CL6, CL7, CL8)을 형성하는데 필요한 층수를 억제할 수 있다. 그래서, 반도체칩을 설계하기 쉬워진다. 또한, 반도체칩의 소형화에도 유리하게 된다.
또한, 본 실시 형태에서는, 패드(PD7)가, 코일(CL5)과 코일(CL6)의 사이 이외의 영역에 배치되어 있다. 그리고, 코일(CL5)과 코일(CL6)을 패드(PD7)에 접속하기 위한 인출배선(HW1)이 형성되어 있으며, 인출배선(HW1)은, 코일(CL5)과 코일(CL6)의 사이에서, 패드(PD7)까지 연장되어 있다. 이에 따라, 코일(CL5)과 코일(CL6)을 패드(PD7)에 정확하게 접속할 수 있다.
또한, 인출배선(HW1)의 폭 W1은, 코일(CL5) 및 코일(CL6)의 배선폭(즉, 코일배선(CW5)의 폭 W2 및 코일배선(CW6)의 폭 W2)보다 크게 하는 것(W1>W2)이 바람직하다. 이에 따라, 코일(CL5, CL6)의 감김수에 영향을 주지 않고, 인출배선(HW1)의 저항을 저감할 수 있다.
도 14 및 도 15는, 본 실시 형태에 따른 반도체칩(CP1)의 제1 변형예를 나타내는 요부 평면도로서, 각각 상기 도 5 및 도 6에 상당하는 것이다.
도 14 및 도 15에 나타나는 제1 변형예가, 도 5 및 도 6의 본 실시 형태와 상위한 것은, 평면으로 볼 때, 패드(PD7)가 코일(CL5)과 코일(CL6)의 사이에 배치되어 있는 것이다. 그래서, 도 14 및 도 15의 제1 변형예에서는, 패드(PD5)와 패드(PD7)와 패드(PD6)가, 순서적으로 일렬로(일직선 상에) 배치되어 있다.
도 14 및 도 15의 제1 변형예에서는, 코일(CL5)과 코일(CL6)의 사이에 패드(PD7)가 배치되어 있는 만큼, 도 5 및 도 6의 경우에 비해, 코일(CL5)과 코일(CL6)의 사이의 거리(간격)가 떨어져 있다. 또한, 코일(CL7)은 코일(CL5)의 직하에 배치되며, 코일(CL8)은 코일(CL6)의 직하에 배치되어 있기 때문에, 도 14 및 도 15의 제1 변형예에서는, 코일(CL5)과 코일(CL6)의 사이에 패드(PD7)가 배치되어 있는 만큼, 도 5 및 도 6의 경우에 비해, 코일(CL7)과 코일(CL8)의 사이의 거리(간격)도 떨어져 있다. 또한, 도 14 및 도 15의 제1 변형예에서는, 패드(PD7)가 코일(CL5)과 코일(CL6)의 사이에 배치되어 있기 때문에, 상기 인출배선(HW1)은 불필요하고, 코일(CL5)의 외측(나선의 외측)의 단부가, 패드(PD7)에 직접적으로 접속되며, 코일(CL6)의 외측(나선의 외측)의 단부가, 패드(PD7)에 직접적으로 접속되어 있다. 또한, 도 14 및 도 15의 제1 변형예에서는, 도 5 및 도 6의 경우에 비해, 코일(CL7)과 코일(CL8)의 사이의 거리가 떨어져 있는 만큼, 접속배선(HW4)의 치수(폭)가 크게 되어 있다.
이것 이외에 있어서, 도 14 및 도 15의 제1 변형예는, 도 5 및 도 6의 본 실시 형태와 기본적으로는 같기 때문에, 여기에서는 그 반복 설명은 생략한다.
도 5 및 도 6의 경우와 마찬가지로, 도 14 및 도 15의 제1 변형예의 경우도, 코일(CL5) 및 코일(CL6)에 유도전류가 흐를 때, 흐르는 유도전류의 방향이, 코일(CL5)과 코일(CL6)에서 반대 방향이 된다. 즉, 코일(CL5, CL6) 중 하나가, 우회전(시계방향 회전)으로 유도전류가 흐르고, 다른 하나가 좌회전(반시계방향 회전)으로 유도전류가 흐른다. 그래서, 코일(CL5, CL6)에 유도전류가 흐를 때, 코일(CL5)에 흐르는 유도전류에 의해 코일(CL5)을 관통하도록 발생하는 자속의 방향과, 코일(CL6)에 흐르는 유도전류에 의해 코일(CL6)을 관통하도록 발생하는 자속의 방향이 반대 방향(역방향)이 된다. 이에 따라, 코일(CL5, CL6)끼리가, 서로 자속(자계)을 없애도록 작용하는 것을 억제 또는 방지할 수 있다.
또한, 도 5 및 도 6의 경우와 마찬가지로, 도 14 및 도 15의 제1 변형예의 경우도, 코일(CL7, CL8)에 있어서는, 직렬로 접속된 코일(CL7) 및 코일(CL8)에 전류를 흘렸을 때에, 코일(CL7)과 코일(CL8)에서 흐르는 전류의 방향이 반대 방향(역방향)이 된다. 즉, 코일(CL7, CL8) 중 하나가, 우회전(시계방향 회전)으로 전류가 흐르고, 다른 하나가 좌회전(반시계방향 회전)으로 전류가 흐르도록 하고 있다. 그래서, 코일(CL7, CL8)에 전류가 흐를 때, 코일(CL7)에 흐르는 전류에 의해 코일(CL7)을 관통하도록 발생하는 자속의 방향과, 코일(CL8)에 흐르는 전류에 의해 코일(CL8)을 관통하도록 발생하는 자속의 방향이 반대 방향(역방향)이 된다. 이에 따라, 코일(CL7, CL8)끼리가, 서로 자속(자계)을 없애도록 작용하는 것을 억제 또는 방지할 수 있다.
그래서, 도 14 및 도 15의 제1 변형예의 경우도, 상기 도 12 및 도 13의 제1 검토예의 경우에 비해, 1차 코일(CL7, CL8)로부터 2차 코일(CL5, CL6)로 유도전류를 이용하여 신호를 전달할 때에, 2차 코일(CL5, CL6)에 의해서 검지하는 신호 강도(수신신호 강도)를 향상할 수 있다.
그렇지만, 반도체칩에 코일(CL5, CL6) 및 패드(PD5, PD6, PD7)를 레이아웃 하는 경우, 코일(CL5)과 코일(CL6)의 사이에 패드(PD7)를 배치하는 제약이 있으면, 반도체칩의 레이아웃 설계가 실시하기 어려워진다. 코일(CL5)과 코일(CL6)의 사이에 패드(PD7)를 배치하는 제약 없이, 패드(PD7)의 배치 위치를 코일(CL5)과 코일(CL6)의 사이 이외의 영역에 자유롭게 설정할 수 있으면, 반도체칩 전체를 설계하는데 있어서, 설계의 자유도가 높아져, 반도체칩의 설계를 실시하기 쉬워진다.
예를 들면, 도 14 및 도 15의 제1 변형예와 같이, 코일(CL5)과 코일(CL6)의 사이에 패드(PD7)를 배치하는 경우, 코일(CL5, CL6) 및 패드(PD5, PD6, PD7)의 배치 영역으로서, 코일(CL5)과 패드(PD7)와 코일(CL6)이 나란한 방향으로, 긴 치수의 배치 영역이 필요하게 된다. 그렇지만, 반도체칩 전체를 설계하는데 있어서, 코일(CL5, CL6) 및 패드(PD5, PD6, PD7)의 배치 영역으로서, 그와 같이 한 방향으로 긴 배치 영역을 형성하는 것은 피하고 싶은 경우도 있다. 또한, 코일(CL5)과 코일(CL6)의 사이에 패드(PD7)를 배치하는 제약이 있으면, 패드(PD5)와 패드(PD7)와 패드(PD6)가 순서적으로 일렬로 배열하게 된다. 그렇지만, 이들 패드(PD5, PD6, PD7)에 상기 본딩와이어(BW)와 같은 접속부재를 접속하는데 있어서, 패드(PD5, PD6, PD7)의 배열에 대해서, 패드(PD5)와 패드(PD7)와 패드(PD6)가 순서적으로 일렬로 배열한 형태 이외의 형태로 하고 싶은 경우도 있다.
그래서, 본 발명자는, 도 14 및 도 15의 제1 변형예와 같이 코일(CL5)과 코일(CL6)의 사이에 패드(PD7)를 배치하는 것이 아니라, 패드(PD7)를, 코일(CL5)과 코일(CL6)의 사이 이외의 영역에 배치하는 것을 검토했다. 패드(PD7)를 코일(CL5)과 코일(CL6)의 사이 이외의 영역에 배치하는 경우는, 코일(CL5)과 코일(CL6)의 사이에 패드(PD7)가 배치되지 않는 만큼, 도 14 및 도 15의 제1 변형예의 경우보다, 코일(CL5)과 코일(CL6)의 사이의 거리를 짧게 하는 것이 바람직하다.
도 14 및 도 15의 제1 변형예의 경우는, 코일(CL5)과 코일(CL6)의 사이에 패드(PD7)가 배치되어 있기 때문에, 코일(CL5)과 코일(CL6)의 사이의 거리(간격) L2는, 패드(PD7)의 변의 길이 L1과 같거나 그 이상으로 된다(L2≥L1). 코일(CL5, CL6) 및 패드(PD5, PD6)의 배치 위치는 도 14와 같은 상태로, 패드(PD7)의 위치만을 코일(CL5)과 코일(CL6)의 사이 이외의 위치로 옮겼을 경우는, 패드(PD7)의 배치 영역이 필요하게 되는 만큼, 코일(CL5, CL6) 및 패드(PD5, PD6, PD7)의 배치 영역과 필요한 면적이 증대되기 때문에, 반도체칩의 소형화(소면적화)에 불리하게 된다. 즉, 코일(CL5)과 코일(CL6)의 사이의 영역이 쓸모없이 되어버리는 만큼, 반도체칩의 소형화(소면적화)에 불리하게 된다.
그래서, 패드(PD7)를, 코일(CL5)과 코일(CL6)의 사이 이외의 영역에 배치하는 경우는, 코일(CL5)과 코일(CL6)의 사이에 패드(PD7)를 배치하지 않아도 될 만큼, 코일(CL5)과 코일(CL6)을 서로 근접시켜 배치하여, 도 14의 경우보다, 코일(CL5)과 코일(CL6)의 사이의 거리(간격)를 짧게 하는 것이 바람직하다. 따라서, 패드(PD7)를, 코일(CL5)과 코일(CL6)의 사이 이외의 영역에 배치하는 경우는, 코일(CL5)과 코일(CL6)의 사이의 거리(간격) L2는, 패드(PD7)의 변의 길이 L1보다 작게 하는 것(L2＜L1)이 바람직하다. 도 5의 경우는, 이 조건을 만족하고 있다. 이에 따라, 코일(CL5, CL6) 및 패드(PD5, PD6, PD7)의 배치에 필요로 하는 면적을 억제할 수 있기 때문에, 반도체칩의 소형화(소면적화)에 유리하게 된다.
즉, 패드(PD7)를 코일(CL5)과 코일(CL6)의 사이 이외의 영역에 배치하는 경우는, 코일(CL5)과 코일(CL6)의 사이에 패드(PD7)를 배치할 수 없게 될 때까지 근접시킨 간격으로 코일(CL5)과 코일(CL6)을 배치하는 것이 바람직하다. 즉, 코일(CL5)의 중심과 코일(CL6)의 중심을 잇는 방향에 평행한 방향으로 보았을 때의 코일(CL5)과 코일(CL6)의 사이의 간격(도 5의 경우는 L2가 이 간격이 된다)이, 코일(CL5)의 중심과 코일(CL6)의 중심을 잇는 방향에 평행한 방향으로 보았을 때의 패드(PD7)의 치수(도 5의 경우는 L1이 이 치수가 된다)보다 작게 되는 것이 바람직하다.
또한, 코일(CL7)은 코일(CL5)의 직하에 배치되며, 코일(CL8)은 코일(CL6)의 직하에 배치되기 때문에, 코일(CL5)과 코일(CL6)의 사이의 거리(간격) L2는, 코일(CL7)과 코일(CL8)의 사이의 거리(간격) L3와 실질적으로 같다(L2=L3). 또한, 코일(CL5, CL6) 사이의 거리 L2와 코일(CL7, CL8) 사이의 거리(간격) L3는, 각각, 평면으로 볼 때의 거리(간격)에 대응한다.
도 16은, 코일 간의 거리(간격)와 결합계수의 상관을 나타내는 그래프이다. 도 17 및 도 18은, 도 16의 그래프를 얻은 시뮬레이션에 이용한 코일 패턴을 나타내는 평면도이다. 도 16의 그래프는, 도 17 및 도 18의 코일 패턴을 기초로 시뮬레이션하여 얻어진 것이다.
도 17의 코일 패턴은, 상기 도 12의 코일 패턴을 본뜬 것이다. 즉, 도 17의 코일(CL205)은, 상기 도 12의 코일(CL105)을 본뜬 것이고, 도 17의 코일(CL206)은, 상기 도 12의 코일(CL106)을 본뜬 것이며, 도 17의 패드 패턴(PD205)은, 상기 도 12의 패드(PD105)를 본뜬 것이고, 도 17의 패드 패턴(PD206)은, 상기 도 12의 패드(PD106)를 본뜬 것이다. 코일(CL205)은, 상기 코일(CL105)과 마찬가지로 오른쪽 감기이며, 코일(CL206)은, 상기 코일(CL106)과 마찬가지로 왼쪽 감기이다. 또한, 코일(CL205) 및 코일(CL206)의 직하에는, 상기 코일(CL107, CL108)을 본뜬 2개의 코일(직렬로 접속된 2개의 코일)이 배치되어 있지만, 그것에 대해서는, 도시를 생략하고 있다. 코일(CL205)의 직하의 코일(도시되지 않음)은, 코일(CL205)과 같은 크기에서 동일한 감김수이며, 감긴 방향은 상기 코일(CL107)과 마찬가지로 오른쪽 감기이다. 코일(CL206)의 직하의 코일(도시되지 않음)은, 코일(CL206)과 같은 크기에서 동일한 감김수이며, 감긴 방향은 상기 코일(CL108)과 마찬가지로 왼쪽 감기이다.
도 18의 코일 패턴은, 상기 도 5의 코일 패턴을 본뜬 것이다. 즉, 도 18의 코일(CL305)은, 상기 도 5의 코일(CL5)을 본뜬 것이고, 도 18의 코일(CL306)은, 상기 도 5의 코일(CL6)을 본뜬 것이며, 도 18의 패드 패턴(PD305)은, 상기 도 5의 패드(PD5)를 본뜬 것이고, 도 18의 패드 패턴(PD306)은, 상기 도 5의 패드(PD6)를 본뜬 것이다. 코일(CL305)은, 상기 코일(CL5)과 마찬가지로 오른쪽 감기이며, 코일(CL306)은, 상기 코일(CL6)과 마찬가지로 오른쪽 감기이다. 또한, 코일(CL305) 및 코일(CL306)의 직하에는, 상기 코일(CL7, CL8)을 본뜬 2개의 코일(직렬로 접속된 2개의 코일)이 배치되어 있지만, 그것에 대해서는, 도시를 생략하고 있다. 코일(CL305)의 직하의 코일(도시되지 않음)은, 코일(CL305)과 같은 크기에서 동일한 감김수이며, 감긴 방향은 상기 코일(CL7)과 마찬가지로 오른쪽 감기이다. 코일(CL306)의 직하의 코일(도시되지 않음)은, 코일(CL306)과 같은 크기에서 동일한 감김수이며, 감긴 방향은 상기 코일(CL8)과 마찬가지로 오른쪽 감기이다.
또한, 도 17의 코일(CL205, CL206)과 도 18의 코일(CL305, CL306)은, 코일의 감긴 방향 이외(코일의 감김수나 치수 등)에는 거의 같다. 각 코일(CL205, CL206, CL305, CL306)은, 내경을 130㎛로 하고, 코일배선의 배선 간격을 11㎛로 하며, 감김수를 3권(卷)으로 하고, 코일 간 거리 L201, L301에 대해서는 약 0㎛, 약 50㎛, 약 100㎛의 3 종류로 하여, 결합계수의 시뮬레이션을 실시했다.
도 17의 코일 패턴의 경우, 코일(CL205, CL206)의 직하의 2개의 코일에 전류가 흐르는 것에 따라, 코일(CL205, CL206)에 유도전류가 흐를 때, 흐르는 유도전류의 방향이, 코일(CL205)과 코일(CL206)에서 같은 방향으로 된다. 즉, 코일(CL205)을 관통하는 자속의 방향과, 코일(CL206)을 관통하는 자속의 방향이 같게 된다. 이것을 전제로, 1차 코일(코일(CL205, CL206)의 직하의 코일)과 2차 코일(코일(CL205, CL206))의 결합계수를 시뮬레이션하여 조사한 결과가, 도 16의 그래프에, 검은 동그라미(●)로 나타나 있다. 여기서, 코일(CL205)과 코일(CL206)의 사이의 거리(간격) L201을, 3 종류(약 0㎛, 50㎛, 100㎛)의 값으로 바꾼 경우에 대해서, 각각 1차 코일과 2차 코일의 결합계수를 조사하고, 도 16의 그래프의 횡축에, 이 코일(CL205)과 코일(CL206)의 사이의 거리 L201을 나타내고, 도 16의 그래프의 종축에 결합계수를 나타내는 구성을 하고 있다.
또한, 도 18의 코일 패턴의 경우, 코일(CL305, CL306)의 직하의 2개의 코일에 전류가 흐르는 것에 따라, 코일(CL305, CL306)에 유도전류가 흐를 때, 흐르는 유도전류의 방향이, 코일(CL305)과 코일(CL306)에서 반대 방향이 된다. 즉, 코일(CL305)을 관통하는 자속의 방향과, 코일(CL306)을 관통하는 자속의 방향이 반대로 된다. 이것을 전제로, 1차 코일(코일(CL305, CL306)의 직하의 코일)과 2차 코일(코일(CL305, CL306))의 결합계수를 시뮬레이션하여 조사한 결과가, 도 16의 그래프에, 흰 동그라미(○)로 나타나 있다. 여기서, 코일(CL305)과 코일(CL306)의 사이의 거리(간격) L301을, 3 종류(약 0㎛, 50㎛, 100㎛)의 값으로 바꾼 경우에 대해서, 각각 1차 코일과 2차 코일의 결합계수를 조사하고, 도 16의 그래프의 횡축에, 이 코일(CL305)과 코일(CL306)의 사이의 거리 L301을 나타내고, 도 16의 그래프의 종축에 결합계수를 나타내는 구성을 하고 있다.
도 16의 그래프로부터 알 수 있는 바와 같이, 코일 간의 거리(L201, L301)가 같은 경우에서 비교하면, 도 17의 코일 패턴의 경우(도 16의 그래프가 검은 동그라미에 대응)보다 도 18의 코일 패턴의 경우(도 16의 그래프가 흰 동그라미에 대응)가, 1차 코일과 2차 코일의 결합계수가 크게 된다. 즉, 도 17의 경우와 같이 코일(CL205, CL206)에 흐르는 유도전류의 방향이, 코일(CL205)과 코일(CL206)에서 같은 방향으로 되는 경우보다, 도 18의 경우와 같이 코일(CL305, CL306)에 흐르는 유도전류의 방향이, 코일(CL305)과 코일(CL306)에서 역방향으로 되는 경우가, 1차 코일과 2차 코일의 결합계수가 크게 된다. 결합계수가 크게 되는 것은, 1차 코일과 2차 코일을 통하여 신호를 전달할 때에, 2차 코일 측에서 검지하는 신호 강도(수신신호 강도)를 크게 하는 것으로 이어진다. 또한, 코일의 감김수를 많게 하면, 결합 강도는 크게 되지만, 이것은 코일의 면적 증대로 이어져, 반도체칩의 소형화(소면적화)에 불리하게 된다. 그래서, 도 17의 코일 패턴의 경우(유도전류의 방향이 코일(CL205)과 코일(CL206)에서 같은 방향으로 되는 경우)보다, 도 18의 코일 패턴의 경우(유도전류의 방향이 코일(CL305)과 코일(CL306)에서 역방향으로 되는 경우)가, 결합계수를 얻을 수 있는 만큼, 코일의 면적을 억제해도 필요한 결합계수를 확보할 수 있기 때문에, 반도체칩의 소형화(소면적화)에 유리하다.
또한, 도 16의 그래프로부터 알 수 있는 바와 같이, 도 17의 코일 패턴의 경우(유도전류의 방향이 코일(CL205)과 코일(CL206)에서 같은 방향으로 되는 경우)는, 코일(CL205)과 코일(CL206)의 사이의 거리 L201이 짧아지면(즉, 코일(CL205)과 코일(CL206)을 근접시키면), 1차 코일과 2차 코일의 결합계수가 더 작아진다. 이것은, 도 17의 코일 패턴의 경우(유도전류의 방향이 코일(CL205)과 코일(CL206)에서 같은 방향으로 되는 경우)는, 코일(CL205)과 코일(CL206)이 가까워지는 만큼, 서로 자속을 서로 없애는 작용이 커지기 때문이라고 생각할 수 있다. 그래서, 상기 도 12 및 도 13의 제1 검토예에 있어서, 상기 패드(PD107)를 코일(CL105)과 코일(CL106)의 사이 이외의 영역으로 이동시키고, 또한, 코일(CL105)과 코일(CL106)을 서로 근접시킨(도 5 및 도 6과 동일한 정도로 근접시킨) 경우를 가정하면, 1차 코일과 2차 코일의 결합계수는, 상기 도 12 및 도 13의 경우보다, 더 작아져 버린다.
그것에 대해, 도 18의 코일 패턴의 경우(유도전류의 방향이 코일(CL305)과 코일(CL306)에서 반대 방향으로 되는 경우)는, 코일(CL305)과 코일(CL306)의 사이의 거리 L301가 짧아지면(즉, 코일(CL305)과 코일(CL306)을 근접시키면), 1차 코일과 2차 코일의 결합계수가 커진다. 그래서, 상기 도 5 및 도 6과 같이, 패드(PD7)를 코일(CL5)과 코일(CL6)의 사이 이외의 영역에 배치하고, 또한, 코일(CL5)과 코일(CL6)을 서로 근접시킨 경우가, 상기 도 14 및 도 15의 제1 변형예의 경우보다, 1차 코일과 2차 코일의 결합계수가, 더 커진다.
그래서, 패드(PD7)가 코일(CL5)과 코일(CL6)의 사이에 배치되어 있는지 여부에 관계없이, 코일(CL5, CL6)에 흐르는 유도전류의 방향이, 코일(CL5)과 코일(CL6)에서 반대 방향으로 되도록 하는 것으로, 1차 코일과 2차 코일의 결합계수를 크게 할 수 있다. 그렇지만, 패드(PD7)를 코일(CL5)과 코일(CL6)의 사이 이외의 영역에 배치한 경우는, 코일(CL5)과 코일(CL6)의 사이의 거리를 근접시킬 수 있지만, 그 경우, 유도전류의 방향이 코일(CL5)과 코일(CL6)에서 반대 방향으로 되도록 하는 것이, 결합계수를 확보하기 위해서 특히 중요하게 된다. 즉, 만약 유도전류의 방향이 코일(CL5)과 코일(CL6)에서 같은 방향이면, 코일(CL5)과 코일(CL6)의 사이의 거리를 근접시키는 것은, 결합계수가 더 작아지는 것으로 이어지는 것에 대해, 유도전류의 방향이 코일(CL5)과 코일(CL6)에서 반대 방향으로 되도록 하면, 코일(CL5)과 코일(CL6)의 사이의 거리를 근접시켜도, 결합계수를 크게 할 수 있다.
그래서, 유도전류의 방향이 코일(CL5)과 코일(CL6)에서 반대 방향으로 되도록 하는 것은, 패드(PD7)의 배치 위치에 관계없이 결합계수 증대의 효과가 있지만, 패드(PD7)를 코일(CL5)과 코일(CL6)의 사이 이외의 영역에 배치한 경우에, 특히 효과가 크다고 할 수 있다.
상기 도 14의 제1 변형예에서는, 코일(CL5)과 코일(CL6)의 사이에 패드(PD7)를 배치하고 있지만, 상기 도 5에 나타나는 본 실시 형태에서는, 패드(PD7)는, 코일(CL5)과 코일(CL6)의 사이 이외의 영역에 배치하고 있다. 그래서, 코일(CL5)과 코일(CL6)의 사이에 패드(PD7)를 배치하는 제약이 없기 때문에, 반도체칩 전체를 설계하는데 있어서, 설계의 자유도가 높아져, 반도체칩의 설계를 실시하기 쉬워진다. 또한, 상기 도 5에 나타나는 본 실시 형태에서는, 코일(CL5)과 코일(CL6)의 사이의 거리(간격)는, 패드(PD7)의 변의 길이 L1보다 작게 하고 있다. 그래서, 코일(CL5, CL6) 및 패드(PD5, PD6, PD7)의 배치에 필요로 하는 면적을 억제할 수 있기 때문에, 반도체칩의 소형화(소면적화)에 유리하게 된다.
＜반도체패키지의 구성예에 대해＞
다음으로, 본 실시 형태에 따른 반도체패키지의 구성예에 대해 설명한다. 또한, 반도체패키지는 반도체장치로 볼 수도 있다.
도 19는, 본 실시 형태에 따른 반도체패키지(반도체장치)(PKG)를 나타내는 평면도이며, 도 20은, 반도체패키지(PKG)의 단면도이다. 단, 도 19에서는, 밀봉수지부(MR)는 투시하여, 밀봉수지부(MR)의 외형(외주)을 이점 쇄선으로 나타내고 있다. 또한, 도 19의 B1-B1선의 단면도가 도 20에 거의 대응한다.
도 19 및 도 20에 나타나는 반도체패키지(PKG)는, 반도체칩(CP1, CP2)을 포함하는 반도체패키지이다. 이하, 반도체패키지(PKG)의 구성에 대해서, 구체적으로 설명한다.
도 19 및 도 20에 나타나는 반도체패키지(PKG)는, 반도체칩(CP1, CP2)과, 반도체칩(CP1, CP2)을 각각 탑재하는 다이패드(DP1, DP2)와, 도전체로 이루어지는 복수의 리드(LD)와, 반도체칩(CP1, CP2) 사이나 반도체칩(CP1, CP2)과 복수의 리드(LD)의 사이를 접속하는 복수의 본딩와이어(BW)와, 이것들을 밀봉하는 밀봉수지부(MR)를 가지고 있다.
밀봉수지부(밀봉부, 밀봉수지, 밀봉체)(MR)는, 예를 들면 열경화성 수지 재료 등의 수지 재료 등으로 이루어지고, 필러 등을 포함할 수도 있다. 밀봉수지부(MR)에 의해, 반도체칩(CP1, CP2), 다이패드(DP1, DP2), 복수의 리드(LD) 및 복수의 본딩와이어(BW)가 밀봉되어, 전기적 및 기계적으로 보호된다. 밀봉수지부(MR)는, 그 두께와 교차하는 평면형상(외형 형상)이 예를 들면 직사각형(사각형)으로 할 수 있다.
반도체칩(CP1)의 소자 형성 측의 주면인 반도체칩(CP1)의 표면에는, 복수의 패드(패드전극, 본딩패드)(PD)가 형성되어 있다. 반도체칩(CP1)의 각 패드(PD)는, 반도체칩(CP1)의 내부에 형성된 반도체 집적회로(예를 들면, 상기 제어회로(CC) 등)에 전기적으로 접속되어 있다.
반도체칩(CP1)의 표면에는, 또한, 상기 패드(PD5, PD6, PD7)에 각각 대응하는 패드(패드전극, 본딩패드)(PD5a, PD6a, PD7a)가 형성되어 있다.
즉, 반도체칩(CP1)은, 상기 송신회로(TX1)와 이 송신회로(TX1)에 접속된 상기 코일(CL7, CL8)(1차 코일)과, 이 코일(CL7, CL8)에 각각 자기적으로 결합된 상기 코일(CL5, CL6)(2차 코일)과, 이 코일(CL5, CL6)에 접속된 상기 패드(PD5, PD6, PD7)를 가지고 있다. 반도체칩(CP1)이 가지는 패드(PD5)가 패드(PD5a)에 대응하고, 반도체칩(CP1)이 가지는 패드(PD6)가 패드(PD6a)에 대응하며, 반도체칩(CP1)이 가지는 패드(PD7)가 패드(PD7a)에 대응한다.
또한, 반도체칩(CP1)은, 상기 수신회로(RX2)와, 이 수신회로(RX2)에 접속된 복수의 패드(패드전극, 본딩패드)(PD9)를 더 가지고 있다. 그래서, 반도체칩(CP1)의 표면에는, 패드(PD, PD5a, PD6a, PD7a, PD9)가 형성되어 있다. 또한, 반도체칩(CP1)의 복수의 패드(PD9) 중, 반도체칩(CP2)의 패드(PD7b)에 본딩와이어(BW)를 통하여 접속되는 패드(PD9)는, 고정전위(접지전위, GND전위, 전원전위 등)를 공급하는 패드이다.
반도체칩(CP2)의 소자 형성 측의 주면인 반도체칩(CP2)의 표면에는, 복수의 패드(PD)가 형성되어 있다. 반도체칩(CP2)의 각 패드(PD)는, 반도체칩(CP2)의 내부에 형성된 반도체 집적회로(예를 들면, 상기 구동회로(DR) 등)에 전기적으로 접속되어 있다.
반도체칩(CP2)의 표면에는, 또한, 상기 패드(PD5, PD6, PD7)에 각각 대응하는 패드(패드전극, 본딩패드)(PD5b, PD6b, PD7b)가 형성되어 있다.
즉, 반도체칩(CP2)은, 상기 송신회로(TX2)와, 이 송신회로(TX2)에 접속된 상기 코일(CL7, CL8)(1차 코일)과, 이 코일(CL7, CL8)에 각각 자기적으로 결합된 상기 코일(CL5, CL6)(2차 코일)과, 이 코일(CL5, CL6)에 접속된 상기 패드(PD5, PD6, PD7)를 가지고 있다. 반도체칩(CP2)이 가지는 패드(PD5)가 패드(PD5b)에 대응하고, 반도체칩(CP2)이 가지는 패드(PD6)가 패드(PD6b)에 대응하며, 반도체칩(CP2)이 가지는 패드(PD7)가 패드(PD7b)에 대응한다.
또한, 반도체칩(CP2)은, 상기 수신회로(RX1)와, 이 수신회로(RX1)에 접속된 복수의 패드(패드전극, 본딩패드)(PD8)를 더 가지고 있다. 그래서, 반도체칩(CP2)의 표면에는, 패드(PD, PD5b, PD6b, PD7b, PD8)가 형성되어 있다. 또한, 반도체칩(CP2)의 복수의 패드(PD8) 중, 반도체칩(CP1)의 패드(PD7a)에 본딩와이어(BW)를 통하여 접속되는 패드(PD8)는, 고정전위(접지전위, GND전위, 전원전위 등)를 공급하는 패드이다.
또한, 반도체칩(CP1)에 있어서, 패드(PD, PD5a, PD6a, PD7a, PD9)가 형성된 측의 주면을 반도체칩(CP1)의 표면이라고 칭하며, 그것과 반대측의 주면을, 반도체칩(CP1)의 이면이라고 칭하기로 한다. 또한, 반도체칩(CP2)에 있어서, 패드(PD, PD5b, PD6b, PD7b, PD8)가 형성된 측의 주면을 반도체칩(CP2)의 표면이라고 칭하며, 그것과 반대측의 주면을, 반도체칩(CP2)의 이면이라고 칭하기로 한다.
반도체칩(CP1)은, 반도체칩(CP1)의 표면이 상방을 향하도록, 칩탑재부인 다이패드(DP1)의 상면 상에 탑재(배치)되고, 반도체칩(CP1)의 이면이 다이패드(DP1)의 상면에 다이본드재(접착재)(DB)를 통하여 접착되고 고정되어 있다.
반도체칩(CP2)은, 반도체칩(CP2)의 표면이 상방을 향하도록, 칩탑재부인 다이패드(DP2)의 상면 상에 탑재(배치)되고, 반도체칩(CP2)의 이면이 다이패드(DP2)의 상면에 다이본드재(접착재)(DB)를 통하여 접착되고 고정되어 있다.
다이패드(DP1)와 다이패드(DP2)는, 밀봉수지부(MR)를 구성하는 재료를 사이에 개재하여 이간되어 있고, 서로 전기적으로 절연되어 있다.
리드(LD)는, 도전체로 형성되어 있고, 바람직하게는 동(Cu) 또는 동합금 등의 금속재료로 이루어진다. 각 리드(LD)는, 리드(LD) 중 밀봉수지부(MR) 내에 위치하는 부분인 이너 리드부와, 리드(LD) 중 밀봉수지부(MR) 외에 위치하는 부분인 아우터 리드부로 이루어지며, 리드(LD)의 아우터 리드부는, 밀봉수지부(MR)의 측면에서 밀봉수지부(MR) 밖으로 돌출되고 있다. 인접하는 리드(LD)의 이너 리드부 사이는, 밀봉수지부(MR)를 구성하는 재료로 채워져 있다. 각 리드(LD)의 아우터 리드부는, 반도체패키지(PKG)의 외부 접속용 단자부(외부 단자)로서 기능할 수 있다. 각 리드(LD)의 아우터 리드부는, 아우터 리드부의 단부 근방의 하면이 밀봉수지부(MR)의 하면보다 약간 하에 위치하도록 절곡(折曲) 가공되어 있다.
반도체칩(CP1, CP2)의 표면의 각 패드(PD)는, 각 리드(LD)의 이너 리드부에, 도전성 접속부재인 본딩와이어(BW)를 통하여 각각 전기적으로 접속되어 있다. 즉, 반도체칩(CP1, CP2)의 표면의 각 패드(PD)에 일단이 접속된 본딩와이어(BW)의 타단은, 각 리드(LD)의 이너 리드부의 상면에 접속되어 있다. 또한, 반도체칩(CP1)의 표면의 패드(PD5a, PD6a, PD7a)는, 반도체칩(CP2)의 표면의 패드(PD8)에 본딩와이어(BW)를 통하여 각각 전기적으로 접속되어 있다. 또한, 반도체칩(CP2)의 표면의 패드(PD5b, PD6b, PD7b)는, 반도체칩(CP1)의 표면의 패드(PD9)에 본딩와이어(BW)를 통하여 각각 전기적으로 접속되어 있다.
본딩와이어(BW)는, 도전성 접속부재(접속용 부재)이지만, 보다 특정적으로는 도전성의 와이어로서, 예를 들면 금(Au)선 또는 동(Cu)선 등의 금속 세선(細線)으로 이루어진다. 본딩와이어(BW)는, 밀봉수지부(MR) 내에 밀봉되어 있으며, 밀봉수지부(MR)로부터 노출되지 않는다.
여기서, 반도체칩(CP1)의 패드(PD5a, PD6a, PD7a)와 반도체칩(CP2)의 패드(PD8)의 사이를 접속하는 본딩와이어(BW)를, 이하에서는, 부호 BW8를 부여하고 본딩와이어(BW8)라고 칭하기로 한다. 또한, 반도체칩(CP2)의 패드(PD5b, PD6b, PD7b)와 반도체칩(CP1)의 패드(PD9)의 사이를 접속하는 본딩와이어(BW)를, 이하에서는, 부호 BW9를 부여하고 본딩와이어(BW9)라고 칭하기로 한다.
반도체칩(CP1)과 반도체칩(CP2)의 사이는, 본딩와이어(BW8, BW9)로 접속되어 있지만, 그 이외의 본딩와이어(BW)(도전성 접속부재)로는 접속되어 있지 않다. 그래서, 반도체칩(CP1)과 반도체칩(CP2)의 사이에서의 전기신호의 전송은, 반도체칩(CP1)의 패드(PD5a, PD6a, PD7a)로부터 본딩와이어(BW8)를 통하여 반도체칩(CP2)의 패드(PD8)에 이르는 경로와, 반도체칩(CP2)의 패드(PD5b, PD6b, PD7b)로부터 본딩와이어(BW9)를 통하여 반도체칩(CP2)의 패드(PD9)에 이르는 경로뿐이다.
그리고, 반도체칩(CP1)의 패드(PD5a, PD6a, PD7a)는, 반도체칩(CP1) 내에 형성된 상기 코일(CL5, CL6)(2차 코일)에 접속되어 있지만, 이 코일(CL5, CL6)은 반도체칩(CP1) 내에 형성된 회로에는 도체(내부배선)를 통해서는 연결되어 있지 않고, 반도체칩(CP1) 내의 상기 코일(CL7, CL8)(1차 코일)과 자기적으로 결합한 것이다. 그래서, 반도체칩(CP1) 내에 형성된 회로(상기 송신회로(TX1) 등)로부터, 반도체칩(CP1) 내의 상기 코일(CL7, CL8)(1차 코일) 및 상기 코일(CL5, CL6)(2차 코일)을 통하여 전자 유도로 전달된 신호만이, 패드(PD5a, PD6a, PD7a)로부터 본딩와이어(BW8)를 통하여 반도체칩(CP2)(상기 수신회로(RX1))에 입력된다.
또한, 반도체칩(CP2)의 패드(PD5b, PD6b, PD7b)는, 반도체칩(CP2) 내에 형성된 상기 코일(CL5, CL6)(2차 코일)에 접속되어 있지만, 이 코일(CL5, CL6)은 반도체칩(CP2) 내에 형성된 회로에는 도체(내부배선)를 통해서는 연결되어 있지 않고, 반도체칩(CP2) 내의 상기 코일(CL7, CL8)(1차 코일)과 자기적으로 결합한 것이다. 그래서, 반도체칩(CP2) 내에 형성된 회로(상기 송신회로(TX2) 등)로부터, 반도체칩(CP2) 내의 상기 코일(CL7, CL8)(1차 코일) 및 상기 코일(CL5, CL6)(2차 코일)을 통하여 전자 유도로 전달된 신호만이, 패드(PD5b, PD6b, PD7b)로부터 본딩와이어(BW9)를 통하여 반도체칩(CP1)(상기 수신회로(RX2))에 입력된다.
반도체칩(CP1)과 반도체칩(CP2)은, 전압레벨(기준전위)이 다르다. 예를 들면, 구동회로(DR)는, 모터 등의 부하(LOD)를 구동하지만, 구체적으로는, 모터 등의 부하(LOD)의 스위치(스위칭소자)를 구동 또는 제어하여, 스위치의 변경을 행한다. 그래서, 이 구동 대상의 스위치가 온이 되면, 반도체칩(CP2)의 기준전위(전압레벨)는, 구동 대상의 스위치의 전원 전압(동작 전압)에 거의 일치하는 전압으로 상승하는 경우가 있으며, 이 전원 전압은, 상당한 고전압(예를 들면, 수백V~수천V 정도)이다. 그래서, 반도체칩(CP1)과 반도체칩(CP2)에서, 전압레벨(기준전위)에 큰 차이가 생겨 버린다. 즉, 구동 대상의 스위치의 온 시에는, 반도체칩(CP2)에는, 반도체칩(CP1)에 공급되고 있는 전원 전압(예를 들면, 수V~수십V 정도)보다 높은 전압(예를 들면, 수백V~수천V 정도)이 공급되게 된다.
그렇지만, 상술한 바와 같이, 반도체칩(CP1)과 반도체칩(CP2)의 사이에서 전기적으로 전달되는 것은, 반도체칩(CP1) 내의 1차 코일(CL7, CL8) 및 2차 코일(CL5, CL6)을 통하여 전자 유도로 전달된 신호이거나, 혹은, 반도체칩(CP2) 내의 1차 코일(CL7, CL8) 및 2차 코일(CL5, CL6)을 통하여 전자 유도로 전달된 신호뿐이다. 그래서, 반도체칩(CP1)의 전압레벨(기준전위)과 반도체칩(CP2)의 전압레벨(기준전위)이 상위하고 있어도, 반도체칩(CP2)의 전압레벨(기준전위)이 반도체칩(CP1)에 입력되거나, 혹은, 반도체칩(CP1)의 전압레벨(기준전위)이 반도체칩(CP2)에 입력되는 것을, 정확하게 방지할 수 있다. 즉, 구동 대상의 스위치가 온이 되어 반도체칩(CP2)의 기준전위(전압레벨)가 구동 대상의 스위치의 전원 전압(예를 들면, 수백V~수천V 정도)에 거의 일치하는 전압으로까지 상승한다고 해도, 이 반도체칩(CP2)의 기준전위가 반도체칩(CP1)에 입력되는 것을 정확하게 방지할 수 있다. 그래서, 전압레벨(기준전위)이 다른 반도체칩(CP1, CP2) 사이에서 전기신호의 전달을 정확하게 실시할 수 있다. 또한, 반도체칩(CP1)과 반도체칩(CP2)의 신뢰성을 높일 수 있다. 또한, 반도체패키지(PKG)의 신뢰성을 향상시킬 수 있다. 또한, 반도체패키지(PKG)를 이용한 전자장치의 신뢰성을 향상시킬 수 있다.
또한, 자기적으로 결합한 코일을 이용하여 반도체칩 간의 신호의 전달을 실시함으로써, 반도체패키지(PKG)의 소형화를 도모하면서, 신뢰성을 향상시킬 수 있다.
여기서, 반도체패키지(PKG)가 탑재되는 제품 용도예에 대해 설명한다. 예를 들면, 자동차, 세탁기 등의 가전 기기의 모터 제어부, 스위칭 전원, 조명 컨트롤러, 태양광 발전 컨트롤러, 휴대전화기, 혹은 모바일 통신기기 등이 있다.
예를 들어, 자동차 용도로서는, 반도체칩(CP1)이, 저전압의 전원 전압이 공급되는 저압 칩이며, 그때의 공급 전원 전압은, 예를 들면 5V 정도이다. 한편, 구동회로(DR)의 구동 대상의 스위치의 전원 전압은, 예를 들면 600V~1000V 혹은 그 이상의 고전압이며, 스위치의 온 시에는, 이 고전압이 반도체칩(CP2)에 공급될 수 있다.
또한, 여기에서는, 반도체패키지(PKG)의 패키지 형태로서, SOP(Small Outline Package)의 경우를 예로 들어 설명했지만, SOP 이외에도 적용 가능하다.
(실시 형태 2)
본 실시 형태 2에서는, 반도체칩(CP1, CP2)에 있어서의, 2차 코일(상기 코일(CL5, CL6)에 대응하는 코일) 및 그것에 접속된 패드(상기 패드(PD5, PD6, PD7)에 대응하는 패드)의 다양한 레이아웃 예(배치예)에 대해서, 도면을 참조하여 설명한다. 본 실시 형태 2는, 상기 실시 형태 1의 변형예로 볼 수도 있다.
도 21~도 31은, 본 실시 형태 2에 따른 반도체칩(반도체장치)의 요부 평면도로서, 상기 실시 형태 1의 상기 도 5에 대응하는 것이다.
또한, 본 실시 형태 2에서는, 도 21~도 31의 각각의 경우에 대해서, 상기 도 5~도 10의 실시 형태 1의 경우와 같은 부분에 대해서는, 그 반복 설명은 생략하고, 상기 도 5~도 10의 실시 형태 1의 경우와 상위한 부분을 중심으로 설명한다.
또한, 본 실시 형태 2에서는, 2차 코일 및 그것에 접속된 패드의 레이아웃에 대해 설명하는 것으로 하며, 1차 코일(상기 코일(CL7, CL8)에 대응하는 코일)의 도시 및 설명은 생략하지만, 실제로는, 도 21~도 31에 나타나는 각 코일(2차 코일)의 직하에, 그 코일(2차 코일)과 자기적으로 결합된 코일(1차 코일)이, 각각 배치되어 있다. 1차 코일은 2차 코일의 직하에 배치되므로, 2차 코일의 레이아웃이 정해지면, 필연적으로 1차 코일의 레이아웃도 정해지기 때문에, 여기에서는, 2차 코일의 레이아웃을 설명하는 것으로, 1차 코일의 레이아웃의 설명은 생략한다. 또한, 본 실시 형태 2에서는, 반도체칩(CP1)에 있어서의 코일 및 패드의 레이아웃으로서 설명하지만, 본 실시 형태 2에서 설명한 레이아웃은, 반도체칩(CP1, CP2) 중 한쪽 또는 양쪽 모두에 적용할 수 있다.
우선, 상기 실시 형태 1의 상기 도 5에 있어서의 2차 코일(코일(CL5, CL6)) 및 그것에 접속된 패드(패드(PD5, PD6, PD7))의 레이아웃과 같은 레이아웃을 가지는 도 21의 레이아웃에 대해서, 설명한다. 또한, 도 21~도 31에 있어서, 각 패드 상에 도시된 점선은, 패드를 노출하는 상기 개구부(OP)의 위치를 나타낸 것이다.
도 21의 경우, 반도체칩(CP1)에 있어서, 2차 코일인 코일(CL5, CL6)은, 반도체칩(CP1)의 변(SH1)에 따르도록 배치되어 있다. 변(SH1)은, 직사각형(矩形)의 반도체칩(CP1)의 외주를 구성하는 네 변 중 한 변이다. 여기서, 변(SH1)에 평행한 방향(즉, 변(SH1)에 따른 방향)을 X방향으로 하고, 변(SH1)에 직교하는 방향을 Y방향으로 한다. X방향과 Y방향은, 서로 직교하는 방향이다.
도 21의 경우, 반도체칩(CP1)에 있어서, 코일(CL5) 및 코일(CL6)은, 반도체칩(CP1)의 변(SH1)의 근방에, 이 변(SH1)을 따라서 배치되어 있다. 그래서, 코일(CL5)과 코일(CL6)은, X방향으로 나란히 놓인다. 상술한 바와 같이, 패드(PD5)는, 코일(CL5)의 내측(나선의 내측)에 배치되어 코일(CL5)의 일단에 접속되며, 패드(PD6)는, 코일(CL6)의 내측(나선의 내측)에 배치되어 코일(CL6)의 일단에 접속되어 있다. 코일(CL5)과 코일(CL6)이 X방향으로 나란히 놓여 있기 때문에, 패드(PD5)와 패드(PD6)도, X방향으로 나란히 놓여 있다. 패드(PD7)는, X방향으로 나란한 코일(CL5)과 코일(CL6)의 사이의 위치로부터, Y방향으로 소정의 거리만큼 벗어난 위치(변(SH1)으로부터 멀어지는 방향으로 벗어난 위치)에 배치되어 있다. 패드(PD7)와 코일(CL5, CL6)은, 인출배선(HW1)에 의해 접속되어 있다. 이 인출배선(HW1)은, 코일(CL5)과 코일(CL6)의 사이에서 패드(PD7)까지 연장되어 있다. 이때, 패드(PD7)가 코일(CL5, CL6)과 정확히 중첩되지 않게 되는 거리만큼, 코일(CL5)과 코일(CL6)의 사이의 위치로부터 Y방향으로 패드(PD7)가 벗어나 있으면, 코일(CL5, CL6) 및 패드(PD5, PD6, PD7)를 레이아웃 하는데 필요로 하는 면적을 축소할 수 있다.
도 21의 경우, 패드(PD5)와 패드(PD6)가 X방향으로 나란히 놓이고, 패드(PD7)는, 패드(PD5)와 패드(PD6)의 사이의 위치로부터 Y방향으로 소정의 거리만큼 벗어난 위치(변(SH1)으로부터 멀어지는 방향으로 벗어난 위치)에 배치되어 있다. 즉, 패드(PD5)와 변(SH1)의 사이의 거리(Y방향의 거리)와, 패드(PD6)와 변(SH1)의 사이의 거리(Y방향의 거리)는, 거의 같다. 한편, 패드(PD7)와 변(SH1)의 사이의 거리(Y방향의 거리)는, 패드(PD5)와 변(SH1)의 사이의 거리(Y방향의 거리)나, 패드(PD6)와 변(SH1)의 사이의 거리(Y방향의 거리)보다 크게 되어 있고, 그 차이는, 패드(PD5, PD6)의 한 변의 치수 이상이다.
도 21의 레이아웃에서는, 코일(CL5, CL6) 및 패드(PD5, PD6, PD7)를 레이아웃 하는데 필요로 하는 영역의 X방향의 치수를, 작게 할 수 있으며, 예를 들면, 코일(CL5)의 X방향의 치수와 코일(CL6)의 X방향의 치수의 합계와 동일한 정도로 할 수 있다. 그래서, 반도체칩(CP1) 전체의 설계를 하는데 있어서, 코일(CL5, CL6) 및 패드(PD5, PD6, PD7)를 레이아웃 하는데 필요로 하는 영역의 X방향의 치수를 작게 하고 싶은 경우에, 유리하다.
또한, 도 21의 레이아웃에서는, 패드(PD5, PD6, PD7)에 각각 본딩와이어(BW)와 같은 접속용 부재를 접속하는 경우, 패드(PD5)에 접속하는 본딩와이어와 패드(PD6)에 접속하는 본딩와이어의 사이에, 패드(PD7)에 접속하는 본딩와이어가 위치하게 된다. 이 패드(PD7)가, 패드(PD5, PD6)가 나란한 위치로부터 Y방향으로 벗어나 있기 때문에, 패드(PD5)에 접속하는 본딩와이어와, 패드(PD7)에 접속하는 본딩와이어와, 패드(PD6)에 접속하는 본딩와이어가, 서로 접촉되는 것을 방지하기 쉬워진다.
다음으로, 도 22의 레이아웃에 대해서, 설명한다.
도 22의 경우, 상기 코일(CL5, CL6) 및 패드(PD5, PD6, PD7)에 상당하는 것이, 코일(CL5c, CL6c) 및 패드(PD5c, PD6c, PD7c) 세트와, 코일(CL5d, CL6d) 및 패드(PD5d, PD6d, PD7d) 세트의, 합계 2 세트 있다. 이 중, 코일(CL5c, CL5d)은, 각각 상기 코일(CL5)에 상당하는 것이며, 코일(CL6c, CL6d)은, 각각 상기 코일(CL6)에 상당하는 것이다. 또한, 패드(PD5c, PD5d)는, 각각 상기 패드(PD5)에 상당하는 것이며, 패드(PD6c, PD6d)는, 각각 상기 패드(PD6)에 상당하는 것이고, 패드(PD7c, PD7d)는, 각각 상기 패드(PD7)에 상당하는 것이다.
즉, 도 22의 경우, 다른 반도체칩(CP2)으로의 송신 경로가 2 채널 있다. 2 채널 중 하나는, 코일(CL5c, CL6c)의 직하의 1차 코일(여기에서는, 도시하지 않지만, 상기 코일(CL7, CL8)에 상당하는 것)과 2차 코일인 코일(CL5c, CL6c)을 통하여, 반도체칩(CP1) 내의 송신회로로부터 다른 반도체칩(CP2) 내의 수신회로로 신호를 송신하는 경로이다. 2 채널 중 다른 하나는, 코일(CL5d, CL6d)의 직하의 1차 코일(여기에서는, 도시하지 않지만, 상기 코일(CL7, CL8)에 상당하는 것)과 2차 코일인 코일(CL5d, CL6d)을 통하여, 반도체칩(CP1) 내의 송신회로로부터 다른 반도체칩(CP2) 내의 수신회로로 신호를 송신하는 경로이다.
그래서, 반도체칩(CP1)에 있어서, 코일(CL5c, CL6c) 및 패드(PD5c, PD6c, PD7c) 세트와, 코일(CL5d, CL6d) 및 패드(PD5d, PD6d, PD7d) 세트는, 서로 독립해서 설치되어 있다.
도 22의 레이아웃을 이하에 구체적으로 설명한다.
도 22의 경우, 반도체칩(CP1)에 있어서, 코일(CL5c) 및 코일(CL6c)은, 반도체칩(CP1)의 변(SH1)의 근방에, 이 변(SH1)을 따라서 배치되어 있다. 그래서, 코일(CL5c)과 코일(CL6c)은, X방향으로 나란히 놓여 있다. 패드(PD5c)는, 코일(CL5c)의 내측(나선의 내측)에 배치되어 코일(CL5c)의 일단에 접속되며, 패드(PD6c)는, 코일(CL6c)의 내측(나선의 내측)에 배치되어 코일(CL6c)의 일단에 접속되어 있다. 코일(CL5c)과 코일(CL6c)이 X방향으로 나란히 놓여 있기 때문에, 패드(PD5c)와 패드(PD6c)도, X방향으로 나란히 놓여 있다. 패드(PD7c)는, X방향으로 나란한 코일(CL5c)과 코일(CL6c)의 사이의 위치로부터, Y방향으로 소정의 거리만큼 벗어난 위치(변(SH1)으로부터 멀어지는 방향으로 벗어난 위치)에 배치되어 있다. 패드(PD7c)와 코일(CL5c, CL6c)은, 상기 인출배선(HW1)에 대응하는 인출배선(HW1c)에 의해 접속되어 있다. 이 인출배선(HW1c)은, 코일(CL5c)과 코일(CL6c)의 사이에서 패드(PD7c)까지 연장되어 있다.
또한, 코일(CL5d, CL6d) 및 패드(PD5d, PD6d, PD7d) 세트에 주목하면, 코일(CL5d)과 코일(CL6d)은, X방향으로 나란히 놓여 있다. 패드(PD5d)는, 코일(CL5d)의 내측(나선의 내측)에 배치되어 코일(CL5d)의 일단에 접속되며, 패드(PD6d)는, 코일(CL6d)의 내측(나선의 내측)에 배치되어 코일(CL6d)의 일단에 접속되어 있다. 코일(CL5d)과 코일(CL6d)이 X방향으로 나란히 놓여 있기 때문에, 패드(PD5d)와 패드(PD6d)도, X방향으로 나란히 놓여 있다. 패드(PD7d)는, X방향으로 나란한 코일(CL5d)과 코일(CL6d)의 사이의 위치로부터, Y방향으로 소정의 거리만큼 벗어난 위치(변(SH1)에 가까워지는 방향으로 벗어난 위치)에 배치되어 있다. 패드(PD7d)와 코일(CL5d, CL6d)은, 상기 인출배선(HW1)에 대응하는 인출배선(HW1d)에 의해 접속되어 있다. 이 인출배선(HW1d)은, 코일(CL5d)과 코일(CL6d)의 사이에서 패드(PD7d)까지 연장되어 있다.
그리고, 패드(PD5c)와 패드(PD6c)와 패드(PD7d)가 X방향으로 나란히 놓이고, 패드(PD7c)와 패드(PD5d)와 패드(PD6d)가 X방향으로 나란히 놓여 있다. 즉, X방향으로 나란히 놓인 코일(CL5c)과 코일(CL6c)의 연장되는 위치(X방향의 연장되는 위치)에, 패드(PD7d)가 배치되며, X방향으로 나란히 놓인 코일(CL6d)과 코일(CL5d)의 연장되는 위치(X방향의 연장되는 위치)에, 패드(PD7c)가 배치되어 있다. 또한, 코일(CL6c)의 일부와 코일(CL5d)의 일부는, Y방향으로 대향하고 있다.
그래서, 패드(PD5c)와 변(SH1)의 사이의 거리(Y방향의 거리)와, 패드(PD6c)와 변(SH1)의 사이의 거리(Y방향의 거리)와, 패드(PD7d)와 변(SH1)의 사이의 거리(Y방향의 거리)는, 거의 같다. 또한, 패드(PD6d)와 변(SH1)의 사이의 거리(Y방향의 거리)와, 패드(PD5d)와 변(SH1)의 사이의 거리(Y방향의 거리)와, 패드(PD7c)와 변(SH1)의 사이의 거리(Y방향의 거리)는, 거의 같다. 그렇지만, 패드(PD5d, PD6d, PD7c)와 변(SH1)의 사이의 거리(Y방향의 거리)는, 패드(PD5c, PD6c, PD7d)와 변(SH1)의 사이의 거리(Y방향의 거리)보다 크게 되어 있고, 그 차이는, 패드(PD5c, PD6c, PD7d)의 한 변의 치수 이상이다. 이때, 코일(CL5c, CL6c)과 코일(CL5d, CL6d)이 정확히 중첩되지 않게 되는 거리만큼, 패드(PD5c, 6c, 7d)의 열과, 패드(PD7c, PD5d, PD6d)의 열이, Y방향으로 벗어나 있으면, 코일(CL5c, CL6c, CL5d, CL6d) 및 패드(PD5c, PD6c, PD7c, PD5d, PD6d, PD7d)를 레이아웃 하는데 필요로 하는 면적을 축소할 수 있다. 또한, X방향으로 나란히 놓인 패드(PD5c, PD6c, PD7d)의 피치(간격)와, X방향으로 나란히 놓인 패드(PD7c, PD5d, PD6d)의 피치(간격)는, 대체로 동일한 정도로 할 수도 있다.
반도체칩(CP1)에, 상기 코일(CL5, CL6) 및 패드(PD5, PD6, PD7) 세트를 복수 세트 형성하는 경우, 도 22의 레이아웃을 적용하는 것으로, 그들 코일과 패드를 레이아웃 하는데 필요로 하는 영역의 X방향의 치수를, 작게 할 수 있다. 그래서, 반도체칩(CP1) 전체의 설계를 하는데 있어서, 코일(CL5, CL6) 및 패드(PD5, PD6, PD7)에 상당하는 것을 레이아웃 하는데 필요로 하는 영역의 X방향의 치수를 작게 하고 싶은 경우에, 유리하다.
또한, 도 22의 레이아웃에서는, 패드(PD5c, PD6c, PD7c, PD5d, PD6d, PD7d)에 각각 본딩와이어(BW)와 같은 접속용 부재를 접속하는 경우, 패드(PD5c)에 접속하는 본딩와이어와 패드(PD6c)에 접속하는 본딩와이어의 사이에, 패드(PD7c)에 접속하는 본딩와이어가 위치하게 된다. 또한, 패드(PD7c)에 접속하는 본딩와이어와 패드(PD5d)에 접속하는 본딩와이어의 사이에, 패드(PD6c)에 접속하는 본딩와이어가 위치하게 된다. 패드(PD6c)에 접속하는 본딩와이어와 패드(PD7d)에 접속하는 본딩와이어의 사이에, 패드(PD5d)에 접속하는 본딩와이어가 위치하게 된다. 패드(PD5d)에 접속하는 본딩와이어와 패드(PD6d)에 접속하는 본딩와이어의 사이에, 패드(PD7d)에 접속하는 본딩와이어가 위치하게 된다. 즉, 패드(PD5c)에 접속하는 본딩와이어와, 패드(PD7c)에 접속하는 본딩와이어와, 패드(PD6c)에 접속하는 본딩와이어와, 패드(PD5d)에 접속하는 본딩와이어와, 패드(PD7d)에 접속하는 본딩와이어와, 패드(PD6d)에 접속하는 본딩와이어가, 순서적으로 나란히 놓이게 된다.
Y방향으로의 차이를 무시하면, 패드(PD5c)와 패드(PD7c)와 패드(PD6c)와 패드(PD5d)와 패드(PD7d)와 패드(PD6d)가, 순서적으로 Y방향으로 나란하지만, 실제로는, 이들 패드(PD5c, PD7c, PD6c, PD5d, PD7d, PD6d)는 2열로 번갈아 나란히 놓여 있다. 즉, 패드(PD5c, PD6c, PD7d)가 일렬로 나란히 놓이고, 패드(PD5c, PD6c, PD7d)의 열로부터 Y방향으로 벗어나며, 패드(PD7c, PD5d, PD6d)가 일렬로 나란히 놓여 있다. 즉, 패드(PD5c)와 패드(PD7c)와 패드(PD6c)와 패드(PD5d)와 패드(PD7d)와 패드(PD6d)가, 이른바 엇갈린 배열(staggered array)로 늘어서 있다. 그래서, 패드(PD5c)에 접속하는 본딩와이어와, 패드(PD7c)에 접속하는 본딩와이어와, 패드(PD6c)에 접속하는 본딩와이어와, 패드(PD5d)에 접속하는 본딩와이어와, 패드(PD7d)에 접속하는 본딩와이어와, 패드(PD6d)에 접속하는 본딩와이어가, 서로 접촉되는 것을 방지하기 쉬워진다.
다음으로, 도 23의 레이아웃에 대해서, 설명한다.
도 23의 경우, 코일(CL5)과 코일(CL6)은, X방향과 Y방향의 사이의 경사 방향으로 늘어서 있다. 그리고, 코일(CL5)의 내측(나선의 내측)에 배치된 패드(PD5)는, 패드(PD7)와 X방향으로 나란히 놓여 있고, 코일(CL6)의 내측(나선의 내측)에 배치된 패드(PD6)는, 패드(PD7)와 Y방향으로 나란히 놓여 있다. 패드(PD7)와 코일(CL5, CL6)은, 인출배선(HW1)에 의해 접속되어 있고, 이 인출배선(HW1)은, 코일(CL5)과 코일(CL6)의 사이에서 패드(PD7)까지 연장되어 있다.
이러한 도 23의 레이아웃은, 반도체칩(CP1)의 주면에 있어서, 반도체칩(CP1)의 각부(角部) 근방에 코일(CL5, CL6) 및 패드(PD5, PD6, PD7)를 배치하는 경우에 적용하면, 바람직하다. 즉, 반도체칩(CP1)의 변(SH1)과 변(SH2)으로 형성되는 반도체칩(CP1)의 각부(SC1)의 근방에 코일(CL5, CL6) 및 패드(PD5, PD6, PD7)를 배치하는 경우, 각부(SC1)의 근방에 패드(PD7)를 배치하여, 변(SH1)을 따라서 패드(PD5)와 패드(PD7)가 나란히 놓이도록 하고, 변(SH2)을 따라서 패드(PD6)와 패드(PD7)가 나란히 놓이도록 한다. 이때, 변(SH1)을 따라서 나란히 놓인 패드(PD5)와 패드(PD7) 중, 패드(PD7)가 각부(SC1)에 가깝게 되도록 하고, 변(SH2)을 따라서 나란히 놓인 패드(PD6)와 패드(PD7) 중, 패드(PD7)가 각부(SC1)에 가깝게 되도록 하고 있다.
이에 따라, 반도체칩(CP1)의 각부(SC1)의 근방에 코일(CL5, CL6) 및 패드(PD5, PD6, PD7)를 효율적으로 배치할 수 있다. 여기서, 변(SH1, SH2)은, 직사각형의 반도체칩(CP1)의 외주를 구성하는 네 변 중 2변이며, 변(SH1)과 변(SH2)은 교차하여 각부(SC1)를 형성하고 있다. 변(SH1)은, X방향으로 대략 평행하며, 변(SH2)은, Y방향으로 대략 평행하다.
다음으로, 도 24의 레이아웃에 대해서, 설명한다.
도 24의 경우, 반도체칩(CP1)에 있어서, 코일(CL5) 및 코일(CL6)은, 반도체칩(CP1)의 변(SH1)의 근방에, 이 변(SH1)을 따라서 배치되어 있다. 그래서, 코일(CL5)과 코일(CL6)은, X방향으로 나란히 놓여 있다. 패드(PD5)는, 코일(CL5)의 내측(나선의 내측)에 배치되어 코일(CL5)의 일단에 접속되며, 패드(PD6)는, 코일(CL6)의 내측(나선의 내측)에 배치되어 코일(CL6)의 일단에 접속되어 있다. 코일(CL5)과 코일(CL6)이 X방향으로 나란히 놓여 있기 때문에, 패드(PD5)와 패드(PD6)도, X방향으로 나란히 놓여 있다.
그리고, 패드(PD5)와 패드(PD6)와 패드(PD7)가 X방향으로 나란히 놓여 있다. 즉, X방향으로 나란히 놓인 코일(CL5)과 코일(CL6)의 연장되는 위치(X방향의 연장되는 위치)에, 패드(PD7)가 배치되어 있다. 도 24에서는, 코일(CL6)에 대해서 X방향으로 인접하는 위치에 패드(PD7)가 배치되어 있지만, 다른 형태로서, 코일(CL5)에 대해서 X방향으로 인접하는 위치에 패드(PD7)를 배치할 수도 있다. 패드(PD7)와 코일(CL5, CL6)은, 인출배선(HW1)에 의해 접속되어 있다. 이 인출배선(HW1)은, 코일(CL5)과 코일(CL6)의 사이에서 패드(PD7)까지 연장되어 있다.
도 24의 레이아웃에서는, 패드(PD5, PD6, PD7)에 각각 본딩와이어(BW)와 같은 접속용 부재를 접속하는 경우, 패드(PD5)에 접속하는 본딩와이어와, 패드(PD6)에 접속하는 본딩와이어와, 패드(PD7)에 접속하는 본딩와이어가, 순서적으로 X방향으로 나란히 놓이게 된다.
반도체칩(CP1)의 패드(PD5, PD6, PD7)에 일단이 접속된 복수의 본딩와이어의 타단을 접속하는 다른 반도체칩(CP2)의 회로 구성상, 패드(PD5)와 패드(PD6)의 사이에 패드(PD7)를 배치하고 싶지 않은 경우도 있다. 예를 들면, 패드(PD5)와 패드(PD6)의 사이에 패드(PD7)를 배치하면, 반도체칩(CP1)의 이들 패드(PD5, PD6, PD7)와 다른 반도체칩(CP2)의 패드를, 본딩와이어 등의 접속용 부재로 접속하기 어려워지는 경우도 있다. 이러한 경우, 도 24와 같이, 패드(PD5)와 패드(PD6)의 사이에 패드(PD7)가 위치하지 않게 하는 것으로, 반도체칩(CP1)의 패드(PD5, PD6, PD7)와 다른 반도체칩(CP2)의 패드를, 본딩와이어 등의 접속용 부재로 접속하기 쉬워진다. 또한, 패드(PD5, PD6, PD7)를 일렬로 배열하는 것으로, 패드(PD5, PD6, PD7)에 본딩와이어를 접속하기 쉬워진다.
다음으로, 도 25의 레이아웃에 대해서, 설명한다.
도 25의 경우, 코일(CL5)과 코일(CL6)은, X방향으로 나란히 놓여 있다. 패드(PD5)는, 코일(CL5)의 내측(나선의 내측)에 배치되어 코일(CL5)의 일단에 접속되며, 패드(PD6)는, 코일(CL6)의 내측(나선의 내측)에 배치되어 코일(CL6)의 일단에 접속되어 있다. 코일(CL5)과 코일(CL6)이 X방향으로 나란히 놓여 있기 때문에, 패드(PD5)와 패드(PD6)도, X방향으로 나란히 놓여 있다. 그리고, 패드(PD7)는, 코일(CL6)에 대해서 Y방향으로 인접하는 위치에 배치되어 있다. 그래서, 패드(PD7)는, 패드(PD6)와 Y방향으로 나란히 놓여 있다. 즉, 상기 도 21의 경우는, X방향으로 나란한 패드(PD5)와 패드(PD6)의 사이의 중앙에서 Y방향으로 벗어난 위치에 패드(PD7)가 배치되어 있었지만, 도 25의 경우는, 패드(PD6)의 위치로부터 Y방향으로 벗어난 위치(패드(PD7)가 코일(CL6)과 중첩되지 않게 될 때까지 벗어난 위치)에, 패드(PD7)가 배치되어 있다. 패드(PD7)와 코일(CL5, CL6)은, 인출배선(HW1)에 의해 접속되어 있고, 이 인출배선(HW1)은, 코일(CL5)과 코일(CL6)의 사이에서 패드(PD7)까지 연장되어 있다.
이러한 도 25의 레이아웃은, 반도체칩(CP1)의 주면에 있어서, 반도체칩(CP1)의 각부 근방에 코일(CL5, CL6) 및 패드(PD5, PD6, PD7)를 배치하는 경우에 적용하면, 바람직하다. 즉, 반도체칩(CP1)의 변(SH1)과 변(SH2)으로 형성되는 반도체칩(CP1)의 각부(SC1)의 근방에 코일(CL5, CL6) 및 패드(PD5, PD6, PD7)를 배치하는 경우, 각부(SC1)의 근방에 코일(CL6)을 배치하고, 그 코일(CL6)의 내측에 패드(PD6)를 배치한다. 그리고, 코일(CL5)은 코일(CL6)과 X방향으로 인접하도록 배치하고, 그 코일(CL5)의 내측에 패드(PD5)를 배치하며, 패드(PD7)는 코일(CL6)과 Y방향으로 인접하도록 배치한다. 이에 따라, 변(SH1)을 따라서 패드(PD6)와 패드(PD5)가 나란히 놓이고, 변(SH2)을 따라서 패드(PD6)와 패드(PD7)가 나란히 놓이지만, 이때, 변(SH1)을 따라서 나란한 패드(PD6)와 패드(PD5) 중, 패드(PD6)가 각부(SC1)에 가깝게 되고, 변(SH2)을 따라서 나란한 패드(PD6)와 패드(PD7) 중, 패드(PD6)가 각부(SC1)에 가깝게 된다.
이에 따라, 반도체칩(CP1)의 각부(SC1)의 근방에 코일(CL5, CL6) 및 패드(PD5, PD6, PD7)를 효율적으로 배치할 수 있다.
또한, 도 25에 있어서, 코일(CL5) 및 패드(PD5)의 위치와, 패드(PD7)의 위치를, 바꿀 수도 있다.
다음으로, 도 26의 레이아웃에 대해서, 설명한다.
도 26의 경우도, 상기 도 22의 경우와 마찬가지로, 상기 코일(CL5, CL6) 및 패드(PD5, PD6, PD7)에 상당하는 것이 2 세트 있지만, 상기 도 22의 패드(PD7c)와 패드(PD7d)가 공통화되어, 1개의 패드(PD7e)로 되어 있다.
도 26의 경우, 반도체칩(CP1)에 있어서, 코일(CL5c) 및 코일(CL6c)은, 반도체칩(CP1)의 변(SH1)의 근방에, 이 변(SH1)을 따라서 배치되어 있다. 패드(PD5c)는, 코일(CL5c)의 내측(나선의 내측)에 배치되어 코일(CL5c)의 일단에 접속되며, 패드(PD6c)는, 코일(CL6c)의 내측(나선의 내측)에 배치되어 코일(CL6c)의 일단에 접속되어 있다. 코일(CL5c)과 코일(CL6c)이 X방향으로 나란히 놓여 있기 때문에, 패드(PD5c)와 패드(PD6c)도, X방향으로 나란히 놓여 있다.
또한, 도 26의 경우, 반도체칩(CP1)에 있어서, 코일(CL5d) 및 코일(CL6d)은, 반도체칩(CP1)의 변(SH1)의 근방에, 이 변(SH1)을 따라서 배치되어 있다. 패드(PD5d)는, 코일(CL5d)의 내측(나선의 내측)에 배치되어 코일(CL5d)의 일단에 접속되고, 패드(PD6d)는, 코일(CL6d)의 내측(나선의 내측)에 배치되어 코일(CL6d)의 일단에 접속되어 있다. 코일(CL5d)과 코일(CL6d)이 X방향으로 나란히 놓여 있기 때문에, 패드(PD5d)와 패드(PD6d)도, X방향으로 나란히 놓여 있다.
그리고, 코일(CL5c)과 코일(CL6c)과 코일(CL5d)과 코일(CL6d)이 X방향으로 나란히 놓여 있고, 코일(CL6c)과 코일(CL5d)의 사이에, 패드(PD7e)가 배치되어 있다. 그래서, 패드(PD5c)와 패드(PD6c)와 패드(PD7e)와 패드(PD5d)와 패드(PD6d)가, X방향으로 나란히 놓여 있다. X방향으로 나란한 패드(PD5c, PD6c, PD7e, PD5d, PD6d)의 피치(간격)는, 대체로 동일한 정도로 할 수도 있다.
패드(PD7e)는, 상기 인출배선(HW1)에 대응하는 인출배선(HW1e)에 의해, 코일(CL5c, CL6c)(의 각각의 외측의 단부)과 접속되고, 또한, 코일(CL5d, CL6d)(의 각각의 외측의 단부)과 접속되어 있다. 이 인출배선(HW1e)은, 코일(CL5c)과 코일(CL6c)의 사이에서 패드(PD7e)까지 및, 코일(CL5d)과 코일(CL6d)의 사이에서 패드(PD7e)까지, 연장되어 있다.
도 26의 경우, 코일(CL5c)과 코일(CL6c)의 사이에 전기적으로 접속하는 패드와, 코일(CL5d)과 코일(CL6d)의 사이에 전기적으로 접속하는 패드를, 공통의 패드(PD7e)로 한 것으로, 상기 도 22의 경우와 같이 패드(PD7c)와 패드(PD7d)를 각각 형성한 경우와 비교해서, 패드의 수를 1개 줄일 수 있다. 이에 따라, 코일(CL5c, CL6c, CL5d, CL6d) 및 패드(PD5c, PD6c, PD7e, PD5d, PD6d)를 레이아웃 하는데 필요로 하는 면적을 축소할 수 있다. 또한, 패드(PD5c, PD6c, PD7e, PD5d, PD6d)가 일렬로 배열되는 것으로, 이들 패드(PD5c, PD6c, PD7e, PD5d, PD6d)에, 본딩와이어 등의 접속용 부재를 접속하기 쉬워진다.
또한, 패드(PD7e)를 코일(CL6c)과 코일(CL5d)의 사이에 배치한 것에 의해, 코일(CL5c)과 코일(CL6c)의 사이에서 패드(PD7e)까지 연장되는 부분인 인출배선(HW1e)의 연장 거리와, 코일(CL5d)과 코일(CL6d)의 사이에서 패드(PD7e)까지 연장되는 부분인 인출배선(HW1e)의 연장 거리를, 거와 동일하게 할 수 있다. 그래서, 패드(PD7e)를 코일(CL5c)과 코일(CL6c)의 사이에 전기적으로 접속할 때까지의 인출배선(HW1e)의 저항 성분과, 패드(PD7e)를 코일(CL5d)과 코일(CL6d)의 사이에 전기적으로 접속할 때까지의 인출배선(HW1e)의 저항 성분을, 대체로 동일한 정도로 하기 쉽기 때문에, 2개의 채널의 밸런스가 좋아진다.
다음으로, 도 27의 레이아웃에 대해서, 설명한다.
도 27의 레이아웃은, 도 26의 레이아웃의 변형예이다.
도 27의 경우, 반도체칩(CP1)에 있어서, 코일(CL5c)과 코일(CL6c)과 코일(CL5d)과 코일(CL6d)이 순서적으로, 반도체칩(CP1)의 변(SH1)의 근방에, 이 변(SH1)을 따라서 배치되어 있다. 패드(PD5c)는, 코일(CL5c)의 내측에 배치되어 코일(CL5c)의 일단에 접속되고, 패드(PD6c)는, 코일(CL6c)의 내측에 배치되어 코일(CL6c)의 일단에 접속되며, 패드(PD5d)는, 코일(CL5d)의 내측에 배치되어 코일(CL5d)의 일단에 접속되고, 패드(PD6d)는, 코일(CL6d)의 내측에 배치되어 코일(CL6d)의 일단에 접속되어 있다. 코일(CL5c)과 코일(CL6c)과 코일(CL5d)과 코일(CL6d)이 X방향으로 나란히 놓여 있기 때문에, 패드(PD5c)와 패드(PD6c)와 패드(PD5d)와 패드(PD6d)도, X방향으로 나란히 놓여 있다.
상기 도 26의 경우는, 패드(PD7e)를, 코일(CL6c)과 코일(CL5d)의 사이에 배치하고 있었지만, 도 27의 경우는, 패드(PD7e)를, 코일(CL6c)과 코일(CL5d)의 사이에는 배치하고 있지 않다. 즉, 도 27의 경우는, X방향으로 나란한 코일(CL5c)과 코일(CL6c)과 코일(CL5d)과 코일(CL6d)의 연장되는 위치(X방향의 연장되는 위치)에, 코일(CL6d)에 대해서 X방향으로 인접하도록, 패드(PD7e)가 배치되어 있다. 또한, 다른 형태로서, 패드(PD7e)를, 코일(CL6d)이 아니라 코일(CL5c)에 대해서 X방향으로 인접하는 위치에 배치할 수도 있다.
도 27의 경우는, 코일(CL6c)과 코일(CL5d)의 사이에 패드(PD7e)를 배치하고 있지 않은 만큼, 상기 도 26의 경우에 비해, 코일(CL6c)과 코일(CL5d)이 서로 근접하고 있다. 도 27의 경우는, 패드(PD5c)와 패드(PD6c)와 패드(PD5d)와 패드(PD6d)와 패드(PD7e)가 X방향으로 나란히 놓이고, 패드(PD7e)는 그 열의 끝(端)에 배치되어 있다. X방향으로 나란한 패드(PD5c, PD6c, PD5d, PD6d, PD7e)의 피치(간격)는, 대체로 동일한 정도로 할 수도 있다.
패드(PD7e)는, 상기 인출배선(HW1)에 대응하는 인출배선(HW1e)에 의해, 코일(CL5c, CL6c)(의 각각의 외측의 단부)과 접속되고, 또한, 코일(CL5d, CL6d)(의 각각의 외측의 단부)과 접속되어 있다. 이 인출배선(HW1e)은, 코일(CL5c)과 코일(CL6c)의 사이에서 패드(PD7e)까지, 및 코일(CL5d)과 코일(CL6d)의 사이에서 패드(PD7e)까지, 연장되어 있다.
도 27의 경우, 코일(CL5c)과 코일(CL6c)의 사이에 전기적으로 접속하는 패드와, 코일(CL5d)과 코일(CL6d)의 사이에 전기적으로 접속하는 패드를, 공통의 패드(PD7e)로 한 것으로, 상기 도 22의 경우와 같이 패드(PD7c)와 패드(PD7d)를 각각 형성한 경우와 비교해서, 패드의 수를 1개 줄일 수 있다. 이에 따라, 코일(CL5c, CL6c, CL5d, CL6d) 및 패드(PD5c, PD6c, PD7e, PD5d, PD6d)를 레이아웃 하는데 필요로 하는 면적을 축소할 수 있다. 또한, 패드(PD5c, PD6c, PD5d, PD6d, PD7e)가 일렬로 배열되는 것으로, 이들 패드(PD5c, PD6c, PD5d, PD6d, PD7e)에, 본딩와이어 등의 접속용 부재를 접속하기 쉬워진다.
또한, 패드(PD7e)를, 패드(PD5c, PD6c, PD5d, PD6d)의 사이에 배치하고 싶지 않은 요구(설계상 요구 등)가 있는 경우, 도 27과 같이, X방향으로 나란한 패드(PD5c, PD6c, PD5d, PD6d)의 연장되는 위치에 패드(PD7e)를 배치하는 것으로, 대응할 수 있다.
다음으로, 도 28의 레이아웃에 대해서, 설명한다.
도 28의 레이아웃은, 도 26의 레이아웃이나 도 27의 레이아웃의 변형예이다.
도 28의 경우, 반도체칩(CP1)에 있어서, 코일(CL5c)과 코일(CL6c)과 코일(CL5d)과 코일(CL6d)이 순서적으로, 반도체칩(CP1)의 변(SH1)의 근방에, 이 변(SH1)을 따라서 배치되어 있다. 패드(PD5c)는, 코일(CL5c)의 내측에 배치되어 코일(CL5c)의 일단에 접속되고, 패드(PD6c)는, 코일(CL6c)의 내측에 배치되어 코일(CL6c)의 일단에 접속되며, 패드(PD5d)는, 코일(CL5d)의 내측에 배치되어 코일(CL5d)의 일단에 접속되고, 패드(PD6d)는, 코일(CL6d)의 내측에 배치되어 코일(CL6d)의 일단에 접속되어 있다. 코일(CL5c)과 코일(CL6c)과 코일(CL5d)과 코일(CL6d)이 X방향으로 나란히 놓여 있기 때문에, 패드(PD5c)와 패드(PD6c)와 패드(PD5d)와 패드(PD6d)도, X방향으로 나란히 놓여 있다.
상기 도 26의 경우는, 패드(PD7e)를, 코일(CL6c)과 코일(CL5d)의 사이에 배치하고 있었지만, 도 28의 경우는, 패드(PD7e)를, 코일(CL6d)과 코일(CL5d)의 사이에는 배치하고 있지 않다. 즉, 도 28의 경우는, X방향으로 나란히 놓인 코일(CL6c)과 코일(CL5d)의 사이의 위치로부터, Y방향으로 소정의 거리만큼 벗어난 위치(변(SH1)으로부터 멀어지는 방향으로 벗어난 위치)에, 패드(PD7e)가 배치되어 있다.
상기 도 27의 경우와 마찬가지로 도 28의 경우도, 코일(CL6c)과 코일(CL5d)의 사이에 패드(PD7e)를 배치하고 있지 않은 만큼, 상기 도 26의 경우에 비해, 코일(CL6c)과 코일(CL5d)이 서로 근접하고 있다. X방향으로 나란한 패드(PD5c, PD6c, PD5d, PD6d)의 피치(간격)는, 대체로 동일한 정도로 할 수도 있다.
패드(PD7e)는, 상기 인출배선(HW1)에 대응하는 인출배선(HW1e)에 의해, 코일(CL5c, CL6c)(의 각각의 외측의 단부)과 접속되고, 또한, 코일(CL5d, CL6d)(의 각각의 외측의 단부)과 접속되어 있다. 이 인출배선(HW1e)은, 코일(CL5c)과 코일(CL6c)의 사이에서 패드(PD7e)까지, 및 코일(CL5d)과 코일(CL6d)의 사이에서 패드(PD7e)까지, 연장되어 있다.
도 28의 경우, 패드(PD5c)와 패드(PD6c)와 패드(PD5d)와 패드(PD6d)가 X방향으로 나란히 놓여 있고, 패드(PD7e)는, 패드(PD6c)와 패드(PD5d)의 사이의 위치로부터 Y방향으로 소정의 거리만큼 벗어난 위치(변(SH1)으로부터 멀어지는 방향으로 벗어난 위치)에 배치되어 있다. 즉, 패드(PD5c)와 변(SH1)의 사이의 거리(Y방향의 거리)와, 패드(PD6c)와 변(SH1)의 사이의 거리(Y방향의 거리)와, 패드(PD5d)와 변(SH1)의 사이의 거리(Y방향의 거리)와, 패드(PD6d)와 변(SH1)의 사이의 거리(Y방향의 거리)는, 거의 같다. 한편, 패드(PD7e)와 변(SH1)의 사이의 거리(Y방향의 거리)는, 패드(PD5c, PD6c, PD5d, PD6d)와 변(SH1)의 사이의 거리(Y방향의 거리)보다 크게 되어 있고, 그 차이는, 패드(PD5c, PD6c, PD5d, PD6d)의 한 변의 치수 이상이다.
도 28의 경우, 코일(CL5c)과 코일(CL6c)의 사이에 전기적으로 접속하는 패드와, 코일(CL5d)과 코일(CL6d)의 사이에 전기적으로 접속하는 패드를, 공통의 패드(PD7c)로 한 것으로, 상기 도 22의 경우와 같이 패드(PD7c)와 패드(PD7d)를 각각 형성한 경우와 비교해서, 패드의 수를 1개 줄일 수 있다. 이에 따라, 코일(CL5c, CL6c, CL5d, CL6d) 및 패드(PD5c, PD6c, PD7e, PD5d, PD6d)를 레이아웃 하는데 필요로 하는 면적을 축소할 수 있다.
또한, 도 28의 레이아웃에서는, 코일(CL5c, CL6c, CL5d, CL6d) 및 패드(PD5c, PD6c, PD5d, PD6d, PD7e)를 레이아웃 하는데 필요로 하는 영역의 X방향의 치수를, 작게 할 수 있고, 예를 들면, 코일(CL5c, CL6c, CL5d, CL6d)의 각각의 X방향의 치수의 합계와 동일한 정도로 할 수 있다. 그래서, 반도체칩(CP1) 전체의 설계를 하는데 있어서, 코일(CL5c, CL6c, CL5d, CL6d) 및 패드(PD5c, PD6c, PD5d, PD6d, PD7e)를 레이아웃 하는데 필요로 하는 영역의 X방향의 치수를 작게 하고 싶은 경우에, 유리하다.
또한, 도 28의 레이아웃에서는, 패드(PD5c, PD6c, PD5d, PD6d, PD7e)에 각각 본딩와이어와 같은 접속용 부재를 접속하는 경우, 패드(PD6c)에 접속하는 본딩와이어와 패드(PD5d)에 접속하는 본딩와이어의 사이에, 패드(PD7e)에 접속하는 본딩와이어가 위치하게 된다. 이 패드(PD7e)는, 패드(PD6c, PD5d)가 나란히 놓인 위치로부터 Y방향으로 벗어나 있기 때문에, 패드(PD6c)에 접속하는 본딩와이어와, 패드(PD7e)에 접속하는 본딩와이어와, 패드(PD5d)에 접속하는 본딩와이어가, 서로 접촉되는 것을 방지하기 쉬워진다.
또한, 패드(PD7e)를 코일(CL6c)과 코일(CL5d)의 사이에서 Y방향으로 벗어난 위치에 배치한 것에 의해, 코일(CL5c)과 코일(CL6c)의 사이에서 패드(PD7e)까지 연장되는 부분인 인출배선(HW1e)의 연장 거리와, 코일(CL5d)과 코일(CL6d)의 사이에서 패드(PD7e)까지 연장되는 부분인 인출배선(HW1e)의 연장 거리를, 거와 동일하게 할 수 있다. 그래서, 패드(PD7e)를 코일(CL5c)과 코일(CL6c)의 사이에 전기적으로 접속할 때까지의 인출배선(HW1e)의 저항 성분과, 패드(PD7e)를 코일(CL5d)과 코일(CL6d)의 사이에 전기적으로 접속할 때까지의 인출배선(HW1e)의 저항 성분을, 대체로 동일한 정도로 하기 쉽기 때문에, 2개의 채널의 밸런스가 좋아진다.
다음으로, 도 29의 레이아웃에 대해서, 설명한다.
도 29의 레이아웃은, 도 28의 레이아웃의 변형예이다.
도 29의 레이아웃이 상기 도 28의 레이아웃과 주로 상위한 것은, 패드(PD7e)의 배치 위치이므로, 여기에서는, 패드(PD7e) 이외에 대한 설명은 생략한다.
상기 도 28의 경우는, X방향으로 4개의 나란한 코일(CL5c, CL6c, CL5d, CL6d) 중, 중앙측의 2개의 코일인 코일(CL6c)과 코일(CL5d)의 사이의 위치로부터, Y방향으로 벗어난 위치에 패드(PD7e)를 배치하고 있었다. 그래서, 상기 도 28의 레이아웃의 경우, Y방향으로의 차이를 무시하면, 코일(CL5c, CL6c, CL5d, CL6d)의 열의 거의 중앙에 패드(PD7e)가 위치하게 된다(실제로 패드(PD7e)는 코일(CL5c, CL6c, CL5d, CL6d)의 열로부터 Y방향으로 벗어나 있다).
한편, 도 29의 레이아웃의 경우, X방향으로 4개의 나란한 코일(CL5c, CL6c, CL5d, CL6d)로부터 Y방향으로 벗어난 위치에 패드(PD7e)가 배치되어 있는 점은, 상기 도 28의 레이아웃과 공통이지만, 패드(PD7e)의 X방향의 위치가 상기 도 28의 레이아웃과 상위하다. 즉, Y방향으로의 차이를 무시하면, 상기 도 28의 레이아웃의 경우, 패드(PD7e)는, 코일(CL5c, CL6c, CL5d, CL6d)의 열의 거의 중앙에 위치하고 있었지만, 도 29의 경우, 패드(PD7e)는, 코일(CL5c, CL6c, CL5d, CL6d)의 열의 중앙에서 벗어나 있다. 예를 들면, 패드(PD5c, PD6c, PD5d, PD6d) 중 어느 것의 위치로부터 Y방향으로 벗어난 위치, 코일(CL5c)과 코일(CL6c)의 사이의 위치로부터 Y방향으로 벗어난 위치, 혹은, 코일(CL5d)과 코일(CL6d)의 사이의 위치로부터 Y방향으로 벗어난 위치 등에, 패드(PD7e)를 배치할 수 있다.
도 29의 경우, 코일(CL5c)과 코일(CL6c)의 사이에 전기적으로 접속하는 패드와, 코일(CL5d)과 코일(CL6d)의 사이에 전기적으로 접속하는 패드를, 공통의 패드(PD7e)로 한 것으로, 상기 도 22의 경우와 같이 패드(PD7c)와 패드(PD7d)를 각각 형성한 경우와 비교해서, 패드의 수를 1개 줄일 수 있다. 이에 따라, 코일(CL5c, CL6c, CL5d, CL6d) 및 패드(PD5c, PD6c, PD7e, PD5d, PD6d)를 레이아웃 하는데 필요로 하는 면적을 축소할 수 있다.
또한, 도 29의 레이아웃에서는, 코일(CL5c, CL6c, CL5d, CL6d) 및 패드(PD5c, PD6c, PD5d, PD6d, PD7e)를 레이아웃 하는데 필요로 하는 영역의 X방향의 치수를, 작게 할 수 있으며, 예를 들면, 코일(CL5c, CL6c, CL5d, CL6d)의 각각의 X방향의 치수의 합계와 동일한 정도로 할 수 있다. 그래서, 반도체칩(CP1) 전체의 설계를 하는데 있어서, 코일(CL5c, CL6c, CL5d, CL6d) 및 패드(PD5c, PD6c, PD5d, PD6d, PD7e)를 레이아웃 하는데 필요로 하는 영역의 X방향의 치수를 작게 하고 싶은 경우에, 유리하다.
다음으로, 도 30의 레이아웃에 대해서, 설명한다.
지금까지 설명한 코일(CL5, CL5c, CL5d, CL6, CL6c, CL6d, CL7, CL8)은, 팔각형으로 주회하는 코일배선으로 형성한 경우를 도시하고 있었지만, 다른 형태로서, 이들 코일(CL5, CL5c, CL5d, CL6, CL6c, CL6d, CL7, CL8)(를 구성하는 코일배선)의 형상은, 팔각형 이외의 것으로 할 수도 있다. 그 일례를 도 30에, 또 다른 일례를 도 31에 나타내고 있다.
도 30은, 상기 도 14(제1 변형예)에 있어서, 코일(CL5, CL6)(코일배선(CW5, CW6))의 형상(주회 형상)을 팔각형 이외의 것으로 한 경우를 모식적으로 나타낸 것이다. 도 30에도 나타나는 바와 같이, 코일(CL5)(코일배선(CW5))과 코일(CL6)(코일배선(CW6))은, 대칭성(對稱性)을 유지할 수 있다면, 원형, 사각형, 팔각형, 혹은 그 이외의 형상 등을 이용할 수 있다.
도 31은, 상기 도 5에 있어서, 코일(CL5, CL6)(코일배선(CW5, CW6))의 형상을 팔각형 이외의 것으로 한 경우를 모식적으로 나타낸 것이다. 도 31에도 나타나는 바와 같이, 코일(CL5)(코일배선(CW5))과 코일(CL6)(코일배선(CW6))은, 대칭성을 유지할 수 있다면, 원형, 사각형, 팔각형, 혹은 그 이외의 형상 등을 이용할 수 있다.
또한, 직렬로 접속된 코일(CL5)과 코일(CL6)은, 자기 인덕턴스가 서로 같은 것이 바람직하다. 그래서, 평면으로 볼 때, 코일(CL5)(코일배선(CW5))과 코일(CL6)(코일배선(CW6))은, 점대칭(코일(CL5)과 코일(CL6)의 사이의 중앙의 점에 대해서 점대칭)의 패턴(형상)인 것이 바람직하다. 또한, 직렬로 접속된 코일(CL7)과 코일(CL8)은, 자기 인덕턴스가 서로 같은 것이 바람직하다. 그래서, 평면으로 볼 때, 코일(CL7)(코일배선(CW7))과 코일(CL8)(코일배선(CW8))은, 점대칭(코일(CL7)과 코일(CL8)의 사이의 중앙의 점에 대해서 점대칭)의 패턴(형상)인 것이 바람직하다. 또한, 코일(CL5)의 직하의 상기 코일(CL7)(코일배선(CW7))은, 코일(CL5)(코일배선(CW5))과 같은 패턴인 것이 바람직하고, 코일(CL6)의 직하의 상기 코일(CL8)(코일배선(CW8))은, 코일(CL6)(코일배선(CW6))과 같은 패턴인 것이 바람직하다. 또한, 패드(PD7)는, 직렬로 접속된 코일(CL5)과 코일(CL6)의 사이의 중앙에 전기적으로 접속되어 있는 것이, 바람직하다.
(실시 형태 3)
본 실시 형태 3은, 상술한 바와 같은 전자 유도를 이용한 신호 전달용 코일(CL5, CL6, CL7, CL8에 상당하는 코일)을 형성한 반도체칩에 있어서의 내부배선에 대해 연구한 것이다.
상기 실시 형태 1에서 설명한 바와 같이, 상기 도 5~도 9의 코일(CL5, CL6)과 코일(CL7, CL8)이 각각 자기적으로 결합하고, 1차측의 코일(CL7, CL8)에 전류를 흘리면, 그 전류의 전화에 따라 2차측의 코일(CL5, CL6)에 유도기전력이 발생하고 유도전류가 흐르는 것을 이용하여, 코일(CL5, CL6, CL7, CL8)을 통하여 신호를 전달할 수 있다. 즉, 전자 유도를 이용하는 것으로, 코일(CL5, CL6, CL7, CL8)을 통하여 신호를 전달할 수 있다. 그래서, 코일이 자속(자계)을 발생시키는 것을 고려하여, 반도체칩의 내부배선을 설계하는 것이 바람직하다.
코일(CL5, CL6, CL7, CL8)을 내장하는 반도체칩에 대해서, 반도체칩(CP1)의 내부배선(상기 배선 M1~M5에 상당하는 배선)의 레이아웃을 설계하는 경우, 코일(CL5, CL6, CL7, CL8)과 평면으로 볼 때 중첩되는 위치에는 내부배선을 배치하지 않는 것이, 특성상 바람직하다. 이것은, 1차측의 코일(CL7, CL8)에 전류를 흘리거나, 2차측의 코일(CL5, CL6)에 유도전류가 흐르거나 하면, 코일(CL5, CL6, CL7, CL8)을 관통하도록 자속이 발생하지만, 코일(CL5, CL6, CL7, CL8)과 평면으로 볼 때 중첩되는 위치에 내부배선이 있으면, 그 내부배선은 이 자속의 영향을 받게 되기 때문이다. 구체적으로는, 자속의 영향으로 내부배선에 와전류(渦電流)가 발생해 버려서, 이 와전류가, 내부배선에 정상적으로 전류가 흐르는 것을 저해하여, 배선저항의 증대 등을 초래하게 된다.
그래서, 코일(CL5, CL6, CL7, CL8)과 평면으로 볼 때 중첩되는 위치에는 내부배선을 배치하지 않게 반도체칩의 설계를 행하고자 하면, 코일(CL5, CL6, CL7, CL8)과 평면으로 볼 때 중첩되는 영역은, 내부배선의 설치 금지 영역으로 되어 버리기 때문에, 내부배선의 레이아웃이 실시하기 어려워지고, 또한, 반도체칩의 면적의 증대를 초래하게 된다. 그래서, 설계상, 코일(CL5, CL6, CL7, CL8)과 평면으로 볼 때 중첩되는 위치에 내부배선을 배치하고 싶은 경우가 있으며, 그러한 경우에, 코일(CL5, CL6, CL7, CL8)에 의한 자속의 영향이 내부배선에서 가능한 한 생기지 않도록 하는 기술에 대하여 검토를 실시했다.
그 결과, 반도체칩에 있어서, 코일(CL5, CL6, CL7, CL8)과 평면으로 볼 때 중첩되는 위치에 내부배선을 배치하는 경우에는, 그 내부배선에 슬릿을 형성해 두는 것이 유효하다는 것을 알아냈다. 슬릿을 형성함으로써, 전체의 배선폭은 변함없이, 슬릿에 끼워진 부분의 배선폭이 작아지는 것으로, 코일(CL5, CL6, CL7, CL8)에 의해 생긴 자속에 의한 와전류가 발생하기 어렵게 된다. 이것은, 배선을 자속이 관통하면 그 배선에 와전류가 발생하지만, 와전류가 발생하기 쉬운 것은 배선의 폭이 큰(넓은) 경우이며, 배선의 폭을 작게(좁게) 하는 만큼 와전류는 발생하기 어려워지기 때문이다.
이하, 도면을 참조하여 구체적으로 설명한다.
도 32~도 34는, 본 실시 형태 3에 따른 반도체칩(반도체장치)의 요부 평면도이고, 도 35는 그 요부 단면도이며, 도 36은 그 요부 사시도이다. 이 중, 도 32는, 상기 실시 형태 1의 상기 도 5에 대응하는 것이며, 도 33은, 상기 실시 형태 1의 상기 도 6에 대응하는 것이다(단, 도 32 및 도 33에서는 해칭은 붙이지 않았다).
또한, 도 32와 도 33과 도 34는, 반도체칩에 있어서의 같은 평면 영역이 나타나 있지만, 층이 달라서, 도 33은 도 32보다 하층이 나타나고, 도 34는 도 33보다 하층이 나타나 있다. 구체적으로는, 도 32에는, 반도체칩에 형성된 상기 트랜스(TR1)의 2차측의 코일(코일(CL5, CL6))이 나타나고, 도 33에는, 반도체칩에 형성된 상기 트랜스(TR1)의 1차측의 코일(코일(CL7, CL8))이 나타나며, 도 34에는, 반도체칩(CP1)에 형성된 상기 트랜스(TR1)용의 코일과 평면으로 볼 때 중첩되도록 연장되는 배선(WR1)이 나타나 있다. 또한, 도 32~도 34의 A1-A1선에서의 단면도가 도 35에 대응한다. 또한, 도 36에는, 코일배선(CW6)과 배선(WR1)의 교차 영역이 나타나 있다.
또한, 도 32 및 도 33에서는, 배선(WR1)의 위치를 알기 쉽도록, 배선(WR1)의 외형(외주)의 위치를 이점 쇄선으로 나타내고 있다. 또한, 도 34에서는, 코일의 위치를 알기 쉽도록, 도 32의 코일(CL5, CL6)의 외형(외주)의 위치를 점선으로 나타내고 있다. 평면으로 볼 때, 코일(CL5, CL6)의 외형(외주)의 위치와 코일(CL7, CL8)의 외형(외주)의 위치는 실질적으로 일치하고 있기 때문에, 도 34의 점선은, 도 33의 코일(CL7, CL8)의 외형(외주)의 위치로 볼 수도 있다. 또한, 도 33에 있어서, 상기 인출배선(HW2, HW3)에 대해서는 도시를 생략하고 있다.
도 32~도 36에 나타나는 코일(CL5)(코일배선(CW5)), 코일(CL6)(코일배선(CW6)), 코일(CL7)(코일배선(CW7)), 코일(CL8)(코일배선(CW8)), 패드(PD5, PD6, PD7), 인출배선(HW1) 및 접속배선(HW4)에 대해서는, 상기 실시 형태 1에서 설명했으므로, 여기에서는 그 반복 설명은 생략한다. 즉, 도 32~도 36의 구조가 상기 도 5~도 10의 구조와 상위한 것은, 배선(WR1)이 형성되어 있는 것이므로, 이하에서는, 주로 배선(WR1)에 대해 설명한다.
도 32~도 36에 나타나는 바와 같이, 배선(WR1)이, 코일(CL6)과 평면으로 볼 때 중첩되는 위치에 형성되어 있다. 이 배선(WR1)은, 코일(CL5, CL6)과는 다른 층이며, 또한 코일(CL7, CL8)과도 다른 층에, 형성되어 있다. 즉, 코일(CL5, CL6)과 코일(CL7, CL8)의 어느 쪽과도 다른 층에 배선(WR1)이 연장되고 있고, 이 배선(WR1)의 일부가, 코일(CL6)과 평면으로 볼 때 중첩되어 있다.
배선(WR1)은, 코일(CL5, CL6)과 코일(CL7, CL8)의 어느 쪽과도 다른 층에 형성되어 있기 때문에, 배선(WR1)이 방해가 되는 일 없이, 코일(CL5, CL6, CL7, CL8)을 형성할 수 있다. 또한, 상기 도 3 또는 상기 도 4의 구조를 적용하는 경우, 배선(WR1)은, 코일(CL1a) 및 코일(CL2a)과 다른 층에 형성되고, 또한, 상기 배선(M1~M5) 중 어느 것에 의해 형성할 수 있다.
또한, 1차 코일은 2차 코일의 직하에 형성되어 있기 때문에, 어느 배선이 2차 코일과 평면으로 볼 때 중첩되어 있는 경우, 그 배선은 1차 코일과도 평면으로 볼 때 중첩된다. 구체적으로는, 코일(CL7)은, 코일(CL5)의 직하에 형성되어 있기 때문에, 배선(WR1)이 코일(CL5)과 평면으로 볼 때 중첩되어 있는 경우, 그 배선(WR1)은 코일(CL7)과도 평면으로 볼 때 중첩되어 있게 된다. 또한, 코일(CL8)은, 코일(CL6)의 직하에 형성되어 있기 때문에, 배선(WR1)이 코일(CL6)과 평면으로 볼 때 중첩되어 있는 경우, 그 배선(WR1)은 코일(CL8)과도 평면으로 볼 때 중첩되어 있게 된다. 그래서, 코일(CL6)과 평면으로 볼 때 중첩되는 배선(WR1)은, 필연적으로, 코일(CL8)과 평면으로 볼 때 중첩되어 있게 된다.
또한, 코일과 평면으로 볼 때 중첩되는 위치 또는 영역은, 그 코일을 구성하는 코일배선이 주회하고 있는 영역과 평면으로 볼 때 중첩되는 위치 또는 영역만이 아니라, 그 코일의 나선의 내측의 영역과 평면으로 볼 때 중첩되는 위치 또는 영역도 포함하는 것으로 한다. 그래서, 예를 들면, 코일(CL6)과 중첩되는 위치 또는 영역은, 코일배선(CW6)이 주회하고 있는 영역과 평면으로 볼 때 중첩되는 위치 또는 영역만이 아니라, 그 코일(CL6)의 나선의 내측의 영역(즉, 패드(PD6)가 배치되어 있는 영역)과 평면으로 볼 때 중첩되는 위치 또는 영역도 포함하고 있다.
도 32~도 36에 나타나는 바와 같이, 배선(WR1)은, 코일(CL6)과 평면으로 볼 때 중첩되도록 연장되고 있지만, 코일(CL6)과 평면으로 볼 때 중첩되는 위치에 슬릿(개구부)(SL)을 가지고 있다. 배선(WR1)에 있어서, 슬릿(SL)은, 적어도 1개, 바람직하게는 복수 형성되어 있고, 각 슬릿(SL)은, 배선(WR1)의 연장 방향에 따라서 형성되어 있다. 즉, 배선(WR1)에 있어서의 슬릿(SL)의 연장 방향은, 그 배선(WR1)의 연장 방향과 일치한다. 슬릿(SL)은, 배선(WR1)의 연장 방향에 따른 방향의 치수가, 배선(WR1)의 배선폭 방향을 따른 방향의 치수보다 크다. 슬릿(SL)은, 배선(WR1)의 상면에서 하면까지 관통하고 있는 개구부이다.
배선(WR1)은, 전체의 배선폭(폭)은 W3이지만, 슬릿(SL)을 형성함으로써, 슬릿(SL)으로 구분(분할)된 배선부(WR1a)의 폭 W4는, 배선폭(폭) W3보다 작게 된다(즉, W4＜W3). 즉, 코일(CL6)과 평면으로 볼 때 중첩되는 영역에서는, 배선(WR1)의 연장 방향에 폭 W4로 연장되는 배선부(WR1a)가, 슬릿(SL)을 사이에 개재하여 복수로 나란히 놓인 상태가 되어 있다. 이 배선부(WR1a)끼리는, 배선(WR1)에 있어서의 슬릿(SL)이 형성되어 있지 않은 개소로 연결되기 때문에, 서로 전기적으로 접속되어 있다.
본 실시 형태와는 달리, 만약 배선(WR1)에 슬릿(SL)이 형성되어 있지 않은 경우, 배선(WR1)이 코일(CL6)과 평면으로 볼 때 중첩되어 있는 것으로부터, 코일(CL6, CL8)에 의해서 생기는 자속의 영향으로, 배선(WR1)에 와전류가 발생하기 쉬워진다. 와전류가 배선(WR1)에 발생하면, 배선(WR1)에 있어서, 배선(WR1)의 연장 방향으로 정상적으로 전류가 흐르는 것이 저해될 우려가 있다.
그것에 대해, 본 실시 형태 3에서는, 코일(CL6)과 평면으로 볼 때 중첩되도록 연장되어 있는 배선(WR1)이, 코일(CL6)과 평면으로 볼 때 중첩되는 위치에 슬릿(SL)을 가지고 있다. 그래서, 코일(CL6)과 평면으로 볼 때 중첩되는 위치에 있어서, 배선(WR1)은, 전체의 배선폭 W1보다 작은 폭 W2를 가지는 배선부(WR1a)에 슬릿(SL)으로 구분되어 있다. 각각의 와전류는 슬릿(SL)을 사이에 둔 복수의 배선부(WR1a)에 걸쳐서는 발생하지 않기 때문에, 만약 와전류가 생긴다면, 단독의 배선부(WR1a) 내에 발생해야 한다. 그렇지만, 배선(WR1)에 슬릿(SL)을 형성함으로써, 배선부(WR1a)의 폭이 작게(좁게) 되고 있기 때문에, 배선부(WR1a)를 관통하는 자속이 발생해도, 배선부(WR1a)에 와전류가 발생하기 어렵게 된다. 즉, 코일(CL6)과 평면으로 볼 때 중첩되도록 연장되는 배선(WR1)에 있어서, 코일(CL6)과 평면으로 볼 때 중첩되는 영역에서는, 배선(WR1)에 슬릿(SL)을 형성함으로써, 배선(WR1)을 슬릿(SL)에 의해 복수의 배선부(WR1a)로 구분(분할)하고, 폭이 작아진 배선부(WR1a)에서 와전류가 발생하기 어렵게 되도록 하고 있다.
또한, 여기에서는, 배선(WR1)이 코일(CL6)과 평면으로 볼 때 중첩되는 경우에 대해 도시 및 설명했지만, 배선(WR1)이 코일(CL5)과 평면으로 볼 때 중첩되는 경우나, 코일(CL5)과 코일(CL6)의 양쪽 모두와 평면으로 볼 때 중첩되는 경우도 마찬가지이다.
즉, 배선(WR1)이 코일(CL5)과 평면으로 볼 때 중첩되도록 연장되어 있는 경우, 배선(WR1)은, 코일(CL5)과 평면으로 볼 때 중첩되는 위치(영역)에 슬릿(SL)을 가진 것으로 된다. 또한, 배선(WR1)이 코일(CL6)과 평면으로 볼 때 중첩되도록 연장되어 있는 경우는, 배선(WR1)은, 코일(CL6)과 평면으로 볼 때 중첩되는 위치(영역)에 슬릿(SL)을 가진 것으로 된다. 또한, 배선(WR1)이 코일(CL5)과 코일(CL6)의 양쪽 모두와 평면으로 볼 때 중첩되도록 연장되어 있는 경우(후술하는 도 37의 배선(WR1)에 대응), 배선(WR1)은, 코일(CL5)과 평면으로 볼 때 중첩되는 위치(영역)와, 코일(CL6)과 평면으로 볼 때 중첩되는 위치(영역)에 슬릿(SL)을 가진 것으로 된다. 즉, 반도체칩에 있어서, 코일(CL5, CL6) 중 한쪽 또는 양쪽 모두와 평면으로 볼 때 중첩되도록 연장되는 배선(WR1)을 형성하는 경우, 이 배선(WR1)에 있어서, 코일(CL5, CL6)과 중첩 영역에 슬릿(SL)을 형성해 두는 것이다. 또한, 코일(CL5, CL6)의 직하에 코일(CL7, CL8)가 배치되어 있기 때문에, 배선(WR1)에 있어서, 코일(CL5, CL6)과 평면으로 볼 때 중첩되어 있는 영역(위치)과, 코일(CL7, CL8)과 평면으로 볼 때 중첩되어 있는 영역(위치)은 일치하고 있다.
따라서, 본 실시 형태 3에서는, 반도체칩에 있어서, 코일(CL5, CL6, CL7, CL8) 중 어느 것과 평면으로 볼 때 중첩되도록 연장되는 내부배선(단, 코일(CL5, CL6, CL7, CL8)과는 다른 층의 내부배선)에 대해서, 코일(CL5, CL6, CL7, CL8) 중 어느 것과 평면으로 볼 때 중첩되어 있는 영역(위치)에는, 슬릿(SL)을 형성하는 것이다.
그래서, 본 실시 형태 3에서는, 배선(WR1)이 코일(CL5, CL6)의 한쪽 또는 양쪽에 평면으로 볼 때 중첩되도록 연장되고, 코일(CL5, CL6, CL7, CL8)에 의해서 생기는 자속이 이 배선(WR1)에 영향을 준다고 해도, 배선(WR1)에 있어서, 코일(CL5, CL6)과 평면으로 볼 때 중첩되는 위치에 슬릿(SL)을 형성함으로써, 배선(WR1)에 와전류가 발생하는 것을 억제 또는 방지할 수 있다. 이에 따라, 코일(CL5, CL6, CL7, CL8)에 의한 자속에 기인한 와전류가 배선(WR1)에 정상적으로 전류가 흐르는 것을 저해하는 것을 억제 또는 방지할 수 있다. 그래서, 배선저항의 증대 등을 억제 또는 방지할 수 있다. 따라서, 반도체칩의 성능을 향상시킬 수 있다.
또한, 반도체칩에 있어서, 자기결합한 코일(CL5), 코일(CL7)은 형성하지만, 코일(CL6, CL8)은 형성하지 않는 경우, 그 코일(CL5, CL7)과 평면으로 볼 때 중첩되는 배선(단, 코일(CL5, CL7)과는 다른 층의 배선)에 있어서, 코일(CL5, CL7)과 평면으로 볼 때 중첩되어 있는 영역(위치)에 슬릿(SL)을 형성하면 된다.
또한, 본 실시 형태 3과는 달리, 코일과 평면으로 볼 때 중첩되는 영역에 있어서, 배선(WR1)에 슬릿(SL)을 형성하는 것이 아니라, 배선(WR1) 전체의 폭(배선폭 W3에 상당하는 폭)을 작게 하는 것도 고려할 수 있지만, 이 경우, 전체의 폭을 작게 한 것에 따른 배선저항(임피던스)의 증대로 이어져 버린다.
그것에 대해, 본 실시 형태 3에서는, 코일과 평면으로 볼 때 중첩되는 영역에 있어서, 배선(WR1) 전체의 폭(배선폭 W3에 상당하는 폭)을 작게 하는 것이 아니라, 배선(WR1)에 슬릿(SL)을 형성함으로써, 슬릿(SL)으로 구분된 배선부(WR1a)의 폭 W4를 배선(WR1) 전체의 배선폭 W3보다 작게 한다(즉, W4＜W3). 슬릿(SL)으로 구분된 배선부(WR1a)의 폭 W4가 작은 것으로, 그 배선부(WR1a)를 자속이 관통했다고 해도, 와전류는 발생하기 어려워진다. 또한, 슬릿(SL)으로 구분된 배선부(WR1a)의 폭 W4가 작아도, 그 배선부(WR1a)는 다수 있으며, 슬릿(SL)이 형성되어 있지 않은 영역에서 복수의 배선부(WR1a)끼리가 연결되고 있기 때문에, 배선부(WR1a)의 폭 W4를 작게 해도, 배선(WR1)의 배선저항(임피던스)의 증대를 억제할 수 있다.
또한, 본 실시 형태 3에서는, 반도체칩에 있어서, 코일(CL5, CL6, CL7, CL8)과 평면으로 볼 때 중첩되는 영역에도, 내부배선을 배치할 수 있기 때문에, 내부배선의 레이아웃 설계가 실시하기 쉬워진다. 또한, 반도체칩의 소형화(소면적화)를 도모할 수 있다.
또한, 본 실시 형태 3에서는, 코일(CL5, CL6)과 평면으로 볼 때 중첩되도록 연장되는 배선(WR1)에 있어서, 코일(CL5, CL6)과 평면으로 볼 때 중첩되어 있는 영역(위치)에는, 슬릿(SL)을 형성하고 있지만, 이것이, 코일(CL5, CL6, CL7, CL8)에 의해 생긴 자속(자계)에 의한 영향을 가장 받기 쉬운 것은, 코일(CL5, CL6)과 평면으로 볼 때 중첩되는 영역이기 때문이다. 그렇지만, 코일(CL5, CL6, CL7, CL8)과 평면으로 볼 때 중첩되어 있는 영역으로부터 떨어져 있어도, 코일(CL5, CL6, CL7, CL8)에 의해 생긴 자속(자계)에 의한 영향을 받는 영역까지는, 배선(WR1)에 있어서 슬릿(SL)을 연장해 놓은 것이 바람직하다. 이에 따라, 코일(CL5, CL6, CL7, CL8)에 의해 생긴 자속(자계)에 의해 배선(WR1)에 와전류가 생기는 것을, 보다 정확하게 억제 또는 방지할 수 있다. 한편, 배선(WR1)에 있어서, 코일(CL5, CL6, CL7, CL8)에 의해 생긴 자속(자계)에 의한 영향을 받지 않는 영역에는, 슬릿(SL)을 형성하지 않는 것이 바람직하며, 이에 따라 배선(WR1)의 배선저항(임피던스)을 저감할 수 있다. 그래서, 배선(WR1)에 있어서, 코일(CL5, CL6, CL7, CL8)과 평면으로 볼 때 중첩되어 있는 영역에 슬릿(SL)이 연장되고, 그 슬릿(SL)은, 코일(CL5, CL6, CL7, CL8)과 평면으로 볼 때 중첩되어 있는 영역으로부터 약간 떨어진 영역에서 종단(終端)하고 있는 것이 바람직하다. 즉, 배선(WR1)에 있어서, 슬릿(SL)의 단부(슬릿이 연장되는 방향의 단부)는, 코일(CL5, CL6, CL7, CL8)과 평면으로 볼 때 중첩되지 않은 영역에 위치하고 있는 것이 바람직하다.
또한, 배선(WR1)은, 1차 코일(코일(CL7, CL8))과 2차 코일(코일(CL5, CL6)) 중 어느 쪽과도 다른 층에 형성한다. 이때, 배선(WR1)을 1차 코일(코일(CL7, CL8))과 2차 코일(코일(CL5, CL6))의 사이의 층에 형성하는 경우와, 배선(WR1)을 1차 코일(코일(CL7, CL8))과 2차 코일(코일(CL5, CL6))의 양쪽 모두보다 하층에 형성하는 경우와, 배선(WR1)을 1차 코일(코일(CL7, CL8))과 2차 코일(코일(CL5, CL6))의 양쪽 모두보다 상층에 형성하는 경우가 있을 수 있다. 이들 3가지 경우 모두 가능하지만, 이 중, 배선(WR1)을 1차 코일(코일(CL7, CL8))과 2차 코일(코일(CL5, CL6))의 양쪽 모두보다 하층에 형성하는 경우가 가장 바람직하다.
배선(WR1)을 1차 코일(코일(CL7, CL8))과 2차 코일(코일(CL5, CL6))의 양쪽 모두보다 상층에 형성하는 경우는, 2차 코일(코일(CL5, CL6))을 배선(WR1)보다 하층에 형성하게 되어, 2차 코일(코일(CL5, CL6))을 패드(PD5, PD6, PD7)에 접속하기 어려워진다. 또한, 배선(WR1)을 1차 코일(코일(CL7, CL8))과 2차 코일(코일(CL5, CL6))의 사이의 층에 형성하는 경우는, 1차 코일(코일(CL7, CL8))과 2차 코일(코일(CL5, CL6))의 사이의 내압보다, 2차 코일(코일(CL5, CL6))과 배선(WR1)의 사이의 내압이 작아지기 때문에, 내압 저하의 우려가 있다. 그것에 대해, 배선(WR1)을, 1차 코일(코일(CL7, CL8))과 2차 코일(코일(CL5, CL6))의 양쪽 모두보다 하층에 형성하는 경우는, 2차 코일(코일(CL5, CL6))을 패드(PD5, PD6, PD7)에 접속하기 쉽고, 배선(WR1)도 레이아웃 하기 쉬우며, 또한, 내압 향상 면에서도 유리하다.
도 37은, 반도체칩(CP1)에 있어서의 내부배선의 다른 예를 나타내는 요부 평면도로서, 상기 도 34에 대응하는 것이다. 도 37에는, 코일(CL5, CL6, CL7, CL8)을 형성한 영역의 근방에 배치된 내부배선인 배선(WR1) 및 배선(WR2)이 나타나 있고, 코일의 위치를 알기 쉽도록, 상기 도 32의 코일(CL5, CL6)의 외형(외주)의 위치를 점선으로 나타내고 있다.
배선(WR1, WR2)은, 코일(CL5, CL6)과는 다른 층이며, 또한 코일(CL7, CL8)과도 다른 층에 형성되어 있지만, 배선(WR1)은 코일(CL5, CL6)과 평면으로 볼 때 중첩되도록 연장되고 있고, 한편, 배선(WR2)은, 평면으로 볼 때 코일(CL5, CL6)의 어느 쪽에도 중첩되지 않았다.
본 실시 형태 3에서는, 반도체칩에 있어서, 코일(CL5, CL6, CL7, CL8)과 평면으로 볼 때 중첩되는 영역은, 내부배선의 설치 금지 영역으로 하고 있지 않다. 그래서, 코일(CL5, CL6, CL7, CL8)을 포함하는 반도체칩에 있어서는, 도 37에 나타나는 바와 같이, 코일(CL5, CL6, CL7, CL8) 중 어느 것과 평면으로 볼 때 중첩되도록 연장되는 배선(WR1)과, 코일(CL5, CL6, CL7, CL8) 중 어느 것과도 평면으로 볼 때 중첩되지 않는 배선(WR2)이 있다. 이 중, 코일(CL5, CL6, CL7, CL8) 중 어느 것과 평면으로 볼 때 중첩되도록 연장되는 배선(WR1)에 대해서는, 그 코일과 평면으로 볼 때 중첩되는 위치(영역)에 슬릿(SL)을 형성한다. 한편, 코일(CL5, CL6, CL7, CL8) 중 어느 것과도 평면으로 볼 때 중첩되지 않는 배선(WR2)에 대해서는, 그러한 슬릿(SL)은 형성하지 않는다.
이에 따라, 코일과 중첩되어 있는 것으로 그 코일에 의해 생긴 자속(자계)의 영향을 받기 쉬운 배선(WR1)에 대해서는, 슬릿(SL)을 형성한 것으로 와전류의 발생을 방지할 수 있고, 한편, 코일과 중첩되지 않기 때문에 코일에 의해 생긴 자속(자계)의 영향을 받기 어려운 배선(WR2)에 있어서는, 슬릿(SL)을 형성하지 않는 것으로, 배선저항을 저감할 수 있다. 또한, 코일(CL5, CL6, CL7, CL8)과 평면으로 볼 때 중첩되는 영역을, 내부배선의 설치 금지 영역으로 하지 않는 것으로, 반도체칩의 소형화(소면적화)를 도모할 수 있다. 따라서, 반도체칩의 성능 향상과 반도체칩의 소형화(소면적화)를 양립시킬 수 있다.
본 실시 형태 3의 사상은, 상기 인출배선(HW2, HW3)에 적용할 수도 있으며, 이것에 대해서 도 38을 참조하여 설명한다.
도 38은, 반도체칩의 요부 평면도로서, 인출배선(HW2, HW3)이 나타나 있지만, 코일의 위치를 알기 쉽도록, 도 34 또는 도 37과 마찬가지로 코일(CL5, CL6)의 외형(외주)의 위치를 점선으로 나타내고 있다.
인출배선(HW2)은, 코일(CL7)의 내측(나선의 내측)의 단부를 코일(CL7)의 외주보다 외측으로 인출하기 위한 배선이다. 그래서, 인출배선(HW2)은, 코일(CL7)과 평면으로 볼 때 중첩되도록 연장되고, 따라서, 코일(CL5)과 평면으로 볼 때 중첩되도록 연장되어 있다. 또한, 인출배선(HW3)은, 코일(CL8)의 내측(나선의 내측)의 단부를 코일(CL8)의 외주보다 외측으로 인출하기 위한 배선이다. 그래서, 인출배선(HW3)은, 코일(CL8)과 평면으로 볼 때 중첩되도록 연장되고, 따라서, 코일(CL6)과 평면으로 볼 때 중첩되도록 연장되어 있다. 그래서, 인출배선(HW2)은, 코일(CL5, CL7)에 의해 생긴 자속(자계)의 영향을 받기 쉽고, 인출배선(HW3)은, 코일(CL6, CL8)에 의해 생긴 자속(자계)의 영향을 받기 쉽다.
그래서, 본 실시 형태 3에서는, 도 38에 나타나는 바와 같이, 인출배선(HW2, HW3)에 슬릿(SL)을 형성하고 있다. 즉, 인출배선(HW2)에 있어서, 코일(CL5)과 평면으로 볼 때 중첩되는 위치(따라서 코일(CL8)과 평면으로 볼 때 중첩되는 위치)에 슬릿(SL)을 형성하고, 인출배선(HW3)에 있어서, 코일(CL6)과 평면으로 볼 때 중첩되는 위치(따라서 코일(CL8)과 평면으로 볼 때 중첩되는 위치)에 슬릿(SL)을 형성하고 있다. 이에 따라, 코일(CL5, CL6, CL7, CL8)에 의해서 생기는 자속이 인출배선(HW2, HW3)에 영향을 준다고 해도, 인출배선(HW2, HW3)에 와전류가 발생하는 것을 억제 또는 방지할 수 있다. 각 인출배선(HW2, HW3)에 있어서, 슬릿(SL)은, 적어도 1개, 바람직하게는 복수로 형성할 수 있고, 각 슬릿(SL)은 각 인출배선(HW2, HW3)의 연장 방향을 따라서 형성할 수 있다.
또한, 본 실시 형태 3은, 지금까지 설명한 코일 중 어느 것에도 적용할 수 있다. 즉, 도 5~도 10의 경우, 도 12 및 도 13의 경우, 도 14 및 도 15의 경우, 도 21의 경우, 도 22의 경우, 도 23의 경우, 도 24의 경우, 도 25의 경우, 도 26의 경우, 도 27의 경우, 도 28의 경우, 도 29의 경우, 도 30의 경우, 도 31의 경우, 도 32~도 35의 경우, 도 37의 경우, 및 도 38의 경우 등의, 어느 것에 대해서도 적용할 수 있다. 즉, 이들 각 경우에 있어서, 코일과 평면으로 볼 때 중첩되도록 연장되는 배선을 형성할 수 있지만, 그 배선에 대해서는, 코일과 평면으로 볼 때 중첩되는 위치에 슬릿을 형성해 두는 것이다. 일례로서, 상기 도 12 및 도 13의 제1 검토예에 본 실시 형태 3의 기술 사상을 적용한 경우를, 도 39~도 41을 참조하여 설명한다.
도 39~도 41은, 도 12 및 도 13의 제1 검토예에 본 실시 형태 3의 기술 사상을 적용한 경우의 평면도이다. 이 중, 도 39는, 상기 도 12와 같은 패턴에, 배선(WR1)의 위치를 이점 쇄선으로 나타낸 것에 대응하고, 도 40은, 상기 도 13과 같은 패턴에, 배선(WR1)의 위치를 이점 쇄선으로 나타낸 것에 대응한다. 또한, 도 41은, 배선(WR1)이 나타나 있지만, 코일의 위치를 알기 쉽도록, 상기 도 12나 도 39의 코일(CL105, CL106)의 외형(외주)의 위치를, 도 41에서는 점선으로 나타내고 있다.
도 39~도 41에 나타나는 코일(CL105, CL106, CL107, CL108), 패드(PD105, PD106, PD107) 및 접속배선(HW104)에 대해서는, 상기 도 12 및 도 13을 참조하여 설명했으므로, 여기에서는 그 반복 설명은 생략한다. 즉, 도 39~도 41의 구조가 상기 도 12 및 도 13의 구조와 상위한 것은, 배선(WR1)이 형성되어 있는 것이다.
도 12 및 도 13의 제1 검토예의 경우도, 본 실시 형태 3을 적용하여, 도 39~도 41에 나타나는 바와 같이, 코일(CL105, CL106) 중 한쪽 또는 양쪽과 평면으로 볼 때 중첩되도록 연장되는 배선(WR1)을 형성하는 것으로, 내부배선의 레이아웃 설계가 실시하기 쉬워지고, 또한, 반도체칩의 소형화(소면적화)를 도모할 수 있다. 그리고, 코일(CL105, CL106) 중 한쪽 또는 양쪽과 평면으로 볼 때 중첩되도록 연장되는 배선(WR1)에 있어서, 그 코일(CL105, CL106)과 평면으로 볼 때 중첩되는 위치에 슬릿(SL)을 형성해 두는 것으로, 코일(CL105, CL106, CL107, CL108)에 의해서 생기는 자속이 배선(WR1)에 영향을 준다고 해도, 배선(WR1)에 와전류가 발생하는 것을 억제 또는 방지할 수 있다. 이에 따라, 와전류에 기인한 문제점을 방지할 수 있고, 반도체장치의 성능 향상을 도모할 수 있다.
이상, 본 발명자에 의해서 이루어진 발명을 그 실시 형태에 기초하여 구체적으로 설명했지만, 본 발명은 상기 실시 형태로 한정되는 것이 아니라, 그 요지를 벗어나지 않는 범위에서 다양하게 변경 가능한 것은 말할 필요도 없다.
BW, BW8, BW9 본딩와이어
CC 제어회로
CL1a, CL1b, CL2a, CL2b 코일
CL5, CL5c, CL5d, CL6, CL6c, CL6d, CL7, CL8 코일
CL105, CL106, CL107, CL108 코일
CL205, CL206, CL305, CL306 코일
CP1, CP2 반도체칩
CW5, CW6, CW7, CW8 코일배선
DB 다이본드재
DP1, DP2 다이패드
DR 구동회로
DW1, DW2, DW3, DW4 더미배선
GE1, GE2 게이트전극
GI 게이트절연막
HW1, HW1c, HW1d, HW1e, HW2, HW3 인출배선
HW4, HW104 접속배선
HW102, HW103 인출배선
IL 층간절연막
L1 길이
L2, L3, L201, L301 거리
LD 리드
LOD 부하
M1, M2, M3, M4, M5 배선
MR 밀봉수지부
NR n형 반도체영역
NW n형 웰
OP 개구부
PA1, PA2 보호막
PD, PD5, PD5a, PD5b, PD5c, PD5d 패드
PD6, PD6a, PD6b, 6c, 6d 패드
PD7, PD7a, PD7b, 7c, 7d, PD7e 패드
PD8, PD9, PD105, PD106, PD107 패드
PD205, PD206, PD305, PD306 패드 패턴
PKG 반도체패키지
PR p형 반도체영역
PW p형 웰
RS 수지막
RX1, RX2 수신회로
SB1, SB2 반도체기판
SC1 각부
SD1 n형 반도체영역
SD2 p형 반도체영역
SG1, SG2, SG3, SG4 신호
SH1, SH2 변
SL 슬릿
TR1, TR2 트랜스
TX1, TX2 송신회로
UM 기초금속막
V1 플러그
V2, V3, V4, V5 비아부
W1, W3 배선폭
W2, W4 폭
WR1, WR2 배선
WR1a 배선부

Claims (20)

  1. 반도체기판과,
    상기 반도체기판 상에 절연층을 개재하여 형성된, 제1 코일, 제2 코일, 제3 코일, 제4 코일, 제1 패드, 제2 패드 및 제3 패드
    를 가지는 반도체장치로서,
    상기 제1 코일 및 상기 제3 코일은, 전기적으로 상기 제1 패드와 상기 제2 패드의 사이에 직렬로 접속되고,
    상기 제1 코일과 상기 제3 코일의 사이에 상기 제3 패드가 전기적으로 접속되며,
    상기 제2 코일 및 상기 제4 코일은, 전기적으로 직렬로 접속되고,
    상기 제1 코일은, 상기 제2 코일의 상방에 배치되며,
    상기 제3 코일은, 상기 제4 코일의 상방에 배치되고,
    상기 제1 코일과 상기 제2 코일은, 도체로는 접속되지 않고 자기적으로 결합되며,
    상기 제3 코일과 상기 제4 코일은, 도체로는 접속되지 않고 자기적으로 결합되고,
    직렬로 접속된 상기 제2 코일 및 상기 제4 코일에 전류를 흘렸을 때에, 상기 제1 코일 및 상기 제3 코일에 흐르는 유도전류의 방향은, 상기 제1 코일과 상기 제3 코일에서 반대 방향인, 반도체장치.
  2. 제1항에 있어서,
    직렬로 접속된 상기 제2 코일 및 상기 4 코일에 전류를 흘렸을 때에, 상기 제2 코일과 상기 제4 코일에서 흐르는 전류의 방향은 반대 방향인, 반도체장치.
  3. 제2항에 있어서,
    상기 제1 패드는, 상기 제1 코일의 내측에 배치되고,
    상기 제2 패드는, 상기 제3 코일의 내측에 배치되어 있는, 반도체장치.
  4. 제3항에 있어서,
    상기 제3 패드는, 상기 제1 코일과 상기 제3 코일의 사이 이외의 영역에 배치되어 있는, 반도체장치.
  5. 제4항에 있어서,
    상기 제1 코일과 상기 제3 코일의 사이의 거리는, 상기 제3 패드의 변보다 작은, 반도체장치.
  6. 제5항에 있어서,
    상기 제1 코일의 감긴 방향과 상기 제3 코일의 감긴 방향은 같은, 반도체장치.
  7. 제6항에 있어서,
    상기 제2 코일의 감긴 방향과 상기 제4 코일의 감긴 방향은 같은, 반도체장치.
  8. 제7항에 있어서,
    상기 제1 코일과 상기 제3 코일을 상기 제3 패드에 접속하기 위한 인출배선을 더 가지며,
    상기 인출배선은, 상기 제1 코일과 상기 제3 코일의 사이에서부터, 상기 제3 패드까지 연장되어 있는, 반도체장치.
  9. 제8항에 있어서,
    상기 인출배선의 폭은, 상기 제1 코일 및 상기 제3 코일의 배선폭보다 큰, 반도체장치.
  10. 제1항에 있어서,
    상기 제1 코일과 상기 제3 코일이 동층에 형성되고,
    상기 제2 코일과 상기 제4 코일이 동층에 형성되어 있는, 반도체장치.
  11. 제1항에 있어서,
    상기 제1 코일, 상기 제2 코일, 상기 제3 코일 및 상기 제4 코일과는 다른 층에, 상기 제1 코일 및 상기 제3 코일 중 한쪽 또는 양쪽과 평면으로 볼 때 중첩되도록 연장되는 제1 배선이 형성되어 있고,
    상기 제1 배선은, 상기 제1 코일 및 상기 제3 코일 중 한쪽 또는 양쪽과 평면으로 볼 때 중첩되는 위치에 슬릿(slit)을 가지고 있는, 반도체장치.
  12. 제11항에 있어서,
    상기 제1 배선은, 상기 제2 코일 및 상기 제4 코일보다 하층에 형성되어 있는, 반도체장치.
  13. 제1 반도체칩과 제2 반도체칩을 포함하는 반도체장치로서,
    상기 제1 반도체칩은, 제1 코일, 제2 코일, 제3 코일, 제4 코일, 제1 패드, 제2 패드 및 제3 패드를 가지고,
    상기 제2 반도체칩은, 복수의 제4 패드를 가지며,
    상기 제1 코일 및 상기 제3 코일은, 전기적으로 상기 제1 패드와 상기 제2 패드의 사이에 직렬로 접속되고,
    상기 제1 코일과 상기 제3 코일의 사이에 상기 제3 패드가 전기적으로 접속되며,
    상기 제2 코일 및 상기 제4 코일은, 전기적으로 직렬로 접속되고,
    상기 제1 반도체칩 내에 있어서, 상기 제1 코일은 상기 제2 코일의 상방에 배치되며, 또한, 상기 제3 코일은 상기 제4 코일의 상방에 배치되고,
    상기 제1 코일과 상기 제2 코일은, 도체로는 접속되지 않고 자기적으로 결합되며,
    상기 제3 코일과 상기 제4 코일은, 도체로는 접속되지 않고 자기적으로 결합되고,
    상기 제1 반도체칩의 상기 제1 패드, 상기 제2 패드 및 상기 제3 패드는, 상기 제2 반도체칩의 상기 복수의 제4 패드에 각각 도전성의 접속용 부재를 통하여 전기적으로 접속되며,
    직렬로 접속된 상기 제2 코일 및 상기 제4 코일에 전류를 흘렸을 때에, 상기 제1 코일 및 상기 제3 코일에 흐르는 유도전류의 방향은, 상기 제1 코일과 상기 제3 코일에서 반대 방향인, 반도체장치.
  14. 제13항에 있어서,
    상기 제1 반도체칩은, 송신회로를 가지고,
    상기 제2 반도체칩은, 수신회로를 가지며,
    상기 제1 반도체칩의 상기 송신회로로부터 송신한 신호를, 상기 제1 코일, 상기 제2 코일, 상기 제3 코일 및 상기 제4 코일을 통하여, 상기 제2 반도체칩의 수신회로에 전달하는, 반도체장치.
  15. 제14항에 있어서,
    직렬로 접속된 상기 제2 코일 및 상기 4 코일에 전류를 흘렸을 때에, 상기 제2 코일과 상기 제4 코일에서 흐르는 전류의 방향은 반대 방향인, 반도체장치.
  16. 제15항에 있어서,
    상기 제1 패드는, 상기 제1 코일의 내측에 배치되고,
    상기 제2 패드는, 상기 제3 코일의 내측에 배치되어 있는, 반도체장치.
  17. 제16항에 있어서,
    상기 제3 패드는, 상기 제1 코일과 상기 제3 코일의 사이 이외의 영역에 배치되어 있는, 반도체장치.
  18. 반도체기판과,
    상기 반도체기판 상에 절연층을 개재하여 형성된, 제1 코일 및 제2 코일
    을 가지는 반도체장치로서,
    상기 제1 코일은, 상기 제2 코일의 상방에 배치되고,
    상기 제1 코일과 상기 제2 코일은, 도체로는 접속되지 않고 자기적으로 결합되며,
    상기 제1 코일 및 상기 제2 코일과는 다른 층에, 상기 제1 코일과 평면으로 볼 때 중첩되도록 연장되는 제1 배선이 형성되어 있고,
    상기 제1 배선은, 상기 제1 코일과 평면으로 볼 때 중첩되는 위치에 슬릿을 가지고 있는, 반도체장치.
  19. 제18항에 있어서,
    상기 제1 코일 및 상기 제2 코일과는 다른 층에, 상기 제1 코일과 평면으로 볼 때 중첩되지 않게 연장되는 제2 배선이 형성되어 있고,
    상기 제2 배선에는 슬릿이 형성되어 있지 않은, 반도체장치.
  20. 제18항에 있어서,
    상기 제1 배선은, 상기 제2 코일보다 하층에 형성되어 있는, 반도체장치.
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