JP6237909B1 - アイソレータおよびアイソレータの製造方法 - Google Patents

アイソレータおよびアイソレータの製造方法 Download PDF

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Abstract

【課題】パッケージの組立工程数を簡素化する。【解決手段】アイソレータ１０は、送信回路１２、トランス、受信回路１１で構成される。第１半導体基板２０の裏面にはトランスの第１コイル２１が設けられ、おもて面には送信回路１２およびトランスの第２コイル２２が設けられる。第１コイル２１は、コイル用トレンチ３２の内部に埋め込まれ、ビア埋め込み金属膜３９によって基板おもて面に引き出されて送信回路１２と電気的に接続される。第２コイル２２は、基板おもて面の絶縁層３５上に配置される。第２半導体基板４０のおもて面には、受信回路１１が設けられる。第２コイル２２と受信回路１１とは、第１，２半導体基板２０，４０のおもて面にそれぞれ設けられた第１，３電極パッド２３，４３をワイヤー５１によって接続することで互いに電気的に接続される。【選択図】 図２

Description

この発明は、アイソレータおよびアイソレータの製造方法に関する。
産業用機器や医療用機器などの各種装置は、電気的絶縁性を必要とするものが多く存在する。例えば、高電圧で制御される電気機器には、電気機器に取り込まれた信号が外部に伝達されるときや、ユーザが操作盤を直接操作したときに電気ショックやその他の甚大な影響を人体に与えないように、信号絶縁器（アイソレータ）が搭載される。アイソレータは、電気機器間や回路ブロック間の電位差が大きい場合に、高電圧部からの電流を遮断（絶縁）した状態で、低電圧部から高電圧部、または高電圧部から低電圧部へ信号を伝達（伝送）する機能を有する。
例えば、高電圧部と低電圧部との間に大電流が流れないように、高電圧部と低電圧部とをアイソレータによって電気的に絶縁する。また、電気機器間や回路ブロック間の電位差が小さい場合であっても、例えばアナログ回路とデジタル回路とが共通の基準電位に接続されている場合、アナログ回路にデジタルノイズが悪影響することがある。このため、アイソレータによってアナログ回路とデジタル回路との基準電位を電気的に完全に分離する。これによって、アナログ回路へのデジタルノイズの混入を防止することができ、システム性能を改善することができる。
従来、最も汎用性の高いアイソレータとして、信号の伝達手段に光を利用したフォトカプラによる信号絶縁方式が公知である。フォトカプラは、フォトダイオードとフォトトランジスタとを１つのパッケージに組み込んだ構造を備え、入力信号に応じたフォトダイオードの光の明暗変化をフォトトランジスタによって電圧に変換することにより電気的に絶縁した信号伝達を行う。フォトカプラは、パッケージ構造が簡易である、高い電気的絶縁性が得られるなどの利点を有する。一方、フォトカプラは、光を利用したデバイスであるため、一般的なＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：相補型金属酸化膜半導体）技術で形成することができず、個別部品として搭載される。
また、フォトカプラを構成するフォトダイオードでは、本質的に、動作温度や順方向電流などの動作条件によって発光効率の時間劣化が決定される。このため、フォトカプラを搭載するシステムの寿命を重視する場合、システムの動作温度や順方向電流の設定条件を十分に考慮する必要がある。さらに、フォトカプラは、応答速度が遅く、信号伝達にμｓオーダーの時間を要する。例えば、フォトカプラを搭載したインバータ駆動システムでは、インバータを構成するデバイスのデッドタイムをμｓオーダーで確保する必要があるため、高速化を図ることができない。
フォトカプラの次に汎用性の高いアイソレータとして、信号の伝達手段に容量性結合による電界変化を利用したカップリングキャパシタが公知である。カップリングキャパシタは、電界変化を利用して信号を伝達するため、送信回路からの直流（ＤＣ：Ｄｉｒｅｃｔ Ｃｕｒｒｅｎｔ）信号を遮断して交流（ＡＣ：Ａｌｔｅｒｎａｔｉｎｇ Ｃｕｒｒｅｎｔ）信号のみを受信回路に伝達する。そのため、カップリングキャパシタは、送信回路と受信回路との間における回路網の直流電圧設定を分離する上で有用である。また、カップリングキャパシタは、高い絶縁耐性や低消費電力などの利点を有する。しかしながら、カップリングキャパシタは、ノイズの悪影響を受けやすい、また、外部電界の悪影響を受けやすいという問題がある。
その他のアイソレータとして、２つのコイルを組み合わせたトランスが公知である。トランスは、誘導性結合に基づく磁界変化を利用して信号を伝達する方式であり、２つのコイル間にフェライトなどの磁性体を備えたものが一般的である。このトランスは、高い絶縁耐性および高いノイズ耐性を有するが、コストが高く、消費電力も大きい。また、コイル自体のサイズが大きい。ＰＣＢ（Ｐｒｉｎｔ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ：プリント基板）や、ＬＴＣＣ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｃｏ−ｆｉｒｅｄ Ｃｅｒａｍｉｃ：低温同時焼成セラミックス）、ＭＥＭＳ（Ｍｉｃｒｏ Ｅｌｅｃｔｒｏ Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍｓ：メムス）を用いて従来よりも小型で実装コストを抑制したトランスが提案されているが、依然としてサイズは大きい。
上記３つのアイソレータは個別部品であるため、これらを搭載した信号処理システムの小型化は困難である。そのため、送信回路や受信回路を形成するＣＭＯＳ技術を用いて構成可能であり、かつ送信回路または受信回路と同一の半導体チップに搭載可能なアイソレータが求められている。このようなアイソレータとして、ＨＶＩＣ（Ｈｉｇｈ Ｖｏｌｔａｇｅ ＩＣ：高耐圧ＩＣ）が公知である。ＨＶＩＣは、レベルシフト回路を介してグランドを基準電位とする信号を基準電位の異なる信号に変換する機能を備えたＩＣであり、送信回路および受信回路と同一の半導体チップ上に形成可能である。このため、ＨＶＩＣは、低コスト化、低消費電力化および小型化が可能という利点を有する。
しかしながら、ＨＶＩＣは、電流を絶縁した状態で信号を伝達することができない非絶縁方式であるため、高耐圧化が難しく、現状の技術では１２００Ｖ程度の耐圧保証が限界である。また、ＨＶＩＣは、ノイズ耐性が低く、破壊しやすいことから、信頼性が要求される装置には適用することができない。したがって、ＨＶＩＣに代わる絶縁方式のアイソレータが必要になっている。ＣＭＯＳ回路とのモノリシック化が可能な絶縁方式のアイソレータとして、デジタルアイソレータが公知である。デジタルアイソレータは、２つのコイルを用いて誘導性結合を利用したトランスであるが、ＣＭＯＳ回路を形成するための一連のプロセスを用いて当該ＣＭＯＳ回路と同一の半導体チップのおもて面または裏面に形成される。デジタルアイソレータを構成する２つのコイル間に磁性体を配置することもできる。
このようなデジタルアイソレータとして、フェライトなどの磁性体を内包するソレノイドコイルを並列に配置してトランスを構成した「ｏｎ−ｓｉｌｉｃｏｎ ｍａｇｎｅｔｉｃ−ｃｏｒｅ ｔｒａｎｓｆｏｒｍｅｒｓ」タイプ（以下、第１タイプとする）のアイソレータが提案されている（例えば、下記非特許文献１，２参照。）。第１タイプのデジタルアイソレータでは、コイルによって磁性体を挟み込むため、小さな面積で大きなインダクタンスが得られる。しかしながら、コイルが３次元的なパターンとなり、金属線をらせん状に加工することから金属線の厚さを厚くすることができない。このため、コイルの直流抵抗が増加し、電圧ゲインが低下する。また、過電流も発生するため、発熱による損失が大きい。
また、磁性体を有していないデジタルアイソレータとして、半導体チップ上に絶縁膜を介して積み重ねられた２つの平面状コイルでトランスを構成した「ｏｎ−ｓｉｌｉｃｏｎ ｃｏｒｅｌｅｓｓ ｔｒａｎｓｆｏｒｍｅｒｓ」タイプ（以下、第２タイプとする）のアイソレータが提案されている（例えば、下記特許文献１〜３および下記非特許文献３〜７参照。）。第２タイプのデジタルアイソレータでは、コイル間を絶縁膜で分離するため、この絶縁膜の厚さを調整することにより高耐圧化が可能である。また、磁性体を有していないため、ヒステリシスによる動作周波数の制限がない。しかしながら、コイルを構成する金属膜の厚さを厚くすることができないため、コイルの直流抵抗が高く、電圧ゲインが小さい。
さらに、磁性体を有していない別のデジタルアイソレータとして、半導体チップの裏面に形成された渦巻（スパイラル）状の平面形状を有する２つのトレンチの内部にそれぞれ絶縁膜を介して金属膜を埋め込んでなる２つのコイルでトランスを構成した「ｓｉｌｉｃｏｎ−ｅｍｂｅｄｄｅｄ ｃｏｒｅｌｅｓｓ ｔｒａｎｓｆｏｒｍｅｒｓ」タイプ（以下、第３タイプとする）のアイソレータが提案されている（例えば、下記特許文献４および下記非特許文献８参照。）。第３タイプのデジタルアイソレータでは、コイルを形成する金属膜の面積がトレンチの深さで決まるため、コイルの直流抵抗が低く、かつ大きなインダクタンスが得られる。また、磁性体を有していないため、ヒステリシスによる動作周波数の制限がない。しかしながら、トレンチ内壁に沿って形成された絶縁膜を厚くすることができないため、高耐圧化が困難である。また、コイル同士がチップ主面に平行な方向（横方向）にトレンチ側壁間で対向し、当該対向部分の面積が大きくなる。このため、コイル間の寄生容量が大きく、一次側コイルが二次側コイルのノイズの悪影響を受けやすい。
このような第１〜３タイプのデジタルアイソレータに生じる上記問題を解決したデジタルアイソレータとして、半導体チップの裏面側に形成した渦巻き状のトレンチの内部に絶縁膜を介して金属膜を埋め込んでなる一次側コイルと、一次側コイル上に堆積した絶縁層上に渦巻き状の金属膜を形成してなる二次側コイルとでトランスを構成した「ｓｉｌｉｃｏｎ−ｅｍｂｅｄｄｅｄ ｍｏｎｏｌｉｔｈｉｃ ｔｒａｎｓｆｏｒｍｅｒｓ」タイプ（以下、第４タイプとする）のアイソレータが提案されている（例えば、下記特許文献５および下記非特許文献９参照。）。
第４タイプのデジタルアイソレータでは、トレンチの内部に一次側コイルを形成することで面積を大きくすることができるため、一次側コイルの直流抵抗が低減され、大きな電圧ゲインが得られる。また、コイル同士がチップ主面と直交する方向（深さ方向）に対向することから当該対向部分の面積が小さく、コイル間の寄生容量が小さい。このため、送信回路から受信回路への信号伝達遅延時間が短縮されるとともに、受信回路で発生したｄＶ／ｄｔ（電圧変動）による送信回路での誤作動の発生が抑制される。また、コイル間の絶縁層の厚さを厚くすることで高耐圧化が可能となる。また、チップ裏面側にコイルを形成するため、チップおもて面側に配置した回路への磁気的な悪影響が低減される。
米国特許第７６８３６５４号明細書 米国特許第６９２７６６２号明細書 米国特許第７４１７３０１号明細書 米国特許出願公開第２０１２／００６８３０１号明細書 米国特許出願公開第２０１３／０３２１０９４号明細書
エヌ・ワング（Ｎ．Ｗａｎｇ）、外５名、スィン フィルム マイクロトランスフォーマー インテグレイティドゥ オン シリコン フォア シグナル アイソレイション（Ｔｈｉｎ Ｆｉｌｍ Ｍｉｃｒｏｔｒａｎｓｆｏｒｍｅｒ Ｉｎｔｅｇｒａｔｅｄ ｏｎ Ｓｉｌｉｃｏｎ ｆｏｒ Ｓｉｇｎａｌ Ｉｓｏｌａｔｉｏｎ）、（米国）、アイ・トリプル・イー トランザクションズ オン マグネティクス（ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｍａｇｎｅｔｉｃｓ）、２００７年６月、第４３巻、第６号、ｐ．２７１９−２７２１ エム・スー（Ｍ．Ｘｕ）、外２名、ア マイクロファブリケイティドゥ トランスフォーマー フォア ハイ−フリークエンシー パワー オア シグナル コンバージョン（Ａ Ｍｉｃｒｏｆａｂｒｉｃａｔｅｄ Ｔｒａｎｓｆｏｒｍｅｒ ｆｏｒ Ｈｉｇｈ−Ｆｒｅｑｕｅｎｃｙ Ｐｏｗｅｒ ｏｒ Ｓｉｇｎａｌ Ｃｏｎｖｅｒｓｉｏｎ）、（米国）、アイ・トリプル・イー トランザクションズ オン マグネティクス（ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｍａｇｎｅｔｉｃｓ）、１９９８年７月、第３４巻、第４号、ｐ．１３６９−１３７１ ビー・チェン（Ｂ．Ｃｈｅｎ）、アイソレイティドゥ ハーフ−ブリッジ ゲート ドライバー ウィズ インテグレイティドゥ ハイ−サイド サプライ（Ｉｓｏｌａｔｅｄ Ｈａｌｆ−Ｂｒｉｄｇｅ Ｇａｔｅ Ｄｒｉｖｅｒ ｗｉｔｈ Ｉｎｔｅｇｒａｔｅｄ Ｈｉｇｈ−Ｓｉｄｅ Ｓｕｐｐｌｙ）、（ギリシャ）、アイ・トリプル・イー パワー エレクトロニクス スペシャリスツ カンファレンス ２００８（ＩＥＥＥ Ｐｏｗｅｒ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｐｅｃｉａｌｉｓｔｓ Ｃｏｎｆｅｒｅｎｃｅ（ＰＥＳＣ） ２００８）、２００８年６月、ｐ．３６１５−３６１８ エス・カエリヤマ（Ｓ．Ｋａｅｒｉｙａｍａ）、外４名、ア ２．５ｋＶ アイソレイション ３５ｋＶ／ｕｓ ＣＭＲ ２５０Ｍｂｐｓ ０．１３ｍＡ／Ｍｂｐｓ デジタル アイソレータ イン スタンダード ＣＭＯＳ ウィズ アン オン−チップ スモール トランスフォーマー（Ａ ２．５ｋＶ ｉｓｏｌａｔｉｏｎ ３５ｋＶ／ｕｓ ＣＭＲ ２５０Ｍｂｐｓ ０．１３ｍＡ／Ｍｂｐｓ Ｄｉｇｉｔａｌ Ｉｓｏｌａｔｏｒ ｉｎ Ｓｔａｎｄａｒｄ ＣＭＯＳ ｗｉｔｈ ａｎ ｏｎ−ｃｈｉｐ ｓｍａｌｌ ｔｒａｎｓｆｏｒｍｅｒ）、（米国）、アイ・トリプル・イー シンポジウム オン ＶＬＳＩ サーキッツ ２０１０（ＩＥＥＥ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｃｉｒｃｕｉｔｓ（ＶＬＳＩＣ） ２０１０）、２０１０年６月、ｐ．１９７−１９８ エム・ミュンツァー（Ｍ．Ｍｕｎｚｅｒ）、外３名、コアレス トランスフォーマー ア ニュー テクノロジー フォア ハーフ ブリッジ ドライバー ＩＣ’ｓ（Ｃｏｒｅｌｅｓｓ ｔｒａｎｓｆｏｒｍｅｒ ａ ｎｅｗ ｔｅｃｈｎｏｌｏｇｙ ｆｏｒ ｈａｌｆ ｂｒｉｄｇｅ ｄｒｉｖｅｒ ＩＣ’ｓ）、（ドイツ）、インターナショナル エキシビジョン アンド カンファレンス フォア パワー エレクトロニクス，インテリジェント モーション アンド パワー クオリティー（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｘｈｉｂｉｔｉｏｎ ａｎｄ Ｃｏｎｆｅｒｅｎｃｅ ｆｏｒ Ｐｏｗｅｒ Ｅｌｅｃｔｒｏｎｉｃｓ，Ｉｎｔｅｌｌｉｇｅｎｔ Ｍｏｔｉｏｎ ａｎｄ Ｐｏｗｅｒ Ｑｕａｌｉｔｙ（ＰＣＩＭ））、２００３年５月 「データシート オブ ＡＤｕＭ１２３４，アナログ デバイセズ アプリケーション ノート（Ｄａｔａｓｈｅｅｔ ｏｆ ＡＤｕＭ１２３４，Ａｎａｌｏｇ Ｄｅｖｉｃｅｓ Ａｐｐｌｉｃａｔｉｏｎ Ｎｏｔｅ）」、アナログ・デバイセズ株式会社（Ａｎａｌｏｇ Ｄｅｖｉｃｅｓ）、２００７年、ｐ．１−１０ 「データシート オブ ２ＤＥ０２０Ｉ１２−ＦＩ，インフィニオン テクノロジーズ アプリケーション ノート（Ｄａｔａｓｈｅｅｔ ｏｆ ２ＤＥ０２０Ｉ１２−ＦＩ，Ｉｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ａｐｐｌｉｃａｔｉｏｎ Ｎｏｔｅ）」、インフィニオン（Ｉｎｆｉｎｅｏｎ）、２００６年 ロンシャン・ウー（Ｒｏｎｇｘｉａｎｇ．Ｗｕ）、外２名、ア ノベル シリコン−エンベデッド コアレス トランフォーマー フォア アイソレイティドゥ ＤＣ−ＤＣ コンバーター アプリケーション（Ａ Ｎｏｖｅｌ Ｓｉｌｉｃｏｎ−Ｅｍｂｅｄｄｅｄ Ｃｏｒｅｌｅｓｓ Ｔｒａｎｓｆｏｒｍｅｒ ｆｏｒ Ｉｓｏｌａｔｅｄ ＤＣ−ＤＣ Ｃｏｎｖｅｒｔｅｒ Ａｐｐｌｉｃａｔｉｏｎ）、（米国）、アイ・トリプル・イー ２３ｒｄ インターナショナル シンポジウム オン パワー セミコンダクター デバイセズ アンド ＩＣｓ ２０１１（ＩＥＥＥ ２３ｒｄ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｐｏｗｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ ａｎｄ ＩＣｓ（ＩＳＰＳＤ） ２０１１）、２０１１年５月、ｐ．３５２−３５５ ルル・ペン（Ｌｕｌｕ．Ｐｅｎｇ）、外７名、ア フルリー インテグレイティドゥ ３Ｄ ＴＳＶ トランスフォーマー フォア ハイ−ボルテージ シグナル トランスファー アプリケーションズ（Ａ Ｆｕｌｌｙ Ｉｎｔｅｇｒａｔｅｄ ３Ｄ ＴＳＶ Ｔｒａｎｓｆｏｒｍｅｒ ｆｏｒ Ｈｉｇｈ−Ｖｏｌｔａｇｅ Ｓｉｇｎａｌ Ｔｒａｎｓｆｅｒ Ａｐｐｌｉｃａｔｉｏｎｓ）、ＥＣＳ ソリッド ステイト レターズ（ＥＣＳ Ｓｏｌｉｄ Ｓｔａｔｅ Ｌｅｔｔｅｒｓ）、（米国）、ザ エレクトロケミカル ソサイエティ（Ｔｈｅ Ｅｌｅｃｔｒｏｃｈｅｍｉｃａｌ Ｓｏｃｉｅｔｙ）、２０１３年、第２巻、第５号、ｐ．２９−３１
デジタルアイソレータは、ＣＭＯＳ技術を用いたモノリシック化が可能であり、産業・医療用分野で広く適用されることが期待されており、その開発が積極的に進められている。しかしながら、上述したように第１〜３タイプのデジタルアイソレータにはさまざまな問題があり、第１〜３タイプのデジタルアイソレータの問題を解消した第４タイプのデジタルアイソレータに以下の問題がある。第４タイプのデジタルアイソレータでは、コイルと、当該コイルを配置した第１半導体チップと異なる第２半導体チップに配置された回路とが接続される。第１半導体チップの裏面側には、コイルが配置されるとともに、コイルと第２半導体チップの回路とを接続するためのパッドも配置される。このため、第１半導体チップの裏面側のコイルと第２半導体チップの回路とを接続するには、第１半導体チップの裏面側に配置したパッドにバンプ（瘤状の突起電極）を形成して第１半導体チップをフリップチップとし、第１半導体チップの裏面を下にしてプリント基板などの配線部に実装（ワイヤレスボンディング）する必要がある。したがって、１つのパッケージ内に各半導体チップを実装するための組立工程が複雑になり、実装コストが高くなる。
この発明は、上述した従来技術による問題点を解消するため、パッケージの組立工程を簡素化することができるアイソレータおよびアイソレータの製造方法を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかるアイソレータは、次の特徴を有する。第１半導体基板の第１主面側に、第１コイルが設けられている。前記第１半導体基板の第２主面側に、第１回路が設けられている。前記第１半導体基板の第２主面側に、前記第１半導体基板を挟んで前記第１コイルと対向する第２コイルが設けられている。第２半導体基板の第２主面側に、第２回路が設けられている。前記第１コイルおよび前記第２コイルで構成され、前記第１回路と前記第２回路との間で、前記第１回路から前記第２回路へ、または前記第２回路から前記第１回路へ信号を電気的に絶縁した状態で伝送するトランスが設けられている。
また、この発明にかかるアイソレータは、上述した発明において、前記第１半導体基板の第１主面に設けられたトレンチと、前記トレンチの側壁および底面に沿って設けられた酸化膜と、前記トレンチの内部の前記酸化膜の内側に埋め込まれた第１金属膜と、前記第１コイルを構成することを特徴とする。
また、この発明にかかるアイソレータは、上述した発明において、前記第１半導体基板の第２主面から前記トレンチに達するビアホールと、前記ビアホールの側壁に沿って設けられた前記酸化膜と、前記ビアホールの内部の前記酸化膜の内側に埋め込まれた前記第１金属膜と、をさらに備える。前記第１回路または前記第２回路からの信号は、前記ビアホールの内部の前記第１金属膜を介して前記第１コイルに入力されることを特徴とする。
また、この発明にかかるアイソレータは、上述した発明において、前記第１半導体基板の第２主面上に設けられ、前記第１回路を覆う絶縁層をさらに備える。前記第２コイルは、前記絶縁層上に設けられた第２金属膜からなることを特徴とする。
また、この発明にかかるアイソレータは、上述した発明において、前記第１回路が深さ方向に前記第１コイルおよび前記第２コイルと対向することを特徴とする。
また、この発明にかかるアイソレータは、上述した発明において、さらに次の特徴を有する。前記第１コイルおよび前記第２コイルは、渦巻き状の平面形状を有する。前記第１回路のうち、少なくともコイルの磁束により誤作動が生じやすい回路部は、前記第１コイルおよび前記第２コイルの渦巻きの中心以外の部分で、深さ方向に前記第１コイルおよび前記第２コイルに対向する。
また、この発明にかかるアイソレータは、上述した発明において、さらに次の特徴を有する。前記第１回路のうち、少なくともコイルの磁束により誤作動が生じやすい回路部は、前記第１コイルおよび前記第２コイルの渦巻きの最内周よりも外側で、深さ方向に前記第１コイルおよび前記第２コイルに対向する。
また、この発明にかかるアイソレータは、上述した発明において、さらに次の特徴を有する。前記第１回路のうち、少なくともコイルの磁束により誤作動が生じやすい回路部は、深さ方向に前記第１コイルおよび前記第２コイルの渦巻きの最内周よりも外側で、かつ最外周よりも内側の部分に対向する。
また、この発明にかかるアイソレータは、上述した発明において、前記第１回路および前記トランスが設けられた前記第１半導体基板と、前記第２回路が設けられた前記第２半導体基板とが同一の実装基板に実装されていることを特徴とする。
また、この発明にかかるアイソレータは、上述した発明において、前記第１コイルまたは前記第２コイルは、前記第１半導体基板の第２主面側において、前記第２回路の電極部とワイヤーによって電気的に接続されていることを特徴とする。
また、この発明にかかるアイソレータは、上述した発明において、さらに次の特徴を有する。前記第１回路は送信回路であり、前記第２回路は受信回路である。前記第１回路からの信号は、前記第１コイルに入力され、前記第２コイルから前記ワイヤーを介して前記第２回路に入力される。
また、この発明にかかるアイソレータは、上述した発明において、さらに次の特徴を有する。前記第１回路は受信回路であり、前記第２回路は送信回路である。前記第２回路からの信号は、前記ワイヤーを介して前記第２コイルに入力され、前記第２コイルから前記第１回路に入力される。
また、この発明にかかるアイソレータは、上述した発明において、前記第１金属膜がめっき膜であることを特徴とする。
また、この発明にかかるアイソレータは、上述した発明において、前記第２金属膜がめっき膜であることを特徴とする。
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかるアイソレータの製造方法は、上述したアイソレータの製造方法であって、次の特徴を有する。まず、前記第１半導体基板の第２主面に前記第１回路を形成する第１工程を行う。次に、前記第１半導体基板の第２主面にビアホールを形成し、前記第１半導体基板の第１主面にトレンチを形成して、前記ビアホールと前記トレンチとを連結させる第２工程を行う。次に、前記ビアホールの側壁と、前記トレンチの側壁および底面とに沿って酸化膜を形成する第３工程を行う。次に、前記ビアホールおよび前記トレンチの内部の前記酸化膜の内側に、前記第１半導体基板の第１主面および第２主面に露出するように第１金属膜を埋め込むことで、前記第１コイルおよび前記第１コイルの端子を形成する第４工程を行う。次に、前記第１半導体基板の第２主面に、前記第１回路を覆うように絶縁層を形成する第５工程を行う。次に、前記絶縁層の表面に、前記第２コイルとなる第２金属膜を形成する第６工程を行う。次に、前記第２半導体基板の第２主面側に、前記第２回路を形成する第７工程を行う。
また、この発明にかかるアイソレータの製造方法は、上述した発明において、前記第４工程では、めっき処理によって、前記ビアホールおよび前記トレンチの内部の前記酸化膜の内側に前記第１金属膜を埋め込む工程を含むことを特徴とする。
また、この発明にかかるアイソレータの製造方法は、上述した発明において、さらに次の特徴を有する。前記第６工程では、まず、前記絶縁層の表面に、前記第２コイルの平面パターンを開口したマスクを形成する工程を行う。次に、めっき処理によって、前記マスクの開口部を前記第２金属膜で埋める工程を行う。次に、前記マスクを除去する工程を行う。
また、この発明にかかるアイソレータの製造方法は、上述した発明において、前記第１回路および前記トランスが形成された前記第１半導体基板と、前記第２回路が形成された前記第２半導体基板とを同一の実装基板に実装する第８工程をさらに含むことを特徴とする。
また、この発明にかかるアイソレータの製造方法は、上述した発明において、前記第１半導体基板の第２主面側において、前記第１コイルまたは前記第２コイルと、前記第２回路の電極部とをワイヤーによって電気的に接続する第９工程をさらに含むことを特徴とする。
上述した発明によれば、第１半導体基板の第２主面側に第１回路および第２コイルを設け、第１半導体基板の第１主面側に第１コイルを設けることで、第２コイルと第２半導体基板に設けられた第２回路とを接続するための端子となる電極パッドを第１半導体基板のおもて面に形成することができる。このため、第１電極パッドにバンプ電極を形成する必要がなくなり、第１半導体基板を実装基板に実装するための組立工程の工程数を低減させることができる。また、簡素なワイヤボンディング工程によって、第１，２半導体基板の電極パッド間を電気的に接続することができる。
本発明にかかるアイソレータおよびアイソレータの製造方法によれば、パッケージの組立工程数を簡素化することができるという効果を奏する。
図１は、実施の形態１にかかるアイソレータを適用した半導体装置の全体構成の一例を示すブロック図である。 図２は、実施の形態１にかかるアイソレータを適用した半導体装置の一部を模式的に示す断面図である。 図３は、実施の形態１にかかるアイソレータの第１コイルを形成するトレンチの平面パターンを示す平面図である。 図４は、実施の形態１にかかるアイソレータの製造途中の断面構造を示す断面図である。 図５は、実施の形態１にかかるアイソレータの製造途中の断面構造を示す断面図である。 図６は、実施の形態１にかかるアイソレータの製造途中の断面構造を示す断面図である。 図７は、実施の形態１にかかるアイソレータの製造途中の断面構造を示す断面図である。 図８は、実施の形態１にかかるアイソレータの製造途中の断面構造を示す断面図である。 図９は実施の形態１にかかるアイソレータの製造途中の断面構造を示す断面図である。 図１０は、実施の形態１にかかるアイソレータの製造途中の断面構造を示す断面図である。 図１１は、実施の形態１にかかるアイソレータの製造途中の断面構造を示す断面図である。 図１２は、実施の形態１にかかるアイソレータの製造途中の断面構造を示す断面図である。 図１３は、実施の形態１にかかるアイソレータに配置する送信回路の横方向の位置を模式的に示す平面図である。 図１４は、実施の形態１にかかるアイソレータに配置する送信回路の横方向の位置を模式的に示す平面図である。 図１５は、実施の形態１にかかるアイソレータに配置する送信回路の横方向の位置を模式的に示す平面図である。 図１６は、実施の形態２にかかるアイソレータを適用した半導体装置の一部を模式的に示す断面図である。 図１７は、実施の形態３にかかるアイソレータを適用した半導体装置の一部を模式的に示す断面図である。 図１８は、実施の形態３にかかるアイソレータを適用した半導体装置の別の一例の一部を模式的に示す断面図である。 図１９は、実施の形態４にかかるアイソレータのコイルの磁界強度分布を示す特性図である。 図２０は、実施の形態４にかかるアイソレータを適用した半導体装置の一部を模式的に示す断面図である。 図２１は、実施の形態４にかかるアイソレータを適用した半導体装置の一部を模式的に示す断面図である。 図２２は、実施の形態４にかかるアイソレータを適用した半導体装置の一部を模式的に示す断面図である。 図２３は、実施の形態５にかかるアイソレータを適用した半導体装置の一部を模式的に示す断面図である。
以下に添付図面を参照して、この発明にかかるアイソレータおよびアイソレータの製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態１）
実施の形態１にかかるアイソレータを適用した半導体装置について、ブリッジ回路を構成するＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）を駆動する駆動回路を例に説明する。図１は、実施の形態１にかかるアイソレータを適用した半導体装置の全体構成の一例を示すブロック図である。図１に示す実施の形態１にかかるアイソレータを適用した半導体装置は、ブリッジ回路３と、第１駆動回路１１を備えたアイソレータ１０と、第２駆動回路１４とで構成される。ブリッジ回路３は、直列に接続された第１，２ＭＯＳＦＥＴ１，２で構成され、第１ＭＯＳＦＥＴ１のソースと第２ＭＯＳＦＥＴ２のドレインとの接続点（以下、ブリッジ回路３の中点とする）４に接続された出力端子ＯＵＴから外部へ信号を出力する。
上側アームの第１ＭＯＳＦＥＴ１のドレインは、ブリッジ回路３の電圧源Ｖｄｃに接続されている。第１ＭＯＳＦＥＴ１のソースは、下側アームの第２ＭＯＳＦＥＴ２のドレインと接続されている。第１ＭＯＳＦＥＴ１のゲートは、第１ＭＯＳＦＥＴ１の前段に配置された第１駆動回路１１に接続されている。第１ＭＯＳＦＥＴ１は、第１駆動回路１１から入力されるゲート信号により駆動する。第２ＭＯＳＦＥＴ２のソースは、ブリッジ回路３の中点４よりも低電位の基準電位端子ＣＯＭに接続されている。基準電位端子ＣＯＭは、例えば接地（グランド）端子である。第２ＭＯＳＦＥＴ２のゲートは、第２ＭＯＳＦＥＴ２の前段に配置された第２駆動回路１４に接続されている。第２ＭＯＳＦＥＴ２は、第２駆動回路１４から入力されるゲート信号により駆動する。
第１駆動回路１１は、ブリッジ回路３の中点４を基準電位とする高電位の電圧源Ｈ−ＶＤＤに接続されている。第２駆動回路１４は、基準電位ライン５を介して基準電位端子ＣＯＭに接続され、かつ基準電位端子ＣＯＭを基準とする低電位の電圧源Ｌ−ＶＤＤに接続されている。アイソレータ１０は、電気的に絶縁した状態でブリッジ回路３にデジタル信号を伝達（伝送）するデジタルアイソレータであり、第１駆動回路１１、信号制御回路１２、トランス１３で構成される。信号制御回路１２は、第１，２駆動回路１１，１４の前段に配置され、入力端子ＩＮから入力された信号に基づいて第１駆動回路１１および第２駆動回路１４へ出力する信号を制御する。信号制御回路１２から出力された信号によって第１，２駆動回路１１，１４が動作する。
信号制御回路１２は、基準電位ライン５を介して基準電位端子ＣＯＭに接続され、かつ基準電位端子ＣＯＭを基準とする低電位の電圧源Ｌ−ＶＤＤに接続されている。すなわち、信号制御回路１２と第２駆動回路１４とは基準電位が同じであるため、信号制御回路１２と第２駆動回路１４との間にレベルシフト機能は必要としない。一方、信号制御回路１２と第１駆動回路１１とは基準電位が異なるため、信号制御回路１２と第１駆動回路１１との間にはレベルシフト回路としてトランス１３が挿入されている。トランス１３は、信号制御回路１２から第１駆動回路１１への信号の電位レベルをシフトするレベルシフト（レベルアップ）機能を実現する。
トランス１３は、信号制御回路１２と第１駆動回路１１との間に配置され、信号制御回路１２からの信号を電気的に絶縁した状態で第１駆動回路１１に伝達する。具体的には、トランス１３は、一次側コイルおよび二次側コイルで構成され、誘導性結合に基づく磁界変化を利用して信号制御回路１２からの信号を電気的に絶縁した状態で第１駆動回路１１へ伝達する。信号制御回路１２およびトランス１３は同一の第１半導体基板（半導体チップ）２０に集積されている。この場合、第１半導体基板２０に、信号制御回路１２およびトランス１３とともに、さらに第２駆動回路１４を集積することも可能である。一方、第１駆動回路１１は、第１半導体基板２０と異なる第２半導体基板（半導体チップ）に集積されている。トランス１３および第１駆動回路１１を同一の第１半導体基板２０に集積し、信号制御回路１２を第２半導体基板に集積してもよい。
次に、アイソレータ１０の断面構成について、信号制御回路１２およびトランス１３を同一の第１半導体基板２０に集積し、第１駆動回路１１を第２半導体基板に集積した場合を例に説明する。図２は、実施の形態１にかかるアイソレータを適用した半導体装置の一部を模式的に示す断面図である。図２では、パッケージの封止樹脂やケースを図示省略する（図１６〜１８においても同様）。図３は、実施の形態１にかかるアイソレータの第１コイルを形成するトレンチの平面パターンを示す平面図である。図３には、第１半導体基板２０の裏面側から見たトレンチ３２の平面パターンを示し、トレンチ３２の内壁に沿って設けられる絶縁膜３３を図示省略する。図２に示すように、実施の形態１にかかるアイソレータ１０は、シリコン（Ｓｉ）からなる第１，２半導体基板２０，４０を例えばプリント基板などの実装基板５０に実装したパッケージである。
第１半導体基板２０の裏面（第１主面）側には第１コイル２１が設けられ、おもて面（第２主面）側には信号制御回路（第１回路）１２および第２コイル２２が設けられている。トランス１３は、それぞれ所定の巻き数で渦巻く第１コイル２１および第２コイル２２で構成される。第２半導体基板４０のおもて面側には、受信回路（第２回路）１１が設けられている。第１，２半導体基板２０，４０はそれぞれ裏面を下にして実装基板５０に実装されている。信号制御回路１２は、例えばＭＯＳＦＥＴなどの一般的なデバイス構造（不図示）を備える。信号制御回路１２の基本的な回路部は、例えば、受信回路１１に信号を送信するための送信回路（不図示）で構成される。受信回路１１は、信号制御回路１２からの信号が入力される回路部であり、第１駆動回路１１に相当する。以下、信号制御回路１２を送信回路１２とし、第１駆動回路１１を受信回路１１とする。
具体的には、第１半導体基板２０の裏面およびおもて面には、それぞれ酸化膜３１−１，３１−２が設けられている。酸化膜３１−１，３１−２は、例えばＬＴＯ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ：低温熱酸化）膜であってもよい。酸化膜３１−１，３１−２は、例えば、後述するトレンチ３２，３７を形成するためのエッチング用マスクとして用いられる。第１半導体基板２０の裏面には、所定点を中心３２ａとする略円形の連続した１本の渦巻き（スパイラル）状の平面パターンでトレンチ３２が設けられている（図３参照）。トレンチ３２は、渦巻きの中心３２ａから離れた位置を渦巻きの開始点３２ｂとし、渦巻きの中心３２ａから離れる方向に略円形状にほぼ等間隔で渦巻く平面パターンをなす。すなわち、トレンチ３２に囲まれた部分（半導体部）は略円形状の平面パターンをなす。
また、トレンチ３２は、例えば、渦巻きの開始点３２ｂから渦巻きの中心（以下、トレンチ３２の内側端部とする）３２ａまで略直線状に延在し、かつ渦巻きの終了点３２ｃから外側の所定点（以下、トレンチ３２の外側端部とする）３２ｄまで略直線状に延在する。すなわち、渦巻き状の部分と、渦巻きの開始点３２ｂおよび終了点３２ｃからそれぞれ延びる略直線状の部分と、を有する平面パターンをなす。トレンチ３２は、略矩形状や略楕円形状、レーストラック形状（矩形の１組の対辺が円弧状に外側に突出した形状）に渦巻く平面パターンをなしていてもよい。トレンチ３２の内部には、トレンチ３２の内壁に沿って絶縁膜３３が設けられ、絶縁膜３３の内側に第１金属膜３４が設けられている。第１金属膜３４は、トレンチ３２と同様に、渦巻き状の部分と、渦巻きの開始点および終了点からそれぞれ延びる略直線状の部分と、を有する平面パターンをなす。トレンチ３２の内部に埋め込まれた第１金属膜３４が第１コイル２１である。
第１コイル２１の内側端部２１ａおよび外側端部２１ｂは、それぞれトレンチ３２の内側端部３２ａおよび外側端部３２ｄと同じ位置にある。第１コイル２１の内側端部２１ａおよび外側端部２１ｂは、それぞれ後述するトレンチ（以下、ビア用トレンチとする）３７内の金属膜（以下、ビア埋め込み金属膜とする）３９を介して基板おもて面側に引き出され、送信回路１２と電気的に接続されている。第１コイル２１の隣り合う渦巻き線間における絶縁耐量は、トレンチ３２の側壁に設けられた絶縁膜３３により確保することができる。また、第１コイル２１の巻き線による抵抗は、トレンチ３２の深さを深くし、トレンチ３２の側壁における第１金属膜３４の断面積を増やすことで低減することができる。このため、例えばトレンチ３２の所定の深さが得られ、かつ所定の耐圧クラスが得られるように、第１半導体基板２０の厚さを種々変更すればよい。
第１半導体基板２０のおもて面側には、所定のデバイス構造を有する送信回路１２が設けられている。第１半導体基板２０のおもて面側には、送信回路１２を覆うように酸化膜３１−２および絶縁層３５が順に設けられ、絶縁層３５上に第２金属膜３６が配置されている。絶縁層３５は、例えば、ベンゾシクロブテン（ＢＣＢ：Ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）、窒化シリコン（ＳｉＮ）、感光性エポキシ樹脂（ＳＵ８）または酸化シリコン（ＳｉＯ2）などの材料で形成されていてもよい。第２金属膜３６は、所定点を中心とする略円形の連続した１本の渦巻き状の平面パターンで設けられている。具体的には、第２金属膜３６は、第１金属膜３４と同様に、渦巻きの中心から離れた位置を渦巻きの開始点とし、渦巻きの中心から離れる方向に略円形状にほぼ等間隔で渦巻く平面パターンをなす。第２金属膜３６は、略矩形状や略楕円形状、レーストラック形状に渦巻く平面パターンをなしていてもよい。
また、第２金属膜３６は、第１金属膜３４と同様に、渦巻きの開始点から中心まで略直線状に延在している。第２金属膜３６は、第１金属膜３４と同様に、渦巻きの終了点から外側の所定点まで略直線状に延在していてもよい。第２金属膜３６は、数μｍ程度の厚さで設けられるため、一般的なＣＭＯＳ技術を用いて形成可能である。この絶縁層３５上に設けられた第２金属膜３６が第２コイル２２である。第２コイル２２は、絶縁層３５および第１半導体基板２０を挟んで第１コイル２１と対向するように配置される。第１コイル２１と第２コイル２２とは、基板おもて面上の絶縁層３５によって電気的に絶縁される。第１コイル２１と第２コイル２２との間の結合容量は、絶縁層３５の厚さｔ１や、第１半導体基板２０のおもて面から基板裏面側のトレンチ（以下、コイル用トレンチとする）３２の底面までの厚さｔ２を厚くすることで低減することができる。
第２コイル２２は、酸化膜３１−２および絶縁層３５を介して送信回路１２上に設けられていることが好ましい。すなわち、第１コイル２１と第２コイル２２とに挟まれるように、送信回路１２が配置されることが好ましい。その理由は、第１コイル２１および第２コイル２２と送信回路１２とが深さ方向に重なる面積を増やすほど、チップサイズを小さくすることができるからである。送信回路１２の、基板おもて面に平行な方向（横方向）の好適な位置については後述する。第２コイル２２の内側端部（すなわち渦巻きの中心）および外側端部（すなわち渦巻きの終了点または終了点から外側に略直線状に延在した所定点）は、第２コイル２２の端子となる第１電極パッド２３として機能する。
また、第１半導体基板２０には、おもて面からコイル用トレンチ３２に達する深さで、２つのビア用トレンチ３７が設けられている。ビア用トレンチ３７は、基板裏面側に配置された第１コイル２１を基板おもて面側に引き出すためのビアホールである。２つのビア用トレンチ３７は、それぞれコイル用トレンチ３２の内側端部３２ａおよび外側端部３２ｄに連結されている。ビア用トレンチ３７の内部には、ビア用トレンチ３７の側壁に沿って絶縁膜３８が設けられ、絶縁膜３８の内側にビア埋め込み金属膜３９が設けられている。絶縁膜３８は、ビア用トレンチ３７とコイル用トレンチ３２との連結部において、コイル用トレンチ３２の側壁の絶縁膜３３に連続する。２つのビア埋め込み金属膜３９同士は、絶縁膜３８により電気的に絶縁されている。
ビア埋め込み金属膜３９は、第１コイル２１の端子である。２つのビア埋め込み金属膜３９は、それぞれ、ビア用トレンチ３７とコイル用トレンチ３２との連結部において第１コイル２１の内側端部２１ａおよび外側端部２１ｂに接続され、かつ基板おもて面側の図示省略する部分で送信回路１２の電極部と電気的に接続されている。さらに、ビア埋め込み金属膜３９は、後述する第２電極パッド２４に接続されている。ビア埋め込み金属膜３９をビア用トレンチ３７の内部から酸化膜３１−２と絶縁層３５との間に延在させて、ビア埋め込み金属膜３９の、酸化膜３１−２と絶縁層３５との間に延在させた部分を第２電極パッド２４との接続のためのアンダーパス配線としてもよい。ビア埋め込み金属膜３９にアンダーパス配線を設けることで、基板おもて面側の所定の位置に第１コイル２１を引き出すことができる。
例えば、第１コイル２１の内側端部２１ａに連結されたビア埋め込み金属膜３９は、深さ方向に第２コイル２２の内側端部と対向する。第１コイル２１の内側端部２１ａに連結されたビア埋め込み金属膜３９を酸化膜３１−２と絶縁層３５との間に延在させることで、基板おもて面側において第２コイル２２よりも外側に第１コイル２１を引き出すことができる。図２には、第１コイル２１の内側端部２１ａに連結されたビア埋め込み金属膜３９にアンダーパス配線を設けた構成を示す。第２電極パッド２４は、絶縁層３５を深さ方向に貫通するコンタクトホールを介してビア埋め込み金属膜３９に接続されている。第２電極パッド２４は、例えば半導体装置の特性試験のための試験用電極パッドとして用いられる。第２電極パッド２４は、設けられていなくてもよい。
第２半導体基板４０のおもて面側には、所定のデバイス構造を有する受信回路１１が設けられている。また、第２半導体基板４０のおもて面側には、受信回路１１を覆うように酸化膜４２が設けられ、酸化膜４２上に２つの第３電極パッド４３が配置されている。第３電極パッド４３は、受信回路１１の電極部が接続された端子である。第３電極パッド４３と第１電極パッド２３とは、ボンディングワイヤ５１によって電気的に接続されている。すなわち、送信回路１２からの信号は、第１コイル２１に入力され、第２コイル２２からボンディングワイヤ５１を介して受信回路１１に入力される。受信回路１１とブリッジ回路３の上側アームの第１ＭＯＳＦＥＴ１とは、基板おもて面において図示省略するワイヤーによって電気的に接続されている。第２コイル２２の端子である第１電極パッド２３、および受信回路１１の端子である第３電極パッド４３は、それぞれ第１，２半導体基板２０，４０のおもて面上に設けられている。このため、第１，２半導体基板２０，４０の裏面にバンプ電極を配置する必要がなく、実装基板５０上に第１，２半導体基板２０，４０を容易に実装することができる。また、ワイヤボンディングなどの簡素で低コストな工程により第１電極パッド２３と第３電極パッド４３とを電気的に接続することができる。
次に、実施の形態１にかかるアイソレータ１０の製造方法について説明する。図４〜１２は、実施の形態１にかかるアイソレータの製造途中の断面構造を示す断面図である。まず、図４に示すように、例えば＜１００＞面をおもて面とするシリコンからなるｐ型の第１半導体基板２０を用意する。次に、第１半導体基板２０のおもて面に、一般的なＩＣのプロセスにより送信回路１２を形成する。次に、第１半導体基板２０の裏面を研磨し、第１半導体基板２０の厚さを例えば３００μｍ程度まで薄くする。第１半導体基板２０の薄板化は、第１半導体基板２０のおもて面に送信回路１２を形成する前に行ってもよい。第１半導体基板２０の比抵抗は、送信回路１２を構成するデバイスの構成に応じて選択すればよい。第１半導体基板２０の厚さは、後の工程で形成されるコイル用トレンチ３２の深さによって種々変更可能である。
次に、第１半導体基板２０のおもて面および裏面に、それぞれ例えばＬＴＯ膜などの酸化膜３１−２，３１−１を例えば２μｍ以上３μｍ以下程度の厚さに堆積する。次に、図５に示すように、フォトリソグラフィにより第１半導体基板２０のおもて面に形成された酸化膜３１−２をパターニングし、第１半導体基板２０のおもて面の、ビア用トレンチ３７の形成領域に対応する部分を露出させる。次に、酸化膜３１−２の残部をマスクとしてエッチングを行い、第１半導体基板２０のおもて面に２つのビア用トレンチ３７を形成する。ビア用トレンチ３７の深さは例えば１５０μｍ以上２５０μｍ以下程度であり、幅は例えば２５μｍ以上３５μｍ以下程度であってもよい。次に、図６に示すように、フォトリソグラフィにより第１半導体基板２０の裏面に形成された酸化膜３１−１をパターニングし、第１半導体基板２０の裏面の、コイル用トレンチ３２の形成領域に対応する部分を露出させる。
次に、酸化膜３１−１の残部をマスクとしてエッチングを行い、第１半導体基板２０の裏面にコイル用トレンチ３２を形成する。これにより、上述した連続した１本の渦巻き状の平面パターンでコイル用トレンチ３２が形成される。また、コイル用トレンチ３２の内側端部３２ａおよび外側端部３２ｄがそれぞれ異なるビア用トレンチ３７に連結され、コイル用トレンチ３２の内側端部３２ａおよび外側端部３２ｄにおいて第１半導体基板２０のおもて面から裏面に貫通するトレンチが形成される。コイル用トレンチ３２の深さは、例えば１０μｍ以上１５０μｍ以下程度であってもよい。上記例示した第１半導体基板２０の厚さとした場合、コイル用トレンチ３２の深さは例えば５０μｍであってもよい。コイル用トレンチ３２の幅ｗ１は、例えば１０μｍ以上３０μｍ以下程度であってもよい。コイル用トレンチ３２の隣り合う渦巻き線間の間隔ｗ２は、例えば５μｍ以上１０μｍ以下程度であってもよい。コイル用トレンチ３２を形成した後、ビア用トレンチ３７を形成してもよい。
次に、図７に示すように、第１半導体基板２０のおもて面および裏面、コイル用トレンチ３２の側壁および底面、ビア用トレンチ３７の側壁に、新たに例えばＬＴＯ膜などの酸化膜を堆積（形成）する。コイル用トレンチ３２とビア用トレンチ３７との連結部においては、コイル用トレンチ３２の側壁からビア用トレンチ３７の側壁にわたって酸化膜が堆積される。これにより、第１半導体基板２０のおもて面および裏面の酸化膜３１−２，３１−１の厚さが厚くなり、かつ、コイル用トレンチ３２の側壁および底面、ビア用トレンチ３７の側壁に沿って絶縁膜３３，３８となる酸化膜が形成される。次に、例えばスパッタリング法により、第１半導体基板２０のおもて面および裏面の酸化膜３１−２，３１−１、コイル用トレンチ３２の側壁および底面の絶縁膜３３、ビア用トレンチ３７の側壁の絶縁膜３８の上にバリアメタルを形成する。このバリアメタルは、例えば、１００ｎｍ程度の厚さのタングステン（Ｗ）膜および２μｍ程度の厚さの銅（Ｃｕ）膜を順に堆積してなる。
次に、電解めっき処理を行い、第１半導体基板２０のおもて面および裏面、コイル用トレンチ３２の側壁および底面、ビア用トレンチ３７の側壁に形成された銅膜の厚さを厚くする。この電解めっき処理の前に堆積されたバリアメタルの銅膜は、電解めっき処理におけるシード層となる。この電解めっき処理により、コイル用トレンチ３２およびビア用トレンチ３７の内部に銅膜を埋め込む。このようにして、第１半導体基板２０のおもて面および裏面と、コイル用トレンチ３２およびビア用トレンチ３７の内部とに、タングステン膜および銅膜からなる金属積層膜（第１金属膜）６１を形成する。コイル用トレンチ３２およびビア用トレンチ３７の内部に銅膜を完全に埋め込むために、電解めっき処理を十分に長い時間行うことが好ましい。例えば、電解めっき処理を十分に長い時間行うことにより、第１半導体基板２０のおもて面および裏面には１０数μｍ程度の厚さで銅膜が堆積される。銅以外の金属材料によって金属積層膜６１を形成してもよい。また、スパッタリングのみで金属積層膜６１を形成してもよい。
次に、図８に示すように、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により、第１半導体基板２０の裏面上の金属積層膜６１を完全に除去して酸化膜３１−１を露出させる。これにより、コイル用トレンチ３２の内部に金属積層膜６１が残る。このコイル用トレンチ３２の内部に残る金属積層膜６１が第１コイル２１となる（図８にて点線で囲む部分）。また、例えばＣＭＰ法により、第１半導体基板２０のおもて面上の金属積層膜６１を所望の厚さになるまで除去する。次に、フォトリソグラフィおよびエッチングにより、第１半導体基板２０のおもて面上の金属積層膜６１を選択的に除去する。このとき、ビア用トレンチ３７の内部に金属積層膜６１を残すとともに、一方のビア用トレンチ３７の内部から酸化膜３１−２上に延在するように、所定の平面パターンで酸化膜３１−２上に金属積層膜６１を残す。この金属積層膜６１がビア埋め込み金属膜３９となる。また、酸化膜３１−２上に残る金属積層膜６１は、後の工程で形成される電極パッド２４との接続のためのアンダーパス配線６２となる。ここでは、第１コイル２１の内側端部２１ａに連結されたビア埋め込み金属膜３９にアンダーパス配線６２を設けた構成を示す。
次に、図９に示すように、第１半導体基板２０のおもて面上に、ＢＣＢ膜などの絶縁層３５を例えば１０μｍ程度の厚さで堆積する。絶縁層３５は、例えば、プラズマ化学気相成長（ＰＥＣＶＤ：Ｐｌａｓｍａ−Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法やスピンコーティング法により形成すればよい。絶縁層３５の厚さｔ２は、第１コイル２１と第２コイル２２との間の絶縁耐圧に応じて決定すればよい。例えば１０μｍ程度の厚さで絶縁層３５を堆積することにより、３０００Ｖ程度の耐圧が確保される。次に、フォトリソグラフィおよびエッチングにより、絶縁層３５を選択的に除去してコンタクトホール６３を形成しビア埋め込み金属膜３９を露出させる。図９では、例えば、第１コイル２１の内側端部２１ａに連結されたビア埋め込み金属膜３９のアンダーパス配線６２の端部と、第１コイル２１の外側端部２１ｂに連結されたビア埋め込み金属膜３９の上端部（基板おもて面側の端部）を露出させた状態を示す。
次に、図１０に示すように、例えばスパッタリング法により、絶縁層３５の表面およびコンタクトホール６３の側壁に金属積層膜６４を堆積する。金属積層膜６４は、例えば、１００ｎｍ程度の厚さのタングステン膜および５００ｎｍの厚さの銅膜を順に堆積してなる。次に、この金属積層膜６４の表面に、第２コイル２２の形成領域および第１，２電極パッド２３，２４の形成領域に対応する部分を開口したレジストマスク６５を例えば５μｍ程度の厚さで形成する。第２コイル２２の形成領域には、上述した連続した１本の渦巻き状の平面パターンの開口部６６ａが形成される。第２コイル２２の形成領域の開口部６６ａの幅ｗ３は例えば１０μｍ以上３０μｍ以下であり、開口部６６ａの隣り合う渦巻き線間の間隔ｗ４は例えば５μｍ以上１０μｍ以下程度であってもよい。第２コイル２２の形成領域の開口部６６ａのうち、渦巻きの開始点および終了点となる開口部６６ｂは、第１電極パッド２３の形成領域である。第２電極パッド２４の形成領域には、例えば略矩形状の開口部６６ｃが形成される。
次に、図１１に示すように、電解めっき処理を行い、レジストマスク６５の開口部６６ａ〜６６ｃに露出する金属積層膜６４（第２金属膜）の銅膜の厚さを厚くする。この電解めっき処理の前に堆積された金属積層膜６４の銅膜は、電解めっき処理におけるシード層となる。この電解めっき処理により、レジストマスク６５の開口部６６ａ〜６６ｃを銅膜で埋め込む。すなわち、この電解めっき処理により堆積する銅膜の厚さは、レジストマスク６５の厚さと同程度である。これにより、レジストマスク６５の開口部６６ａに金属積層膜６４からなる第２コイル２２が形成され、レジストマスク６５の開口部６６ｂ，６６ｃに金属積層膜６４からなる第１，２電極パッド２３，２４が形成される。次に、レジストマスク６５を除去した後、さらにレジストマスク６５を除去することにより露出した、金属積層膜６４のシード層として用いた厚さの薄い部分のみをエッチング等により除去する。これにより、第２コイル２２の隣り合う渦巻き線間や、第２コイル２２と第２電極パッド２４との間で互いにショート（短絡）することを防止することができる。第２コイル２２および第１，２電極パッド２３，２４の金属材料として、銅に代えて、アルミニウム（Ａｌ）やアルミニウムを含む金属を用いてもよい。また、電解めっき処理を行わずに、スパッタリング法のみで第２コイル２２および第１，２電極パッド２３，２４を形成してもよい。
また、図１２に示すように、例えば＜１００＞面をおもて面とするシリコンからなるｐ型の第２半導体基板４０を用意する。次に、第２半導体基板４０のおもて面側に、一般的なＩＣのプロセスにより受信回路１１を形成する。受信回路１１には、第２半導体基板４０のおもて面上に酸化膜４２を介して２つの第３電極パッド４３が形成される。次に、第１，２半導体基板２０，４０を、それぞれ裏面を下にして実装基板５０上に実装する。その後、第１電極パッド２３と第３電極パッド４３とを、銅や金（Ａｕ）、アルミニウムなどのボンディングワイヤ５１によって電気的に接続することで、図２に示すアイソレータ１０が完成する。
次に、送信回路１２の、基板おもて面に平行な方向（横方向）の好適な位置について説明する。図１３〜１５は、実施の形態１にかかるアイソレータに配置する送信回路の横方向の位置を模式的に示す平面図である。図１３〜１５には、第１コイル２１に対する送信回路１２の横方向の位置を示す。図１３〜１５には、トランス１３を構成する第１コイル２１および第２コイル２２のうち、第１コイル２１のみを示す。図１３に示すように、送信回路１２のほぼすべてが深さ方向に第１コイル２１と重なるように送信回路１２を配置してもよい。この場合、第１コイル２１および第２コイル２２の最外周がちょうど収まる程度の大きさにまでチップサイズを小さくすることができる。
また、コイルの渦巻きの中心（第１コイル２１の内側端部２１ａの位置）においては、第１コイル２１と第２コイル２２との間での磁界強度（磁束密度）が最も高い（後述する図１９参照）。このため、図１４に示すように、コイルの渦巻きの中心と深さ方向に対向しないように、コイルの渦巻きの中心よりも外側にずらした位置に送信回路１２を配置してもよい。また、図１５に示すように、コイルに対向しないように送信回路１２を配置してもよい。このように、コイルの渦巻きの中心からずらした位置に送信回路１２を配置することで、コイルの磁束により送信回路１２が誤作動することを防止することができる。図１３では、送信回路１２の形成領域を矩形状の平面パターンで図示しているが、これに限らず、例えば、略円形状や、略多角形状、環状などの平面パターンを有していてもよい。
以上、説明したように、実施の形態１によれば、第１半導体基板のおもて面側に送信回路および二次側コイルを設け、第１半導体基板の裏面側に一次側コイルを設けることで、二次側コイルと第２半導体基板に設けられた受信回路とを接続するための端子となる第１電極パッドを第１半導体基板のおもて面に形成することができる。このため、第１電極パッドにバンプ電極を形成する必要がなくなり、第１半導体基板を実装基板に実装するための組立工程の工程数を低減させることができる。また、簡素なワイヤボンディング工程によって、第１，２半導体基板の電極パッド間を電気的に接続することができる。したがって、第１，２半導体基板を１つのパッケージに実装するための組立工程が簡素化され、実装コストを低減することができる。また、実施の形態１によれば、深さ方向にコイルと対向するように送信回路を配置することができるため、コイルの最外周がちょうど収まる程度の大きさにまで第１半導体基板を小型化することができる。したがって、アイソレータの小型化を図ることができる。
また、実施の形態１によれば、送信回路と受信回路とがそれぞれ異なる半導体基板に集積されるため、受信回路側で発生したｄＶ／ｄｔによる送信回路の誤作動の発生を抑制することができる。また、実施の形態１によれば、トランスは構成部に磁性体を必要としないため、磁性体のヒステリシスによる動作周波数特性に制限されない。したがって、アイソレータの電気的特性を向上させることができる。また、実施の形態１によれば、コイル用トレンチの内部に埋め込まれた金属積層膜で第１コイル（一次側コイル）を構成するため、コイル用トレンチの深さに応じて一次側コイルの断面積を大きくすることができる。これにより、一次側コイルの直流抵抗を低減することができ、大きな電圧ゲインを得ることができる。一次側コイルの動作抵抗を低減することができるため、例えばＭＯＳＦＥＴのゲート駆動のためのドライバＩＣ（図１参照）として有用である。
また、実施の形態１によれば、第１半導体基板の裏面側およびおもて面側にそれぞれ第１コイル（一次側コイル）および第２コイル（二次側コイル）を形成することにより、２つのトレンチの内部にそれぞれコイルを形成した従来のトランスのようにコイル同士がトレンチ側壁面で対向しない。このため、従来のトランスに比べて、一次側コイルと二次側コイルとが対向する部分の面積を小さくすることができ、コイル間の寄生容量を小さくすることができる。これにより、送信回路から受信回路への信号伝達の遅延時間を短縮することができ、アイソレータの電気的特性を向上することができる。また、第１半導体基板の厚さや、コイル用トレンチの深さ、基板おもて面上の絶縁層の厚さを種々変更することで、一次側コイルと二次側コイルとに挟まれた部分の厚さを容易に厚くすることができる。このため、高耐圧化を図ることができる。
（実施の形態２）
次に、実施の形態２にかかるアイソレータについて説明する。図１６は、実施の形態２にかかるアイソレータを適用した半導体装置の一部を模式的に示す断面図である。実施の形態２にかかるアイソレータが実施の形態１にかかるアイソレータと異なるのは、送信回路１２と受信回路１１との配置を入れ替えている点である。すなわち、第１半導体基板２０に受信回路１１が配置され、第２半導体基板４０に送信回路１２が配置されている。第２電極パッド２４は、絶縁層３５を深さ方向に貫通するコンタクトホールを介して、第１半導体基板２０のおもて面側の受信回路１１に接続されている。第１電極パッド２３は、ボンディングワイヤ５２によって、第２半導体基板４０のおもて面上に配置された第３電極パッド４３に電気的に接続されている。第３電極パッド４３は、第２半導体基板４０のおもて面側の送信回路１２に接続されている。すなわち、送信回路１２からの信号は、ボンディングワイヤ５２を介して第２コイル２２に入力され、第１コイル２１から受信回路１１に入力される。
実施の形態２によれば、第１半導体基板の裏面側およびおもて面側にそれぞれ第１コイル（二次側コイル）および第２コイル（一次側コイル）を形成することにより、２つのトレンチの内部にそれぞれコイルを形成した従来のトランスのようにコイル同士がトレンチ側壁面で対向しない。このため、従来のトランスに比べて、一次側コイルと二次側コイルとが対向する部分の面積を小さくすることができ、コイル間の寄生容量を小さくすることができる。これにより、送信回路から受信回路への信号伝達の遅延時間を短縮することができ、アイソレータの電気的特性を向上することができる。また、第１半導体基板の厚さや、コイル用トレンチの深さ、基板おもて面上の絶縁層の厚さを種々変更することで、一次側コイルと二次側コイルとに挟まれた部分の厚さを容易に厚くすることができる。このため、高耐圧化を図ることができる。
（実施の形態３）
次に、実施の形態３にかかるアイソレータについて説明する。図１７は、実施の形態３にかかるアイソレータを適用した半導体装置の一部を模式的に示す断面図である。実施の形態３にかかるアイソレータが実施の形態１にかかるアイソレータと異なるのは、第２半導体基板４０を第１半導体基板２０上に配置し、ボンディングワイヤを用いずに第１半導体基板２０の第２コイル２２と第２半導体基板４０の受信回路１１とを接続している点である。すなわち、ＣＯＣ（Ｃｈｉｐ ｏｎ Ｃｈｉｐ）技術を用いてアイソレータを作製し、アイソレータの小型化を図っている。
具体的には、図１７に示すように、第２半導体基板４０は、第１半導体基板２０よりもチップサイズが小さい。第２半導体基板４０には、おもて面から裏面に達する深さで、２つのビア用トレンチ４４が設けられている。ビア用トレンチ４４は、基板おもて面側に配置された受信回路１１を構成するデバイスの電極部を基板裏面側に引き出すためのビアホールである。ビア用トレンチ４４の内部には、ビア用トレンチ４４の側壁に沿って絶縁膜４５が設けられ、絶縁膜４５の内側にビア埋め込み金属膜４６が設けられている。２つのビア埋め込み金属膜４６同士は、絶縁膜４５により電気的に絶縁されている。２つのビア埋め込み金属膜４６は、それぞれ基板おもて面側において異なる第３電極パッド４３に接続されている。
第２半導体基板４０の裏面には、ビア埋め込み金属膜４６の下端部（基板裏面側の端部）に接するようにバンプ電極４７が設けられている。すなわち、ビア埋め込み金属膜４６およびバンプ電極４７によって受信回路１１を構成するデバイスの電極部が第２半導体基板４０の裏面に引き出されている。第２半導体基板４０は、裏面を下にして第１半導体基板２０のおもて面上に載置されている。第２半導体基板４０のバンプ電極４７は、第１半導体基板２０のおもて面に露出する第１電極パッド２３に接合されている。第２半導体基板４０を裏面を下にして第１半導体基板２０上に配置することで、受信回路１１の電極部（電極パッド）が、第２半導体基板４０の、第１半導体基板２０に対向していないおもて面に露出される。このため、第２半導体基板４０の、第１半導体基板２０に対向していないおもて面において、受信回路１１とブリッジ回路３の上側アームの第１ＭＯＳＦＥＴ１とのワイヤボンディングを行うことができる。第１半導体基板２０は、第２コイル２２および第２電極パッド２４を絶縁層３５で覆い、最表面に第１電極パッド２３のみを露出させた構成としている点以外は実施の形態１と同様である。
図１８は、実施の形態３にかかるアイソレータを適用した半導体装置の別の一例の一部を模式的に示す断面図である。図１８に示すように、第２半導体基板４０は、おもて面を下にして第１半導体基板２０上に配置してもよい。この場合、第２半導体基板４０のおもて面の第３電極パッド４３上に、バンプ電極４８が設けられている。第２半導体基板４０は、おもて面を下にして第１半導体基板２０のおもて面上に載置されている。第２半導体基板４０のバンプ電極４８は、第１半導体基板２０のおもて面に露出する第１電極パッド２３に接合されている。第２半導体基板４０をおもて面を下にして第１半導体基板２０上に配置することで、受信回路１１の電極部を例えば第２半導体基板４０を貫通するビアホール内部に設けたビア埋め込み金属膜（不図示）によって基板裏面に引き出すことができる。このため、第２半導体基板４０の、第１半導体基板２０に対向していない裏面において、受信回路１１とブリッジ回路３の上側アームの第１ＭＯＳＦＥＴ１とのワイヤボンディングを行うことができる。第１半導体基板２０の構成は、図１７に示すアイソレータと同様である。
実施の形態３を実施の形態２に適用し、送信回路１２と受信回路１１との配置を入れ替えてもよい。
実施の形態３によれば、第２半導体基板を第１半導体基板上に配置した場合においても実施の形態１，２と同様の効果を得ることができる。
（実施の形態４）
次に、実施の形態４にかかるアイソレータとして、トランス１３と同一の第１半導体基板２０に配置される回路部（送信回路１２および受信回路１１）の好適な配置について説明する。図１９は、実施の形態４にかかるアイソレータのコイルの磁界強度分布を示す特性図である。図２０〜２２は、実施の形態４にかかるアイソレータを適用した半導体装置の一部を模式的に示す断面図である。図１９には、トランス１３を構成するコイル（第１コイル２１および第２コイル２２）のうち、第１コイル２１のみを示す。図１９に示すように、コイルの渦巻きの中心ｘ０（第１コイル２１の内側端部２１ａの位置）では、磁束（正の磁束）が最も強い。コイルの最内周ｘ１よりも内側（ｘ１−ｘ０−ｘ１間）では、渦巻きの中心ｘ０から離れるほど磁束が緩やかに減衰し、磁界強度はほぼ一定とみなすことができる。一方、コイルの巻き線上（ｘ１−ｘ２間）では、コイルの最内周ｘ１から外側に向かって磁束が大きく減衰する。コイルの最外周ｘ２よりも外側におけるコイル付近ｘ３では、逆向きの磁束（負の磁束）が強くなる。
したがって、第１半導体基板２０のおもて面側に配置する送信回路１２や受信回路１１（以下、単に回路とする）を構成する各回路部のうち、少なくともコイルの磁束により誤作動が生じやすい回路部は、回路形成領域のうちの、コイルの磁束の悪影響を受けにくい部分に配置することが好ましい。コイルの磁束により誤作動が生じやすい回路部としては、例えば低電圧、低電流で動作する回路が挙げられる。低電圧、低電流で動作する回路は、コイルの磁束によるノイズに弱く、電流の流れる方向に対して垂直方向の磁束が大きくなると誤作動する虞がある。低電圧で動作する回路としては、コンパレータを用いた電圧比較回路等があげられる。電圧比較回路は、電源電圧に比べて低い基準電圧と信号をコンパレータを用いて比較する回路であり、ノイズに敏感な回路である。また消費電流を抑えるために、これらの要素回路を低電流で動作させた場合は、さらにノイズに敏感になる。具体的には、少なくともコイルの磁束により誤作動が生じやすい回路部を配置するのに好ましいコイルの磁束の悪影響を受けにくい部分は、例えば次の部分７２，７４，７５である。図２０〜２２には、回路形成領域に設けられた回路として、送信回路１２を図示する。
図２０に示すように、回路形成領域のうち、深さ方向にコイルの渦巻きの中心ｘ０に対向する部分７１に、コイルの磁束により誤作動が生じやすい回路部を配置しないことが好ましい。すなわち、コイルの磁束により誤作動が生じやすい回路部は、回路形成領域のうち、深さ方向にコイルの渦巻きの中心ｘ０に対向する部分７１以外の部分７２に配置する。また、図２１に示すように、回路形成領域のうち、深さ方向にコイルの最内周ｘ１よりも内側の部分（ｘ１−ｘ０−ｘ１間）に対向する部分７３に、コイルの磁束により誤作動が生じやすい回路部を配置しないことがより好ましい。すなわち、コイルの磁束により誤作動が生じやすい回路部は、回路形成領域のうち、深さ方向にコイルの最内周ｘ１よりも外側の部分に対向する部分７４に配置する。さらに、図２２に示すように、コイルの磁束により誤作動が生じやすい回路部は、回路形成領域のうち、深さ方向にコイルの渦巻きの最内周ｘ１よりも外側で、かつ最外周ｘ２よりも内側の部分（ｘ１−ｘ２間）に対向する部分７５に配置することがより好ましい。すなわち、コイルの磁束により誤作動が生じやすい回路部は、最もコイルの磁束による誤作動を受けにくい、コイルの巻き線のみに対向することが好ましい。回路全体がコイルの磁束の悪影響を受けにくい部分に配置されていてもよい。
実施の形態４を実施の形態２に適用し、送信回路１２と受信回路１１との配置を入れ替えてもよい。また、実施の形態４を実施の形態３に適用し、ボンディングワイヤを用いずに第１半導体基板２０の第２コイル２２と第２半導体基板４０の回路とを接続してもよい。
以上、説明したように、実施の形態４によれば、実施の形態１〜３と同様の効果を得ることができる。
（実施の形態５）
次に、実施の形態５にかかるアイソレータについて説明する。図２３は、実施の形態５にかかるアイソレータを適用した半導体装置の一部を模式的に示す断面図である。実施の形態５にかかるアイソレータが実施の形態１にかかるアイソレータと異なるのは、次の２点である。１つ目の相違点は、第１半導体基板２０に第３コイル２１１、第４コイル２２１をさらに備えている点である。２つ目の相違点は、第１半導体基板２０にさらに第２受信回路１１１を備え、かつ第２半導体基板４０にさらに第２送信回路１２１を備えている点である。第２受信回路１１１は、必ずしも駆動回路機能を有してなくてもよく、また第２送信回路１２１は、必ずしも信号制御回路機能を有してなくてもよく、両回路は信号の伝達を行う機能を有しているだけでも構わない。実施の形態２と同様に第３コイル２１１と第２受信回路１１１が接続され、第４コイル２２１と第２送信回路１２１が接続されている。
第４電極パッド２３１は、ボンディングワイヤ５２１によって、第２半導体基板４０のおもて面上に配置された第５電極パッド４３１に電気的に接続されている。第５電極パッド４３１は、第２半導体基板４０のおもて面側の第２送信回路１２１に接続されている。すなわち、第２送信回路１２１からの信号は、ボンディングワイヤ５２１を介して第４コイル２２１に入力され、第３コイル２１１から第２受信回路１１１に入力される。すなわち、実施の形態５にかかるアイソレータ１０１は、双方向に送受信可能となっている。第３コイル２１１の構成は、第１コイル２１と同様であり、ビア埋め込み金属膜３９によって基板おもて面側に引き出されている。第４コイル２２１の構成は、第２コイル２２と同様である。第３コイル２１１および第４コイル２２１は、絶縁層３５および第１半導体基板２０を挟んで対向しトランスを構成する。第１送信回路および第１受信回路は、それぞれ、第１半導体基板２０に設けられた送信回路１２、および、第２半導体基板４０に配置された受信回路１１である。
以上において本発明では、上述した各実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、アイソレータの構成に合わせて一次側コイルおよび二次側コイルの巻き数や寸法を種々変更可能である。また、上述した実施の形態では、送信回路が設けられた第１半導体基板と、受信回路が設けられた第２半導体基板と、を同一の実装基板に集積した場合を例に説明しているが、さらに他の部品を同一の実装基板に集積してもよい。例えば、送信回路が設けられた第１半導体基板、受信回路が設けられた第２半導体基板、およびブリッジ回路を構成する各ＭＯＳＦＥＴに加え、その他各種部品を同一の実装基板に集積した、いわゆるインテリジェントパワーモジュール（ＩＰＭ：Ｉｎｔｅｌｌｉｇｅｎｔ Ｐｏｗｅｒ Ｍｏｄｕｌｅ）にも適用可能である。また、上述した実施の形態では、半導体基板のおもて面の面方位を＜１００＞面としているが、半導体基板のおもて面の面方位は種々変更可能である。また、上述した実施の形態では、ｐ型の半導体基板を用いて説明したが、ｎ型の半導体基板やシリコン以外の材料でできた半導体基板にも適用することが可能である。
以上のように、本発明にかかるアイソレータおよびアイソレータの製造方法は、産業用機器や医療用機器などの高電圧で制御される電気機器において、電気的絶縁性を確保する必要のあるパワー半導体装置に有用である。
１ 第１ＭＯＳＦＥＴ
２ 第２ＭＯＳＦＥＴ
３ ブリッジ回路
４ ブリッジ回路の中点
５ 基準電位ライン
１０，１０１ アイソレータ
１１ 受信回路（第１駆動回路）
１２ 送信回路（信号制御回路）
１３ トランス
１４ 第２駆動回路
２０ 第１半導体基板
２１ 第１コイル
２１ａ 第１コイルの内側端部
２１ｂ 第１コイルの外側端部
２２ 第２コイル
２３ 第１電極パッド
２４ 第２電極パッド
３１−１，３１−２，４２ 酸化膜
３２ コイル用トレンチ
３２ａ コイル用トレンチの内側端部（コイル用トレンチの渦巻きの中心）
３２ｂ コイル用トレンチの渦巻きの開始点
３２ｃ コイル用トレンチの渦巻きの終了点
３２ｄ コイル用トレンチの外側端部
３３，３８，４５ 絶縁膜
３４ 第１金属膜
３５ 絶縁層
３６ 第２金属膜
３７，４４ ビア用トレンチ
３９，４６ ビア埋め込み金属膜
４０ 第２半導体基板
４３ 第３電極パッド
４７，４８ バンプ電極
５０ 実装基板
５１，５２，５２１ ボンディングワイヤ
６１，６４ 金属積層膜
６２ アンダーパス配線
６３ コンタクトホール
６５ レジストマスク
６６ａ，６６ｂ， ６６ｃ レジストマスクの開口部
７１ 回路形成領域のうち、深さ方向にコイルの渦巻きの中心に対向する部分
７２ 回路形成領域のうち、深さ方向にコイルの渦巻きの中心に対向する部分から離れた部分
７３ 回路形成領域のうち、深さ方向にコイルの最内周よりも内側の部分に対向する部分
７４ 回路形成領域のうち、深さ方向にコイルの最内周よりも外側の部分に対向する部分
７５ 回路形成領域のうち、深さ方向にコイルの渦巻きの最内周よりも外側で、かつ最外周よりも内側の部分に対向する部分
１１１ 第２受信回路
１２１ 第２送信回路
２１１ 第３コイル
２２１ 第４コイル
２３１ 第４電極パッド
４３１ 第５電極パッド
ＣＯＭ 基準電位端子
Ｈ−ＶＤＤ 高電位の電圧源
ＩＮ 入力端子
Ｌ−ＶＤＤ 低電位の電圧源
ＯＵＴ 出力端子
Ｖｄｃ ブリッジ回路の電圧源
ｗ１ コイル用トレンチの幅
ｗ２ コイル用トレンチの隣り合う渦巻き線間の間隔
ｗ３ レジストマスクの、二次側コイルの形成領域の開口部の幅
ｗ４ レジストマスクの、二次側コイルの形成領域の開口部の隣り合う渦巻き線間の間隔
ｘ０ コイルの渦巻きの中心
ｘ１ コイルの最内周
ｘ２ コイルの最外周
ｘ３ コイルの最外周よりも外側におけるコイル付近

Claims (19)

  1. 第１半導体基板の第１主面側に設けられた第１コイルと、
    前記第１半導体基板の第２主面側に設けられた第１回路と、
    前記第１半導体基板の第２主面側に設けられ、前記第１半導体基板を挟んで前記第１コイルと対向する第２コイルと、
    第２半導体基板の第２主面側に設けられた第２回路と、
    前記第１コイルおよび前記第２コイルで構成され、前記第１回路と前記第２回路との間で、前記第１回路から前記第２回路へ、または前記第２回路から前記第１回路へ信号を電気的に絶縁した状態で伝送するトランスと、
    を備えることを特徴とするアイソレータ。
  2. 前記第１コイルは、
    前記第１半導体基板の第１主面に設けられたトレンチと、
    前記トレンチの側壁および底面に沿って設けられた酸化膜と、
    前記トレンチの内部の前記酸化膜の内側に埋め込まれた第１金属膜と、で構成されることを特徴とする請求項１に記載のアイソレータ。
  3. 前記第１半導体基板の第２主面から前記トレンチに達するビアホールと、
    前記ビアホールの側壁に沿って設けられた前記酸化膜と、
    前記ビアホールの内部の前記酸化膜の内側に埋め込まれた前記第１金属膜と、をさらに備え、
    前記第１回路または前記第２回路からの信号は、前記ビアホールの内部の前記第１金属膜を介して前記第１コイルに入力されることを特徴とする請求項２に記載のアイソレータ。
  4. 前記第１半導体基板の第２主面上に設けられ、前記第１回路を覆う絶縁層をさらに備え、
    前記第２コイルは、前記絶縁層上に設けられた第２金属膜からなることを特徴とする請求項１に記載のアイソレータ。
  5. 前記第１回路は、深さ方向に前記第１コイルおよび前記第２コイルと対向することを特徴とする請求項１に記載のアイソレータ。
  6. 前記第１コイルおよび前記第２コイルは、渦巻き状の平面形状を有し、
    前記第１回路のうち、少なくともコイルの磁束により誤作動が生じやすい回路部は、前記第１コイルおよび前記第２コイルの渦巻きの中心以外の部分で、深さ方向に前記第１コイルおよび前記第２コイルに対向することを特徴とする請求項５に記載のアイソレータ。
  7. 前記第１回路のうち、少なくともコイルの磁束により誤作動が生じやすい回路部は、前記第１コイルおよび前記第２コイルの渦巻きの最内周よりも外側で、深さ方向に前記第１コイルおよび前記第２コイルに対向することを特徴とする請求項６に記載のアイソレータ。
  8. 前記第１回路のうち、少なくともコイルの磁束により誤作動が生じやすい回路部は、深さ方向に前記第１コイルおよび前記第２コイルの渦巻きの最内周よりも外側で、かつ最外周よりも内側の部分に対向することを特徴とする請求項７に記載のアイソレータ。
  9. 前記第１回路および前記トランスが設けられた前記第１半導体基板と、前記第２回路が設けられた前記第２半導体基板とが同一の実装基板に実装されていることを特徴とする請求項１に記載のアイソレータ。
  10. 前記第１コイルまたは前記第２コイルは、前記第１半導体基板の第２主面側において、前記第２回路の電極部とワイヤーによって電気的に接続されていることを特徴とする請求項１〜９のいずれか一つに記載のアイソレータ。
  11. 前記第１回路は送信回路であり、
    前記第２回路は受信回路であり、
    前記第１回路からの信号は、前記第１コイルに入力され、前記第２コイルから前記ワイヤーを介して前記第２回路に入力されることを特徴とする請求項１０に記載のアイソレータ。
  12. 前記第１回路は受信回路であり、
    前記第２回路は送信回路であり、
    前記第２回路からの信号は、前記ワイヤーを介して前記第２コイルに入力され、前記第２コイルから前記第１回路に入力されることを特徴とする請求項１０に記載のアイソレータ。
  13. 前記第１金属膜は、めっき膜であることを特徴とする請求項２または３に記載のアイソレータ。
  14. 前記第２金属膜は、めっき膜であることを特徴とする請求項４に記載のアイソレータ。
  15. 第１半導体基板の第１主面側に設けられた第１コイルと、前記第１半導体基板の第２主面側に設けられた第１回路と、前記第１半導体基板の第２主面側に設けられ、前記第１半導体基板を挟んで前記第１コイルと対向する第２コイルと、第２半導体基板の第２主面側に設けられた第２回路と、前記第１コイルおよび前記第２コイルで構成され、前記第１回路と前記第２回路との間で、前記第１回路から前記第２回路へ、または前記第２回路から前記第１回路へ信号を電気的に絶縁した状態で伝送するトランスと、を備えたアイソレータの製造方法であって、
    前記第１半導体基板の第２主面に前記第１回路を形成する第１工程と、
    前記第１半導体基板の第２主面にビアホールを形成し、前記第１半導体基板の第１主面にトレンチを形成して、前記ビアホールと前記トレンチとを連結させる第２工程と、
    前記ビアホールの側壁と、前記トレンチの側壁および底面とに沿って酸化膜を形成する第３工程と、
    前記ビアホールおよび前記トレンチの内部の前記酸化膜の内側に、前記第１半導体基板の第１主面および第２主面に露出するように第１金属膜を埋め込むことで、前記第１コイルおよび前記第１コイルの端子を形成する第４工程と、
    前記第１半導体基板の第２主面に、前記第１回路を覆うように絶縁層を形成する第５工程と、
    前記絶縁層の表面に、前記第２コイルとなる第２金属膜を形成する第６工程と、
    前記第２半導体基板の第２主面側に、前記第２回路を形成する第７工程と、
    を含むことを特徴とするアイソレータの製造方法。
  16. 前記第４工程では、めっき処理によって、前記ビアホールおよび前記トレンチの内部の前記酸化膜の内側に前記第１金属膜を埋め込む工程を含むことを特徴とする請求項１５に記載のアイソレータの製造方法。
  17. 前記第６工程は、
    前記絶縁層の表面に、前記第２コイルの平面パターンを開口したマスクを形成する工程と、
    めっき処理によって、前記マスクの開口部を前記第２金属膜で埋める工程と、
    前記マスクを除去する工程と、を含むことを特徴とする請求項１５に記載のアイソレータの製造方法。
  18. 前記第１回路および前記トランスが形成された前記第１半導体基板と、前記第２回路が形成された前記第２半導体基板とを同一の実装基板に実装する第８工程をさらに含むことを特徴とする請求項１５に記載のアイソレータの製造方法。
  19. 前記第１半導体基板の第２主面側において、前記第１コイルまたは前記第２コイルと、前記第２回路の電極部とをワイヤーによって電気的に接続する第９工程をさらに含むことを特徴とする請求項１５〜１８のいずれか一つに記載のアイソレータの製造方法。
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