CN220570519U - 电子器件和集成电路器件 - Google Patents
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Abstract
本公开涉及电子电路和集成电路器件。一种电子器件，包括：第一振荡器电路，第二振荡器电路；第三电容器；以及第四电容器。与由单个D类振荡器电路形成的参考振荡器电路相比，所公开的振荡器电路中的每个D类振荡器电路的振荡幅度是参考振荡器电路的振荡幅度的1/N，并且所公开的振荡器电路的电流消耗是参考振荡器电路的电流消耗的1/N。
Description
技术领域
本公开大体上涉及电子电路，且在特定实施例中，涉及适用于半导体封装中的电流隔离的振荡器电路。
背景技术
电流隔离技术通常用于电气系统中以改善各种应用(例如，工业传感器，医疗器件，用于电动机控制的栅极驱动器等)的安全性和可靠性。通常，电流隔离系统包括两个电流隔离的功率域，因为例如一个功率域受到危险电压，或者功率域具有不同的接地参考。电流隔离通常用于隔离不同的功率域以防止电流在隔离的功率域之间流动。能量或信息仍然可以通过其它手段在隔离的功率域之间交换，例如电容，电感或光学手段。
电流隔离的重要性能参数是最大浪涌隔离电压VSURGE。最大浪涌隔离电压VSURGE量化了隔离器承受某一瞬态曲线的非常高的电压脉冲的能力，该瞬态曲线可能由直接或间接雷击，故障或短路事件引起。如果单个隔离阻挡层通过10－kV浪涌测试，则最高级别的隔离，即加强的隔离被证明。用于电流隔离的另一重要参数是共模瞬态抗扰度(CMTI)，其测量隔离器件经受接地的快速移位(例如，高dV/dt)的能力，且其典型值在50kV/μs到200kV/μs范围内。通常，CMTI性能与伽伐尼势垒的寄生电容效应有关。电流隔离有利于改善隔离等级，同时仍然保持在数据速率和CMTI方面的竞争性能。
在不久的将来，诸如工业，汽车或医疗领域的应用领域可能需要高达20kV的VSURGE。此外，由诸如氮化镓高电子迁移率晶体管(GaN HEMT)和碳化硅(S集成电路)MOSFET的宽带功率器件实现的较高开关频率可能需要超过200kV/μ的CMTI。常规的芯片级隔离器(其中通过使用半导体芯片的一个或多个电介质层分离不同的功率域来实现电流隔离)基于电容器，变压器或LC混合网络，其利用例如厚的二氧化硅或聚酰亚胺层作为隔离阻挡层。这些方法分别由于最大可制造电介质厚度和相关的电容寄生效应而在隔离等级和CMTI方面具有固有的限制。在本领域中需要具有改进的隔离等级和CMTI性能的电流隔离技术。
实用新型内容
本公开的目的是提供一种，以至少部分地解决现有技术中存在的上述问题。
本公开的一方面提供了一种电子器件，包括：第一振荡器电路，包括：第一晶体管和第二晶体管，其中第一晶体管的栅极端子和第二晶体管的栅极端子耦合到第一节点，其中第一晶体管的第一负载路径端子和第二晶体管的第一负载路径端子耦合到参考电压节点；以及第一LC储能电路，包括：第一电容器，耦合在第一晶体管的第二负载路径端子与第二晶体管的第二负载路径端子之间；以及第一线圈，与第一电容器并联耦合；第二振荡器电路，包括：第三晶体管和第四晶体管，其中第三晶体管的栅极端子和第四晶体管的栅极端子耦合到第二节点，其中第三晶体管的第一负载路径端子和第四晶体管的第一负载路径端子耦合到第一线圈的中心抽头；以及第二LC储能电路，包括：第二电容器，耦合在第三晶体管的第二负载路径端子与第四晶体管的第二负载路径端子之间；以及第二线圈，与第二电容器并联耦合；第三电容器，耦合在第一晶体管的第二负载路径端子与第三晶体管的第二负载路径端子之间；以及第四电容器，耦合在第二晶体管的第二负载路径端子与第四晶体管的第二负载路径端子之间。
根据一个或多个实施例，电子器件还包括：第一可控开关，耦合在第一晶体管的栅极端子与参考电压节点之间；以及第二可控开关，耦合在第二晶体管的栅极端子与参考电压节点之间。
根据一个或多个实施例，其中第一节点被配置为接收用于第一晶体管和第二晶体管的第一偏置电压，其中第一偏置电压具有第一固定值。
根据一个或多个实施例，其中第一晶体管和第二晶体管被配置为通过断开第一可控开关和第二可控开关而接通，其中第一晶体管和第二晶体管被配置为通过闭合第一可控开关和第二可控开关而被关断。
根据一个或多个实施例，电子器件还包括：第三可控开关，耦合在第三晶体管的栅极端子与第一线圈的中心抽头之间；以及第四可控开关，耦合在第四晶体管的栅极端子与第一线圈的中心抽头之间。
根据一个或多个实施例，其中第二节点被配置为接收用于第三晶体管和第四晶体管的第二偏置电压，其中第二偏置电压具有高于第一固定值的第二固定值。
根据一个或多个实施例，其中第三晶体管和第四晶体管被配置为通过断开第三可控开关和第四可控开关而被接通，其中第三晶体管和第四晶体管被配置为通过闭合第三可控开关和第四可控开关而被关断。
根据一个或多个实施例，其中第一可控开关、第二可控开关、第三可控开关和第四可控开关被配置为同时被接通和关断。
根据一个或多个实施例，其中第二线圈的中心抽头耦合到电源电压节点。
根据一个或多个实施例，其中第一振荡器电路还包括：第一电阻器，耦合在第一节点与第一晶体管的栅极端子之间；第二电阻器，耦合在第一节点与第二晶体管的栅极端子之间；第五电容器，耦合在第一晶体管的栅极端子与第二晶体管的第二负载路径端子之间；以及第六电容器，耦合在第二晶体管的栅极端子与第一晶体管的第二负载路径端子之间。
根据一个或多个实施例，其中第二振荡器电路还包括：第三电阻器，耦合在第二节点与第三晶体管的栅极端子之间；第四电阻器，耦合在第二节点与第四晶体管的栅极端子之间；第七电容器，耦合在第三晶体管的栅极端子与第四晶体管的第二负载路径端子之间；以及第八电容器，耦合在第四晶体管的栅极端子与第三晶体管的第二负载路径端子之间。
本公开的另一方面提供了一种电子器件，包括：第一振荡器电路；第二振荡器电路，与第一振荡器电路级联，其中第一振荡器电路和第二振荡器电路被配置为耦合在电源电压和电接地之间，其中第一振荡器电路和第二振荡器电路中的每个振荡器电路是D类振荡器电路，其中D类振荡器电路包括：第一晶体管，耦合在D类振荡器电路的参考电压节点与D类振荡器电路的第一输出之间；第二晶体管，耦合在D类振荡器电路的参考电压节点与D类振荡器电路的第二输出之间，其中第一晶体管的栅极端子和第二晶体管的栅极端子被耦合到D类振荡器电路的偏置电压节点；以及LC储能电路，包括：第一电容器，耦合在D类振荡器电路的第一输出与第二输出之间；以及第一线圈，与第一电容器并联耦合；以及第二电容器，耦合在第一振荡器电路的第一输出与第二振荡器电路的第一输出之间；以及第三电容器，耦合在第一振荡器电路的第二输出与第二振荡器电路的第二输出之间。
根据一个或多个实施例，其中第一振荡器电路的LC谐振电路被配置为生成第一振荡器信号，并且第二振荡器电路的LC谐振电路被配置为生成第二振荡器信号，其中第一振荡器信号和第二振荡器信号具有相同频率和相同相位。
根据一个或多个实施例，其中第一振荡器电路的参考电压节点被配置为耦合到电接地，其中第二振荡器电路的参考电压节点耦合到第一振荡器电路的第一线圈的中心抽头，其中第二振荡器电路的第一线圈的中心抽头被配置为耦合到电源电压。
根据一个或多个实施例，其中第一振荡器电路的偏置电压节点被配置为被提供有第一偏置电压，其中第二振荡器电路的偏置电压节点被配置为被提供有高于第一偏置电压的第二偏置电压。
根据一个或多个实施例，其中第一偏置电压和第二偏置电压具有相应固定值，其中D类振荡器电路还包括：第一可控开关，耦合在第一晶体管的栅极端子与参考电压节点之间；以及第二可控开关，耦合在第二晶体管的栅极端子与参考电压节点之间，其中第一晶体管和第二晶体管被配置为通过断开或闭合第一可控开关和第二可控开关而被接通或关断。
本公开的另一方面提供了一种集成电路集成电路器件，包括：第一振荡器电路，包括：第一晶体管和第二晶体管，其中第一晶体管的栅极端子和第二晶体管的栅极端子耦合到第一节点；第一线圈，耦合在第一晶体管的漏极端子与第二晶体管的漏极端子之间；以及第一电容器，与第一线圈并联耦合；第二振荡器电路，其中第二振荡器电路具有与第一振荡器电路相同的结构，其中第一振荡器电路的第一晶体管的源极端子和第一振荡器电路的第二晶体管的源极端子耦合到参考电压节点，其中第二振荡器电路的第一晶体管的源极端子和第二振荡器电路的第二晶体管的源极端子耦合到第一振荡器电路的第一线圈的中心抽头，其中第二振荡器电路的第一线圈的中心抽头耦合到电源电压节点；第二电容器，耦合在第一振荡器电路的第一晶体管的漏极端子与第二振荡器电路的第一晶体管的漏极端子之间；以及第三电容器，耦合在第一振荡器电路的第二晶体管的漏极端子与第二振荡器电路的第二晶体管的漏极端子之间。
根据一个或多个实施例，其中第一振荡器电路的第一节点被配置为被提供有第一偏置电压，并且第二振荡器电路的第一节点被配置为被提供有不同于第一偏置电压的第二偏置电压。
根据一个或多个实施例，其中第一振荡器电路的第一线圈和第二振荡器电路的第一线圈包括集成电路器件的一个或多个电介质层中的金属图案，其中在顶视图中，第一振荡器电路的第一线圈与第二振荡器电路的第一线圈间隔开。
根据一个或多个实施例，其中第一振荡器电路的第一线圈和第二振荡器电路的第一线圈包括在集成电路器件的不同电介质层中的金属图案，其中在顶视图中，第一振荡器电路的第一线圈与第二振荡器电路的第一线圈重叠。
本公开的振荡器电路中的每个D类振荡器电路的振荡幅度是常规振荡器电路的振荡幅度的1/N，并且所公开的振荡器电路的电流消耗是常规振荡器电路的电流消耗的1/N。
附图说明
本公开的一个或多个实施例的细节在附图和以下描述中阐述。本公开的其它特征，目的和优点将从说明书和附图以及从权利要求书中显而易见。在附图中，相同的附图标记在各个视图中通常表示相同的组成部件，为了简洁起见，通常不对其进行重新描述。为了更完整地理解本公开，现在结合附图参考以下描述，其中：
图1示出了一个实施例中的具有电流隔离的电气系统的框图；
图2示出了实施例中具有封装级电流隔离的半导体封装的截面图；
图3示出了实施例中图2的半导体封装的系统框图；
图4中示出了在一个实施例中的开关键控脉宽调制(OOKPWM)信号；
图5是实施例中的振荡器电路的示意图；
图6是另一实施例中的振荡器电路的示意图；
图7是又一实施例中的振荡器电路的示意图；
图8示出了一个实施例中的半导体芯片的截面图；
图9示出了在一个实施例中在图2的半导体封装中使用的微天线的顶视图；以及
图10示出了在另一个实施例中在图2的半导体封装中使用的微天线的顶视图。
具体实施方式
下面详细讨论当前优选实施例的制造和使用。然而，应当理解，本公开提供了许多可应用的实用新型概念，这些概念可以在广泛的各种特定上下文中实现。所讨论的特定实施例仅仅是说明制造和使用本公开的特定方式，而不限制本公开的范围。在本文的讨论中，除非另有说明，否则“耦合”用于指电耦合，并且术语“耦合”用于描述其中第一电组件直接或间接地耦合到第二电组件的电连接，而术语“直接耦合”用于描述第一电组件和第二电组件之间的直接电连接(例如，经由铜线)，而不具有中间电组件。
将在具有封装级电流隔离的半导体封装的上下文中描述本公开，且在特定实施例中，描述适用于具有封装级电流隔离的半导体封装中的振荡器电路。
图1示出了一个实施例中的具有电流隔离的电气系统10的框图。图1中的电气系统10包括第一功率域中的第一电路13，例如具有第一电源电压(例如VDD1)和第一电地电平(例如GND1)，并且包括第二功率域中的第二电路15，例如具有第二电源电压(例如VDD2)和第二电地电平(例如GND2)。电气系统10还包括在第一电路13和第二电路15之间的电流隔离屏障11。
电流隔离通常用于电气系统中，以用于隔离电气系统的功能部分(例如13和15)，以防止电流在隔离的功能部分之间流动。能量或信息仍然可以通过其它方式在各部分之间交换，例如电容、电感、电磁、光学、声学或机械方式。在两个或更多个电路(例如，13和15)需要彼此通信但它们的接地可能处于不同电位的情况下，可以使用电流隔离。电流隔离也可以用于安全目的，例如，为了安全和器件保护，将功能块从连接到电网或其它高电压的另一块解耦。
图2示出了实施例中具有封装级电流隔离的半导体封装20的截面图。半导体封装20通过使用标准封装/组装技术以及两个并排共封装半导体芯片(也可称为芯片或集成电路(集成电路)芯片)的微天线之间的射频(RF)耦合来形成电流隔离系统。通过利用集成在两个并排共封装芯片上的微天线之间的近场耦合，标准模制化合物被用作隔离阻挡层。
如图2所示，半导体封装20包括附接到引线框架28的芯片21。芯片21的导电焊盘使用接合线25耦合到半导体封装20的输入/输出(I/O)引脚27。半导体封装20进一步包括芯片23，其附接到另一引线框架28且通过接合线25耦合到其相应的I/O引脚27。芯片21和芯片23彼此相邻(例如，并排)设置。芯片21和23之间的距离，也称为通过绝缘体的距离(DTI)，可以是例如数百微米。如图2所示，微天线22和24分别形成在芯片21和23上。微天线22和24中的每一个电耦合到相应芯片(例如，21或23)，并且用于传输和/或接收用于芯片21和23之间的数据通信的RF信号。形成模制化合物29以封装芯片21和23、引线框架28、微天线22和24以及接合线25。在一些实施例中，微天线22和24在附接到芯片21和23的表面之前预先形成。在一些实施例中，微天线22和24在形成芯片21和23的半导体制造工艺期间形成为芯片21和23的一部分。例如，图8示出了形成在芯片50的上介电层53内的微天线63A和63B。图8的更多细节在下文中讨论。
封装级的电流隔离的优点之一是使用模制化合物29作为两个并排的共同封装的芯片21和23之间的隔离层以及更宽的DTI(通常在芯片引线框架28之间数百微米)，以实现增加的隔离等级，同时减少电流屏蔽的电容寄生效应。用于数据通信的物理信道利用集成在并排共封装芯片上的微天线22和24之间的弱近场电磁(EM)耦合(例如，RF耦合)，如图2所示。在该方法中，选择DTI以保证所需的隔离等级，同时保证微天线22和24之间的合理耦合等级。例如，标准模制化合物表现出约50－100kV/mm的介电强度(EM)，因此能够实现具有仅200μm的DTI的增强隔离(例如，VSURGE≥10kV)，这生成非常低的电容寄生，因此CMTI优于例如200kV/μs。
与常规的隔离方法相比，基于RF耦合的封装级电流隔离具有其它优点。例如，针对封装级电流隔离不需要定制的技术/组件，并且标准封装足以保证出色的隔离和CMTI性能。此外，该方法是高度灵活的，并且可以适应应用规范而无需耗时和昂贵的技术开发。然而，由于两个芯片上的芯片上天线(例如，微天线)，利用较大的硅面积消耗来实现这些优点。图2的RF耦合隔离方法适用于数据传输。特别地，由于高隔离沟道损耗(例如，40dB或更大的RF耦合损耗)，与在芯片级绝缘方案中使用的脉冲调制方法相比，使用基于载波的调制能够以更高的功耗实现优于200kV/μs的CMTI性能。
图3示出了实施例中图2的半导体封装20的系统框图。半导体封装20包括半导体芯片21和半导体芯片23。半导体芯片21包括调制器31(例如，脉宽调制(PWM)调制器)，传输(Tx)电路33和用于传输调制的RF信号的微天线22。在一些实施例中，Tx电路33包括振荡器电路，并且微天线22是电感元件(例如，线圈)，其与Tx电路33的电容器形成LC储能电路以生成用于传输的RF信号。因此，微天线22可以是振荡器电路的一部分。在一些实施例中，Tx电路33中的振荡器电路由PWM调制器31生成的PWM数字流接通和关断。注意，尽管在图3的框图中将微天线22示为一个线圈，但是微天线22可以实现为振荡器电路中的多个线圈。
半导体芯片23包括用于接收从微型天线22传输的RF信号的微型天线24。半导体芯片23还包括接收(Rx)电路35和解调器37(例如，PWM解调器)，接收(Rx)电路35可以包括整流器、放大器、滤波器等，解调器37用于解调所接收的信号。在一些实施例中，弱耦合到微天线22的微天线24输出磁感应RF电压。在由Rx电路35中的整流器整流之后，所接收的RF电压的包络进一步由Rx电路35的放大器(例如，增益级)放大，且驱动Rx电路35的滞后比较器以重构所传输的PWM信号。最后，使用基带PWM解调器(例如，37)来恢复原始数字位流。由于高信道损耗(大约30－45dB，取决于所采用的技术和码片距离)，系统在窄带模式下操作，其中微天线22和24以RF载波频率fRF谐振。
图4示出了实施例中的开关键控脉宽调制(OOKPWM)信号401。在一些实施例中，OOKPWM信号401是由微天线22和24发射或接收的RF信号。图4进一步示出了示例输入/输出数据序列，以及用于输入/输出数据序列的时钟信号。在图4的示例中，对于位“1”，PWM调制器31(见图3)控制Tx电路33生成持续时间为T1的OOKPWM信号401；对于位“0”，PWM调制器31控制Tx电路33生成持续时间为T2的OOKPWM信号401，其比T1短。换句话说，数字信息(例如，1或0)被编码在每个位的OOKPWM信号401的长度(例如，持续时间)中，而不是OOKPWM信号的幅度中。这改善了RF信号对通信信道中的干扰和噪声的鲁棒性。半导体封装20使用OOKPWM信号可实现的数据速率可以在例如大约100Mbits/s和大约500Mbits/s之间。
图5是实施例中的振荡器电路100的示意图。在一些实施例中，振荡器电路100对应于图3中的Tx电路33和微天线22的组合。图5还示出了耦合到振荡器电路100的Rx电路200。Rx电路200包括与振荡器电路100磁耦合的电感元件LRX(例如线圈)。Rx电路200还包括用于对由振荡器电路100传输的RF信号(例如，OOKPWM信号)进行解码的Rx前端电路203。电感元件LRX和Rx前端电路203可以分别对应于图3中的微天线24和Rx电路35。
图5中的振荡器电路100包括在电源电压VDD和参考电压(例如，电接地)之间堆叠在一起(例如，级联)的两个D类振荡器150A和150B。值得注意的是，电容器CS耦合在D类振荡器150A的节点103A与D类振荡器150B的节点103B之间，且另一电容器CS耦合在D类振荡器150A的节点105A与D类振荡器150B的节点105B之间。电容器CS确保D类振荡器150A和150B的LC储能电路的输出之间的同步。为了便于讨论，在讨论振荡器电路100的上下文中，D类振荡器150A和150B可以分别被称为底部振荡器电路150A和顶部振荡器电路150B。在所说明的实施例中，具有相同标号(例如，R，CB)的电组件(例如，电阻器，电容器)具有相同标称值(例如，相同电阻或相同电容)。
如图5所示，底部振荡器电路150A包括第一晶体管M1(例如CMOS晶体管)和第二晶体管M2(例如CMOS晶体管)，其中第一晶体管M1的栅极端子通过电阻器R耦合到节点101A，并且第二晶体管M2的栅极端子通过另一电阻器R耦合到节点101A。节点101A被配置为提供(例如，连接到)用于接通及关断第一晶体管M1及第二晶体管M2的偏置电压VBIAS，且因此节点101A也可称为偏置电压节点101A。第一晶体管M1和第二晶体管M2的源极端子耦合到参考电压节点102A，参考电压节点102A连接到参考电压104(例如，电接地)。
图5的底部振荡器电路150A还包括LC储能电路，其包括电感元件LTX(例如线圈)和电容器CP。电感元件LTX(也可称为线圈LTX)耦合在节点103A(其耦合到第一晶体管M1的漏极端子)和节点105A(其耦合到第二晶体管M2的漏极端子)之间。电容器CP与线圈LTX并联耦合(例如，在节点103A和节点105A之间)。在本文的论述中，晶体管(例如，M1或M2)的源极/漏极端子可统称为晶体管的负载路径端子，且晶体管的栅极端子也可称为晶体管的控制端子。本领域技术人员将容易理解，由线圈LTX和电容器CP形成的LC储能电路生成频率为fRF的振荡器信号(例如，正弦信号)，fRF由确定，其中L是线圈LTX的电感，C是电容器CP的电容。作为示例，由LC储能电路生成的振荡器信号的频率fRF可以在数百兆赫到数千兆赫之间(例如，在大约200MHz和大约2GHz之间)。在这里的讨论中，振荡器信号也可以被称为振荡器信号或频率信号。节点103A和节点105A也可统称为振荡器电路150A的输出，输出端口或输出端子。
如图5所示，底部振荡器电路150A还包括耦合在第一晶体管M1的栅极端子和节点105A之间的电容器CB，并且包括耦合在第二晶体管M2的栅极端子和节点103A之间的另一电容器CB。在一些实施例中，电容器CB的电容小于电容器CP的电容，并且电感元件LRX的电感大于电感元件LTX的电感。
仍参看图5，顶部振荡器电路150B具有与底部振荡器电路150A相同的结构(例如，等效示意图)，因此不再重复细节。顶部振荡器电路150B的晶体管被标记为晶体管M3和M4。在一些实施例中，顶部振荡器电路150B和底部振荡器电路150A中的晶体管(例如，M1，M2，M3和M4)是相同的。为了便于讨论，顶部振荡器电路150B和底部振荡器电路150A可以统称为振荡器电路150。注意，在图5中，底部振荡器电路150A的参考电压节点102A耦合到电接地，且顶部振荡器电路150B的参考电压节点102B耦合到底部振荡器电路150A的线圈LTX的中心抽头。另外，顶部振荡器电路150B的线圈LTX的中心抽头耦合到连接到电源电压VDD(例如，+5V电源电压)的电源电压节点106。由于其中心抽头，每个振荡器电路150中的线圈LTX可以被描述为包括第一线圈LTX1(例如，线圈LTX在中心抽头左边的部分)和第二线圈LTX2(例如，线圈LTX在中心抽头右边的部分)。
耦合在顶部振荡器电路150B和底部振荡器电路150A的相应输出端口之间的图5中的电容器CS使由顶部振荡器电路150B和底部振荡器电路150A生成的振荡器信号同步。换句话说，由顶部振荡器电路150B生成的振荡器信号的频率和相位与由底部振荡器电路150A生成的振荡器信号的频率和相位同步。
施加在底部振荡器电路150A的偏置电压节点101A处的偏置电压VBIAS用于接通和关断第一晶体管M1和第二晶体管M2，这又接通和关断底部振荡器电路150A。例如，如果偏置电压VBIAS为高(例如，高于第一晶体管M1和第二晶体管M2的接通电压)，则第一晶体管M1和第二晶体管M2接通，并且底部振荡器电路150A生成振荡器信号。类似地，如果电压VBIAS为低(例如，低于第一晶体管M1和第二晶体管M2的接通电压)，则第一晶体管M1和第二晶体管M2关断，并且底部振荡器电路150A不生成振荡器信号。可以控制偏置电压VBIAS的高电压持续时间以生成具有不同持续时间T1和T2的振荡器信号(见图4)。
类似地，通过改变施加在顶部振荡器电路150B的偏置电压节点101B处的偏置电压VBIAS2来实现顶部振荡器电路150B的控制。在图5的实例中，偏置电压VBIAS2等效于偏置电压VBIAS与电源电压VDD(例如VBIAS2＝VBIAS+VDD/2)的一半的总和，使得振荡器电路150同步地(例如同时地)接通及关断。
图5还示出了振荡器电路150的线圈LTX和Rx电路200的线圈LRX之间的磁耦合因子k。换句话说，在线圈LRX处接收的RF电压包括来自底部振荡器电路150A的线圈LTX和顶部振荡器电路150B的线圈LTX的贡献。磁耦合因子k可以在例如大约1×10-3和大约4×10-3之间的范围内。此外，图5示出了底部振荡器电路150A和顶部振荡器电路150B的线圈LTX之间的寄生磁耦合因子kp。作为示例，寄生磁耦合因子kp大于(例如，大于或大于一个数目级)磁耦合因子k，并且可以在例如大约100和大约100之间的范围内。寄生磁耦合可减小Rx电路200的线圈LRX处的组合RF信号电平，且因此应将其最小化或减小到阈值以下。在一些实施例中，跨线圈LRX的端子的所接收的RF电压VRX的电压由下式给出：其中，k是磁耦合因子，kP是漏磁耦合因子，VTX是线圈LTX两端的电压。注意，在等式中，LTX和LRX分别用于表示线圈LTX和LRX的电感。
所公开的振荡器电路100(或下文论述的100A，100B)提供现有振荡器电路无法实现的优点。为了理解本公开的优点，在当前公开的振荡器电路和常规D类振荡器电路之间进行比较，常规D类振荡器电路等效于仅使用底部振荡器电路150A(例如，直接耦合在电源电压VDD和电接地之间)作为振荡器电路。常规D类振荡器电路的振荡幅度(例如，振荡器信号的幅度)大约是电源电压VDD的三倍。因此，在常规D类振荡器电路中使用的晶体管(例如，M1和M2)必须是具有高击穿电压(BV)的特殊晶体管，例如横向扩散金属氧化物半导体场效应晶体管(LDMOSFET)，高压MOSFET(HVMOSFET)或GaN HEMT。这些特殊晶体管与标准CMOS技术不兼容，并且可以使用特殊技术来形成这些特殊晶体管，从而导致制造成本和时间的增加。另外，常规D类振荡器电路的电流消耗与振荡振幅成比例，且因此，常规D类振荡器电路遭受高电流消耗，尤其当线圈的Q因数低时(例如，对于具有导电衬底的双极－CMOS－DMOS(BCD))。
相对地，在所公开的振荡器电路100中，每个振荡器电路150生成常规D类振荡器的振荡幅度的一半，并且电流消耗(例如，在顶部振荡器电路150B的参考电压节点102B和底部振荡器电路150A的线圈LTX的中心抽头之间流动的电流，如图5中的箭头111所示)是常规D类振荡器的电流消耗的一半。因此，晶体管M1和M2可以是使用标准CMOS技术形成的CMOS晶体管。电容器CS确保由振荡器电路150生成的振荡器信号的频率/相位同步，且因此，通过磁性耦合，由振荡器电路150生成的振荡器信号感应的RF电压可在Rx电路200的线圈LRX处相长地相加，以实现与常规D类振荡器电路相同的所接收RF电压。
图6是另一实施例中的振荡器电路100A的示意图。振荡器电路100A类似于图5的振荡器电路100，但具有添加在晶体管(例如，M1和M2，或M3和M4)的栅极端子与振荡器电路150中的每一者的参考电压节点102A(或102B)之间的可控开关109A(或109B)(例如，晶体管)。此外，在操作期间，提供给底部振荡器电路150A的偏置电压VBIAS和提供给顶部振荡器电路150B的偏置电压VBIAS2是对应于晶体管(例如，M1和M2，或M3和M4)的相应接通电压的恒定电压。控制电压VCTRL_B耦合到底部振荡器电路150A的可控开关109A且用于断开或闭合底部振荡器电路150A的可控开关109A。类似地，控制电压VCTRL_T耦合到顶部振荡器电路150B的可控开关109B，并用于断开或闭合顶部振荡器电路150B的可控开关109B。例如，当控制电压VCTRL_B为高时，底部振荡器电路150A的可控开关109A闭合，并且晶体管M1和M2的栅极电压被下拉到电接地，从而关断晶体管M1和M2。相反地，当控制电压VCTRL_B为低时，底部振荡器电路150A的可控开关109A关断，并且晶体管M1和M2的栅极电压被上拉到偏置电压VBIAS，从而接通晶体管M1和M2。因此，不是在操作期间(如在振荡器电路100的操作中)在高值与低值之间切换偏置电压(例如，VBIAS和VBIAS2)，而是在振荡器电路100A的操作中在高值与低值之间切换控制电压VCTRL_B和VCTRL_T，以便生成OOKPWM信号。
对公开的实施例的修改是可能的，并且完全旨在包括在本公开的范围内。例如，如果与偏置点兼容(例如，当晶体管M3和M4的漏极端子处的电压等于期望的偏置电压VBIAS2时，其基本上等于VDD)，则可以通过去除偏置电压VBIAS2，电阻器R和电容器CB，并且通过使用晶体管M3和M4的栅极端子和漏极端子的直接交叉连接，以自偏置配置连接顶部振荡器电路150B。换句话说，在自偏置配置中，晶体管M3的栅极端子直接耦合到晶体管M4的漏极端子，且晶体管M4的栅极端子直接耦合到晶体管M3的漏极端子。自偏置配置可用于减少振荡器电路100A的接通时间和关断时间。作为另一示例，如果偏置静态点在所采用的实现方式中是兼容的，则可以通过仅使用底部振荡器电路150A中的可控开关109A来接通和关断顶部振荡器电路150B，其中去除了开关109B，顶部振荡器电路150B的电阻器R和顶部振荡器电路150B的电容器CB。
图7是又一实施例中的振荡器电路100B的示意图。振荡器电路100B是图5中振荡器电路100的概括。具体来说，标记为150_1，150_2…和150_N的N个常规D类振荡器电路在电源电压VDD与参考电压(例如，电接地)之间堆叠在一起。在所说明的实施例中，D类振荡器电路150_1到150_N是相同的。类似于图5，电容器CS耦合在两个相邻(例如，直接相邻)D类振荡器电路150_i和150_(i+1)的相应输出端口之间，其中i＝1，2…N－1。由电容器CS提供的电容耦合确保由所有D类振荡器电路150_1，150_2…和150_N生成的振荡器信号之间的频率/相位同步。第i D类振荡器电路150_i的偏置电压由下式给出：其中i＝1，2…，N。
振荡器电路100B的振荡器电路150_1，150_2…和150_N中的每一个的振荡幅度是参考设计的振荡幅度，其中仅使用一个常规的D类振荡器电路来生成发射的RF信号，并且振荡器电路100B的电流消耗是参考设计的电流消耗。减小的振荡幅度允许使用具有非常低击穿电压的晶体管(例如，纳米CMOS)。使用具有较低击穿电压(因此较高转变频率ft)的晶体管允许增加振荡频率，这允许更好的数据速率或多信道能力。注意，由于由所有振荡器电路150_1，150_2…和150_N生成的振荡器信号之间的频率/相位同步，来自所有振荡器电路150_1，150_2…和150_N的贡献可在Rx电路200的线圈LRX处相长地相加在一起以生成所接收的RF信号，且因此，线圈LRX处的所接收的RF信号电压与常规D类振荡器电路大体上相同(假定很少或没有寄生磁耦合)。在一些实施例中，线圈LRX处的接收到的RF信号电压由下式给出：其中/>k是磁耦合因子，N是堆叠的D类振荡器的数目，并且等式中的符号“OC”表示上述等式假定堆叠的振荡器电路150_1，150_2…和150_N的线圈之间的纯电容耦合(例如，无漏磁耦合)。
图8示出了一个实施例中的半导体芯片50的截面图。半导体芯片50可以是图3中的芯片21或23。在图8的示例中，在半导体制造的后段制程(BEOL)处理中，在半导体芯片50的上介电层53中形成微天线(标记为63A和63B)。
参照图8，半导体芯片50包括衬底51(例如，硅衬底)。诸如晶体管，电阻器等的电部件52形成在衬底51上或衬底51中。包括介电层53(例如，氧化硅)和形成在介电层53中的导电部件(例如，导线55和通孔57)的互连结构形成在衬底51上，以互连电部件52，从而形成功能电路。在一些实施例中，在一些介电层53之间形成蚀刻停止层59(例如，氮化硅)。图8还示出了在最顶部电介质层53处的导电焊盘61(例如，铜焊盘)，以及在电介质层53内形成的一个或多个微天线63A和63B(例如，线圈)。作为示例，微天线63A和63B可以在一个或多个上电介质层53中形成为圆形铜图案。图9和10中示出了微天线63A和63B的示例顶视图。图8进一步说明形成于最顶部电介质层53上的钝化层65(例如，聚合物层)和形成于导电焊盘61上的凸块下冶金(under-bump metallurgy，UBM)结构67。可以在UMB结构67上形成导电连接器，例如铜柱，焊球，其组合等，以用于连接到其它器件。
图9示出了在一个实施例中在图2的半导体封装20中使用的微天线的顶视图。为简单起见，图9中并未说明半导体封装20的所有特征。图9示出了微天线301A，301B和303以及模制化合物29。微天线301A和301B可以对应于例如图5的振荡器电路100的线圈LTX，并且可以形成在例如芯片21的一个或多个上电介质层53内。芯片21的边界(例如侧壁)在图9中以虚线示出。微天线303可以对应于例如图5的Rx电路200中的线圈LRX，并且可以形成在例如芯片23的上介电层53内。芯片23的边界(例如侧壁)也在图9中以虚线示出。
图9中的微天线301A和301B并排放置(例如，没有重叠)，其间具有距离以减少微天线301A，301B(例如，线圈)之间的寄生磁耦合。然而，图9中的微天线301A和301B的设计(例如，布置)需要比图10中的设计更大的硅表面积。
图10示出了在另一个实施例中在图2的半导体封装20中使用的微天线的顶视图。在图10中，微天线301A和301B在顶视图中重叠。在一些实施例中，微天线301A和301B形成在芯片21的不同上电介质层53内，以避免微天线301A和301B之间的直接接触。图10中的重叠设计可以导致微天线301A和301B之间增加的寄生磁耦合，但是具有芯片21需要较小硅表面积的优点。本领域技术人员将容易理解，微天线301A，301B和303的其它设计也是可能的，在寄生磁耦合，硅面积和磁耦合之间具有不同的折衷。这些和其它变化完全旨在包括在本公开的范围内。
所公开的实施例可以实现优点。所公开的实施例通过堆叠多个D类振荡器电路并使用相邻D类振荡器电路之间的电容耦合(例如，电容器CS)用于频率/相位同步来形成振荡器电路。所公开的振荡器电路降低了每个堆叠的D类振荡器电路的振荡幅度，并且降低了振荡器电路的电流消耗。结果，使用标准CMOS技术形成的CMOS晶体管可以用于所公开的振荡器电路中，这节省了制造成本和时间，并且可以实现更好的系统性能，例如在更高的数据速率和更好的多信道能力方面。
这里总结了本公开的示例性实施例。从这里提交的说明书和权利要求书的整体也可以理解其它实施例。
示例1。在一个实施例中，一种器件包括第一振荡器电路和第二振荡器电路。第一振荡器电路，包括：第一晶体管和第二晶体管，其中所述第一晶体管的栅极端子和所述第二晶体管的栅极端子耦合到第一节点，其中所述第一晶体管的第一负载路径端子和所述第二晶体管的第一负载路径端子耦合到参考电压节点；耦合在所述第一晶体管的第二负载路径端子与所述第二晶体管的第二负载路径端子之间的第一线圈；以及与所述第一线圈并联耦合的第一电容器。第二振荡器电路，包括：第三晶体管和第四晶体管，其中所述第三晶体管的栅极端子和所述第四晶体管的栅极端子耦合到第二节点，其中所述第三晶体管的第一负载路径端子和所述第四晶体管的第一负载路径端子耦合到所述第一线圈的中心抽头；耦合在所述第三晶体管的第二负载路径端子与所述第四晶体管的第二负载路径端子之间的第二线圈；以及与所述第二线圈并联耦合的第二电容器。该器件还包括：第三电容器，其耦合在所述第一晶体管的所述第二负载路径端子与所述第三晶体管的所述第二负载路径端子之间；以及第四电容器，其耦合在所述第二晶体管的所述第二负载路径端子与所述第四晶体管的所述第二负载路径端子之间。
示例2。根据示例1的器件，其中所述第一节点被配置为接收用于所述第一晶体管和所述第二晶体管的第一偏置电压，且所述第二节点被配置为接收用于所述第三晶体管和所述第四晶体管的第二偏置电压。
示例3。根据示例2的器件，其中所述第二偏压高于所述第一偏压。
实例4。根据示例1的器件，其中所述第二线圈的中心抽头耦合到电源电压节点。
示例5。根据示例1的器件，其中所述第一振荡器电路还包括：第一电阻器，其耦合在所述第一节点与所述第一晶体管的所述栅极端子之间；以及第二电阻器，其耦合在所述第一节点与所述第二晶体管的所述栅极端子之间。
示例6。根据示例5的器件，其中所述第一振荡器电路进一步包括：第五电容器，其耦合在所述第一晶体管的所述栅极端子与所述第二晶体管的所述第二负载路径端子之间；以及第六电容器，其耦合在所述第二晶体管的所述栅极端子与所述第一晶体管的所述第二负载路径端子之间。
实例7。根据示例6的器件，其中所述第二振荡器电路还包括：第三电阻器，其耦合在所述第二节点与所述第三晶体管的所述栅极端子之间；以及耦合在第二节点和第四晶体管的栅极端子之间的第四电阻器。
示例8。根据示例7的器件，其中所述第二振荡器电路还包括：第七电容器，其耦合在所述第三晶体管的所述栅极端子与所述第四晶体管的所述第二负载路径端子之间；以及第八电容器，其耦合在所述第四晶体管的所述栅极端子与所述第三晶体管的所述第二负载路径端子之间。
示例9。根据示例1的器件，其中所述第一线圈和所述第一电容器形成被配置为生成第一振荡器信号的第一LC储能电路，其中所述第二线圈和所述第二电容器形成被配置为生成第二振荡器信号的第二LC储能电路。
示例10。根据示例9的器件，其中所述第一振荡器信号和所述第二振荡器信号具有相同的振荡频率和相同的相位。
示例11。根据示例1的器件，进一步包括：第三线圈，其中所述第三线圈电磁耦合到所述第一线圈和所述第二线圈；以及耦合到所述第三线圈的射频(RF)电路。
示例12。在实施例中，一种器件包括第一振荡器电路和与所述第一振荡器电路级联的第二振荡器电路，其中所述第一振荡器电路和所述第二振荡器电路被配置为耦合在电源电压与电接地之间，其中所述第一振荡器电路和所述第二振荡器电路中的每一者是D类振荡器电路，其中所述D类振荡器电路包括：第一晶体管，其耦合在所述D类振荡器电路的参考电压节点与所述D类振荡器电路的第一输出之间；耦合在所述D类振荡器电路的参考电压节点和所述D类振荡器电路的第二输出之间的第二晶体管，其中所述第一晶体管的栅极端子和所述第二晶体管的栅极端子耦合到所述D类振荡器电路的偏置电压节点；耦合在所述D类振荡器电路的所述第一输出与所述第二输出之间的第一线圈；以及与所述第一线圈并联耦合的第一电容器。该器件还包括：第二电容器，其耦合在所述第一振荡器电路的所述第一输出与所述第二振荡器电路的所述第一输出之间；以及第三电容器，其耦合在所述第一振荡器电路的所述第二输出与所述第二振荡器电路的所述第二输出之间。
示例13。根据示例12的器件，其中所述第一振荡器电路的所述第一线圈和所述第一电容器被配置为形成第一LC储能电路，其中所述第二振荡器电路的所述第一线圈和所述第一电容器被配置为形成第二LC储能电路，其中所述第一LC储能电路被配置为生成第一振荡器信号，并且所述第二LC储能电路被配置为生成第二振荡器信号，其中所述第一振荡器信号和所述第二振荡器信号具有相同的频率和相同的相位。
示例14。根据示例12的器件，其中所述第一振荡器电路的所述参考电压节点被配置为耦合到所述电接地，其中所述第二振荡器电路的所述参考电压节点耦合到所述第一振荡器电路的所述第一线圈的中心抽头，其中所述第二振荡器电路的所述第一线圈的中心抽头被配置为耦合到所述电源电压。
示例15。根据示例12的器件，其中所述第一振荡器电路的所述偏置电压节点被配置为提供有第一偏置电压，其中所述第二振荡器电路的所述偏置电压节点被配置为提供有高于所述第一偏置电压的第二偏置电压。
示例16。根据示例12的器件，其中所述D类振荡器电路进一步包括：耦合在所述偏置电压节点与所述第一晶体管的栅极端子之间的第一电阻器；以及第二电阻器，其耦合在所述偏置电压节点与所述第二晶体管的栅极端子之间。
示例17。根据示例16的器件，其中所述D类振荡器电路进一步包括：耦合在所述第一晶体管的所述栅极端子与所述D类振荡器电路的所述第二输出之间的第四电容器；以及第五电容器，其耦合在所述第二晶体管的所述栅极端子与所述D类振荡器电路的所述第一输出之间。
示例18。在一个实施例中，集成电路(集成电路)器件包括第一振荡器电路，该第一振荡器电路包括：第一晶体管和第二晶体管，其中第一晶体管的栅极端子通过第一电阻耦合到第一节点，第二晶体管的栅极端子通过第二电阻耦合到第一节点；耦合在所述第一晶体管的漏极端子与所述第二晶体管的漏极端子之间的第一电容器；以及与所述第一电容器并联耦合的第一线圈。该集成电路器件还包括第二振荡器电路，其中第二振荡器电路与第一振荡器电路相同，其中第一振荡器电路的第一晶体管的源极端子和第一振荡器电路的第二晶体管的源极端子耦合到参考电压节点，其中第二振荡器电路的第一晶体管的源极端子和第二振荡器电路的第二晶体管的源极端子耦合到第一振荡器电路的第一线圈的中心抽头，其中第二振荡器电路的第一线圈的中心抽头耦合到电源电压节点。所述集成电路器件还包括：第二电容器，其耦合在所述第一振荡器电路的所述第一晶体管的所述漏极端子与所述第二振荡器电路的所述第一晶体管的所述漏极端子之间；以及第三电容器，其耦合在所述第一振荡器电路的所述第二晶体管的所述漏极端子与所述第二振荡器电路的所述第二晶体管的所述漏极端子之间。
示例19。根据示例18的集成电路器件，其中所述第一振荡器电路的所述第一节点被配置为被提供第一偏置电压，并且所述第二振荡器电路的所述第一节点被配置为被提供高于所述第一偏置电压的第二偏置电压。
示例20。根据示例18的集成电路器件，其中所述第一振荡器电路还包括：耦合在所述第一晶体管的栅极端子与所述第二晶体管的漏极端子之间的第四电容器；以及第五电容器，其耦合在所述第二晶体管的栅极端子与所述第一晶体管的漏极端子之间。
在一些实施例中，一种器件包括第一振荡器电路和第二振荡器电路。第一振荡器电路，包括：第一晶体管和第二晶体管，其中所述第一晶体管的栅极端子和所述第二晶体管的栅极端子耦合到第一节点，其中所述第一晶体管的第一负载路径端子和所述第二晶体管的第一负载路径端子耦合到参考电压节点；耦合在所述第一晶体管的第二负载路径端子与所述第二晶体管的第二负载路径端子之间的第一线圈；以及与所述第一线圈并联耦合的第一电容器。第二振荡器电路，包括：第三晶体管和第四晶体管，其中所述第三晶体管的栅极端子和所述第四晶体管的栅极端子耦合到第二节点，其中所述第三晶体管的第一负载路径端子和所述第四晶体管的第一负载路径端子耦合到所述第一线圈的中心抽头；耦合在所述第三晶体管的第二负载路径端子与所述第四晶体管的第二负载路径端子之间的第二线圈；以及与所述第二线圈并联耦合的第二电容器。该器件还包括：第三电容器，其耦合在所述第一晶体管的所述第二负载路径端子与所述第三晶体管的所述第二负载路径端子之间；以及第四电容器，其耦合在所述第二晶体管的所述第二负载路径端子与所述第四晶体管的所述第二负载路径端子之间。
在一些实施例中，一种器件包括第一振荡器电路和与所述第一振荡器电路级联的第二振荡器电路，其中所述第一振荡器电路和所述第二振荡器电路被配置为耦合在电源电压与电接地之间，其中所述第一振荡器电路和所述第二振荡器电路中的每一者是D类振荡器电路，其中所述D类振荡器电路包括：第一晶体管，其耦合在所述D类振荡器电路的参考电压节点与所述D类振荡器电路的第一输出之间；耦合在所述D类振荡器电路的参考电压节点和所述D类振荡器电路的第二输出之间的第二晶体管，其中所述第一晶体管的栅极端子和所述第二晶体管的栅极端子耦合到所述D类振荡器电路的偏置电压节点；耦合在所述D类振荡器电路的所述第一输出与所述第二输出之间的第一线圈；以及与所述第一线圈并联耦合的第一电容器。该器件还包括：第二电容器，其耦合在所述第一振荡器电路的所述第一输出与所述第二振荡器电路的所述第一输出之间；以及第三电容器，其耦合在所述第一振荡器电路的所述第二输出与所述第二振荡器电路的所述第二输出之间。
在一些实施例中，集成电路(集成电路)器件包括第一振荡器电路，该第一振荡器电路包括：第一晶体管和第二晶体管，其中第一晶体管的栅极端子通过第一电阻耦合到第一节点，第二晶体管的栅极端子通过第二电阻耦合到第一节点；耦合在所述第一晶体管的漏极端子与所述第二晶体管的漏极端子之间的第一电容器；以及与所述第一电容器并联耦合的第一线圈。该集成电路器件还包括第二振荡器电路，其中第二振荡器电路与第一振荡器电路相同，其中第一振荡器电路的第一晶体管的源极端子和第一振荡器电路的第二晶体管的源极端子耦合到参考电压节点，其中第二振荡器电路的第一晶体管的源极端子和第二振荡器电路的第二晶体管的源极端子耦合到第一振荡器电路的第一线圈的中心抽头，其中第二振荡器电路的第一线圈的中心抽头耦合到电源电压节点。所述集成电路器件还包括：第二电容器，其耦合在所述第一振荡器电路的所述第一晶体管的所述漏极端子与所述第二振荡器电路的所述第一晶体管的所述漏极端子之间；以及第三电容器，其耦合在所述第一振荡器电路的所述第二晶体管的所述漏极端子与所述第二振荡器电路的所述第二晶体管的所述漏极端子之间。
虽然已经参考说明性实施例描述了本公开，但是该描述不旨在以限制的意义来解释。对于本领域技术人员来说，在参考说明书的基础上，说明性实施例的各种修改和组合以及本公开的其它实施例将是显而易见的。因此，所附权利要求书旨在涵盖任何此类修改或实施例。
Claims (20)
1.一种电子器件，其特征在于，包括：
第一振荡器电路，包括：
第一晶体管和第二晶体管，其中所述第一晶体管的栅极端子和所述第二晶体管的栅极端子耦合到第一节点，其中所述第一晶体管的第一负载路径端子和所述第二晶体管的第一负载路径端子耦合到参考电压节点；以及
第一LC储能电路，包括：
第一电容器，耦合在所述第一晶体管的第二负载路径端子与所述第二晶体管的第二负载路径端子之间；以及
第一线圈，与所述第一电容器并联耦合；
第二振荡器电路，包括：
第三晶体管和第四晶体管，其中所述第三晶体管的栅极端子和所述第四晶体管的栅极端子耦合到第二节点，其中所述第三晶体管的第一负载路径端子和所述第四晶体管的第一负载路径端子耦合到所述第一线圈的中心抽头；以及
第二LC储能电路，包括：
第二电容器，耦合在所述第三晶体管的第二负载路径端子与所述第四晶体管的第二负载路径端子之间；以及
第二线圈，与所述第二电容器并联耦合；
第三电容器，耦合在所述第一晶体管的所述第二负载路径端子与所述第三晶体管的所述第二负载路径端子之间；以及
第四电容器，耦合在所述第二晶体管的所述第二负载路径端子与所述第四晶体管的所述第二负载路径端子之间。
2.根据权利要求1所述的电子器件，其特征在于，还包括：
第一可控开关，耦合在所述第一晶体管的所述栅极端子与所述参考电压节点之间；以及
第二可控开关，耦合在所述第二晶体管的所述栅极端子与所述参考电压节点之间。
3.根据权利要求2所述的电子器件，其特征在于，所述第一节点被配置为接收用于所述第一晶体管和所述第二晶体管的第一偏置电压，其中所述第一偏置电压具有第一固定值。
4.根据权利要求3所述的电子器件，其特征在于，所述第一晶体管和所述第二晶体管被配置为通过断开所述第一可控开关和所述第二可控开关而接通，其中所述第一晶体管和所述第二晶体管被配置为通过闭合所述第一可控开关和所述第二可控开关而被关断。
5.根据权利要求4所述的电子器件，其特征在于，还包括：
第三可控开关，耦合在所述第三晶体管的所述栅极端子与所述第一线圈的所述中心抽头之间；以及
第四可控开关，耦合在所述第四晶体管的所述栅极端子与所述第一线圈的所述中心抽头之间。
6.根据权利要求5所述的电子器件，其特征在于，所述第二节点被配置为接收用于所述第三晶体管和所述第四晶体管的第二偏置电压，其中所述第二偏置电压具有高于所述第一固定值的第二固定值。
7.根据权利要求6所述的电子器件，其特征在于，所述第三晶体管和所述第四晶体管被配置为通过断开所述第三可控开关和所述第四可控开关而被接通，其中所述第三晶体管和所述第四晶体管被配置为通过闭合所述第三可控开关和所述第四可控开关而被关断。
8.根据权利要求7所述的电子器件，其特征在于，所述第一可控开关、所述第二可控开关、所述第三可控开关和所述第四可控开关被配置为同时被接通和关断。
9.根据权利要求1所述的电子器件，其特征在于，所述第二线圈的中心抽头耦合到电源电压节点。
10.根据权利要求1所述的电子器件，其特征在于，所述第一振荡器电路还包括：
第一电阻器，耦合在所述第一节点与所述第一晶体管的所述栅极端子之间；
第二电阻器，耦合在所述第一节点与所述第二晶体管的所述栅极端子之间；
第五电容器，耦合在所述第一晶体管的所述栅极端子与所述第二晶体管的所述第二负载路径端子之间；以及
第六电容器，耦合在所述第二晶体管的所述栅极端子与所述第一晶体管的所述第二负载路径端子之间。
11.根据权利要求10所述的电子器件，其特征在于，所述第二振荡器电路还包括：
第三电阻器，耦合在所述第二节点与所述第三晶体管的所述栅极端子之间；
第四电阻器，耦合在所述第二节点与所述第四晶体管的所述栅极端子之间；
第七电容器，耦合在所述第三晶体管的所述栅极端子与所述第四晶体管的所述第二负载路径端子之间；以及
第八电容器，耦合在所述第四晶体管的所述栅极端子与所述第三晶体管的所述第二负载路径端子之间。
12.一种电子器件，其特征在于，包括：
第一振荡器电路；
第二振荡器电路，与所述第一振荡器电路级联，其中所述第一振荡器电路和所述第二振荡器电路被配置为耦合在电源电压和电接地之间，其中所述第一振荡器电路和所述第二振荡器电路中的每个振荡器电路是D类振荡器电路，其中所述D类振荡器电路包括：
第一晶体管，耦合在所述D类振荡器电路的参考电压节点与所述D类振荡器电路的第一输出之间；
第二晶体管，耦合在所述D类振荡器电路的所述参考电压节点与所述D类振荡器电路的第二输出之间，其中所述第一晶体管的栅极端子和所述第二晶体管的栅极端子被耦合到所述D类振荡器电路的偏置电压节点；以及
LC储能电路，包括：
第一电容器，耦合在所述D类振荡器电路的所述第一输出与所述第二输出之间；以及
第一线圈，与所述第一电容器并联耦合；以及
第二电容器，耦合在所述第一振荡器电路的所述第一输出与所述第二振荡器电路的所述第一输出之间；以及
第三电容器，耦合在所述第一振荡器电路的所述第二输出与所述第二振荡器电路的所述第二输出之间。
13.根据权利要求12所述的电子器件，其特征在于，所述第一振荡器电路的所述LC储能电路被配置为生成第一振荡器信号，并且所述第二振荡器电路的所述LC储能电路被配置为生成第二振荡器信号，其中所述第一振荡器信号和所述第二振荡器信号具有相同频率和相同相位。
14.根据权利要求12所述的电子器件，其特征在于，所述第一振荡器电路的所述参考电压节点被配置为耦合到所述电接地，其中所述第二振荡器电路的所述参考电压节点耦合到所述第一振荡器电路的所述第一线圈的中心抽头，其中所述第二振荡器电路的所述第一线圈的中心抽头被配置为耦合到所述电源电压。
15.根据权利要求12所述的电子器件，其特征在于，所述第一振荡器电路的所述偏置电压节点被配置为被提供有第一偏置电压，其中所述第二振荡器电路的所述偏置电压节点被配置为被提供有高于所述第一偏置电压的第二偏置电压。
16.根据权利要求15所述的电子器件，其特征在于，所述第一偏置电压和所述第二偏置电压具有相应固定值，其中所述D类振荡器电路还包括：
第一可控开关，耦合在所述第一晶体管的所述栅极端子与所述参考电压节点之间；以及
第二可控开关，耦合在所述第二晶体管的栅极端子与所述参考电压节点之间，其中所述第一晶体管和所述第二晶体管被配置为通过断开或闭合所述第一可控开关和所述第二可控开关而被接通或关断。
17.一种集成电路器件，其特征在于，包括：
第一振荡器电路，包括：
第一晶体管和第二晶体管，其中所述第一晶体管的栅极端子和所述第二晶体管的栅极端子耦合到第一节点；
第一线圈，耦合在所述第一晶体管的漏极端子与所述第二晶体管的漏极端子之间；以及
第一电容器，与所述第一线圈并联耦合；
第二振荡器电路，其中所述第二振荡器电路具有与所述第一振荡器电路相同的结构，其中所述第一振荡器电路的所述第一晶体管的源极端子和所述第一振荡器电路的所述第二晶体管的源极端子耦合到参考电压节点，其中所述第二振荡器电路的所述第一晶体管的源极端子和所述第二振荡器电路的所述第二晶体管的源极端子耦合到所述第一振荡器电路的所述第一线圈的中心抽头，其中所述第二振荡器电路的所述第一线圈的中心抽头耦合到电源电压节点；
第二电容器，耦合在所述第一振荡器电路的所述第一晶体管的所述漏极端子与所述第二振荡器电路的所述第一晶体管的所述漏极端子之间；以及
第三电容器，耦合在所述第一振荡器电路的所述第二晶体管的所述漏极端子与所述第二振荡器电路的所述第二晶体管的所述漏极端子之间。
18.根据权利要求17所述的集成电路器件，其特征在于，所述第一振荡器电路的所述第一节点被配置为被提供有第一偏置电压，并且所述第二振荡器电路的所述第一节点被配置为被提供有不同于所述第一偏置电压的第二偏置电压。
19.根据权利要求17所述的集成电路器件，其特征在于，所述第一振荡器电路的所述第一线圈和所述第二振荡器电路的所述第一线圈包括所述集成电路器件的一个或多个电介质层中的金属图案，其中在顶视图中，所述第一振荡器电路的所述第一线圈与所述第二振荡器电路的所述第一线圈间隔开。
20.根据权利要求17所述的集成电路器件，其特征在于，所述第一振荡器电路的所述第一线圈和所述第二振荡器电路的所述第一线圈包括在所述集成电路器件的不同电介质层中的金属图案，其中在顶视图中，所述第一振荡器电路的所述第一线圈与所述第二振荡器电路的所述第一线圈重叠。
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