CN114467164A - 排斥网和沉积方法 - Google Patents

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Abstract

示例性沉积方法可以包括以下步骤：以第一电压将半导体基板静电地卡紧在半导体处理腔室的处理区域内。所述方法可以包括以下步骤：执行沉积工艺。所述沉积工艺可以包括以下步骤：在半导体处理腔室的处理区域内形成等离子体。所述方法可以包括以下步骤：停止在半导体处理腔室内形成等离子体。所述方法可以包括以下步骤：与所述停止步骤同时，将静电卡紧的第一电压增加到第二电压。所述方法可以包括以下步骤：净化半导体处理腔室的处理区域。

Description

排斥网和沉积方法
相关申请的交叉引用
本申请要求于2019年9月12日提交的美国临时专利申请第62/899,351号的优先权权益，所述临时专利申请的内容出于所有目的以其整体结合于此。
技术领域
本技术涉及半导体工艺和腔室部件。更具体地，本技术涉及修改的部件和沉积方法。
背景技术
通过在基板表面上产生错综复杂地图案化的材料层的工艺使得集成电路成为可能。在基板上产生图案化的材料需要受控的形成和移除暴露材料的方法。随着器件尺寸不断缩小，颗粒污染可能成为越来越大的挑战。在沉积方法期间，可将材料沉积在腔室部件上，并且此材料可能在沉积之后掉落到基板上，这可能影响器件质量。
因此，需要可以用来生产高质量的器件和结构的改善的系统和方法。本技术解决了这些和其他的需要。
发明内容
示例性沉积方法可以包括以下步骤：以第一电压将半导体基板静电地卡紧在半导体处理腔室的处理区域内。所述方法可以包括以下步骤：执行沉积工艺。所述沉积工艺可以包括以下步骤：在半导体处理腔室的处理区域内形成等离子体。所述方法可以包括以下步骤：停止在半导体处理腔室内形成等离子体。所述方法可以包括以下步骤：与所述停止步骤同时，将静电卡紧的第一电压增加到第二电压。所述方法可以包括以下步骤：净化半导体处理腔室的处理区域。
在一些实施例中，第一电压可以为200V或更小。第二电压可以为500V或更大。可以将半导体基板静电地卡紧到基板支撑件。半导体处理腔室可以包括喷头，并且所述沉积工艺可以在半导体基板定位在与喷头相距第一距离的情况下进行。基板支撑件可以包括设置在基板支撑件内的网。网可以由在网的内部位置处的第一网密度来表征，并且网可以由网的外部位置处的第二网密度来表征，网的外部位置环绕网的内部位置。所述方法可以进一步包括以下步骤：当将第一电压增加到第二电压时，将半导体基板重新定位到与喷头相距第二距离。第二距离可以大于第一距离。第二距离可以比第一距离大25％以上。所述沉积工艺可以包括以下步骤：使用正硅酸四乙酯来沉积氧化硅。
本技术的一些实施例可以涵盖半导体处理腔室。所述腔室可以包括：底座，所述底座被配置为支撑半导体基板。所述腔室可以包括：导电网，所述导电网结合在底座内。导电网可以由在导电网的中心区域处的第一网密度来表征，并且导电网可以由在导电网的外部区域处的第二网密度来表征，第二网密度大于第一网密度。
在一些实施例中，导电网的外部区域可以由包围导电网的中心区域的环形形状来表征。导电网可以由从中心轴线延伸通过导电网的半径来表征。外部区域可以从导电网的外缘朝向中心轴线延伸高达半径的约30％。可以将底座配置为在半导体处理腔室内垂直地平移半导体基板。处理腔室也可以包括：喷头，所述喷头被配置为作为半导体处理腔室内的等离子体产生电极操作。
本技术的一些实施例可以包含沉积方法。所述方法可以包括以下步骤：在半导体处理腔室的处理区域内形成含氧前驱物的等离子体。处理区域可以将半导体基板容纳在基板支撑件上。所述方法可以包括以下步骤：在维持含氧前驱物的等离子体的同时，以第一流速使含硅前驱物流动到半导体处理腔室的处理区域中。所述方法可以包括以下步骤：在一定时间段内将含硅前驱物的第一流速逐渐增加到第二流速，第二流速大于第一流速。所述方法可以包括以下步骤：以含硅前驱物的第二流速执行沉积。
在一些实施例中，含硅前驱物可以包括正硅酸四乙酯。所述时间段可以小于或约为10秒。逐渐增加第一流速的步骤可以以从约每秒2克的含硅前驱物到约每秒5克的含硅前驱物的恒定增加来发生。可以在小于或约为400℃的温度下执行沉积。在形成含氧前驱物的等离子体的同时，可以将半导体处理腔室的处理区域维持不含含硅前驱物。半导体基板可以包括硅，并且形成含氧前驱物的等离子体的步骤可以产生半导体基板的硅的氧自由基化的表面终端。
相对于常规系统和技术，此类技术可以提供许多益处。例如，系统可以通过在净化期间排斥颗粒来限制或最小化在沉积工艺之后的掉落颗粒的沉积。此外，本技术的实施例的操作可以在基板上产生改善的材料界面密度，这可以减少后续蚀刻期间的底切。与以下说明书和附图结合来更详细地描述这些和其他实施例以及它们的许多优点和特征。
附图说明
可以通过参照说明书和附图的其余部分来实现对所公开的技术的本质和优点的进一步理解。
图1示出根据本技术的一些实施例的示例性处理腔室的示意横截面图。
图2示出根据本技术的一些实施例的沉积方法中的示例性操作。
图3A-3C示出根据本技术的一些实施例的示例性导电网的示意图。
图4示出根据本技术的一些实施例的沉积方法中的示例性操作。
将附图中的几个附图被包括作为示意图。应理解，附图用于说明的目的，并且除非具体说明是按比例的，否则不被认为是按比例的。另外，作为示意图，附图被提供以协助理解，并且与现实表示相比，可以不包括所有方面或信息，并且可以出于说明的目的而包括夸大的材料。
在附图中，类似的部件和/或特征可以具有相同的附图标记。进一步地，可以通过在附图标记之后加上在类似部件之间进行区分的字母来区分相同类型的各种部件。如果在本说明书中仅使用第一附图标记，则说明可适用于具有相同第一附图标记的类似部件中的任何一者而不论字母如何。
具体实施方式
在材料沉积(诸如氧化硅或其他含硅材料的材料沉积)期间，等离子体增强的沉积可以在喷头或气体分配器与基板支撑件之间产生局部等离子体。当前驱物在等离子体中活化时，沉积材料可以形成并沉积在基板上。在这种沉积发生的同时，附加的沉积也可能发生在处理腔室中，诸如腔室内的死区，在死区处，流体流动可能不是理想的。此外，等离子体产生的过程可能在基板上方产生壳层，所述壳层可能循环和捕集某些颗粒。当等离子体被关闭时，附着到腔室部件的材料可能剥落且掉落到基板上，且先前捕集在等离子体中的颗粒也可能掉落到基板上。这些附加的颗粒可能在所沉积的膜上产生缺陷，这可能劣化或用其他方式影响器件质量。
常规技术通常已接受一定量的这些残余颗粒效应。然而，本技术可以调整处理序列并利用修改的腔室部件来防止一定量的这些缺陷。例如，本技术可以激励静电场以从基板排斥这些缺陷颗粒，从而允许将这些缺陷颗粒从腔室抽出。通过增加基板支撑件的内部网的部分，可以增加电场强度以将这些颗粒维持远离基板后续处理。
此外，利用某些硅前驱物(例如正硅酸四乙酯)的处理可能产生较低密度的膜，诸如氧化硅膜。虽然可以改善一些工艺(诸如间隙填充和低质量形成)，但膜与下卧基板的界面区域可能由多孔和较弱的膜覆盖性来表征。在后续的蚀刻处理(诸如干法或湿法蚀刻)期间，在到达下卧基板之后，蚀刻剂就可沿着所沉积的膜与基板之间的界面区域对所沉积的膜进行底切，这可能在后续的抛光或处理操作期间导致进一步剥落和膜劣化。
常规技术已经通过经常将替代的前驱物用于沉积，或执行较高温度的沉积(这可以增加膜密度)，解决了此问题。通过对基板表面进行涂和形成较高质量的界面，本技术可以克服这些限制。这可以允许形成低密度的膜(这在中间工艺操作期间可以是有用的)，同时在后续的蚀刻期间限制或防止底切。此外，通过改善界面膜质量，可以在较低的温度下执行沉积，这相对于常规工艺而言可以增加沉积速率。在描述了根据本技术的实施例的可以在其中执行等离子体处理的腔室的一般方面之后，可以讨论具体方法和部件配置。应理解，本技术不旨在限于所讨论的特定的膜和处理，因为所述的技术可以用来改善多种膜形成工艺，且可以可适用于各种处理腔室和操作。
图1示出根据本技术的一些实施例的示例性处理腔室100的横截面图。所述附图可以示出结合本技术的一个或多个方面和/或可以执行根据本技术的实施例的一个或多个操作的系统的概述。腔室100或所执行的方法的附加细节可以在下文进一步描述。腔室100可以用来根据本技术的一些实施例形成膜层，然而应理解，所述方法可以类似地在其中可以发生膜形成的任何腔室中被执行。处理腔室100可以包括腔室主体102、设置在腔室主体102内部的基板支撑件104、以及与腔室主体102耦接且将基板支撑件104包围在处理容积120中的盖组件106。可以通过开口126向处理容积120提供基板103，开口126在常规上可以使用狭缝阀或门来密封以供进行处理。在处理期间，基板103可以安置在基板支撑件的表面105上。基板支撑件104可以沿着轴线147如由箭头145所指示地可旋转，基板支撑件104的轴杆144可以位于轴线147。替代地，可以在沉积工艺期间根据需要向上升举基板支撑件104以进行旋转。
等离子体分布调制器111可设置在处理腔室100中以控制跨设置在基板支撑件104上的基板103的等离子体分布。等离子体分布调制器111可以包括第一电极108，第一电极108可以设置成与腔室主体102相邻，且可以将腔室主体102与盖组件106的其他部件分离。第一电极108可以是盖组件106的一部分，或可以是单独的侧壁电极。第一电极108可以是环形或环状的构件，且可以是环形电极。第一电极108可以是围绕处理腔室100的圆周的环绕处理容积120的连续环，或如果需要的话可以在选定位置处不连续。第一电极108也可以是有孔的电极(诸如有孔环或网状电极)，或可以是板状电极(诸如，例如辅助气体分配器)。
一个或多个隔离器110a、110b(其可以是介电材料，诸如陶瓷或金属氧化物，例如氧化铝和/或氮化铝)可以接触第一电极108并将第一电极108与气体分配器112和腔室主体102电气离和热分离。气体分配器112可以限定孔118以供将工艺前驱物分配到处理容积120中。气体分配器112可以与第一电源142(诸如RF发生器、RF电源、DC电源、脉冲式DC电源、脉冲式RF电源、或可以与处理腔室耦接的任何其他电源)耦接。在一些实施例中，第一电源142可以是RF电源。
气体分配器112可以是导电气体分配器或非导电气体分配器。气体分配器112也可以由导电和非导电的部件所形成。例如，气体分配器112的主体可以是导电的，而气体分配器112的面板可以是非导电的。气体分配器112可以诸如通过如图1中所示的第一电源142来供电，或者在一些实施例中，气体分配器112可以与接地耦接。
第一电极108可以与第一调谐电路128耦接，第一调谐电路128可以控制处理腔室100的接地路径。第一调谐电路128可以包括第一电子传感器130和第一电子控制器134。第一电子控制器134可以是或包括可变电容器或其他的电路构件。第一调谐电路128可以是或包括一个或多个电感器132。第一调谐电路128可以是在处理期间存在于处理容积120中的等离子体条件下实现可变或可控阻抗的任何电路。在如图所示的一些实施例中，第一调谐电路128可以包括并联耦接在接地与第一电子传感器130之间的第一电路支路和第二电路支路。第一电路支路可以包括第一电感器132A。第二电路支路可以包括与第一电子控制器134串联耦接的第二电感器132B。可以将第二电感器132B设置在第一电子控制器134与将第一电路支路和第二电路支路两者连接到第一电子传感器130的节点之间。第一电子传感器130可以是电压或电流传感器，且可以与第一电子控制器134耦接，第一电子控制器134可以提供对处理容积120内的等离子体条件的一定程度的闭环控制。
第二电极122可以与基板支撑件104耦接。可以将第二电极122嵌入在基板支撑件104内或与基板支撑件104的表面耦接。第二电极122可以是板、有孔的板、网、丝网、或导电构件的任何其他分布式布置。第二电极122可以是调谐电极，且可以通过设置在基板支撑件104的轴杆144中的导管146(例如具有选定电阻(诸如例如50欧姆)的电缆)与第二调谐电路136耦接。第二调谐电路136可以具有第二电子传感器138和第二电子控制器140，第二电子控制器140可以是第二可变电容器。第二电子传感器138可以是电压或电流传感器，且可以与第二电子控制器140耦接以提供对处理容积120中的等离子体条件的进一步控制。
第三电极124(其可以是偏压电极和/或静电卡紧电极)可以与基板支撑件104耦接。第三电极可以通过滤波器148(其可以是阻抗匹配电路)与第二电源150耦接。第二电源150可以是DC功率、脉冲式DC功率、RF偏压功率、脉冲式RF源或偏压功率、或这些或其他的电源的组合。在一些实施例中，第二电源150可以是RF偏压功率。
可以将图1的盖组件106和基板支撑件104与用于等离子体或热处理的任何处理腔室一起使用。在操作中，处理腔室100可以提供对处理容积120中的等离子体条件的实时控制。可以将基板103设置在基板支撑件104上，且可以根据任何期望的流动计划使用入口114使工艺气体流动通过盖组件106。气体可以通过出口152离开处理腔室100。电功率可以与气体分配器112耦接以在处理容积120中建立等离子体。在一些实施例中，可以使用第三电极124使基板经受电偏压。
在处理容积120中激励等离子体之后，就可以在等离子体与第一电极108之间建立电势差。也可以在等离子体与第二电极122之间建立电势差。电子控制器134、140可以接着用来调整由两个调谐电路128和136所表示的接地路径的流动性质。可以向第一调谐电路128和第二调谐电路136递送设定点以提供对沉积速率和从中心到边缘的等离子体密度均匀性的独立控制。在电子控制器可以都是可变电容器的实施例中，电子传感器可以调整可变电容器以独立地最大化沉积速率和最小化厚度不均匀性。
调谐电路128、136中的每一者均可以具有可变阻抗，所述可变阻抗可以使用相应的电子控制器134、140来调整。在电子控制器134、140是可变电容器的情况下，可以将可变电容器中的每一者的电容范围、以及第一电感器132A和第二电感器132B的电感选择为提供一定的阻抗范围。此范围可以取决于等离子体的频率和电压特性，其在每个可变电容器的电容范围中可以具有最小值。因此，在第一电子控制器134的电容处于最小值或最大值时，第一调谐电路128的阻抗可能是高的，从而造成在基板支撑件之上具有最小的空中或侧向覆盖性的等离子体形状。当第一电子控制器134的电容接近最小化第一调谐电路128的阻抗的值时，等离子体的空中覆盖性可以增长到最大，从而有效地覆盖基板支撑件104的整个工作区域。在第一电子控制器134的电容偏离最小阻抗设定时，等离子体形状可能从腔室壁收缩且基板支撑件的空中覆盖性可能下降。第二电子控制器140可以具有类似的效果(增加和减少基板支撑件之上的等离子体的空中覆盖性)，因为第二电子控制器140的电容可以改变。
电子传感器130、138可以用来调谐闭环中的相应电路128、136。取决于所使用的传感器的类型，可以将电流或电压的设定点安装在每个传感器中，且传感器可以设置有控制软件，所述控制软件确定对每个相应的电子控制器134、140的调整以最小化相对于设定点的偏差。因此，可以在处理期间选定并动态地控制等离子体形状。应理解，虽然前述讨论基于可以是可变电容器的电子控制器134、140，但也可以使用具有可调整特性的任何电子部件来提供具有可调整阻抗的调谐电路128和136。
图2示出根据本技术的一些实施例的沉积方法200中的示例性操作。所述方法可以在各种处理腔室中执行，包括上述的处理腔室100。将在下文进一步讨论处理腔室100的额外方面。所述方法可以包括以下步骤：在工艺中利用特定的基板支撑网以限制或防止颗粒污染。方法200可以包括多个可选的操作，所述操作可以或可以不与根据本技术的方法的一些实施例具体相关联。例如，描述了许多操作以提供更广泛的结构形成范围，但所述操作对于本技术不是关键的，或可以由会容易理解的替代方法执行。
方法200可以包括在开始所列出的操作之前的额外操作。例如，额外的处理操作可以包括以下步骤：在半导体基板上形成结构，这可以包括形成和移除材料两者。可以在可在其中执行方法200的腔室中执行先前的处理操作，或可以在将基板递送到可在其中执行方法200的半导体处理腔室中之前在一个或多个其他的处理腔室中执行处理。无论如何，方法200都可以可选地包括以下步骤：将半导体基板递送到半导体处理腔室(诸如上述的处理腔室100，或可以包括如上所述的部件的其他腔室)的处理区域。可以将基板沉积于基板支撑件上，所述基板支撑件可以是诸如基板支撑件104之类的底座，且所述基板支撑件可以驻留在腔室的处理区域(诸如上述的处理容积120)中。在操作205处，可以以第一电压将基板静电卡紧在半导体处理腔室的处理区域内。底座可以包括设置在基板支撑件内的导电网，诸如例如第三电极124。可以向基板施加电压以夹紧基板，以补偿和限制基板上的拉伸效应。
可以在操作210处执行沉积工艺，在操作210中，将材料沉积于基板上。在示例性实施例中，例如，沉积工艺可以涉及在半导体处理腔室的处理区域内形成等离子体，以执行各种材料中的任一者的等离子体增强沉积工艺，尽管也可以执行非等离子体沉积工艺。示例性工艺可以涉及沉积氧化硅，且可以包括以下步骤：利用正硅酸四乙酯作为前驱物。下文参考图4讨论可以执行的示例性沉积工艺，尽管此工艺不旨在限于由本技术所涵盖的各种沉积工艺，或限于可以对其执行本颗粒排斥和净化操作的工艺。在沉积之后，工艺可以完成或停止。这可以包括以下步骤：在操作215处停止在半导体处理腔室内形成等离子体，以及净化腔室。
常规处理可以在等离子体净化期间将基板解卡紧。例如，当关闭等离子体且泵送或排气系统被结合以移除副产物或残余的前驱物材料时，许多常规系统也可以关闭用于静电卡紧的电压。当等离子体停止时，可能已经悬浮在等离子体壳层中的颗粒接着可能掉落到晶片上且污染表面。此外，当净化操作开始时，已经附着到喷头或腔室表面的颗粒或沉积材料可能被分离。虽然此材料的一部分将被正确地从腔室净化掉，但这些颗粒中的一些也可能被从表面拉出且掉落到基板表面上，从而造成进一步污染。如先前所述，许多常规技术可能简单地接受此污染量，且例如试图用附加的抛光或后处理来改正问题。
相对于常规技术，本技术可以调整净化工艺，或处理与净化之间的过渡。例如，虽然许多常规操作关闭静电卡紧，但本技术可以维持为卡紧而施加的电压。如上文所讨论，嵌入式电极(诸如先前所述的第三电极124)可以产生安置晶片并限制偏转的静电力或夹紧力。换言之，电极产生辐射通过晶片的静电场，且除了所产生的夹紧力以外，所述场还可以提供延伸通过晶片的静电排斥力。由于静电卡紧，此力可以与颗粒上以及基板上的电荷的大小成比例。
用于静电卡紧的电压可以是第一电压，所述第一电压可以是约200V或更小。作用在晶片上的力部分地与网中的导电材料量相关，可以将网中的导电材料量认为是网密度，或网的含有导电材料或是导电材料的面积量。用于静电卡紧的标准网可以是常规金属丝网，所述金属丝网具有跨电极一致的图案和网密度。此网与所施加的电压组合可以提供适当的卡紧。然而，为了如上文所讨论地产生足够的排斥力以限制颗粒污染，网和/或电压可能不够。例如，网的密度和向网施加的第一电压可能无法提供足够大小的朝向颗粒引导的电荷，所述颗粒仍然可能克服力且掉落到基板上。本技术可以执行对材料及所执行的方法的一个或多个修改，这可以产生适当的排斥力以减少或限制到达基板表面的污染颗粒。
如下文将进一步解释，本技术的一些实施例可以结合相对于标准的网具有增加的网密度的网，且在方法200期间利用的底座或基板支撑件可以包括由下文所述的密度图案中的任一者来表征的导电网。附加地或替代地，本技术可以在等离子体净化操作期间利用施加的卡紧电压，这可以对处理环境内的颗粒产生静电排斥力。如上所述，方法200可以包括以下步骤：在操作215处停止等离子体形成和/或沉积。与可能类似地停止静电卡紧的常规技术不同，本技术可以维持静电卡紧，且在一些实施例中可以增加电压。例如，在操作220处，且与停止等离子体或关闭等离子体同时，所述方法可以包括以下步骤：将静电卡紧的第一电压增加到大于第一电压的第二电压。这可以产生对可能原本会掉落到基板上的颗粒提供排斥力的电场。
在操作225处，可以净化半导体处理腔室的处理区域。这可以涉及维持或增加与处理腔室耦接的排气或泵送系统的操作，这一般可以发生在半导体处理中。因为可以在此净化操作期间维持排斥颗粒的静电力，污染颗粒可以在掉落在基板上之前被移除。
如上文所讨论，在一些实施例中，静电卡紧可以施加约200V或更小的电压。在根据本技术的实施例将具有增强的网密度的网与基板支撑件结合在一起(例如用于第三电极124)时，可以利用较少的电压来维持类似的夹紧效果。因为电场的强度可以随着网密度增加而增加，可以减少电压以提供类似的卡紧。因此，在一些实施例中，且取决于导电网的配置，第一电压可以小于或约为200V，且可以小于或约为180V、小于或约为160V、小于或约为150V、小于或约为140V、小于或约为130V、小于或约为120V、小于或约为110V、小于或约为100V、小于或约为90V、或更小。
当电压从第一电压过渡到第二电压(这可以作为对处理腔室的调整基本上瞬时发生)时，电压可以增加到大于或约为300V，且可以增加到大于或约为400V、大于或约为500V、大于或约为600V、大于或约为700V、大于或约为800V、大于或约为900、或更大。虽然在向导电网施加的增加的电压与颗粒排斥的减少之间可能存在相关性，但取决于基板特性，将电压增加到超出某个阈值可能使基板由于所施加的夹紧力而弯曲、变形、或甚至断裂。因此，在一些实施例中，可以将第二电压维持为小于或约为1,100V，且可以维持为小于或约为1,000V、小于或约为900V、小于或约为800V、或更小。
处理操作也可能受到基板与喷头之间所维持的距离的影响。如对腔室100描述的，底座或基板支撑件可以在一些实施例中垂直地可平移，且可以在一些沉积操作或其他的处理操作期间将基板定位在喷头(诸如气体分配器112)附近。可以在整个沉积工艺内将基板维持在与喷头相距此第一距离。在由本技术所涵盖的一些处理腔室中，排气流可以(诸如利用图1的出口152)延伸于基板支撑件下方。当将基板与喷头之间的距离维持得足够低时，净化流可能不完全跨基板延伸。因此，在一些实施例中，方法200可以可选地包括以下步骤：在净化操作期间重新定位基板支撑件。
例如，一旦已经关闭或停止等离子体形成，且净化操作可以开始，底座就可以将基板重新定位到与喷头相距第二距离，所述第二距离可以是大于第一距离的距离。这也可以在将第一电压增加到第二电压的时候或同时发生。通过增加部件之间的距离，排气流可以更好地跨喷头抽出，且可以改善颗粒或污染物移除。因此，通过增加距离，可以提供改善的移除。因此，在一些实施例中，第二距离可以比第一距离大至少25％，且在一些实施例中，第二距离可以大于或约为第一距离的150％，且可以大于或约为第一距离的200％、大于或约为第一距离的250％、大于或约为第一距离的300％、大于或约为第一距离的350％、大于或约为第一距离的400％、大于或约为第一距离的450％、大于或约为第一距离的500％、大于或约为第一距离的550％、或更大。
通过执行根据本技术的实施例的静电排斥，相对于常规技术，可以减少颗粒污染。例如，取决于导电网和所施加的电压，实验已经表明，将阈值尺寸的颗粒从超过一千个颗粒减少到小于300个颗粒。在如所述的增加的电压下，增加的网密度可以在先前所述的常规操作期间进一步将颗粒污染减少到小于或约为基线颗粒量的30％，且可以将颗粒减少到小于或约为基线颗粒的25％、小于或约为基线颗粒的20％、小于或约为基线颗粒的15％、小于或约为基线颗粒的14％、小于或约为基线颗粒的13％、小于或约为基线颗粒的12％、小于或约为基线颗粒的11％、小于或约为基线颗粒的10％、小于或约为基线颗粒的9％、小于或约为基线颗粒的8％、小于或约为基线颗粒的7％、小于或约为基线颗粒的6％、小于或约为基线颗粒的5％、小于或约为基线颗粒的4％、或更小。
图3A-3C示出根据本技术的一些实施例的示例性导电网300的示意图。如先前所解释，一些导电网实施例可以由相对于在网上的另一个区域具有增加的网密度的区域来表征。可以将导电网300结合在如先前所述的底座或基板支撑件内以用于任何数量的示例性处理腔室。例如，导电网300可以是如上文所讨论的第三电极124，且可以结合到半导体处理腔室内的底座中。示例性底座可以垂直地可平移，以将基板带向或远离示例性腔室的喷头。在一些实施例中，可以将喷头配置为作为腔室内的等离子体产生电极操作。
如图1中所示，气体分配器112可以具有包括用于递送和分配前驱物的孔的区域，尽管在边缘区域中可以不存在任何孔，这可能产生死区。这些区域可能是沉积材料可能聚集然后在净化期间剥落的位置。因此，与中心区域中的颗粒密度相比，基板的外部区域处的颗粒密度可能是更大的问题。为了增加在基板的可能增加颗粒累积的边缘区域处的排斥，在一些实施例中，导电网的相关联的环形区域可以由比另一个区域大的网密度来表征。例如，图3A可以示出根据本技术的一些实施例的示例性导电网。导电网300a可以由中心区域305a来表征，中心区域305a可以包括导电网的标准网图案且可以由第一网密度来表征。导电网300a也可以由外部区域310a来表征，外部区域310a可以包括大于第一网密度的第二网密度。
如图所示，外部区域310a可以由围绕中心区域延伸或包围中心区域的环形形状来表征，尽管本技术类似地涵盖不同几何形状的导电网。例如，外部区域310a可以与围绕中心区域的框架类似，而与导电网的几何形状无关。第二网密度可以大于或约为第一网密度的1.5倍，且在一些实施例中，第二网密度可以大于或约为第一网密度的2.0倍、大于或约为第一网密度的2.5倍、大于或约为第一网密度的3.0倍、大于或约为第一网密度的3.5倍、大于或约为第一网密度的4.0倍、大于或约为第一网密度的4.5倍、大于或约为第一网密度的5.0倍、或更大。在一些实施例中，因为可以随着网密度增加而调整电压，所以可以将第二网密度维持为低于或约为第一网密度的5倍以在晶片上维持足够的夹紧。
导电网300a可以由从中心轴线延伸通过导电网的半径来表征。半径可以从任何方向测量，且可以适应任何几何形状，作为到导电网的边缘的长度的测量。在一些实施例中，外部区域310a可以包围大于或约为从导电网的外边缘朝向中心轴线的半径的5％，且在一些实施例中可以包围大于或约为半径的10％、大于或约为半径的15％、大于或约为半径的20％、大于或约为半径的25％、大于或约为半径的30％、大于或约为半径的35％、大于或约为半径的40％、大于或约为半径的45％、大于或约为半径的50％、或更大。
图3B示出与图3A类似的导电网图案，尽管内部区域或中心区域305b的第一网密度和外部区域310b的第二网密度两者都可以相对于图3A加倍。在操作中，因为增加的导电材料可以产生从材料引导的更大的电荷大小，所以可以用导电网300b施加减少的电压。图3C示出由从导电网的中心向外延伸的扩展的环和肋(rib)来表征的额外的导电网图案300c。基板的边缘区域可能更容易受到如先前所解释的颗粒效应的影响，且因此增加外部区域处的网密度可以改善这些效应。虽然中心区域也可以由增加的网密度来表征，但与边缘区域处相比，夹紧效果一般在基板的中心区域中可能较大。取决于所施加的电压，通过增加中心区域中的网密度来增加静电力可能在一些情况下使基板弯曲。因此，在一些实施例中，导电网的中心区域或内部区域可以由相对于外部区域减少的网密度来表征。
除了调整如上所述的净化工艺以外，本技术还可以附加地提供改善的氧化硅和其他材料的沉积。可以将下文所述的沉积技术与先前所述的排斥力工艺或设备中的任一者组合。
正硅酸四乙酯(“TEOS”)可以由比其他含硅前驱物(诸如硅烷)低的粘附系数来表征。虽然此效果可以用减少的空隙和悬垂来改善间隙填充，但这可能类似地产生具有增加的孔隙度和较低密度的膜。虽然可能在所沉积的膜的主体中寻求这些特性，例如，这可以提供较容易的移除和蚀刻，但增加界面区域处的孔隙度可能造成其他挑战。例如，在沉积之后，可以执行蚀刻工艺。当这些蚀刻到达基板时，在界面区域处的膜可发生底切。这可能引起膜剥落或碎裂，这可能随着抛光操作而加剧。
虽然致密化操作(诸如退火)可以改善此密度，但退火也可能致密化膜的主体，这可能移除所寻求的较低的密度，且可能增加通过膜的张应力。此种增加的应力也可能造成膜剥落或其他的效应。因此，许多常规操作在相对高的温度(诸如大于或约为400℃，或大于或约为500℃)下执行这些沉积，这增加了整个膜内的密度，但所述温度可以小于退火温度。因为TEOS可能会以更多的冷凝式效果沉积，所以增加的温度也可减少沉积速率。
本技术也可以通过改善膜的界面密度来改善用TEOS沉积的氧化物膜的低温沉积，同时维持主体中多孔、低密度的结构，并且相对于常规技术增加沉积速率。工艺可以包括以下步骤：在使基板的界面表面自由基化之后，逐渐增加将TEOS引入到处理腔室中的速率。这可以在产生较低密度的主体区域之前改善结合和降低界面层的孔隙度。
图4示出根据本技术的一些实施例的沉积方法400中的示例性操作。所述方法可以在一个或多个腔室中执行，所述一个或多个腔室包括先前所述的腔室中的任一者，并且可以包括任何先前所述的部件，或在处理之后利用先前讨论的任何方法。方法400可以包括多个可选的操作，所述操作可以或可以不与根据本技术的方法的一些实施例具体相关联。例如，描述了许多操作以提供更广泛的结构形成范围，但所述操作对于本技术不是关键的，或可以由会容易理解的替代方法执行。例如，且如先前所述，可以在将基板递送到处理腔室(诸如上述的处理腔室100)中之前执行操作，在所述处理腔室中，可以在有或没有先前所述的方法200的一些或所有方面的情况下执行方法400。
方法400可以包括以下步骤：在操作405处在半导体处理腔室的处理区域内形成含氧前驱物的等离子体。处理区域可以(诸如在基板支撑件上)容纳基板，且可以在所述基板上执行沉积工艺。可以利用任何数量的含氧前驱物，包括双原子氧、臭氧、结合氧、水、乙醇的含氮前驱物、或其他材料。在等离子体形成期间，最初，可以将处理区域维持基本上或完全不含含硅前驱物，诸如TEOS或任何其他的含硅前驱物。可以将任何数量的惰性或载气(包括例如氦气、氩气、氮气、或其他材料)与氧气一起递送。
在第一时间段之后，且在含氧前驱物的等离子体被维持的同时，在操作410处，可以使含硅前驱物流动到半导体处理腔室的处理区域中。可以在可以小于目标流速的第一流速下递送含硅前驱物，以供沉积较低密度的含硅和氧的材料。在操作415处，可以使含硅前驱物的流速在第二时间段内逐渐增加。可以在第二时间段内用恒定的速率逐渐增加流速，或可以在第二时间段期间用缩放(减少或增加)的速率逐渐增加流速，直到含硅前驱物可以达到目标流速为止。接着可以在操作420处在目标流速下进行沉积以产生期望的膜厚度。通过根据方法400执行工艺，在后续的蚀刻操作期间(诸如在可选操作425中的湿法或干法蚀刻期间)，可以最小化或防止具有下卧结构的膜界面处的底切蚀刻。
如上所述，在一些实施例中，含硅前驱物可以是TEOS，尽管本技术类似地涵盖其他的含硅前驱物。基于基板的几何形状和特性，以及前驱物的目标流速和初始流速，第一时间段和第二时间段可以是可变的。在一些实施例中，时间段中的任一者或两者可以小于或约为1分钟，且可以小于或约为30秒、小于或约为20秒、小于或约为15秒、小于或约为10秒、小于或约为9秒、小于或约为8秒、小于或约为7秒、小于或约为6秒、小于或约为5秒、小于或约为4秒、小于或约为3秒、小于或约为2秒、小于或约为1秒、或更小。
在一些实施例中，第一流速可以小于或约为含硅前驱物的目标流速的50％，且可以小于或约为目标流速的40％、小于或约为目标流速的30％、小于或约为目标流速的20％、小于或约为目标流速的10％、或更小。通过利用较低的流速，可以在初始沉积时形成较少的硅材料。这可以提供适当的时间供副产物从膜散逸，这可以减少孔隙度并增加膜密度。
通过起初利用氧等离子体(诸如例如用在硅基板或含硅基板上，尽管可以在任何其他的材料上类似地执行工艺)，氧可以使表面自由基化，从而形成氧自由基化的表面终端。因此，此自由基化的界面区域可以增强与自由基TEOS分子在被递送时的反应，这可以改善此表面处的沉积。这可以在增加较低密度的膜的沉积之前增加膜的密度。
在一些实施例中，可以在配置为缓慢地或快速地达到目标流速的流速下执行逐渐增加操作。例如，在一些实施例中，流速可以用大于或约为每秒1克的速率增加，且可以用大于或约为每秒2克的速率增加、大于或约为每秒3克的速率增加、大于或约为每秒4克的速率增加、大于或约为每秒5克的速率增加、大于或约为每秒6克的速率增加、大于或约为每秒7克的速率增加、大于或约为每秒8克的速率增加、大于或约为每秒9克的速率增加、大于或约为每秒10克的速率增加、或更大。此外，可以在从约每秒2克的含硅前驱物到约每秒5克的含硅前驱物的范围内增加流速。流速逐渐增加也可以在逐渐增加时期内改变以在逐渐增加时间内较快或较慢地进行。当比此范围更慢地逐渐增加流速时，膜沉积可能不会均匀地进行，且长时间暴露于等离子体可能会影响膜。为了改善递送的均匀性，可以用大于或约为1slm的流速提供如先前所述的载气，且所述流速可以大于或约为2slm、大于或约为3slm、大于或约为4slm、大于或约为5slm、大于或约为6slm、或更大。
当比此范围更快地逐渐增加流速时，沉积可能会更快地发生，这可能会捕集更多副产物，且可能导致增加的孔隙度和较低的密度，以及在蚀刻期间对膜的底切。因此，可以用经测量的速率增加流速以维持膜形成与界面处的质量之间的平衡。界面区域可以由在转移到较低密度的材料之前小于或约为10nm的厚度来表征，且在一些实施例中较高密度的界面区域的厚度可以小于或约为9nm、小于或约为8nm、小于或约为7nm、小于或约为6nm、小于或约为5nm、小于或约为4nm、小于或约为3nm、小于或约为2nm、小于或约为1nm、或更小。
通过在界面处提供增加密度的膜，可以执行较低温的沉积，同时在后续的操作期间维持优质界面，且这可以限制或防止蚀刻期间的底切。因此，本技术可以允许在小于或约为400℃的温度下执行沉积，且所述沉积可以在小于或约为390℃、小于或约为380℃、小于或约为370℃、小于或约为360℃、小于或约为350℃、小于或约为340℃、小于或约为330℃、小于或约为320℃、小于或约为310℃、小于或约为300℃、小于或约为290℃、或更小的温度下执行。
通过利用根据本技术的实施例的方法和部件，可以改善材料的沉积或形成。通过在界面处提供致密化的材料，可以减少膜收缩，且可以限制或防止底切。这些改进可以减少基板上的膜剥落，且可以限制对膜的下游损伤。此外，通过执行如先前所述的颗粒排斥操作，与常规技术相比可以减少膜污染，这可以增加器件质量和良率。
在前述说明中，出于解释的目的，已经阐述了许多细节以提供对本技术的各种实施例的理解。然而，本领域中的技术人员将理解，可以在没有这些细节中的一些的情况下或在有额外的细节的情况下实践某些实施例。
在已经公开了几个实施例的情况下，本领域中的技术人员将认可，在不脱离实施例的精神的情况下，可以使用各种变体、替代构造和等效物。此外，未描述许多众所周知的工艺和元件以避免不必要地模糊本技术。因此，不应将以上说明视为限制本技术的范围。此外，可能将方法或工艺描述为顺序的或分步骤的，但应理解，可以同时执行操作或用与所列出的顺序不同的顺序执行操作。
在提供了值的范围的情况下，应理解，除非上下文另有明确指出，否则所述范围的上限与下限之间的每个中间值，直到下限的单位的最小分数也被具体公开。在阐明的范围中的任何阐明的值或未阐明的中间值之间的任何较窄范围以及所述阐明的范围中的任何其他阐明的值或中间值被涵盖。那些较小范围的上限和下限可独立地在范围中被包括或排除，且将限值中的任一者、两者都不或两者都包括在较小范围中的每个范围也被涵盖在本技术内，受制于阐述的范围中的任何具体排除的限值。在阐述的范围包括限值中的一者或两者的情况下，排除那些被包括的限值中的任一者或两者的范围也被包括。
如本文中和所附权利要求中所使用的，除非上下文另有明确指出，否则单数形式“一(a/an)”和“所述(the)”包括了复数引用。因此，例如，对于“一种前驱物”的引用包括多种此类的前驱物，并且对于“所述层”的引用包括对一个或多个层及其由本领域中的技术人员所已知的等效物的引用，等等。
此外，当在本说明书和以下权利要求中使用时，词语“包括(comprise(s))”、“包括(comprising)”、“包含(contain(s))”、“包含(containing)”、“包括(include(s))”和“包括(including)”旨在指定阐明的特征、整数、部件、或操作的存在，但这些词语并不排除一个或多个其他的特征、整数、部件、操作、动作或群组的存在或添加。

Claims (15)

1.一种沉积方法，包括以下步骤：
以第一电压将半导体基板静电地卡紧在半导体处理腔室的处理区域内；
执行沉积工艺，其中所述沉积工艺包括以下步骤：在所述半导体处理腔室的所述处理区域内形成等离子体；
停止在所述半导体处理腔室内形成所述等离子体；
与所述停止步骤同时，将静电卡紧的所述第一电压增加到第二电压；以及
净化所述半导体处理腔室的所述处理区域。
2.如权利要求1所述的沉积方法，其中所述第一电压为200V或更小，并且其中所述第二电压为500V或更大。
3.如权利要求1所述的沉积方法，其中将所述半导体基板静电地卡紧到基板支撑件，其中所述半导体处理腔室包括喷头，并且其中所述沉积工艺在所述半导体基板定位在与所述喷头相距第一距离的情况下发生。
4.如权利要求3所述的沉积方法，其中所述基板支撑件包括设置在所述基板支撑件内的网，并且其中所述网由在所述网的内部位置处的第一网密度来表征，并且其中所述网由在所述网的外部位置处的第二网密度来表征，所述网的所述外部位置环绕所述网的所述内部位置。
5.如权利要求3所述的沉积方法，进一步包括以下步骤：
在将所述第一电压增加到所述第二电压时，将所述半导体基板重新定位到与所述喷头相距第二距离，其中所述第二距离比所述第一距离大25％以上。
6.如权利要求1所述的沉积方法，其中所述沉积工艺包括以下步骤：使用正硅酸四乙酯来沉积氧化硅。
7.一种半导体处理腔室，包括：
底座，所述底座被配置为支撑半导体基板；以及
导电网，所述导电网结合在所述底座内，其中所述导电网由在所述导电网的中心区域处的第一网密度来表征，并且其中所述导电网由在所述导电网的外部区域处的第二网密度来表征，所述第二网密度大于所述第一网密度。
8.如权利要求7所述的半导体处理腔室，其中所述导电网的所述外部区域由包围所述导电网的所述中心区域的环形形状来表征，并且其中所述导电网由从中心轴线延伸通过所述导电网的半径来表征，并且其中所述外部区域从所述导电网的外边缘朝向所述中心轴线延伸高达所述半径的约30％。
9.如权利要求7所述的半导体处理腔室，其中所述底座被配置为在所述半导体处理腔室内垂直地平移所述半导体基板。
10.如权利要求7所述的半导体处理腔室，进一步包括：喷头，所述喷头被配置为作为所述半导体处理腔室内的等离子体产生电极操作。
11.一种沉积方法，包括以下步骤：
在半导体处理腔室的处理区域内形成含氧前驱物的等离子体，其中所述处理区域将半导体基板容纳在基板支撑件上；
在维持所述含氧前驱物的所述等离子体的同时，以第一流速使含硅前驱物流动到所述半导体处理腔室的所述处理区域中；
在一时间段内将所述含硅前驱物的所述第一流速逐渐增加到第二流速，所述第二流速大于所述第一流速；以及
以所述含硅前驱物的所述第二流速执行沉积。
12.如权利要求11所述的沉积方法，其中所述时间段小于或约为10秒。
13.如权利要求11所述的沉积方法，其中逐渐增加所述第一流速的步骤以从约每秒2克的所述含硅前驱物到约每秒5克的所述含硅前驱物的恒定增加来发生。
14.如权利要求11所述的沉积方法，其中在小于或约为400℃的温度下执行所述沉积，并且其中在形成所述含氧前驱物的所述等离子体的同时，将所述半导体处理腔室的所述处理区域维持不含所述含硅前驱物。
15.如权利要求11所述的沉积方法，其中所述半导体基板包括硅，并且其中形成所述含氧前驱物的所述等离子体产生所述半导体基板的所述硅的氧自由基化的表面终端。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10431428B2 (en) * 2014-01-10 2019-10-01 Reno Technologies, Inc. System for providing variable capacitance
US11476091B2 (en) 2017-07-10 2022-10-18 Reno Technologies, Inc. Impedance matching network for diagnosing plasma chamber
US11521833B2 (en) 2017-07-10 2022-12-06 Reno Technologies, Inc. Combined RF generator and RF solid-state matching network

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5573597A (en) * 1995-06-07 1996-11-12 Sony Corporation Plasma processing system with reduced particle contamination
JP2758860B2 (ja) * 1995-08-30 1998-05-28 山形日本電気株式会社 半導体装置の製造方法
JP3457477B2 (ja) * 1995-09-06 2003-10-20 日本碍子株式会社 静電チャック
US5779807A (en) * 1996-10-29 1998-07-14 Applied Materials, Inc. Method and apparatus for removing particulates from semiconductor substrates in plasma processing chambers
JP4418193B2 (ja) * 2003-08-22 2010-02-17 東京エレクトロン株式会社 パーティクル除去装置及びパーティクル除去方法及びプラズマ処理装置
US7825038B2 (en) * 2006-05-30 2010-11-02 Applied Materials, Inc. Chemical vapor deposition of high quality flow-like silicon dioxide using a silicon containing precursor and atomic oxygen
KR101353041B1 (ko) * 2007-03-08 2014-02-17 (주)소슬 플라즈마 식각 장치 및 방법
KR20090052024A (ko) * 2007-11-20 2009-05-25 삼성전기주식회사 절연층의 손상 없는 금속 패턴 형성 방법
JP5442403B2 (ja) * 2009-11-18 2014-03-12 東京エレクトロン株式会社 基板処理装置及びそのクリーニング方法並びにプログラムを記録した記録媒体
US9611544B2 (en) * 2010-04-15 2017-04-04 Novellus Systems, Inc. Plasma activated conformal dielectric film deposition
US8728956B2 (en) * 2010-04-15 2014-05-20 Novellus Systems, Inc. Plasma activated conformal film deposition
US20130107415A1 (en) * 2011-10-28 2013-05-02 Applied Materials, Inc. Electrostatic chuck
US9184045B2 (en) * 2013-02-08 2015-11-10 Taiwan Semiconductor Manufacturing Co., Ltd. Bottom-up PEALD process
WO2014155478A1 (ja) * 2013-03-25 2014-10-02 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US9530626B2 (en) * 2014-07-25 2016-12-27 Tokyo Electron Limited Method and apparatus for ESC charge control for wafer clamping
EP3024019A1 (en) * 2014-11-24 2016-05-25 IMEC vzw Method for direct bonding of semiconductor substrates.
US10818502B2 (en) * 2016-11-21 2020-10-27 Tokyo Electron Limited System and method of plasma discharge ignition to reduce surface particles
US11127620B2 (en) * 2017-06-19 2021-09-21 Applied Materials, Inc. Electrostatic chuck for high temperature processing chamber
JP6913569B2 (ja) * 2017-08-25 2021-08-04 東京エレクトロン株式会社 被処理体を処理する方法

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