JP4150689B2 - 半導体集積回路装置内に形成された多層配線構造 - Google Patents
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Description
本発明は多層配線構造に関し、特に配線層の表面の平坦度を高めるためにダミーパターンが配置される多層配線構造に関する。
半導体集積回路装置の多層配線を形成するダマシン法について簡単に説明する。層間絶縁膜を形成し、この層間絶縁膜に配線溝及びビアホールを形成する。このビアホール及び配線溝を埋め込むように、銅等の導電膜を形成する。必要に応じて、銅等の拡散を防止するためのバリアメタル層が形成される。この導電膜に化学機械研磨（ＣＭＰ）を施して不要な部分の導電膜を除去し、ビアホール及び配線溝内にのみ導電膜を残す。この工程を繰り返すことにより、多層配線構造が形成される。
配線層のパターン密度に疎密があると、ＣＭＰ後の表面の平坦性が損なわれやすい。研磨条件によって、パターン密度の低い領域が、パターン密度の高い領域に比べて研磨されやすいため、パターン密度の低い領域に窪み（エロージョン）が生じやすい。特許文献１に開示された発明によると、パターン密度の低い領域にダミーパターンを配置し、実効的なパターン密度が均一に近づくような構成が採用されている。
インダクタが形成される半導体集積回路装置において、インダクタの近傍に導電パターンが配置されるとインダクタの電気的特性が変化してしまう。インダクタの電気的特性を維持するために、通常、インダクタの直下には配線が配置されない。さらに、インダクタの直下に導電性のダミーパターンを配置することも好ましくない。
このため、インダクタよりも下側の配線層において、インダクタの配置される領域のパターン密度が低くなり、この領域にエロージョンが生じやすくなる。エロージョンが生じると、フォトリソグラフィ時のマージンが低下する。また、ダマシン構造の配線を残すためのＣＭＰを行った後に、エロージョンが生じた領域にも導電材料が残留してしまう場合がある。
このような問題は、上層に形成される機能素子がインダクタである場合に限らず、直下に導電性のパターンを配置することが禁止されるような機能素子を形成する場合にも生じ得る。
本発明の目的は、導電性のパターンを配置することができない領域があっても、ＣＭＰ後の表面の平坦度を高めることが可能な多層配線構造を提供することである。
本発明の一観点によると、
表面に、第１の領域、該第１の領域を取り囲む環状の第２の領域、及び該第２の領域を取り囲む第３の領域が画定された支持基板と、
前記支持基板の上に配置され、前記第３の領域内に配線が形成され、前記第２の領域内にダミーパターンが形成され、前記第１の領域内には導電パターンが形成されていない第１の配線層と、
前記第１の配線層の上であって、かつ前記第１の領域内に配置されたインダクタと、
前記第１の配線層と前記インダクタとの間に配置された第２の配線層であって、前記第１及び第２の領域内には導電パターンが形成されていないか、または該インダクタに直接接続された配線のみが形成されている前記第２の配線層と
を有する多層配線構造が提供される。
表面に、第１の領域、該第１の領域を取り囲む環状の第２の領域、及び該第２の領域を取り囲む第３の領域が画定された支持基板と、
前記支持基板の上に配置され、前記第３の領域内に配線が形成され、前記第２の領域内にダミーパターンが形成され、前記第１の領域内には導電パターンが形成されていない第１の配線層と、
前記第１の配線層の上であって、かつ前記第１の領域内に配置されたインダクタと、
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を有する多層配線構造が提供される。
本発明の一観点によると、
表面に、第１の領域、該第１の領域を取り囲む環状の第２の領域、及び該第２の領域を取り囲む第３の領域が画定された支持基板と、
前記支持基板の上に配置され、前記第３の領域内にダマシン法による配線が形成され、前記第２の領域内にダマシン法によるダミーパターンが形成され、前記第１の領域内には導電パターンが形成されていない第１の配線層と、
前記第１の配線層の上であって、かつ前記第１の領域内に配置されたインダクタと、
前記第１の配線層と前記インダクタとの間に配置された第２の配線層であって、前記第１及び第２の領域内には導電パターンが形成されていないか、または該インダクタに直接接続されたダマシン法による配線のみが形成されている前記第２の配線層と
を有する半導体集積回路装置内に形成された多層配線構造が提供される。
表面に、第１の領域、該第１の領域を取り囲む環状の第２の領域、及び該第２の領域を取り囲む第３の領域が画定された支持基板と、
前記支持基板の上に配置され、前記第３の領域内にダマシン法による配線が形成され、前記第２の領域内にダマシン法によるダミーパターンが形成され、前記第１の領域内には導電パターンが形成されていない第１の配線層と、
前記第１の配線層の上であって、かつ前記第１の領域内に配置されたインダクタと、
前記第１の配線層と前記インダクタとの間に配置された第２の配線層であって、前記第１及び第２の領域内には導電パターンが形成されていないか、または該インダクタに直接接続されたダマシン法による配線のみが形成されている前記第２の配線層と
を有する半導体集積回路装置内に形成された多層配線構造が提供される。
インダクタの配置される第１の領域内に導電パターンを配置しないことにより、導電パターンによるインダクタへの影響を回避することができる。第２の領域または第４の領域にダミーパターンを配置することにより、ＣＭＰ後の表面の平坦度を高めることができる。
図１に、実施例による多層配線構造を有する半導体装置の部分平面図を示す。基板表面に、インダクタの配置される環状の第１の領域１０が画定されている。第１の領域１０の外側に、第１の領域１０を取り囲む第２の領域１１が画定されている。第２の領域１１は、第１の領域１０側（内周側）の第１のサブ領域１１ａと、それよりも外側（外周側）の第２のサブ領域１１ｂとで構成される。
第１の領域１０の内周、第１の領域１０と第２の領域１１との境界、該１のサブ領域１１ａと第２のサブ領域１１ｂとの境界、及び第２の領域１１の外周は、例えば正方形または長方形状を有する。複数のインダクタが配置される場合には、第２の領域１１が複数個画定される。２つの第２の領域１１が、その外周の一部を共有するように相互に接して配置される。
第２の領域１１の外側に、実際の配線が配置される第３の領域１２が画定される。第１の領域１０の内周線を外周線とする第４の領域１３が画定されている。なお、２つの第２の領域１１を相互に離して配置し、両者の間に第３の領域１２を挿入してもよい。
第１の領域１０の外周の一辺の長さは、例えば２００μｍである。このとき、例えば第２の領域１１の幅は１００μｍ、第１の領域１０の内周（第４の領域１３の外周）の一辺の長さは１００μｍである。
第１の領域１０内にインダクタ１が配置されている。インダクタ１は、第４の領域１３を取り囲む渦巻（スパイラル）形状を有する。図１では、各インダクタ１の巻き数が約１．５の場合を示している。インダクタ１の外周側の端部に引出線２が連続し、内周側の端部に他の引出線３が接続されている。内周側の引出線３は、インダクタ１の配置された配線層よりも下側の配線層に配置されており、インダクタ１自体と立体交差してインダクタ１の外部まで導出されている。
図２に、図１の一点鎖線Ａ２−Ａ２における断面図及びそれに隣接する配線領域（第３の領域）の断面図を示し、図３に、図１の一点鎖線Ａ３−Ａ３における断面図を示す。
シリコンからなる支持基板２０の表面に。シャロートレンチアイソレーション（ＳＴＩ）構造を有する素子分離絶縁膜２１が形成されている。素子分離絶縁膜２１は、例えば酸化シリコンで形成される。素子分離絶縁領域２１に囲まれた活性領域内にＭＯＳＦＥＴ２２が形成されている。ＭＯＳＦＥＴ２２を覆うように、支持基板２０の上に第１層目の配線層Ｍ１Ｌが形成されている。その上に、第２層目の配線層Ｍ２Ｌから第１０層目の配線層Ｍ１０Ｌまでの９層の配線層が形成されている。
シリコンからなる支持基板２０の表面に。シャロートレンチアイソレーション（ＳＴＩ）構造を有する素子分離絶縁膜２１が形成されている。素子分離絶縁膜２１は、例えば酸化シリコンで形成される。素子分離絶縁領域２１に囲まれた活性領域内にＭＯＳＦＥＴ２２が形成されている。ＭＯＳＦＥＴ２２を覆うように、支持基板２０の上に第１層目の配線層Ｍ１Ｌが形成されている。その上に、第２層目の配線層Ｍ２Ｌから第１０層目の配線層Ｍ１０Ｌまでの９層の配線層が形成されている。
第１０層目の配線層Ｍ１０Ｌの上に、層間絶縁膜５０が形成され、その一部の表面上にパッド５２が形成されている。保護膜５１が層間絶縁膜５０及びパッド５２を覆う。保護膜５１には、パッド５２の表面を露出させる開口が形成されている。層間絶縁膜５０は、例えば、酸化シリコンまたは低誘電率絶縁材料等で形成され、保護膜５１は、例えば炭化シリコン（ＳｉＣ）で形成されている。
図４に、ＭＯＳＦＥＴ２２、第１層目の配線層Ｍ１Ｌ、及び第２層目の配線層Ｍ２Ｌのより詳細な断面図を示す。活性領域内に、ＭＯＳＦＥＴ２２が形成されている。ＭＯＳＦＥＴ２２は、ソース領域２２Ｓ、ドレイン領域２２Ｄ、ゲート絶縁膜２２Ｉ及びゲート電極２２Ｇを含んで構成される。
ＭＯＳＦＥＴ２２を覆うように、酸化シリコンからなる層間絶縁膜３０及び炭化シリコンからなるストッパ膜３１が形成されている。ドレイン領域２２Ｄに対応する位置に、層間絶縁膜３０及びストッパ膜３１を貫通するビアホール３２が形成されている。ビアホール３２の内面を、ＴｉＮからなるバリアメタル層３３が覆う。ビアホール３２内に、タングステンからなるプラグ４３が充填されている。
ストッパ膜３１の上に、例えばフッ素含有シリケートガラスからなる層間絶縁膜３５が形成されている。この層間絶縁膜３５に、ストッパ膜３１まで達する配線溝３６が形成されている。配線溝３６は、プラグ３４が配置されている位置を通過する。配線溝３６の底面及び側面を、タンタル（Ｔａ）からなるバリアメタル層３７が覆う。配線溝３６内に、銅からなる配線３８が充填されている。層間絶縁膜３０、層間絶縁膜３５、プラグ３４、及び配線３８等が、第１層目の配線層Ｍ１Ｌを構成する。
第１層目の配線層Ｍ１Ｌの上に、炭化シリコンからなるバリア層４０が形成されている。バリア層４０の上に、フッ素含有シリケートガラスからなる層間絶縁膜４１が形成されている。層間絶縁膜４１及びバリア層４０に、第１層目の配線層Ｍ１Ｌまで達するビアホール４２が形成されている。さらに、層間絶縁膜４４に、その深さ方向の途中まで達する配線溝４３が形成されている。配線溝４３は、ビアホール４２の配置された位置を通過する。
Ｔａからなるバリアメタル層４４が、配線溝４３及びビアホール４２の内面を覆う。配線溝４３及びビアホール４２内に、銅からなる配線４５が充填されている。層間絶縁膜４１及び配線４５等が、第２層目の配線層Ｍ２Ｌを構成する。
第１層目の配線層Ｍ１Ｌはシングルダマシン法で形成され、第２層目の配線層Ｍ２Ｌはデュアルダマシン法で形成される。
以下、デュアルダマシン法で第２層目の配線層を形成する方法の一例を説明する。第１層目の配線層Ｍ１Ｌの上に、ＣＶＤによりバリア層４０を形成する。バリア層４０の上に、ＣＶＤにより層間絶縁膜４１を形成する。層間絶縁膜４１の上に、エッチングマスクとなる炭化シリコン膜（図示せず）を形成し、この炭化シリコン膜に、配線溝４３に整合する開口を形成する。炭化シリコン膜上に、フォトレジスト膜を形成し、このフォトレジスト膜に、ビアホール４２に整合する開口を形成する。
以下、デュアルダマシン法で第２層目の配線層を形成する方法の一例を説明する。第１層目の配線層Ｍ１Ｌの上に、ＣＶＤによりバリア層４０を形成する。バリア層４０の上に、ＣＶＤにより層間絶縁膜４１を形成する。層間絶縁膜４１の上に、エッチングマスクとなる炭化シリコン膜（図示せず）を形成し、この炭化シリコン膜に、配線溝４３に整合する開口を形成する。炭化シリコン膜上に、フォトレジスト膜を形成し、このフォトレジスト膜に、ビアホール４２に整合する開口を形成する。
レジスト膜をマスクとして、層間絶縁膜４１の深さ方向の途中までエッチングし、ビアホール４２の一部分を形成する。レジスト膜を除去し、既にパターニングされている炭化シリコン膜をマスクとして、エッチングを行い、配線溝４３を形成する。このとき、一部分が形成されていたビアホール４２の底面もエッチングされ、ビアホール４２がバリア層４０まで達する。エッチングマスクとして使用した炭化シリコン膜、及びビアホール４２の底面に露出したバリア層４０を除去する。
ビアホール４２の内面、配線溝４３の内面、及び層間絶縁膜４１の上面を覆うように、Ｔａ膜をスパッタリングにより形成する。さらに、銅のシード層をスパッタリングにより形成し、銅層を電解めっきする。層間絶縁膜４１の表面が露出するまでＣＭＰを行い、不要なＴａ層及び銅層を除去する。これにより、ビアホール４２及び配線溝４３内に、Ｔａからなるバリアメタル層４４及び銅からなる配線４５が残る。
上記説明で挙げた層間絶縁膜、バリアメタル層、配線等の材料は一例であり、他の材料を用いることも可能である。例えば、層間絶縁膜の材料として、ポーラスシリカ等の低誘電率絶縁材料を用いてもよい。
図２及び図３に戻って説明を続ける。第３層目の配線層Ｍ３Ｌから第９層目の配線層Ｍ９Ｌまでの各配線層は、第２層目の配線層Ｍ２Ｌと同様に、デュアルダマシン法により形成される。配線層Ｍ１ＬからＭ８Ｌまでの各層の、第２の領域１１及び第４の領域１３内に、銅からなるダミーパターン６０が配置されている。配線層Ｍ１Ｌの第３の領域内に、図４に示した配線３８が配置され、配線層Ｍ２Ｌの第３の領域１２内に、図４に示した配線４５が配置され、配線層Ｍ３ＬからＭ８Ｌまでの各層の第３の領域１２内に、配線６１が配置されている。ダミーパターン６０は、当該配線層の配線と同時に形成される。第１の領域１０内には、配線層Ｍ１Ｌから配線層Ｍ８Ｌまでのいずれの層にも、ダミーパターンや配線パターン等の導電パターンが配置されていない。
第９層目の配線層Ｍ９Ｌには、第１の領域１０から第２の領域１１を横切って第３の領域１２まで達する引出線３が配置されている。配線層Ｍ９Ｌの厚さは、例えば１μｍである。なお、第９層目の配線層Ｍ９Ｌの第３の領域１２内には、その他の種々の配線（図示せず）が配置されている。第９層目の配線層Ｍ９Ｌの第１の領域１０、第２の領域１１、及び第４の領域１３内には、引出線３以外の導電パターン（配線やダミーパターン）は配置されていない。
第９層目の配線層Ｍ９Ｌの上に、第１０層目の配線層Ｍ１０Ｌが形成されている。配線層Ｍ１０Ｌは、シングルダマシン法により形成される。
第１０層目の配線層Ｍ１０Ｌの第１の領域１０内にインダクタ１が形成されている。インダクタ１の内周側の端部が、ビアホール内に充填されたプラグ４を介して、その下の引出線３に接続されている。インダクタ１の外周側の端部は、同一層内に配置された引出線２に連続している。配線層Ｍ１０Ｌの第３の領域１２内に配置された配線５が、プラグ６を介して引出線３に接続されている。
第１０層目の配線層Ｍ１０Ｌの第１の領域１０内にインダクタ１が形成されている。インダクタ１の内周側の端部が、ビアホール内に充填されたプラグ４を介して、その下の引出線３に接続されている。インダクタ１の外周側の端部は、同一層内に配置された引出線２に連続している。配線層Ｍ１０Ｌの第３の領域１２内に配置された配線５が、プラグ６を介して引出線３に接続されている。
第１０層目の配線層Ｍ１０Ｌの上に、酸化シリコンからなる絶縁膜５０が形成されている。絶縁膜５０に、その下の配線５の一部を露出させるビアホールが形成され、このビアホールの中に銅からなる導電性プラグ７が充填されている。絶縁膜５０の上に、Ａｌ等のパッド５２が形成されている。パッド５２は、その下のプラグ７に接続される。プラグ７を覆うように、絶縁膜５０の上に、炭化シリコンからなる保護膜５１が形成されている。保護膜５１に、パッド５２の一部を露出させる開口が形成されている。
図５（Ａ）に、ダミーパターンの平面図の一例を示す。正方形のダミーパターン６０が行列状に配置されている。１つのダミーパターンの一辺の長さは、例えば１μｍである。相互に隣り合うダミーパターンの間隔は、例えば１．４μｍである。この場合、パターン密度は約１７％になる。パターン密度は、ある領域の面積をＳｔ、その領域内に配置されているダミーパターンの合計の面積をＳｐとしたとき、Ｓｐ／Ｓｔと定義される。上述のダミーパターンの大きさ及び間隔は一例であり、大きさと間隔を変えることにより、パターン密度を調整することができる。
図５（Ｂ）に、ダミーパターンの平面図の他の例を示す。図５（Ａ）の例では、正方形のダミーパターンが行列状に配置されていたが、図５（Ｂ）の例では、行方向に隣り合う２つのダミーパターン６０が、相互に列方向にずれており、列方向に隣り合う２つのダミーパターン６０も、相互に行方向にずれている。このように、行列状の配置から行方向及び列方向にずれた配置としてもよい。
図５（Ｃ）に、ダミーパターンの平面図の他の例を示す。直線状の複数のダミーパターン６０が等間隔で配置され、縞状模様が形成されている。各ダミーパターン６０の幅（太さ）と間隔とを変えることにより、パターン密度を調整することができる。
図６に、配線層Ｍ１ＬのＣＭＰ後の表面の平坦度の測定結果を示す。評価対象の試料においては、第２の領域１１内の第１のサブ領域１１ａ及び第２のサブ領域１１ｂのパターン密度を、それぞれ３６％及び３８％とし、第４の領域１３のパターン密度を３３％とした。ダミーパターンの配置は、図５（Ａ）に示した行列状にした。ダミーパターンの配置された第２の領域１１の表面に比べて、導電パターンの配置されていない第１の領域１０の表面が窪んでいることがわかる。実施例では、第４の領域１３にダミーパターンが配置されている。このため、第４の領域１３に導電パターンが配置されていない場合に比べて、第１の領域１０の表面の窪みが浅くなる。
第４の領域１３にダミーパターンを配置したことの具体的な効果を、図７を参照して説明する。
図７（Ａ）及び（Ｃ）に、ダミーパターンの効果を評価するための評価用試料の平面図を示す。図７（Ａ）の試料においては、パターン密度が５０％になるようにダミーパターンが配置された領域内に、導電パターンの配置されないパターン禁止領域７０が配置されている。パターン禁止領域７０は、一辺の長さが２００μｍの正方形である。図７（Ｃ）に示した試料においては、パターン密度が５０％になるようにダミーパターンが配置された領域内に、パターン禁止領域７０が配置され、さらにその中心に、ダミーパターンの配置されたダミーパターン領域７１が配置されている。パターン禁止領域７０は、一辺の長さが２００μｍの正方形である。ダミーパターン領域７１は、一辺の長さが１００μｍの正方形であり、そのパターン密度は２０％である。
図７（Ａ）及び（Ｃ）に、ダミーパターンの効果を評価するための評価用試料の平面図を示す。図７（Ａ）の試料においては、パターン密度が５０％になるようにダミーパターンが配置された領域内に、導電パターンの配置されないパターン禁止領域７０が配置されている。パターン禁止領域７０は、一辺の長さが２００μｍの正方形である。図７（Ｃ）に示した試料においては、パターン密度が５０％になるようにダミーパターンが配置された領域内に、パターン禁止領域７０が配置され、さらにその中心に、ダミーパターンの配置されたダミーパターン領域７１が配置されている。パターン禁止領域７０は、一辺の長さが２００μｍの正方形である。ダミーパターン領域７１は、一辺の長さが１００μｍの正方形であり、そのパターン密度は２０％である。
図７（Ｂ）及び（Ｄ）に、それぞれ図７（Ａ）及び（Ｃ）に示した評価用試料のＣＭＰ後の表面の平坦度の測定結果を示す。いずれの場合も、パターン禁止領域７０の表面が窪み、エロージョンが発生していることがわかる。ところが、図７（Ａ）の評価用試料においては、段差が約３８ｎｍであったのに対し、図７（Ｃ）の評価用試料においては、段差が約２８ｎｍであった。パターン禁止領域７０内にダミーパターン領域７１を配置することにより、段差が低減されていることができる。
ダミーパターン領域７１のパターン密度が高すぎると、パターン禁止領域７０とダミーパターン領域７１との境界部分に発生する段差が大きくなる。逆に、ダミーパターン領域７１のパターン密度が低すぎると、ダミーパターン領域７１を配置する有意な効果が得られない。ＣＭＰ後の平坦度を高めるために、ダミーパターン領域７１のパターン密度を２０〜４０％とすることが好ましい。
上記実施例においては、パターンの配置されない環状の第１の領域１０に囲まれた第４の領域１３に、ダミーパターンが配置されているため、図７（Ｃ）及び（Ｄ）に示した評価用試料のように、段差が低減されている。
次に、図８及び図９を参照して、上記実施例において、第２の領域１１にダミーパターンを配置した効果について説明する。
図８（Ａ）〜（Ｃ）に、評価用試料に形成した導電パターンの配置を示す。複数の正方形の区画を行列状に配置した。１つの区画は、パターン禁止領域Ａと、それを取り囲むダミーパターン領域とを含む。ダミーパターン領域のパターン密度の異なる複数の区画を準備した。
図８（Ａ）〜（Ｃ）に、評価用試料に形成した導電パターンの配置を示す。複数の正方形の区画を行列状に配置した。１つの区画は、パターン禁止領域Ａと、それを取り囲むダミーパターン領域とを含む。ダミーパターン領域のパターン密度の異なる複数の区画を準備した。
図８（Ａ）は、パターン密度３８％のダミーパターン領域Ｃを有する区画、パターン密度２０％のダミーパターン領域Ｂを有する区画、及びパターン密度５０％のダミーパターン領域Ｄを有する区画が、この順番に配列した領域の平面図を示す。図８（Ｂ）は、パターン密度３８％のダミーパターン領域Ｃを有する区画、パターン密度５０％のダミーパターン領域Ｄを有する区画、及びパターン密度７５％のダミーパターン領域Ｅを有する区画が、この順番に配列した領域の平面図を示す。図８（Ｃ）は、パターン密度５０％のダミーパターン領域Ｄを有する区画、パターン密度７５％のダミーパターン領域Ｅを有する区画、及びパターン密度３８％のダミーパターン領域Ｃを有する区画が、この順番に配列した領域の平面図を示す。ダミーパターン領域Ｂ、Ｄ及びＥには、図５（Ｃ）に示した縞状パターンが形成されており、ダミーパターン領域Ｃには、図５（Ａ）に示した行列状パターンが形成されている。
図９（Ａ）〜（Ｃ）に、それぞれ図８（Ａ）〜（Ｃ）に示した評価用試料の中央のパターン禁止領域Ａの近傍の表面の、ＣＭＰ後の平坦度の測定結果を示す。
パターン禁止領域Ａとそれに接するダミーパターン領域との境界に発生する段差は、図９（Ｃ）の試料、図９（Ｂ）の試料、図９（Ａ）の試料の順番に緩和されていることがわかる。実際に配線が形成される領域のパターン密度は、一般的に２０〜８０％である。パターン禁止領域Ａに隣接して配線領域を配置する場合に、配線領域のパターン密度が高くなると、段差が大きくなる。パターン禁止領域Ａの周囲に、パターン密度２０％程度のダミーパターン領域を配置することにより、段差を低減することができる。
パターン禁止領域Ａとそれに接するダミーパターン領域との境界に発生する段差は、図９（Ｃ）の試料、図９（Ｂ）の試料、図９（Ａ）の試料の順番に緩和されていることがわかる。実際に配線が形成される領域のパターン密度は、一般的に２０〜８０％である。パターン禁止領域Ａに隣接して配線領域を配置する場合に、配線領域のパターン密度が高くなると、段差が大きくなる。パターン禁止領域Ａの周囲に、パターン密度２０％程度のダミーパターン領域を配置することにより、段差を低減することができる。
ダミーパターン領域のパターン密度が低すぎると、ダミーパターン領域を配置する効果が少なくなる。例えば、段差低減効果は、単にパターン禁止領域が広がった構成とほぼ同等と考えられる。また、ダミーパターン領域のパターン密度が高すぎると、図９（Ｂ）や図９（Ｃ）に示したように、段差が大きくなってしまう。段差を低減させるために、パターン禁止領域Ａに接するダミーパターン領域のパターン密度を１５％〜３０％にすることが好ましい。
図９（Ａ）に示すように、パターン密度２０％のダミーパターン領域Ｂに、パターン密度５０％のダミーパターン領域Ｄが接すると、その境界に段差が発生する。これに対し、パターン密度２０％のダミーパターン領域Ｂと、パターン密度３８％のダミーパターン領域Ｃとの境界には、大きな段差は発生していない。この評価結果から、図９（Ａ）において、ダミーパターン領域Ｂの外側に、さらに、ややパターン密度の大きなもう一つのダミーパターン領域を配置することが好ましいことがわかる。相互に接する２つのダミーパターン領域のパターン密度の差は、１５％以下とすることが好ましい。
上記考察を図１に示した実施例に適用すると、第２の領域１１内の内周側の第１のサブ領域１１ａのパターン密度を１５％〜３０％にすることが好ましいと考えられる。第２のサブ領域１１ｂのパターン密度を第１のサブ領域１１ａのパターン密度よりも高くし、その差を１５％以下とすることが好ましいと考えられる。なお、第２の領域１１内のパターン密度を均一にしても十分な効果が得られる場合には、第２の領域１１を、パターン密度の異なる複数のサブ領域に区分する必要はない。
第２の領域１１の幅が狭すぎると、第２の領域１１を配置する効果が期待できない。第１の領域１０の外周の一辺の長さをＬとすると、第２の領域１１の幅を０．２Ｌ以上にすることが好ましい。また、第１の領域１０の外周が長方形状である場合には、その短い方の辺の長さをＬとし、第２の領域１１の幅を０．２Ｌ以上にすればよい。
上記実施例では、インダクタ１の配置された第１の領域１０内には、いずれの配線層にも、インダクタ１からの引出線３以外の導電パターンが配置されていない。このため、インダクタ１の電気的特性を所望の値に維持することができる。このように、インダクタ１の電気的特性を所望の値に維持するために、第１の領域１０内には、配線やダミーパターン等の導電パターンを配置しない構成とすることが好ましい。また、上記実施例では、環状の第１の領域１０の外周に接する第２の領域１１及び内周に接する第４の領域１３にダミーパターンを配置したことにより、インダクタ１の電気的特性を維持しつつ、第１の領域１０及びその周囲に発生し得る段差を低減することができる。
さらに、インダクタ１が配置された第１０層目の配線層Ｍ１０Ｌの直下の配線層Ｍ９Ｌには、第２の領域１１内にもダミーパターンが配置されていない。ダミーパターン６０は、インダクタ１が配置された配線層Ｍ１０Ｌから１層分離れた第８層目の配線層Ｍ８Ｌ及びそれよりも下側の配線層に配置されている。このような構成にすることにより、ダミーパターン６０がインダクタ１に近接することを防止し、インダクタ１の電気的特性を良好に保つことが可能になる。なお、第９層目の配線層Ｍ９Ｌの第２の領域１１の近傍に、インダクタ１に直接接続された引出線３以外の配線を配置しない構成とすることにより、インダクタ１の配置される領域近傍の、配線層Ｍ９Ｌの表面には、段差を生じにくくすることができる。
上記実施例では、第１層目の配線層Ｍ１Ｌから第９層目の配線層Ｍ９Ｌまでのいずれの配線層にも、第１の領域内にはインダクタ１の引出線３以外の導電パターンを配置しない構成とした。インダクタ１から導電パターンまでの距離が長くなると、導電パターンがインダクタ１に与える影響が小さくなる。すなわち、インダクタ１の引出線３が配置された配線層Ｍ９Ｌの直下の配線層Ｍ８Ｌの第１の領域１０内には、ダミーパターンを配置しないことが好ましい。第７層目の配線層Ｍ７Ｌ以下の配線層は、インダクタ１から２層分以上離れているため、これらの配線層Ｍ１Ｌ〜Ｍ７Ｌの第１の領域１０内にダミーパターンを配置しても、インダクタ１へ与える影響は小さい。
また、上記実施例では、支持基板２０の表面の第３の領域１２内に、ＭＯＳＦＥＴ２２等の能動素子が形成され、第１の領域１０及び第２の領域１１を内包する領域には、素子分離絶縁膜２１が形成されている。このように、インダクタ１と重なる領域に能動素子が配置されないため、能動素子によるインダクタ１への影響を回避することができる。
上記実施例では、図１に示したように、インダクタ１の巻き数が約１．５になっているため、内周側の端部に接続する引出線３とインダクタ１自身との交差箇所が生じてしまう。引出線３とインダクタ１との交差箇所で両者の短絡を回避するために、引出線３を、インダクタ１の配置された配線層Ｍ１０Ｌとは異なる配線層Ｍ９Ｌに配置する必要がある。インダクタの巻き数が約１である場合には、インダクタの両端にそれぞれ接続される２本の引出線を、インダクタの配置された配線層と同一の配線層に配置することができる。この場合には、図２に示した配線層Ｍ９Ｌに引出線３を配置する必要がない。従って、配線層Ｍ９Ｌの第１の領域１０内には、配線等の導電パターンが配置されないことになる。
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
上記実施例から、以下の付記に示された発明が導出される。
上記実施例から、以下の付記に示された発明が導出される。
（付記１） 表面に、第１の領域、該第１の領域を取り囲む環状の第２の領域、及び該第２の領域を取り囲む第３の領域が画定された支持基板と、
前記支持基板の上に配置され、前記第３の領域内に配線が形成され、前記第２の領域内にダミーパターンが形成され、前記第１の領域内には導電パターンが形成されていない第１の配線層と、
前記第１の配線層の上であって、かつ前記第１の領域内に配置された機能素子と
を有する多層配線構造。
前記支持基板の上に配置され、前記第３の領域内に配線が形成され、前記第２の領域内にダミーパターンが形成され、前記第１の領域内には導電パターンが形成されていない第１の配線層と、
前記第１の配線層の上であって、かつ前記第１の領域内に配置された機能素子と
を有する多層配線構造。
（付記２） 前記第２の領域が、前記第１の領域側の第１のサブ領域と、該第１のサブ領域よりも外側の第２のサブ領域とを含み、前記第１の配線層の、前記第１のサブ領域のパターン密度が、前記第２のサブ領域のパターン密度よりも低い付記１に記載の多層配線構造。
（付記３） さらに、前記第１の配線層と前記機能素子との間に配置された第２の配線層であって、前記第１及び第２の領域内には導電パターンが形成されていないか、または該機能素子に直接接続された配線のみが形成されている前記第２の配線層を含む付記１または２に記載の多層配線構造。
（付記４） さらに、前記支持基板と前記第１の配線層との間に配置された少なくとも１層の第３の配線層を含み、前記第１の領域内には、前記第１の配線層及び第３の配線層のいずれにも導電パターンが形成されておらず、前記第２の領域内には、前記第１の配線層及び第３の配線層にダミーパターンが形成されている付記１〜３のいずれかに記載の多層配線構造。
（付記５） 前記第１の領域が環状の領域であり、前記支持基板の表面に、さらに前記第１の領域に囲まれた第４の領域が画定されており、前記機能素子が、該第４の領域を避け、該第１の領域内に配置されたインダクタであり、前記第１の配線層の、該第４の領域内にダミーパターンが形成されている付記１〜３のいずれかに記載の多層配線構造。
（付記６） さらに、前記支持基板と前記第１の配線層との間に配置された少なくとも１層の第３の配線層を含み、前記第４の領域内には、前記第１の配線層及び第３の配線層のいずれにもダミーパターンが形成されている付記５に記載の多層配線構造。
（付記７） 前記第１の領域内には、前記第１の配線層及び第３の配線層のいずれにも導電パターンが形成されておらず、前記第２の領域内には、前記第１の配線層及び第３の配線層にダミーパターンが形成されている付記６に記載の多層配線構造。
（付記８） さらに、前記支持基板の表面の、前記第３の領域内に形成された半導体能動素子と、
前記支持基板の表面の、前記第１及び第２の領域を内包するように形成された素子分離絶縁膜と
を有する付記１〜７のいずれかに記載の多層配線構造。
前記支持基板の表面の、前記第１及び第２の領域を内包するように形成された素子分離絶縁膜と
を有する付記１〜７のいずれかに記載の多層配線構造。
（付記９） 前記第１の領域の外周が正方形または長方形であり、前記第２の領域の幅が、前記正方形の一辺、または前記長方形の短い方の一辺の長さの０．３倍以上である付記１〜８のいずれかに記載の多層配線構造。
（付記１０） 表面に、環状の第１の領域、該第１の領域を取り囲む第３の領域、及び該第１の領域にとり囲まれた第４の領域が画定された支持基板と、
前記支持基板の上に配置され、前記第３の領域内に配線が形成され、前記第４の領域内にダミーパターンが形成され、前記第１の領域内には導電パターンが形成されていない第１の配線層と、
前記第１の配線層の上であって、かつ前記第１の領域内に配置された機能素子と
を有する多層配線構造。
前記支持基板の上に配置され、前記第３の領域内に配線が形成され、前記第４の領域内にダミーパターンが形成され、前記第１の領域内には導電パターンが形成されていない第１の配線層と、
前記第１の配線層の上であって、かつ前記第１の領域内に配置された機能素子と
を有する多層配線構造。
（付記１１） さらに、前記第１の配線層と前記機能素子との間に配置された第２の配線層であって、前記第１及び第４の領域内には導電パターンが形成されていないか、または該機能素子に直接接続された配線のみが形成されている前記第２の配線層を含む付記１０に記載の多層配線構造。
（付記１２） さらに、前記支持基板と前記第１の配線層との間に配置された少なくとも１層の第３の配線層を含み、前記第１の領域内には、前記第１の配線層及び第３の配線層のいずれにも導電パターンが形成されておらず、前記第４の領域内には、前記第１の配線層及び第３の配線層にダミーパターンが形成されている付記１０または１１に記載の多層配線構造。
（付記１３） さらに、前記支持基板の表面の、前記第３の領域内に形成された半導体能動素子と、
前記支持基板の表面の、前記第１及び第４の領域を内包するように形成された素子分離絶縁膜と
を有する付記１０〜１３のいずれかに記載の多層配線構造。
前記支持基板の表面の、前記第１及び第４の領域を内包するように形成された素子分離絶縁膜と
を有する付記１０〜１３のいずれかに記載の多層配線構造。
１ インダクタ
２、３ 引出線
４、６、７ プラグ
５、３８、４５、６１ 配線
１０ 第１の領域（インダクタ形成領域）
１１ 第２の領域（ダミーパターン形成領域）
１２ 第３の領域（配線パターン形成領域）
１３ 第４の領域（センター領域）
２０ 支持基板
２１ 素子分離絶縁膜
２２ ＭＯＳＦＥＴ
３０、３５、４１ 層間絶縁膜
３１ ストッパ膜
３２、４２ ビアホール
３３、３７、４４ バリアメタル層
３４ プラグ
３６、４３ 配線溝
３８、４５ 配線
４０ バリア層
６０ ダミーパターン
７０ パターン禁止領域
７１ ダミーパターン領域
２、３ 引出線
４、６、７ プラグ
５、３８、４５、６１ 配線
１０ 第１の領域（インダクタ形成領域）
１１ 第２の領域（ダミーパターン形成領域）
１２ 第３の領域（配線パターン形成領域）
１３ 第４の領域（センター領域）
２０ 支持基板
２１ 素子分離絶縁膜
２２ ＭＯＳＦＥＴ
３０、３５、４１ 層間絶縁膜
３１ ストッパ膜
３２、４２ ビアホール
３３、３７、４４ バリアメタル層
３４ プラグ
３６、４３ 配線溝
３８、４５ 配線
４０ バリア層
６０ ダミーパターン
７０ パターン禁止領域
７１ ダミーパターン領域
Claims (8)
- 表面に、第１の領域、該第１の領域を取り囲む環状の第２の領域、及び該第２の領域を取り囲む第３の領域が画定された支持基板と、
前記支持基板の上に配置され、前記第３の領域内にダマシン法による配線が形成され、前記第２の領域内にダマシン法によるダミーパターンが形成され、前記第１の領域内には導電パターンが形成されていない第１の配線層と、
前記第１の配線層の上であって、かつ前記第１の領域内に配置されたインダクタと、
前記第１の配線層と前記インダクタとの間に配置された第２の配線層であって、前記第１及び第２の領域内には導電パターンが形成されていないか、または該インダクタに直接接続されたダマシン法による配線のみが形成されている前記第２の配線層と
を有する半導体集積回路装置内に形成された多層配線構造。 - 表面に、第１の領域、該第１の領域を取り囲む環状の第２の領域、及び該第２の領域を取り囲む第３の領域が画定された支持基板と、
前記支持基板の上に配置され、前記第３の領域内にダマシン法による配線が形成され、前記第２の領域内にダマシン法によるダミーパターンが形成され、前記第１の領域内には導電パターンが形成されていない第１の配線層と、
前記第１の配線層の上であって、かつ前記第１の領域内に配置されたインダクタと
を有し、
前記第２の領域が、前記第１の領域側の第１のサブ領域と、該第１のサブ領域よりも外側の第２のサブ領域とを含み、前記第１の配線層の、前記第１のサブ領域のパターン密度が、前記第２のサブ領域のパターン密度よりも低い半導体集積回路装置内に形成された多層配線構造。 - さらに、前記支持基板と前記第１の配線層との間に配置された少なくとも１層の第３の配線層を含み、前記第１の領域内には、前記第１の配線層及び第３の配線層のいずれにも導電パターンが形成されておらず、前記第２の領域内には、前記第１の配線層及び第３の配線層にダマシン法によるダミーパターンが形成されている請求項１または２に記載の半導体集積回路装置内に形成された多層配線構造。
- 前記第１の領域が環状の領域であり、前記支持基板の表面に、さらに前記第１の領域に囲まれた第４の領域が画定されており、前記インダクタが、該第４の領域を避け、該第１の領域内に配置されたインダクタであり、前記第１の配線層の、該第４の領域内にダマシン法によるダミーパターンが形成されている請求項１または２に記載の半導体集積回路装置内に形成された多層配線構造。
- さらに、前記支持基板と前記第１の配線層との間に配置された少なくとも１層の第３の配線層を含み、前記第４の領域内には、前記第１の配線層及び第３の配線層のいずれにもダマシン法によるダミーパターンが形成されている請求項４に記載の半導体集積回路装置内に形成された多層配線構造。
- 前記第１の領域内には、前記第１の配線層及び第３の配線層のいずれにも導電パターンが形成されておらず、前記第２の領域内には、前記第１の配線層及び第３の配線層にダマシン法によるダミーパターンが形成されている請求項５に記載の半導体集積回路装置内に形成された多層配線構造。
- 表面に、環状の第１の領域、該第１の領域を取り囲む第３の領域、及び該第１の領域にとり囲まれた第４の領域が画定された支持基板と、
前記支持基板の上に配置され、前記第３の領域内にダマシン法による配線が形成され、前記第４の領域内にダマシン法によるダミーパターンが形成され、前記第１の領域内には導電パターンが形成されていない第１の配線層と、
前記第１の配線層の上であって、かつ前記第１の領域内に配置されたインダクタと、
前記第１の配線層と前記インダクタとの間に配置された第２の配線層であって、前記第１及び第４の領域内には導電パターンが形成されていないか、または該インダクタに直接接続されたダマシン法による配線のみが形成されている前記第２の配線層と
を有する半導体集積回路装置内に形成された多層配線構造。 - さらに、前記支持基板と前記第１の配線層との間に配置された少なくとも１層の第３の配線層を含み、前記第１の領域内には、前記第１の配線層及び第３の配線層のいずれにも導電パターンが形成されておらず、前記第４の領域内には、前記第１の配線層及び第３の配線層にダマシン法によるダミーパターンが形成されている請求項７に記載の半導体集積回路装置内に形成された多層配線構造。
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