JP6697858B2 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP6697858B2
JP6697858B2 JP2015174393A JP2015174393A JP6697858B2 JP 6697858 B2 JP6697858 B2 JP 6697858B2 JP 2015174393 A JP2015174393 A JP 2015174393A JP 2015174393 A JP2015174393 A JP 2015174393A JP 6697858 B2 JP6697858 B2 JP 6697858B2
Authority
JP
Japan
Prior art keywords
semiconductor layer
optical waveguide
dummy pattern
thickness
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2015174393A
Other languages
English (en)
Other versions
JP2017049507A (ja
Inventor
真一 綿貫
真一 綿貫
彰 満生
彰 満生
充郎 稲田
充郎 稲田
徹 最上
徹 最上
堀川　剛
堀川　　剛
啓藏 木下
啓藏 木下
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Photonics Electronics Technology Research Association
Original Assignee
Renesas Electronics Corp
Photonics Electronics Technology Research Association
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp, Photonics Electronics Technology Research Association filed Critical Renesas Electronics Corp
Priority to JP2015174393A priority Critical patent/JP6697858B2/ja
Priority to US15/243,746 priority patent/US10078182B2/en
Publication of JP2017049507A publication Critical patent/JP2017049507A/ja
Application granted granted Critical
Publication of JP6697858B2 publication Critical patent/JP6697858B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
    • G02B6/10—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type
    • G02B6/12—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type of the integrated circuit kind
    • G02B6/13—Integrated optical circuits characterised by the manufacturing method
    • G02B6/136—Integrated optical circuits characterised by the manufacturing method by etching
    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
    • G02B6/10—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type
    • G02B6/12—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type of the integrated circuit kind
    • G02B6/122—Basic optical elements, e.g. light-guiding paths
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/015—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on semiconductor elements having potential barriers, e.g. having a PN or PIN junction
    • G02F1/025—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on semiconductor elements having potential barriers, e.g. having a PN or PIN junction in an optical waveguide structure
    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
    • G02B6/10—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type
    • G02B6/12—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type of the integrated circuit kind
    • G02B2006/12035—Materials
    • G02B2006/12061—Silicon
    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
    • G02B6/10—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type
    • G02B6/12—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type of the integrated circuit kind
    • G02B2006/12083—Constructional arrangements
    • G02B2006/12097—Ridge, rib or the like
    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
    • G02B6/10—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type
    • G02B6/12—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type of the integrated circuit kind
    • G02B6/12004—Combinations of two or more optical elements
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F2201/00—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00
    • G02F2201/06—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 integrated waveguide
    • G02F2201/063—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 integrated waveguide ridge; rib; strip loaded
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F2201/00—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00
    • G02F2201/06—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 integrated waveguide
    • G02F2201/066—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 integrated waveguide channel; buried
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F2202/00—Materials and properties
    • G02F2202/10—Materials and properties semiconductor
    • G02F2202/105—Materials and properties semiconductor single crystal Si

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Nonlinear Science (AREA)
  • Optical Integrated Circuits (AREA)
  • Optical Modulation, Optical Deflection, Nonlinear Optics, Optical Demodulation, Optical Logic Elements (AREA)

Description

本発明は半導体装置およびその製造技術に関し、例えばリブ構造を有するシリコン導波路を備えるシリコンフォトニクスデバイスを内蔵した半導体装置の製造に好適に利用できるものである。
マスクパターンレイアウトに基づき、マスクにおけるダミーパターン配置可能領域を決定する。その後、ダミーパターン配置可能領域の全体にダミーパターンが一様に配置されたとしたときに、ダミーパターンと対応して形成されるダミー回路パターンと回路パターンとを考慮して算出された各パラメータの値が規格を満たすようにダミーパターンのレイアウトを決定するマスクの設計方法が、特開２００３−１１４５１５号公報（特許文献１）に記載されている。
特開２００３−１１４５１５号公報
シリコンフォトニクス技術における光導波路のパターン密度は一般に低く、半導体チップに対する、その占有面積率は、例えば５％程度である。このため、半導体層をドライエッチングにより加工して光導波路を形成する際には、パターンの粗密に起因してエッチング速度が異なる現象（マイクロ・ローディング効果）を抑制するために、例えば光導波路が形成されない領域に複数のダミーパターンが配置される。
しかし、リブ形状の光導波路を形成する際には、１層からなる半導体層を２回または３回のエッチングによって高精度に加工する必要がある。そのためには、複数のダミーパターンが配置される領域において、エッチングされる半導体層の実効的な面積を一定の範囲とする必要がある。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態による半導体装置は、半導体基板と、半導体基板上に形成された第１絶縁膜と、第１絶縁膜上に形成された、半導体層からなるリブ形状の光導波路と、光導波路を覆うように第１絶縁膜上に形成された第２絶縁膜と、を有する。さらに、半導体層からなる複数のダミーパターンが光導波路の周囲に形成され、ダミーパターンの外周部の厚さは、ダミーパターンの中央部の厚さよりも厚い。
一実施の形態による半導体装置の製造方法は、第１レジストマスクを用いて、ＳＯＩ基板を構成する半導体層をドライエッチングすることにより、第１光導波路用の半導体層、第２光導波路用の半導体層、第１ダミーパターン用の半導体層および第２ダミーパターン用の半導体層を互いに分離する工程を含む。さらに、第２レジストマスクを用いたドライエッチングにより、第１光導波路用の半導体層および第１ダミーパターン用の半導体層のそれぞれの一部を第１厚さとする工程、第３レジストマスクを用いたドライエッチングにより、第２光導波路用の半導体層および第２ダミーパターン用の半導体層のそれぞれの一部を第２厚さとする工程を含む。そして、第２レジストマスクは、第１ダミーパターン用の半導体層の外周部を覆い、第３レジストマスクは、第２ダミーパターン用の半導体層の外周部を覆う。
一実施の形態によれば、寸法および形状のばらつきの小さい光導波路を有する半導体装置を実現することができる。
実施の形態１による半導体装置の要部断面図である。 実施の形態１による光導波路のテーパ角とパターン密度との関係を説明するグラフ図である。 実施の形態１による半導体装置の製造工程を示すプロセスフロー図である。 実施の形態１による半導体装置の製造工程を示す要部断面図である。 図４に続く、半導体装置の製造工程を示す要部断面図である。 図５に続く、半導体装置の製造工程を示す要部断面図である。 図６に続く、半導体装置の製造工程を示す要部断面図である。 図７に続く、半導体装置の製造工程を示す要部断面図である。 図８に続く、半導体装置の製造工程を示す要部断面図である。 実施の形態１によるダミーパターンの配置の一例を示す要部平面図である。 実施の形態１によるダミーパターンの配置の一例を示す要部斜視図である。 （ａ）および（ｂ）はそれぞれ、実施の形態１によるダミーパターンの形状の第１変形例および第２変形例を示す要部平面図である。 図９に続く、半導体装置の製造工程を示す要部断面図である。 図１３に続く、半導体装置の製造工程を示す要部断面図である。 図１４に続く、半導体装置の製造工程を示す要部断面図である。 図１５に続く、半導体装置の製造工程を示す要部断面図である。 図１６に続く、半導体装置の製造工程を示す要部断面図である。 図１７に続く、半導体装置の製造工程を示す要部断面図である。 図１８に続く、半導体装置の製造工程を示す要部断面図である。 図１９に続く、半導体装置の製造工程を示す要部断面図である。 図２０に続く、半導体装置の製造工程を示す要部断面図である。 図２１に続く、半導体装置の製造工程を示す要部断面図である。 実施の形態１による半導体装置の製造工程を示すプロセスフロー図である。 実施の形態２による半導体装置の製造工程を示す要部断面図である。 図２４に続く、半導体装置の製造工程を示す要部断面図である。 図２５に続く、半導体装置の製造工程を示す要部断面図である。 図２６に続く、半導体装置の製造工程を示す要部断面図である。 図２７に続く、半導体装置の製造工程を示す要部断面図である。 図２８に続く、半導体装置の製造工程を示す要部断面図である。 当初から、レジストマスクの開口部の面積と、レジストマスクから露出する半導体層の面積とが異なる場合のエッチングの態様を説明する光導波路およびダミーパターンの要部断面図である。 半導体層のエッチングの途中で、レジストマスクの開口部の面積と、レジストマスクから露出する半導体層の面積とが異なる場合のエッチングの態様を説明する光導波路およびダミーパターンの要部断面図である。
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
また、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
また、「Ａからなる」、「Ａよりなる」、「Ａを有する」、「Ａを含む」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本実施の形態を図面に基づいて詳細に説明する。
（実施の形態１）
近年、シリコン（Ｓｉ）を材料とした伝送線路を作製し、この伝送線路により構成した光回路をプラットフォームとして、種々の光デバイスと電子デバイスとを集積することで光通信用モジュールを実現する技術、いわゆるシリコンフォトニクス技術の開発が積極的に行われている。
本実施の形態１において開示される技術内容は、シリコンフォトニクス技術を用いた半導体装置を構成する種々のデバイスのうち、特に、光デバイスに適用される技術である。よって、以下の説明では、ＳＯＩ（Silicon On Insulator）基板上に集積された光デバイスの構造およびその製造方法について説明する。また、以下の説明では、光デバイスのうち、光信号用の伝送線路および光変調器を例示し、２層構造の多層配線を例示するが、これらに限定されるものではない。
＜半導体装置の構造＞
本実施の形態１による半導体装置の構造について、図１を用いて説明する。図１は、本実施の形態１による半導体装置の要部断面図であり、光信号用の伝送線路および光変調器を例示している。図１に示すＡ１領域には第１光導波路が形成され、Ａ２領域には第２光導波路が形成され、Ｂ領域には光変調器が形成される。
＜光信号用の伝送線路＞
図１に示すように、光信号用の伝送線路（光信号線とも言う。）には、例えば第１光導波路（コア層とも言う。）ＯＴ１およびリブ形状の第２光導波路（コア層とも言う。）ＯＴ２など、種々の構造がある。このような第１光導波路ＯＴ１および第２光導波路ＯＴ２のパターン密度は低く、半導体チップに対する、その占有面積率は、後述する光変調器等と併せても、例えば５％に満たない場合がある。
第１光導波路ＯＴ１および第２光導波路ＯＴ２は、単結晶シリコン（Ｓｉ）からなる半導体基板ＳＵＢの主面上に、絶縁層（ＢＯＸ層、下層クラッド層とも言う。）ＣＬを介して形成されたシリコン（Ｓｉ）からなる半導体層（ＳＯＩ層とも言う。）ＳＬにより構成されている。絶縁層ＣＬの厚さは、例えば２〜３μｍ程度であり、相対的に厚く形成されているので、半導体基板ＳＵＢと半導体層ＳＬとの間の静電容量を小さく抑えることができる。
第１光導波路ＯＴ１は、紙面垂直方向（図１に示すｙ方向）に延在している。従って、第１光導波路ＯＴ１内に導入される導波光は、紙面垂直方向に進行する。紙面垂直方向に直交する断面（ｙ方向に直交する平面であるｘｚ面）は四角形状であり、第１光導波路ＯＴ１の高さ（紙面上下方向（図１に示すｚ方向）の寸法）は、例えば２００〜３００ｎｍ程度、第１光導波路ＯＴ１の幅（紙面左右方向（図１に示すｘ方向）の寸法）は、例えば３００〜５００ｎｍ程度である。
また、第２光導波路ＯＴ２は、紙面左右方向（図１に示すｘ方向）に延在している。従って、第２光導波路ＯＴ２内に導入される導波光は、紙面左右方向に進行する。第２光導波路ＯＴ２は、例えば連続したリブ構造を有する、グレーティングカプラ（Grating Coupler）ＧＣを構成する。グレーティングカプラＧＣとは、第２光導波路ＯＴ２を伝搬する導波光に、外部からレーザ光を結合したり、取り出したりする素子である。導波光は、光導波路面に、伝搬方向に沿って設けられた周期的屈折率変調（表面の凹凸により形成される）により、ある特定の方向に回折放射される。伝搬に伴い導波光は指数関数的に減衰し、それに伴い、回折放射光の光強度分布も指数関数的分布を有する。第２光導波路ＯＴ２では、半導体層ＳＬのうちの厚さが厚くなっている部分の高さ（紙面上下方向（図１に示すｚ方向）の寸法）は、例えば２００〜３００ｎｍ程度、半導体層ＳＬのうちの厚さが薄くなっている部分の高さ（紙面上下方向（図１に示すｚ方向）の寸法）は、例えば１００ｎｍ程度である。
さらに、第１光導波路ＯＴ１および第２光導波路ＯＴ２は、第１層間絶縁膜（上層クラッド層とも言う。）ＩＤ１、第２層間絶縁膜ＩＤ２および保護膜ＴＣにより覆われている。第１層間絶縁膜ＩＤ１および第２層間絶縁膜ＩＤ２は、例えば酸化シリコン（ＳｉＯ2）からなり、その厚さはそれぞれ、例えば２〜３μｍ程度である。保護膜ＴＣは、例えば酸化シリコンまたは酸窒化シリコン（ＳｉＯＮ）からなる。第１光導波路ＯＴ１および第２光導波路ＯＴ２の上方には、後述の第１層目の配線Ｍ１および第２層目の配線Ｍ２は形成されていない。また、外部との光信号の入出力を行う第２光導波路ＯＴ２の上方には保護膜ＴＣは形成しない場合もある。
＜光変調器＞
図１に示すように、電気信号を光信号に変える光変調器ＰＣは、半導体基板ＳＵＢの主面上に、絶縁層ＣＬを介して形成された半導体層ＳＬにより構成されている。ここでは、一例としてｐｉｎ構造の光変調器について説明するが、これに限定されるものではない。
光変調器ＰＣの半導体層ＳＬは、リブ構造を有する。半導体層ＳＬのうちの厚さが厚くなっている部分（リブ部）が光導波路（コア層とも言う。）ＷＯとなっており、紙面垂直方向（図１に示すｙ方向）に延在している。従って、光導波路ＷＯ内に導入される導波光は、紙面垂直方向に進行する。光導波路ＷＯは真性半導体、すなわちｉ（intrinsic）型の半導体により形成されている。
光導波路ＷＯの一方の側（紙面左側）における半導体層ＳＬには、ｐ型の不純物が導入されて、ｐ型の半導体ＰＲが形成されている。このｐ型の半導体ＰＲは、光導波路ＷＯと並行するように形成されている。また、光導波路ＷＯの他方の側（紙面右側）における半導体層ＳＬには、ｎ型の不純物が導入されて、ｎ型の半導体ＮＲが形成されている。このｎ型の半導体ＮＲは、光導波路ＷＯと並行するように形成されている。すなわち、ｐ型の半導体ＰＲとｎ型の半導体ＮＲとの間の半導体層ＳＬが、真性半導体からなる光導波路ＷＯとなっており、ｐｉｎ構造が形成されている。
ｐ型の半導体ＰＲが形成された半導体層ＳＬおよびｎ型の半導体ＮＲが形成された半導体層ＳＬの厚さは、光導波路ＷＯが形成された半導体層ＳＬの厚さよりも薄く、これら半導体層ＳＬの厚さが薄くなっている部分の高さ（紙面上下方向（図１に示すｚ方向）の寸法）は、例えば５０ｎｍ程度である。
ｐ型の半導体ＰＲおよびｎ型の半導体ＮＲにはそれぞれ電極（後述する第１プラグＰＬ１）が接続されている。これら電極に印加される電圧により、真性半導体からなる光導波路ＷＯ内のキャリア密度が変化して、その領域の屈折率が変化する。これにより、光変調器ＰＣを伝搬する光に対する実効的な屈折率が変化して、光変調器ＰＣから出力される光の位相を変化させることができる。
光変調器ＰＣは第１層間絶縁膜ＩＤ１に覆われており、第１層間絶縁膜ＩＤ１の上面上に第１層目の配線Ｍ１が形成されている。第１層間絶縁膜ＩＤ１は、例えば酸化シリコン（ＳｉＯ2）からなり、その厚さは、例えば２〜３μｍ程度である。第１層間絶縁膜ＩＤ１には、ｐ型の半導体ＰＲおよびｎ型の半導体ＮＲにそれぞれ達する接続孔（コンタクト・ホールとも言う。）ＣＴ１が形成されている。接続孔ＣＴ１の内部には、例えばタングステン（Ｗ）を主導電材料とする第１プラグＰＬ１が埋め込まれており、この第１プラグＰＬ１を介してｐ型の半導体ＰＲと第１層目の配線Ｍ１、ｎ型の半導体ＮＲと第１層目の配線Ｍ１とが電気的に接続されている。第１層目の配線Ｍ１は、例えばアルミニウム（Ａｌ）、銅（Ｃｕ）またはアルミニウム−銅合金（Ａｌ−Ｃｕ合金）を主導電材料とする。
また、第１層目の配線Ｍ１は第２層間絶縁膜ＩＤ２に覆われており、第２層間絶縁膜ＩＤ２の上面上に第２層目の配線Ｍ２が形成されている。第２層間絶縁膜ＩＤ２は、例えば酸化シリコン（ＳｉＯ2）からなり、その厚さは、例えば２〜３μｍ程度である。第２層間絶縁膜ＩＤ２には、第１層目の配線Ｍ１に達する接続孔（ビア・ホールとも言う）ＣＴ２が形成されている。接続孔ＣＴ２の内部にはタングステン（Ｗ）を主導電材料とする第２プラグＰＬ２が埋め込まれており、この第２プラグＰＬ２を介して第１層目の配線Ｍ１と第２層目の配線Ｍ２とが電気的に接続されている。第２層目の配線Ｍ２は、例えば例えばアルミニウム（Ａｌ）、銅（Ｃｕ）またはアルミニウム−銅合金（Ａｌ−Ｃｕ合金）を主導電材料とする。
第２層目の配線Ｍ２は、保護膜ＴＣにより覆われており、その一部を開口して、第２層目の配線Ｍ２の上面が露出している。保護膜ＴＣは、例えば酸窒化シリコン（ＳｉＯＮ）からなる。
＜半導体装置の製造方法＞
ところで、第２光導波路ＯＴ２および光変調器ＰＣの形状はともにリブ形状であるが、前述したように、その構造は互いに異なる。また、半導体層ＳＬの薄くなっている部分の厚さは、第２光導波路ＯＴ２では、例えば１００ｎｍ程度、光変調器ＰＣでは、例えば５０ｎｍ程度と互いに異なる。すなわち、半導体装置には、互いに構造の異なる複数種類（本実施の形態１では３種類）の光導波路を、絶縁層ＣＬの主面上に形成する必要がある。
また、導波光を効率良く伝搬させるには、寸法および形状のばらつきを抑えて、光導波路を再現性良く形成する必要がある。このため、半導体層ＳＬの加工精度は、５ｎｍ以下に抑えることが望ましい。すなわち、互いに構造の異なる複数種類の光導波路を、５ｎｍ以下の加工精度で形成する必要がある。
しかし、前述した光信号用の伝送線路（第１光導波路ＯＴ１、第２光導波路ＯＴ２）および光変調器ＰＣなどを含む全ての光導波路のパターン密度は低く、半導体チップに対する、その占有面積率は５％にも満たない場合がある。さらに、半導体層ＳＬの薄くなっている部分の半導体チップに対する占有面積率は１％にも満たない場合がある。
このように、半導体チップに対するパターン密度が低いと、加工される光導波路の寸法および形状にばらつきが生じる。
例えば図２に示すように、光導波路のパターン密度に依存して、光導波路の形状のテーパ角は変化する。パターン密度が低くなるに従い、光導波路のテーパ角は大きくなる。これは、パターン密度が低いと、エッチングされる半導体層が相対的に増加して、エッチング生成物の再付着が多くなり、光導波路は順テーパ形状（光導波路の下面が上面よりも大きい）となるからである。これに対して、パターン密度が高くなるに従い、光導波路のテーパ角は小さくなる。これは、パターン密度が高いと、エッチングされる半導体層が相対的に減少して、エッチング生成物の再付着が少なくなり、光導波路は逆テーパ形状（光導波路の上面が下面よりも大きい）となるからである。パターン密度が適当な範囲であれば、光導波路の寸法および形状のばらつきは抑えられるが、上述したように、光導波路のパターン密度は低いため、光導波路の形状は順テーパ形状となりやすい。
そこで、光導波路を形成する際には、光導波路が形成されない領域に複数のダミーパターンを配置し、光導波路とダミーパターンとを合わせたパターン密度を、光導波路の寸法および形状のばらつきを抑えることのできるパターン密度の範囲（例えば図２に矢印で示すパターン密度の範囲）としている。これにより、所望する寸法および形状の光導波路を形成することが可能となる。
しかし、光導波路の半導体チップに対する占有面積率は５％程度であり、光導波路のパターン密度よりも、ダミーパターンのパターン密度が高いことから、ダミーパターンのパターン密度が、光導波路の寸法および形状のばらつきを決める要因となる。ところが、レジストマスクを用いて半導体層をエッチングにより加工してリブ形状の光導波路を形成する際において、レジストマスクのダミーパターンは、図２に矢印で示すパターン密度の範囲内となるようにレイアウトされていても、実際に加工される半導体層のダミーパターンが、図２に矢印で示すパターン密度の範囲外となることがある。すなわち、ダミーパターンが形成される領域において、当初から、または半導体層のエッチングの途中で、レジストマスクの開口部の面積と、レジストマスクから露出する半導体層の面積とが異なり、これに起因して、所望する寸法および形状の光導波路が形成できないことが懸念された。
その一例を、図３０および図３１を用いて説明する。図３０は、当初から、レジストマスクの開口部の面積と、レジストマスクから露出する半導体層の面積とが異なる場合のエッチングの態様を説明する光導波路およびダミーパターンの要部断面図である。図３１は、半導体層のエッチングの途中で、レジストマスクの開口部の面積と、レジストマスクから露出する半導体層の面積とが異なる場合のエッチングの態様を説明する光導波路およびダミーパターンの要部断面図である。
図３０に示すように、パターニングされた半導体層ＳＬを、レジストマスクＲＭを用いてその上面からエッチングして、半導体層ＳＬの一部の厚さを薄く加工することにより、リブ形状の半導体層ＳＬを形成する。ここで、レジストマスクＲＭの開口部の面積と、レジストマスクＲＭから露出する半導体層ＳＬの面積とは、エッチングの当初から互いに異なる。このため、レジストマスクＲＭを作製するためのマスクデータに基づいて、半導体層ＳＬのエッチング条件を決めた場合、最適なエッチング条件で、半導体層ＳＬが加工されない可能性がある。
また、図３１に示すように、一部の厚さを薄く加工した半導体層ＳＬを、レジストマスクＲＭを用いてその上面からエッチングして、半導体層ＳＬをパターニングすることにより、リブ形状の半導体層ＳＬを形成する。ここで、レジストマスクＲＭの開口部の面積と、レジストマスクＲＭから露出する半導体層ＳＬの面積とは、エッチングの当初は同じであるが、エッチングの途中から互いに異なる。このため、レジストマスクＲＭを作製するためのマスクデータに基づいて、半導体層ＳＬのエッチング条件を決めた場合、当初は最適なエッチング条件で、半導体層ＳＬは加工されるが、エッチングの途中から最適なエッチング条件で、半導体層ＳＬが加工されない可能性がある。
例えば図２に示したように、半導体層の寸法および形状が制御することのできるパターン密度を選択したマスクデータからレジストマスクを作製しても、実際のパターン密度は、予定したパターン密度よりも低くなり、所望する寸法および形状の光導波路を形成することができない。
特に、光導波路のパターン密度よりも、ダミーパターンのパターン密度が高いことから、ダミーパターンが形成される領域において、レジストマスクの開口部の面積と、レジストマスクから露出する半導体層の面積とが互いに異なると、光導波路の寸法および形状のばらつきが顕著となって現れる。
そこで、本実施の形態１では、互いに構造の異なるリブ形状の光導波路を形成する際には、ダミーパターンが形成される領域において、レジストマスクの開口部の面積と、レジストマスクから露出する半導体層の面積とが常に一致するようにして、半導体層を加工する。
以下に、本実施の形態１による半導体装置の製造方法について、図３〜図２２を用いて工程順に説明する。図３は、本実施の形態１による半導体装置の製造工程を示すプロセスフロー図である。図４〜図９および図１３〜図２２は、本実施の形態１による製造工程中の半導体装置の要部断面図である。図１０は、本実施の形態１によるダミーパターンの配置を示す要部平面図である。図１１は、本実施の形態１によるダミーパターンの配置を示す要部斜視図である。図１２（ａ）および（ｂ）はそれぞれ、本実施の形態１によるダミーパターンの形状の第１変形例および第２変形例を示す要部平面図である。図４〜図９および図１３〜図２２に示すＡ１領域には第１光導波路が形成され、Ａ２領域には第２光導波路が形成され、Ｂ領域には光変調器が形成され、Ｃ領域にはダミーパターンが形成される。
本実施の形態１による半導体装置の製造方法では、半導体層からなる第１光導波路ＯＴ１、リブ形状の第２光導波路ＯＴ２およびリブ形状の光変調器ＰＣを形成するが、半導体層をフルエッチング（工程Ｐ１−１〜Ｐ１−３）、第１ハーフエッチング（工程Ｐ２−１〜Ｐ２−３）および第２ハーフエッチング（工程Ｐ３−１〜Ｐ３−３）の順に加工する。ここで、フルエッチングとは、半導体層を上面から下面にかけてドライエッチングすることを言い、ハーフエッチングとは、所定の厚さを残して半導体層を上面からドライエッチングすることを言う。
まず、図４に示すように、半導体基板ＳＵＢと、半導体基板ＳＵＢの主面上に形成された絶縁層ＣＬと、絶縁層ＣＬの上面上に形成された半導体層ＳＬ０と、からなるＳＯＩ基板（この段階ではＳＯＩウェハと称する平面略円形の基板）を準備する。
半導体基板ＳＵＢは単結晶シリコン（Ｓｉ）からなる支持基板であり、絶縁層ＣＬは酸化シリコン（ＳｉＯ2）からなり、半導体層ＳＬ０はシリコン（Ｓｉ）からなる。半導体基板ＳＵＢの厚さは、例えば７５０μｍ程度である。絶縁層ＣＬの厚さは、例えば２〜３μｍ程度である。半導体層ＳＬ０の厚さＴ１は、例えば１００〜３００ｎｍ程度、好ましくは２００ｎｍ程度である。
次に、半導体層ＳＬ０を加工するためのレジストマスクＲＭ１を形成する（工程Ｐ１−１）。
次に、図５に示すように、レジストマスクＲＭ１を用いて、半導体層ＳＬ０をドライエッチング（フルエッチング）により加工して、第１光導波路用の半導体層ＳＬ１、第２光導波路用の半導体層ＳＬ２および光変調器用の半導体層ＳＬ３を形成する（工程Ｐ１−２）。エッチングガスとしては、例えば臭化水素（ＨＢｒ）などを用いる。
この際、マイクロ・ローディング効果を抑制するために、ダミーパターン用の半導体層ＳＬ４，ＳＬ５も形成する。ここで、図４に示したように、レジストマスクＲＭ１の開口部の面積と、レジストマスクＲＭ１から露出する半導体層ＳＬ４，ＳＬ５の面積とが一致し、かつ、レジストマスクＲＭ１から露出する半導体層ＳＬ４，ＳＬ５の厚さは均一で、当初半導体層ＳＬ０の厚さＴ１と同じ厚さである。従って、当初半導体層ＳＬ０をフルエッチングする際の実効的なパターン密度は変化しないので、所望する寸法および形状を有する半導体層ＳＬ１，ＳＬ２，ＳＬ３を形成することができる。
その後、レジストマスクＲＭ１を除去する（工程Ｐ１−３）。
次に、図６に示すように、変調器用の半導体層ＳＬ３をリブ形状に加工するためのレジストマスクＲＭ２を形成する（工程Ｐ２−１）。
次に、図７に示すように、レジストマスクＲＭ２を用いて、変調器用の半導体層ＳＬ３をドライエッチング（第１ハーフエッチング）により加工して、リブ形状の変調器用の半導体層ＳＬ３を形成する（工程Ｐ２−２）。変調器用の半導体層ＳＬ３のリブ部の厚さは、当初半導体層ＳＬの厚さＴ１と同じであり、例えば２００ｎｍ程度である。また、変調器用の半導体層ＳＬ３のリブ部以外の厚さは、当初半導体層ＳＬの厚さＴ１より薄く、例えば５０ｎｍ程度である。
この際、マイクロ・ローディング効果を抑制するために、ダミーパターン用の半導体層ＳＬ４も加工して、ダミーパターンＤＰ１を形成する。ここで、ダミーパターンＤＰ１が形成される領域では、図６に示したように、レジストマスクＲＭ２の開口部の面積と、レジストマスクＲＭ２から露出する半導体層ＳＬ４の面積とが一致し、かつ、レジストマスクＲＭ２から露出する半導体層ＳＬ４の厚さは均一で、当初半導体層ＳＬ０の厚さＴ１と同じ厚さである。従って、半導体層ＳＬ４をハーフエッチングする際の実効的なパターン密度は変化しないので、所望する寸法および形状を有するリブ形状の変調器用の半導体層ＳＬ３を形成することができる。
なお、変調器用の半導体層ＳＬ３が形成される領域では、ハーフエッチングの当初から、レジストマスクＲＭ２の開口部の面積と、レジストマスクＲＭ２から露出する半導体層ＳＬ３の面積とは異なっている。しかし、半導体層ＳＬ３の薄くなっている部分の半導体チップに対する占有面積率は、１％にも満たないので、上記差異は、変調器用の半導体層ＳＬ３の寸法および形状にはほとんど影響を及ぼさない。
その後、レジストマスクＲＭ２を除去する（工程Ｐ２−３）。
次に、図８に示すように、第２光導波路用の半導体層ＳＬ２をリブ形状に加工するためのレジストマスクＲＭ３を形成する（工程Ｐ３−１）。
次に、図９に示すように、レジストマスクＲＭ３を用いて、第２光導波路用の半導体層ＳＬ２をドライエッチング（第２ハーフエッチング）により加工して、リブ形状の第２光導波路用の半導体層ＳＬ２を形成する（工程Ｐ３−２）。第２光導波路用の半導体層ＳＬ２のリブ部の厚さは、当初半導体層ＳＬの厚さＴ１と同じであり、例えば２００ｎｍ程度である。また、第２光導波路用の半導体層ＳＬ２のリブ部以外の厚さは、当初半導体層ＳＬの厚さＴ１より薄く、光変調器用の半導体層ＳＬ３のリブ部以外の厚さよりも厚く、例えば１００ｎｍ程度である。
この際、マイクロ・ローディング効果を抑制するために、光変調器用の半導体層ＳＬ３の加工に用いなかったダミーパターン用の半導体層ＳＬ５も加工して、ダミーパターンＤＰ２を形成する。ここで、ダミーパターンＤＰ２が形成される領域では、図８に示したように、レジストマスクＲＭ３の開口部の面積と、レジストマスクＲＭ３から露出する半導体層ＳＬ５の面積とが一致し、かつ、レジストマスクＲＭ３から露出する半導体層ＳＬ５の厚さは均一で、当初半導体層ＳＬ０の厚さＴ１と同じ厚さである。従って、半導体層ＳＬ５をハーフエッチングする際の実効的なパターン密度は変化しないので、所望する寸法および形状を有するリブ形状の第２光導波路用の半導体層ＳＬ２を形成することができる。
なお、第２光導波路用の半導体層ＳＬ２が形成される領域では、ハーフエッチングの当初から、レジストマスクＲＭ３の開口部の面積と、レジストマスクＲＭ３から露出する半導体層ＳＬ２の面積とは異なっている。しかし、半導体層ＳＬ２の薄くなっている部分の半導体チップに対する占有面積率は、１％にも満たないので、上記差異は、第２光導波路用の半導体層ＳＬ２の寸法および形状にはほとんど影響を及ぼさない。
その後、レジストマスクＲＭ３を除去する（工程Ｐ３−３）。
ところで、ドライエッチングの途中で、ダミーパターン用の半導体層ＳＬ４の面積が変化しないようにするため、ダミーパターン用の半導体層ＳＬ４とレジストマスクＲＭ２との合わせ余裕を考慮して、レジストマスクＲＭ２のエッジ部はダミーパターン用の半導体層ＳＬ４上に配置することが望ましい。同様に、ドライエッチングの途中で、ダミーパターン用の半導体層ＳＬ５の面積が変化しないようにするため、ダミーパターン用の半導体層ＳＬ５とレジストマスクＲＭ３との合わせ余裕を考慮して、レジストマスクＲＭ３のエッジ部はダミーパターン用の半導体層ＳＬ５上に配置することが望ましい。
図１０および図１１に、ダミーパターン用の半導体層を加工して形成されたダミーパターンの一例を説明する要部平面図および要部斜視図を示す。
例えば図１０および図１１に示すように、一辺が１〜５０μｍ程度の正方形のダミーパターンＤＰ１，ＤＰ２を用いることができる。リブ形状の変調器用の半導体層ＳＬ３の形成に用いられるダミーパターンＤＰ１と、リブ形状の第２光導波路用の半導体層ＳＬ２の形成に用いられるダミーパターンＤＰ２とは、交互に配置することにより、ダミーパターンＤＰ１およびダミーパターンＤＰ２をそれぞれダミーパターン領域に均等に配置することができる。なお、ダミーパターンＤＰ１，ＤＰ２の形状は、四角形状に限定するものではないし、配列についても図１０のような斜方配置に限定するものではない。
また、ドライエッチングの途中で、ダミーパターン用の半導体層ＳＬ４の面積が変化しないようにするため、ダミーパターン用の半導体層ＳＬ４とレジストマスクＲＭ２との合わせ余裕を考慮して、レジストマスクＲＭ２のエッジ部はダミーパターン用の半導体層ＳＬ４上に配置している。同様に、ドライエッチングの途中で、ダミーパターン用の半導体層ＳＬ５の面積が変化しないようにするため、ダミーパターン用の半導体層ＳＬ５とレジストマスクＲＭ３との合わせ余裕を考慮して、レジストマスクＲＭ３のエッジ部はダミーパターン用の半導体層ＳＬ５上に配置している。このため、ダミーパターンＤＰ１，ＤＰ２の外周部の厚さは、ダミーパターンＤＰ１，ＤＰ２の中央部の厚さよりも厚くなる。ダミーパターンＤＰ１，ＤＰ２の外周部とは、例えばダミーパターンＤＰ１，ＤＰ２の周縁から内側に０．１〜１０μｍ程度の幅を有する部分である。
ダミーパターンＤＰ１，ＤＰ２の配置としては、図１２（ａ）および（ｂ）に示すように、ダミーパターンＤＰ１，ＤＰ２を集合配置した構成も考えられる。
次に、図１３に示すように、光変調器用の半導体層ＳＬ３の一部（ｐ型の半導体ＰＲが形成される部分）にｐ型不純物を導入し、他の一部（ｎ型の半導体ＮＲが形成される部分）にｎ型不純物を導入する（工程Ｐ４）。その後、活性化アニールを行う（工程Ｐ５）。
以上の工程により、第１光導波路用の半導体層ＳＬ１からなる第１光導波路ＯＴ１が形成される。また、リブ形状の第２光導波路用の半導体層ＳＬ２からなる第２光導波路ＯＴ２、例えばグレーティングカプラＧＣが形成される。また、光導波路ＷＯ、光導波路ＷＯを挟んで一方の側に位置するｐ型の半導体ＰＲおよび他方の側に位置するｎ型の半導体ＮＲからなるｐｉｎ構造のリブ形状の光変調器ＰＣが形成される。また、一辺が１〜５０μｍ程度の四角形状を有するダミーパターンＰＤ１，ＰＤ２が形成される。これらダミーパターンＰＤ１，ＰＤ２は、第１光導波路ＯＴ１、第２光導波路ＯＴ２および光変調器ＰＣの周囲に配置される。
次に、図１４に示すように、第１光導波路ＯＴ１、第２光導波路ＯＴ２、光変調器ＰＣおよびダミーパターンＰＤ１，ＰＤ２を覆うように、絶縁層ＣＬの上面上に第１層間絶縁膜ＩＤ１を形成する。第１層間絶縁膜ＩＤ１は、例えばプラズマＣＶＤ（Chemical Vapor Deposition）法により形成された酸化シリコン（ＳｉＯ2）からなり、その厚さは、例えば１μｍ以上である。続いて、第１層間絶縁膜ＩＤ１の上面を、例えばＣＭＰ（Chemical Mechanical Polishing）法などにより、平坦化する（工程Ｐ６）。
次に、図１５に示すように、第１層間絶縁膜ＩＤ１に、光変調器ＰＣのｐ型の半導体ＰＲおよびｎ型の半導体ＮＲにそれぞれ達する接続孔ＣＴ１を形成する（工程Ｐ７）。
次に、図１６に示すように、接続孔ＣＴ１の内部を導電膜により埋め込み、この埋め込まれた導電膜からなる第１プラグＰＬ１を形成する。第１プラグＰＬ１は、例えばアルミニウム（Ａｌ）またはタングステン（Ｗ）などからなる（工程Ｐ８）。
次に、図１７に示すように、第１層間絶縁膜ＩＤ１の上面上に、例えばスパッタリング法などにより、金属膜、例えばアルミニウム（Ａｌ）膜を堆積した後（工程Ｐ９）、レジストマスクを用いて、この金属膜をドライエッチング法により加工して、第１層目の配線Ｍ１を形成する（工程Ｐ１０）。
次に、図１８に示すように、第１層目の配線Ｍ１を覆うように第１層間絶縁膜ＩＤ１の上面上に第２層間絶縁膜ＩＤ２を形成する。第２層間絶縁膜ＩＤ２は、例えばプラズマＣＶＤ法により形成された酸化シリコン（ＳｉＯ2）からなり、その厚さは、例えば１μｍ以上である。続いて、第２層間絶縁膜ＩＤ２の上面を、例えばＣＭＰ法などにより、平坦化する（工程Ｐ１１）。
次に、図１９に示すように、第２層間絶縁膜ＩＤ２に、第１層目の配線Ｍ１に達する接続孔ＣＴ２を形成する（工程Ｐ１２）。
次に、図２０に示すように、接続孔ＣＴ２の内部を導電膜により埋め込み、この埋め込まれた導電膜からなる第２プラグＰＬ２を形成する。第２プラグＰＬ２は、例えばアルミニウム（Ａｌ）またはタングステン（Ｗ）などからなる（工程Ｐ１３）。
次に、図２１に示すように、第２層間絶縁膜ＩＤ２の上面上に、例えばスパッタリング法などにより、金属膜、例えばアルミニウム（Ａｌ）膜を堆積した後（工程Ｐ１４）、レジストマスクを用いて、この金属膜をドライエッチング法により加工して、第２層目の配線Ｍ２を形成する（工程Ｐ１５）。
その後、図２２に示すように、第２層目の配線Ｍ２を覆うように保護膜ＴＣを形成する。保護膜ＴＣは、例えば酸窒化シリコン（ＳｉＣＮ）からなる（工程Ｐ１６）。その後、保護膜ＴＣを加工して、第２層目の配線Ｍ２の上面を露出させる（工程Ｐ１７）。これにより、本実施の形態１による半導体装置が略完成する。
このように、本実施の形態１によれば、半導体層をエッチングする際、ダミーパターンが形成される領域では、レジストマスクの開口部の面積と、レジストマスクから露出する半導体層の面積とが一致し、かつ、レジストマスクから露出する半導体層の厚さは均一で、当初半導体層の厚さと同じ厚さとなる。従って、半導体層の寸法および形状を制御することのできる最適なパターン密度を選択したマスクデータからレジストマスクを作製し、このレジストマスクを用いて半導体層を加工しても、寸法および形状のばらつきの小さい光導波路を有する半導体装置を実現することができる。
（実施の形態２）
本実施の形態２による第１光導波路ＯＴ１、リブ形状の第２光導波路およびリブ形状の光変調器ＰＣの構造は、前述の実施の形態１で説明した第１光導波路ＯＴ１、リブ形状の第２光導波路およびリブ形状の光変調器ＰＣの構造とほぼ同じである。本実施の形態２が前述の実施の形態１と相違する点は、第１光導波路ＯＴ１、リブ形状の第２光導波路およびリブ形状の光変調器ＰＣの製造工程である。それ以外の製造工程は、前述した実施の形態１による製造工程とほぼ同様であるので、以下、相違点を中心に説明する。
以下に、本実施の形態２による半導体装置の製造方法について、図２３〜図２９を用いて工程順に説明する。図２３は、本実施の形態２による半導体装置の製造工程を示すプロセスフロー図である。図２４〜図２９は、本実施の形態２による製造工程中の半導体装置の要部断面図である。図２４〜図２９に示すＡ１領域には第１光導波路が形成され、Ａ２領域には第２光導波路が形成され、Ｂ領域には光変調器が形成され、Ｃ領域にはダミーパターンが形成される。
本実施の形態２による半導体装置の製造方法では、半導体層からなる第１光導波路ＯＴ１、リブ形状の第２光導波路ＯＴ２およびリブ形状の光変調器ＰＣを形成するが、半導体層を第１ハーフエッチング（工程Ｐ１−１〜Ｐ１−３）、第２ハーフエッチング（工程Ｐ２−１〜Ｐ２−３）およびフルエッチング（工程Ｐ３−１〜Ｐ３−３）の順に加工する。
まず、図２４に示すように、半導体基板ＳＵＢと、半導体基板ＳＵＢの主面上に形成された絶縁層ＣＬと、絶縁層ＣＬの上面上に形成された半導体層ＳＬ０とからなるＳＯＩ基板を準備する。半導体層ＳＬ０の厚さＴ１は、例えば１００〜３００ｎｍ程度、好ましくは２００ｎｍ程度である。図２４中、符号ＳＬ１で示す半導体層ＳＬ０は、第１光導波路用の半導体層を示し、以下、同様に、符号ＳＬ２は、第２光導波路用の半導体層、符号ＳＬ３は、光変調器用の半導体層、符号ＳＬ４およびＳＬ５は、ダミーパターン用の半導体層を示す。
次に、変調器用の半導体層ＳＬ１をリブ形状に加工するためのレジストマスクＲＭ４を形成する（工程Ｐ１−１）。
次に、図２５に示すように、レジストマスクＲＭ４を用いて、変調器用の半導体層ＳＬ３をドライエッチング（第１ハーフエッチング）して、変調器用の半導体層ＳＬ３をリブ形状に加工する（工程Ｐ１−２）。変調器用の半導体層ＳＬ３のリブ部の厚さは、当初半導体層ＳＬ０の厚さＴ１と同じであり、例えば２００ｎｍ程度である。また、変調器用の半導体層ＳＬ３のリブ部以外の厚さは、当初半導体層ＳＬ０の厚さＴ１より薄く、例えば５０ｎｍ程度である。
この際、マイクロ・ローディング効果を抑制するために、ダミーパターン用の半導体層ＳＬ４も加工する。ここで、ダミーパターン用の半導体層ＳＬ４が加工される領域では、レジストマスクＲＭ４の開口部の面積と、レジストマスクＲＭ４から露出する半導体層ＳＬ４の面積とが一致し、かつ、レジストマスクＲＭ４から露出する半導体層ＳＬ４の厚さは均一で、当初半導体層ＳＬ０の厚さＴ１と同じ厚さである。従って、半導体層ＳＬ４をハーフエッチングする際の実効的なパターン密度は変化しないので、所望する寸法および形状を有するリブ形状の変調器用の半導体層ＳＬ３を形成することができる。
その後、レジストマスクＲＭ４を除去する（工程Ｐ１−３）。
次に、図２６に示すように、第２光導波路用の半導体層ＳＬ２をリブ形状に加工するためのレジストマスクＲＭ５を形成する（工程Ｐ２−１）。
次に、図２７に示すように、レジストマスクＲＭ５を用いて、第２光導波路用の半導体層ＳＬ２をドライエッチング（第２ハーフエッチング）して、第２光導波路用の半導体層ＳＬ２をリブ形状に加工する（工程Ｐ２−２）。第２光導波路用の半導体層ＳＬ２のリブ部の厚さは、当初半導体層ＳＬ０の厚さＴ１と同じであり、例えば２００ｎｍ程度である。また、第２光導波路用の半導体層ＳＬ２のリブ部以外の厚さは、当初半導体層ＳＬ０の厚さＴ１より薄く、光変調器用の半導体層ＳＬ３のリブ部以外の厚さよりも厚く、例えば１００ｎｍ程度である。
この際、マイクロ・ローディング効果を抑制するために、光変調器用の半導体層ＳＬ３の加工に用いなかったダミーパターン用の半導体層ＳＬ５も加工する。ここで、ダミーパターン用の半導体層ＳＬ５が加工される領域では、レジストマスクＲＭ５の開口部の面積と、レジストマスクＲＭ５から露出する半導体層ＳＬ５の面積とが一致し、かつ、レジストマスクＲＭ５から露出する半導体層ＳＬ５の厚さは均一で、当初半導体層ＳＬ０の厚さＴ１と同じ厚さである。従って、半導体層ＳＬ５をハーフエッチングする際の実効的なパターン密度は変化しないので、所望する寸法および形状を有するリブ形状の第２光導波路用の半導体層ＳＬ２を形成することができる。
その後、レジストマスクＲＭ５を除去する（工程Ｐ２−３）。
次に、図２８に示すように、第１光導波路用の半導体層ＳＬ１、第２光導波路用の半導体層ＳＬ２および変調器用の半導体層ＳＬ３をそれぞれ分離、加工するためのレジストマスクＲＭ６を形成する（工程Ｐ３−１）。
次に、図２９に示すように、レジストマスクＲＭ６を用いて、半導体層ＳＬ１，ＳＬ２，ＳＬ３をドライエッチング（フルエッチング）により加工して、第１光導波路用の半導体層ＳＬ１、第２光導波路用の半導体層ＳＬ２および光変調器用の半導体層ＳＬ３をそれぞれ分離、加工する（工程Ｐ３−２）。
この際、マイクロ・ローディング効果を抑制するために、ダミーパターン用の半導体層ＳＬ４，ＳＬ５も分離、加工する。ここで、ダミーパターン用の半導体層ＳＬ４，ＳＬ５が加工される領域では、レジストマスクＲＭ６の開口部の面積と、レジストマスクＲＭ６から露出する半導体層ＳＬ４，ＳＬ５の面積とが一致し、かつ、レジストマスクＲＭ６から露出する半導体層ＳＬ４，ＳＬ５の厚さは均一で、当初半導体層ＳＬ０の厚さＴ１と同じ厚さである。従って、半導体層ＳＬ４，ＳＬ５をフルエッチングする際の実効的なパターン密度は変化しないので、所望する寸法および形状を有する第１光導波路用の半導体層ＳＬ１、第２光導波路用の半導体層ＳＬ２および光変調器用の半導体層ＳＬ３を形成することができる。
なお、第２光導波路用の半導体層ＳＬ２および光変調器用の半導体層ＳＬ３が形成される領域では、フルエッチングの当初から、互いに厚さの異なる半導体層ＳＬ２，ＳＬ３が形成されている。このため、ドライエッチングの途中で、レジストマスクＲＭ６の開口部の面積と、レジストマスクＲＭ６から露出する半導体層ＳＬ２，ＳＬ３の面積とは異なっている。しかし、半導体層ＳＬ２，ＳＬ３の薄くなっている部分の半導体チップに対する占有面積率は、１％にも満たないので、上記差異は、第２光導波路用の半導体層ＳＬ２および光変調器用の半導体層ＳＬ３の寸法および形状にはほとんど影響を及ぼさない。
その後、レジストマスクＲＭ６を除去する（工程Ｐ３−３）。
次に、光変調器用の半導体層ＳＬ３の一部（ｐ型の半導体ＰＲが形成される部分）にｐ型不純物を導入し、他の一部（ｎ型の半導体ＮＲが形成される部分）にｎ型不純物を導入する（工程Ｐ４）。その後、活性化アニールを行う（工程Ｐ５）。
以上の工程により、第１光導波路用の半導体層ＳＬ１からなる第１光導波路ＯＴ１が形成される。また、リブ形状の第２光導波路用の半導体層ＳＬ２からなる第２光導波路ＯＴ２、例えばグレーティングカプラＧＣが形成される。また、光導波路ＷＯ、光導波路ＷＯを挟んで一方の側に位置するｐ型の半導体ＰＲおよび他方の側に位置するｎ型の半導体ＮＲからなるｐｉｎ構造のリブ形状の光変調器ＰＣが形成される。また、一辺が１〜５０μｍ程度の四角形状を有するダミーパターンＰＤ１，ＰＤ２が形成される。これらダミーパターンＰＤ１，ＰＤ２は、第１光導波路ＯＴ１、第２光導波路ＯＴ２および光変調器ＰＣの周囲に配置される。
その後は、前述の実施の形態１と同様にして、第１層目の配線Ｍ１および第２層目の配線Ｍ２等を形成する（工程Ｐ６〜工程Ｐ１７）。これにより、本実施の形態２による半導体装置が略完成する。
このように、本実施の形態２によれば、前述の実施の形態１とほぼ同様の効果を得ることができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
ＣＬ 絶縁層（ＢＯＸ層、下層クラッド層）
ＣＴ１ 接続孔（コンタクト・ホール）
ＣＴ２ 接続孔（ビア・ホール）
ＤＰ１，ＤＰ２ ダミーパターン
ＧＣ グレーティングカプラ
ＩＤ１ 第１層間絶縁膜（上層クラッド層）
ＩＤ２ 第２層間絶縁膜
Ｍ１ 第１層目の配線
Ｍ２ 第２層目の配線
ＮＲ ｎ型の半導体
ＯＴ１ 第１光導波路（コア層）
ＯＴ２ 第２光導波路（コア層）
ＰＣ 光変調器
ＰＬ１ 第１プラグ
ＰＬ２ 第２プラグ
ＰＲ ｐ型の半導体
ＲＭ，ＲＭ１，ＲＭ２，ＲＭ３，ＲＭ４，ＲＭ５，ＲＭ６ レジストマスク
ＳＬ 半導体層（ＳＯＩ層）
ＳＬ０ 半導体層
ＳＬ１ 第１光導波路用の半導体層
ＳＬ２ 第２光導波路用の半導体層
ＳＬ３ 光変調器用の半導体層
ＳＬ４ ダミーパターン用の半導体層
ＳＬ５ ダミーパターン用の半導体層
ＳＵＢ 半導体基板
Ｔ１ 当初半導体層の厚さ
ＴＣ 保護膜
ＷＯ 光導波路（コア層）

Claims (11)

  1. 半導体基板と、
    前記半導体基板上に形成された第１絶縁膜と、
    前記第１絶縁膜上に形成された、半導体層からなる光導波路と、
    前記光導波路を覆うように前記第１絶縁膜上に形成された第２絶縁膜と、
    を有し、
    前記半導体層からなる複数の第１ダミーパターンが、前記光導波路の周囲の第１領域に形成され、
    前記光導波路の延在方向に直交する断面において、前記光導波路の断面形状は、リブ形状であり、
    前記第１ダミーパターンの断面形状は、前記第１ダミーパターンの外周部の厚さが、前記第１ダミーパターンの中央部の厚さよりも厚い凹形状である、半導体装置。
  2. 請求項１記載の半導体装置において、
    前記半導体層からなる複数の第２ダミーパターンが、前記光導波路の周囲の前記第１領域と異なる第２領域に形成され、
    前記第２ダミーパターンの外周部の厚さが、前記第２ダミーパターンの中央部の厚さよりも厚く、
    前記第１ダミーパターンの外周部の厚さと前記第２ダミーパターンの外周部の厚さとが、同じであり、
    前記第１ダミーパターンの中央部の厚さと前記第２ダミーパターンの中央部の厚さとが、互いに異なる、半導体装置。
  3. 請求項１記載の半導体装置において、
    前記光導波路は、第１厚さの第１部分と、前記第１厚さよりも薄い第２厚さの第２部分とを有する、半導体装置。
  4. 請求項３記載の半導体装置において、
    前記光導波路の前記第１厚さと、前記第１ダミーパターンの外周部の厚さとが同じである、半導体装置。
  5. 請求項３記載の半導体装置において、
    前記半導体層はシリコンからなる、半導体装置。
  6. 第１光導波路、第２光導波路、第１ダミーパターンおよび第２ダミーパターンを有する半導体装置の製造方法であって、
    （ａ）半導体基板と、前記半導体基板上の第１絶縁膜と、前記第１絶縁膜上の第１厚さを有する半導体層とからなる基板を準備する工程、
    （ｂ）第１レジストマスクを用いたドライエッチングにより、前記第１光導波路用の前記半導体層、前記第２光導波路用の前記半導体層、前記第１ダミーパターン用の前記半導体層および前記第２ダミーパターン用の前記半導体層を互いに分離する工程、
    （ｃ）第２レジストマスクを用いたドライエッチングにより、前記第１光導波路用の前記半導体層および前記第１ダミーパターン用の前記半導体層のそれぞれの一部を、前記第１厚さよりも薄い第２厚さに加工する工程、
    （ｄ）第３レジストマスクを用いたドライエッチングにより、前記第２光導波路用の前記半導体層および前記第２ダミーパターン用の前記半導体層のそれぞれの一部を、前記第１厚さよりも薄い第３厚さに加工する工程、
    を含み、
    前記（ｃ）工程では、前記第２レジストマスクが前記第１ダミーパターン用の前記半導体層の外周部を覆い、
    前記（ｄ）工程では、前記第３レジストマスクが前記第２ダミーパターン用の前記半導体層の外周部を覆い、
    前記第１光導波路の延在方向に直交する断面において、前記第１光導波路の断面形状は、リブ形状であり、
    前記第１ダミーパターンの断面形状は、前記第１ダミーパターンの外周部の厚さが、前記第１ダミーパターンの中央部の厚さよりも厚い凹形状である、半導体装置の製造方法。
  7. 請求項６記載の半導体装置の製造方法において、
    前記第２厚さと前記第３厚さとは、互いに異なる、半導体装置の製造方法。
  8. 請求項６記載の半導体装置の製造方法において、
    前記（ｃ）工程では、前記第１ダミーパターンの断面は凹形状に加工され、
    前記（ｄ）工程では、前記第２ダミーパターンの断面は凹形状に加工される、半導体装置の製造方法。
  9. 第１光導波路、第２光導波路、第１ダミーパターンおよび第２ダミーパターンを有する半導体装置の製造方法であって、
    （ａ）半導体基板と、前記半導体基板上の第１絶縁膜と、前記第１絶縁膜上の第１厚さを有する半導体層とからなる基板を準備する工程、
    （ｂ）第１レジストマスクを用いたドライエッチングにより、前記第１光導波路が形成される領域の前記半導体層および前記第１ダミーパターンが形成される領域の前記半導体層のそれぞれの一部を、前記第１厚さよりも薄い第２厚さに加工する工程、
    （ｃ）第２レジストマスクを用いたドライエッチングにより、前記第２光導波路が形成される領域の前記半導体層および前記第２ダミーパターンが形成される領域の前記半導体層のそれぞれの一部を、前記第１厚さよりも薄い第３厚さに加工する工程、
    （ｄ）第３レジストマスクを用いたドライエッチングにより、前記第１光導波路用の前記半導体層、前記第２光導波路用の前記半導体層、前記第１ダミーパターン用の前記半導体層および前記第２ダミーパターン用の前記半導体層を互いに分離する工程、
    を含み、
    前記（ｂ）工程では、前記第１レジストマスクが前記第１ダミーパターン用の前記半導体層の外周部を覆い、
    前記（ｃ）工程では、前記第２レジストマスクが前記第２ダミーパターン用の前記半導体層の外周部を覆い、
    前記第１光導波路の延在方向に直交する断面において、前記第１光導波路の断面形状は、リブ形状であり、
    前記第１ダミーパターンの断面形状は、前記第１ダミーパターンの外周部の厚さが、前記第１ダミーパターンの中央部の厚さよりも厚い凹形状である、半導体装置の製造方法。
  10. 請求項９記載の半導体装置の製造方法において、
    前記第２厚さと前記第３厚さとは、互いに異なる、半導体装置の製造方法。
  11. 請求項９記載の半導体装置の製造方法において、
    前記（ｂ）工程では、前記第１ダミーパターンの断面は凹形状に加工され、
    前記（ｃ）工程では、前記第２ダミーパターンの断面は凹形状に加工される、半導体装置の製造方法。
JP2015174393A 2015-09-04 2015-09-04 半導体装置およびその製造方法 Expired - Fee Related JP6697858B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2015174393A JP6697858B2 (ja) 2015-09-04 2015-09-04 半導体装置およびその製造方法
US15/243,746 US10078182B2 (en) 2015-09-04 2016-08-22 Semiconductor device and method for manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2015174393A JP6697858B2 (ja) 2015-09-04 2015-09-04 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JP2017049507A JP2017049507A (ja) 2017-03-09
JP6697858B2 true JP6697858B2 (ja) 2020-05-27

Family

ID=58189992

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015174393A Expired - Fee Related JP6697858B2 (ja) 2015-09-04 2015-09-04 半導体装置およびその製造方法

Country Status (2)

Country Link
US (1) US10078182B2 (ja)
JP (1) JP6697858B2 (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11855119B2 (en) 2019-09-30 2023-12-26 California Institute Of Technology Integrated electronic-photonic devices, systems and methods of making thereof
US11531159B2 (en) * 2020-06-19 2022-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Optical waveguide apparatus and method of fabrication thereof
US11764318B2 (en) * 2020-11-17 2023-09-19 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
CN112782803A (zh) * 2021-01-08 2021-05-11 联合微电子中心有限责任公司 改善硅基光波导工艺鲁棒性的方法
WO2023044810A1 (zh) * 2021-09-24 2023-03-30 华为技术有限公司 形成光波导的方法和光波导

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3974319B2 (ja) * 2000-03-30 2007-09-12 株式会社東芝 エッチング方法
JP2003114515A (ja) 2001-10-09 2003-04-18 Matsushita Electric Ind Co Ltd マスク及びその設計方法
JP4150689B2 (ja) * 2004-03-29 2008-09-17 富士通株式会社 半導体集積回路装置内に形成された多層配線構造
JP4996938B2 (ja) * 2007-02-16 2012-08-08 株式会社日立製作所 半導体発光素子
JP4448199B2 (ja) * 2008-02-29 2010-04-07 株式会社フジクラ 基板型光導波路素子、波長分散補償素子、光フィルタならびに光共振器、およびそれらの設計方法
US9087725B2 (en) * 2009-12-03 2015-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with different fin height and EPI height setting
US8380023B2 (en) * 2010-07-14 2013-02-19 Furukawa Electric Co., Ltd. Waveguide-type optical circuit
JP2014002218A (ja) * 2012-06-15 2014-01-09 Sumitomo Bakelite Co Ltd 光導波路および電子機器
JP2014194473A (ja) * 2013-03-28 2014-10-09 Hitachi Chemical Co Ltd 光導波路及び光導波路の検査方法
JP6327051B2 (ja) * 2013-08-09 2018-05-23 住友電気工業株式会社 半導体光素子、半導体光素子を作製する方法
JP6372112B2 (ja) * 2014-03-14 2018-08-15 住友電気工業株式会社 半導体光導波路素子を作製する方法

Also Published As

Publication number Publication date
US10078182B2 (en) 2018-09-18
US20170068051A1 (en) 2017-03-09
JP2017049507A (ja) 2017-03-09

Similar Documents

Publication Publication Date Title
JP6697858B2 (ja) 半導体装置およびその製造方法
CN104658893B (zh) 具有减小的间距和线间隔的集成电路及其形成方法
US10712498B2 (en) Shielding structures between optical waveguides
JP6482790B2 (ja) 光半導体装置
JP6121730B2 (ja) 光デバイス
JP6533118B2 (ja) 半導体装置の製造方法
US10038114B2 (en) Semiconductor device and manufacturing method thereof
JP2016218132A (ja) 半導体装置
JP2017037178A (ja) 半導体装置およびその製造方法
US10901151B2 (en) Optical integrated circuits
US10197822B2 (en) Semiconductor device and method of manufacturing same
JP2019139075A (ja) 半導体装置およびその製造方法
KR20030021115A (ko) 배선 설계 방법
JP2017004006A (ja) 光デバイスおよびその製造方法
JP4919475B2 (ja) 半導体集積回路の製造方法
JP2014086439A (ja) マスクパターンの製造方法
KR100959457B1 (ko) 반도체 소자용 마스크 패턴 및 금속배선 형성 방법
JP2018081977A (ja) 半導体装置およびその製造方法
JP6600513B2 (ja) 半導体装置およびその製造方法
KR101948845B1 (ko) 반도체 소자
KR20100097989A (ko) 반도체 소자 및 그 제조 방법
JP2007294499A (ja) 半導体装置
KR20030002803A (ko) 다마신공정을 이용한 반도체소자의 금속배선 형성방법
CN103531578A (zh) 半导体器件及其制造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180523

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20190222

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190305

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190423

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190910

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20191106

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20200407

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200427

R150 Certificate of patent or registration of utility model

Ref document number: 6697858

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees