JP6533118B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP6533118B2
JP6533118B2 JP2015155195A JP2015155195A JP6533118B2 JP 6533118 B2 JP6533118 B2 JP 6533118B2 JP 2015155195 A JP2015155195 A JP 2015155195A JP 2015155195 A JP2015155195 A JP 2015155195A JP 6533118 B2 JP6533118 B2 JP 6533118B2
Authority
JP
Japan
Prior art keywords
insulating film
semiconductor layer
optical
optical waveguide
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2015155195A
Other languages
English (en)
Other versions
JP2017032911A (ja
Inventor
充郎 稲田
充郎 稲田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2015155195A priority Critical patent/JP6533118B2/ja
Priority to US15/212,170 priority patent/US9910219B2/en
Publication of JP2017032911A publication Critical patent/JP2017032911A/ja
Priority to US15/871,569 priority patent/US10267991B2/en
Application granted granted Critical
Publication of JP6533118B2 publication Critical patent/JP6533118B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
    • G02B6/10—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type
    • G02B6/12—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type of the integrated circuit kind
    • G02B6/13—Integrated optical circuits characterised by the manufacturing method
    • G02B6/136—Integrated optical circuits characterised by the manufacturing method by etching
    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
    • G02B6/10—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type
    • G02B6/12—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type of the integrated circuit kind
    • G02B6/122—Basic optical elements, e.g. light-guiding paths
    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
    • G02B6/10—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type
    • G02B6/12—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type of the integrated circuit kind
    • G02B2006/12035—Materials
    • G02B2006/12038—Glass (SiO2 based materials)
    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
    • G02B6/10—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type
    • G02B6/12—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type of the integrated circuit kind
    • G02B2006/12035—Materials
    • G02B2006/12061—Silicon
    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
    • G02B6/10—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type
    • G02B6/12—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type of the integrated circuit kind
    • G02B2006/12083—Constructional arrangements
    • G02B2006/12097—Ridge, rib or the like
    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
    • G02B6/10—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type
    • G02B6/12—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type of the integrated circuit kind
    • G02B2006/12166—Manufacturing methods
    • G02B2006/12176—Etching

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Optical Integrated Circuits (AREA)
  • Optical Modulation, Optical Deflection, Nonlinear Optics, Optical Demodulation, Optical Logic Elements (AREA)
  • Light Receiving Elements (AREA)

Description

本発明は半導体装置およびその製造方法に関し、例えばリブ構造を有するシリコン光導波路を備えるシリコンフォトニクスデバイスを内蔵した半導体装置に好適に利用できるものである。
第１のハードマスク層をエッチングマスクとして、基板に第１の異方性エッチングを行う工程と、第１の異方性エッチングによって段差を備えた基板に第２のハードマスク層を形成する工程と、第２のハードマスク層をエッチングマスクとして、基板に第２の異方性エッチングを行う工程とを備えたパターン形成方法が、特開２０１０−２１９４５６号公報（特許文献１）に記載されている。
特開２０１０−２１９４５６号公報
リブ構造（リッジ構造とも言う。）を有するシリコン光導波路を形成する際には、第１のマスクを用いてシリコン層を厚さ方向に途中までエッチングして、凸形状の上段部を形成した後、第２のマスクを用いてシリコン層を厚さ方向にエッチングして、凸形状の下段部を形成する。しかし、上記形成方法では、第１のマスクと第２のマスクとの合わせズレなどにより、光導波方向と直交する断面において、リブ構造を有するシリコン光導波路が非対称となり、光学特性に損失が生じるという問題があった。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態の半導体装置によれば、光導波路は、第１厚さの半導体層からなる突起部と、突起部と一体に形成され、突起部の両側にそれぞれ配置された第１厚さよりも薄い第２厚さの半導体層からなるスラブ部と、を有するリブ構造である。光導波路は、第１層間絶縁膜に覆われているが、スラブ部の上面上で、かつ、突起部の突出した部分の側面の外側に、第１層間絶縁膜とは異なる絶縁膜が形成されている。
一実施の形態の半導体装置の製造方法によれば、リブ構造の光導波路は、以下の工程により形成される。まず、ＳＯＩ基板の半導体層の上面上に、スラブ部が形成されるスラブ部領域が開口する第１レジストマスクを形成し、第１レジストマスクをエッチングマスクとして半導体層にハーフエッチングを行い、スラブ部領域に溝を形成する。溝の内部に絶縁膜を埋め込んだ後、半導体層の上面上および絶縁膜の上面上に、突起部が形成される突起部領域の半導体層を覆い、パターン端が絶縁膜の上面上に位置する第２レジストマスクを形成し、第２レジストマスクおよび絶縁膜をエッチングマスクとして半導体層にフルエッチングを行い、突起部およびスラブ部からなる光導波路を形成する。
一実施の形態によれば、対称性の良いリブ構造を有するシリコン光導波路を備えるシリコンフォトニクスデバイスを内蔵した半導体装置を実現することができる。
実施の形態１による半導体装置の構成の一例を示す模式図である。 実施の形態１による光デバイスを示す要部平面図であり、光導波方向と直交する断面が四角形状の光導波路からなる第１光信号線、光導波方向と直交する断面が凸形状の光導波路からなる第２光信号線、第１光信号線と第２光信号線との変換部およびグレーティングカプラの要部平面を示す。 （ａ）、（ｂ）および（ｃ）はそれぞれ、図２に示すＡ１−Ａ１線に沿った光導波路の要部断面図、Ａ２−Ａ２線に沿った光導波路の要部断面図およびＡ３−Ａ３線に沿った光導波路の要部断面図である。 図２に示すＡ１−Ａ１線に沿った光導波路の要部断面図である。 実施の形態１による光変調器を示す模式図である。 実施の形態１による光デバイスを示す要部断面図であり、光導波方向と直交する断面が凸形状の光導波路からなる第２光信号線、グレーティングカプラ、光変調器の位相変調部およびゲルマニウム受光器の要部断面を示す。 実施の形態１による光デバイスの製造工程を示す要部断面図であり、光導波方向と直交する断面が四角形状の光導波路からなる第１光信号線、光導波方向と直交する断面が凸形状の光導波路からなる第２光信号線、グレーティングカプラおよび光変調器の位相変調部の要部断面を示す。 図６に続く、光デバイスの製造工程を示す要部断面図である。 図７に続く、光デバイスの製造工程を示す要部断面図である。 図８に続く、光デバイスの製造工程を示す要部断面図である。 図９に続く、光デバイスの製造工程を示す要部断面図である。 図１０に続く、光デバイスの製造工程を示す要部断面図である。 図１１に続く、光デバイスの製造工程を示す要部断面図である。 実施の形態２による光デバイスを示す要部断面図であり、光導波方向と直交する断面が四角形状の光導波路からなる第１光信号線、光導波方向と直交する断面が凸形状の光導波路からなる第２光信号線、グレーティングカプラ、光変調器の位相変調部およびゲルマニウム受光器の要部断面を示す。 実施の形態２による光デバイスの製造工程を示す要部断面図であり、光導波方向と直交する断面が四角形状の光導波路からなる第１光信号線、光導波方向と直交する断面が凸形状の光導波路からなる第２光信号線、グレーティングカプラおよび光変調器の位相変調部の要部断面を示す。 図１４に続く、光デバイスの製造工程を示す要部断面図である。 図１５に続く、光デバイスの製造工程を示す要部断面図である。 図１６に続く、光デバイスの製造工程を示す要部断面図である。 図１７に続く、光デバイスの製造工程を示す要部断面図である。 図１８に続く、光デバイスの製造工程を示す要部断面図である。 実施の形態３による光デバイスを示す要部断面図であり、光導波方向と直交する断面が四角形状の光導波路からなる第１光信号線、光導波方向と直交する断面が凸形状の光導波路からなる第２光信号線、グレーティングカプラ、光変調器の位相変調部およびゲルマニウム受光器の要部断面を示す。 実施の形態３による光デバイスの製造工程を示す要部断面図であり、光導波方向と直交する断面が四角形状の光導波路からなる第１光信号線、光導波方向と直交する断面が凸形状の光導波路からなる第２光信号線、グレーティングカプラおよび光変調器の位相変調部の要部断面を示す。 図２１に続く、光デバイスの製造工程を示す要部断面図である。 図２２に続く、光デバイスの製造工程を示す要部断面図である。 図２３に続く、光デバイスの製造工程を示す要部断面図である。 図２４に続く、光デバイスの製造工程を示す要部断面図である。 図２５に続く、光デバイスの製造工程を示す要部断面図である。
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
また、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
また、「Ａからなる」、「Ａよりなる」、「Ａを有する」、「Ａを含む」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本実施の形態を図面に基づいて詳細に説明する。
（実施の形態１）
近年、シリコン（Ｓｉ）を材料とした伝送線路を作製し、この伝送線路により構成した光回路をプラットフォームとして、種々の光デバイスと電子デバイスとを集積することで光通信用モジュールを実現する技術、いわゆるシリコンフォトニクス技術の開発が積極的に行われている。
本実施の形態１において開示される技術内容は、シリコンフォトニクス技術を用いた半導体装置を構成する種々のデバイスのうち、特に、光デバイスに適用される技術である。よって、以下の説明では、ＳＯＩ（Silicon On Insulator）基板上に集積された光デバイスの構造およびその製造方法について説明する。また、以下の説明では、種々の光デバイスのうち、主に光信号用の伝送線路、グレーティングカプラ（Grating Coupler）および光変調器を例示し、２層構造の多層配線を例示するが、これらに限定されるものではない。
≪半導体装置の構成≫
本実施の形態１による半導体装置の構成の一例について、図１を用いて簡単に説明する。図１は、本実施の形態１による半導体装置の構成の一例を示す模式図である。
図１に示すように、例えば制御回路またはメモリ回路などが形成されたシリコン電子回路Ｃ１から出力されたデータは電気信号として、シリコン電子回路（トランシーバＩＣ（Transceiver Integrated Circuit））Ｃ２を介して光変調器Ｐ１へ送られる。光変調器Ｐ１は、電気信号として送られてきたデータを光信号に変換する光デバイスである。光変調器Ｐ１へは光源ＬＳから、例えば連続波レーザ（Continuous Wave Lazer）光が入射される。光変調器Ｐ１において光の位相を操作して、光信号の状態を変えることにより、電気信号として送られてきたデータを光の位相状態に対応づけることができる。
光変調器Ｐ１において変調された光信号は、例えばグレーティングカプラまたはスポットサイズ変換器などの光結合器Ｐ２を介して、半導体装置ＳＭから外部へ出力される。
一方、半導体装置ＳＭに入力された光信号は、例えばグレーティングカプラまたはスポットサイズ変換器などの光結合器Ｐ３を介して、受光器Ｐ４へ送られる。受光器Ｐ４は、光信号として送られてきたデータを電気信号に変換する光デバイスである。そして、受光器Ｐ４において電気信号に変換されたデータは、シリコン電子回路（レシーバＩＣ（Receiver Integrated Circuit））Ｃ３を介してシリコン電子回路Ｃ１へ送られる。
シリコン電子回路Ｃ１から光変調器Ｐ１へ送られる電気信号および受光器Ｐ４からシリコン電子回路Ｃ１へ送られる電気信号の送信には、主としてアルミニウム（Ａｌ）、銅（Ｃｕ）またはタングステン（Ｗ）などの導電性材料からなる電気配線（図１中、網掛けのハッチングを付した矢印）が用いられる。一方、光信号の送信には、例えばシリコン（Ｓｉ）からなる光信号用の伝送線路（以下、光信号線と言う。）が用いられる。
また、シリコン電子回路Ｃ１、シリコン電子回路Ｃ２およびシリコン電子回路Ｃ３はそれぞれ一つの半導体チップＳＣ１，ＳＣ２，ＳＣ３に形成され、光変調器Ｐ１、光結合器Ｐ２，Ｐ３および受光器Ｐ４は一つの半導体チップＳＣ４に形成されている。これらの半導体チップＳＣ１，ＳＣ２，ＳＣ３，ＳＣ４および光源ＬＳは、一つのインターポーザＩＰ上に搭載されて、一つの半導体装置ＳＭを構成している。
なお、ここでは、電子デバイスと光デバイスとをそれぞれ異なる半導体チップに形成しているが、これに限定されるものではない。例えば、一つの半導体チップに電子デバイスと光デバイスとを形成することもできる。
≪光デバイスの構造≫
次に、種々の光導波路の構造について説明する。光信号線には、種々の構造があるが、本実施の形態１では、光導波方向と直交する断面が四角形状の光信号線、および光導波方向と直交する断面が凸形状の光信号線を例示する。さらに、グレーティングカプラ、光変調器およびゲルマニウム受光器を例示する。
＜光信号線およびグレーティングカプラ＞
まず、光信号線およびグレーティングカプラについて、図２、図３Ａおよび図３Ｂを用いて説明する。図２は、本実施の形態１による光信号線およびグレーティングカプラを示す要部平面図であり、同一基板上に形成された光導波方向と直交する断面が四角形状の光導波路からなる第１光信号線ＯＴ１、光導波方向と直交する断面が凸形状の光導波路からなる第２光信号線ＯＴ２、第１光信号線ＯＴ１と第２光信号線ＯＴ２との変換部およびグレーティングカプラＧＣを例示する。図３Ａ（ａ）、（ｂ）および（ｃ）はそれぞれ、図２に示すＡ１−Ａ１線に沿った光導波路の要部断面図、Ａ２−Ａ２線に沿った光導波路の要部断面図およびＡ３−Ａ３線に沿った光導波路の要部断面図である。図３Ｂは、図２に示すＡ１−Ａ１線に沿った光導波路の要部断面図である。
図２および図３Ａに示すように、第１光信号線ＯＴ１、第２光信号線ＯＴ２およびグレーティングカプラＧＣは、シリコン（Ｓｉ）からなる半導体層（ＳＯＩ層とも言う。）ＳＬにより構成されている。この半導体層ＳＬは、単結晶シリコン（Ｓｉ）からなる半導体基板ＳＵＢの主面上に、絶縁層（ＢＯＸ層、下層クラッド層とも言う。）ＣＬを介して形成されている。絶縁層ＣＬの厚さは、例えば２〜３μｍ程度であり、相対的に厚く形成されているので、光導波路を伝搬する光が半導体基板ＳＵＢに漏れ出すことはない。
第１光信号線ＯＴ１の光導波方向と直交する断面は四角形状である。第１光信号線ＯＴ１の高さ（Ｈ１）は、例えば１００〜４００ｎｍ程度であり、代表的な値としては２２０ｎｍを例示することができる。光導波方向と直交する断面における第１光信号線ＯＴ１の幅（Ｌ１）は、例えば１００〜５００ｎｍ程度であり、代表的な値としては４４０ｎｍを例示することができる。複数の第１光信号線ＯＴ１（図２および図３Ａでは、２つの第１光信号線ＯＴ１を記載する。）が並行して形成されている場合、光導波方向と直交する断面における互いに隣り合う第１光信号線ＯＴ１の最も隣接する間隔（Ｓ１）は、例えば１００〜２００ｎｍ程度である。
第２光信号線ＯＴ２を構成する半導体層ＳＬはリブ構造を有する。第２光信号線ＯＴ２の光導波方向と直交する断面は凸形状であり、第２光信号線ＯＴ２は突起部を有する。すなわち、第２光信号線ＯＴ２は、光導波方向に沿って延在する第１厚さの半導体層ＳＬからなる突起部（第１板部）と、突起部と一体に形成され、突起部の両側にそれぞれ配置された第１厚さよりも薄い第２厚さの半導体層ＳＬからなるスラブ部（第２板部）と、から構成される。
突起部の高さは、第１光信号線ＯＴ１の高さ（Ｈ１）と同じであり、また、突起部の突出した部分の高さ（Ｈ２ｐ）は、例えば５０〜２００ｎｍ程度である。光導波方向と直交する断面における突起部の幅（Ｌ２ｐ）は、例えば１００〜５００ｎｍ程度であり、代表的な値としては４４０ｎｍを例示することができる。光導波方向と直交する断面における第２光信号線ＯＴ２の端部からスラブ部と突起部との境界までのスラブ部の幅（Ｌ２ｓ）は連続的に変化し、例えば１００〜１０,０００ｎｍ程度であり、代表的な値としては５００ｎｍを例示することができる。複数の第２光信号線ＯＴ２（図２および図３Ａでは、２つの第２光信号線ＯＴ２を記載する。）が並行して形成されている場合、光導波方向と直交する断面における互いに隣り合う突起部の最も隣接する間隔（Ｓ２）は、例えば１００〜２００ｎｍ程度である。
第１光信号線ＯＴ１と第２光信号線ＯＴ２との変換部においては、光導波方向と直交する断面における第１光信号線ＯＴ１の幅（Ｌ３）と第２光信号線ＯＴ２の突起部の幅（Ｌ３ｐ）とは同じであるが、第２光信号線ＯＴ２の幅（Ｌ３ｓ）は、第１光信号線ＯＴ１から第２光信号線ＯＴ２に向かって徐々に大きくなっており、例えばその幅（Ｌ３ｓ）は０〜１０,０００ｎｍである。
グレーティングカプラＧＣを構成する半導体層ＳＬはリブ構造を有する。グレーティングカプラＧＣの光導波方向の断面は凸形状であり、グレーティングカプラＧＣは光導波方向に互いに離間した複数の突起部を有する。すなわち、グレーティングカプラＧＣは、光導波方向に互いに離間した複数の第１厚さの半導体層ＳＬからなる突起部（第１板部）と、突起部と一体に形成され、突起部の両側（隣り合う突起部の間）にそれぞれ配置された第１厚さよりも薄い第２厚さの半導体層ＳＬからなるスラブ部（第２板部）と、から構成される。
グレーティングカプラＧＣは、光導波路を伝搬する光に外部から入射するレーザ光を結合したり、光導波路を伝搬する光を外部へ出射したりする素子である。グレーティングカプラＧＣを伝搬する光は、光導波路面に、伝搬方向に沿って設けられた周期的屈折率変調（表面の凹凸により形成される）により、ある特定の方向に回折放射される。
グレーティングカプラＧＣの突起部の高さは、第１光信号線ＯＴ１の高さ（Ｈ１）と同じになることが多い。また、グレーティングカプラＧＣの突起部の突出した部分の高さは、第２光信号線ＯＴ２の突起部の突出した部分の高さ（Ｈ２ｐ）と同じになることが多い。
さらに、図３Ｂに示すように、第１光信号線ＯＴ１、第２光信号線ＯＴ２およびグレーティングカプラＧＣは、第１層間絶縁膜（上層クラッド層とも言う。）ＩＤ１、第２層間絶縁膜ＩＤ２および保護膜ＴＣにより覆われている。第１層間絶縁膜ＩＤ１および第２層間絶縁膜ＩＤ２は、例えば酸化シリコン（ＳｉＯ２）などからなる。保護膜ＴＣは、例えば酸化シリコン（ＳｉＯ２）、酸窒化シリコン（ＳｉＯＮ）、ＰＳＧ（Phospho Silicate Glass）または窒化シリコン（Ｓｉ３Ｎ４）などからなる。第１光信号線ＯＴ１、第２光信号線ＯＴ２およびグレーティングカプラＧＣの上方には、後述の第１層目の配線Ｍ１および第２層目の配線Ｍ２は形成されていない場合がある。また、外部との光信号の入出力を行うグレーティングカプラＧＣの上方には、保護膜ＴＣを形成しない場合もある。
本実施の形態１における光導波路の特徴は、第２光信号線ＯＴ２およびグレーティングカプラＧＣにおいて、スラブ部の上面上で、かつ、突起部の突出した部分の側面よりも外側に、第１層間絶縁膜ＩＤ１とは互いに異なる絶縁膜ＩＦ１が形成されている点にある。絶縁膜ＩＦ１は、例えば酸化シリコン（ＳｉＯ２）からなり、絶縁膜ＩＦ１の上面と突起部の上面とはほぼ一致している。絶縁膜ＩＦ１は、酸化シリコン（ＳｉＯ２）に限定されるものではないが、他の材料を用いた場合、絶縁層ＣＬおよび第１層間絶縁膜ＩＤ１の屈折率と異なる屈折率を有する他の材料が形成されることになるので、光学特性に損失が生じることが懸念される。
＜光変調器＞
次に、光変調器について図４および図５を用いて説明する。図４は、本実施の形態１による光変調器を示す模式図である。図５は、本実施の形態１による光デバイスを示す要部断面図であり、光導波方向と直交する断面が凸形状の光導波路からなる第２光信号線、グレーティングカプラ、光変調器の位相変調部およびゲルマニウム受光器の要部断面を示している。図５に示す光変調器の位相変調部は、図４に示すＢ−Ｂ線に沿った要部断面を示している。
図５に示すように、電気信号を光信号に変える光変調器ＰＣは、半導体層ＳＬにより構成されている。ここでは、一例としてｐｉｎ構造の光変調器ＰＣについて説明するが、これに限定されるものではない。
光変調器ＰＣを構成する半導体層ＳＬはリブ構造を有する。光変調器ＰＣの光導波方向と直交する断面は凸形状であり、光変調器ＰＣは突起部を有する。すなわち、光変調器ＰＣは、第２光信号線ＯＴ２と同様に、光導波方向に沿って延在する第１厚さの半導体層ＳＬからなる突起部（第１板部）と、突起部と一体に形成され、突起部の両側にそれぞれ配置された第１厚さよりも薄い第２厚さの半導体層ＳＬからなるスラブ部（第２板部）と、から構成される。そして、突起部が光を伝搬するコア層ＯＷとなっている。コア層ＯＷは真性半導体、すなわちｉ（intrinsic）型の半導体により形成されている。
位相変調部ＰＭでは、コア層ＯＷの一方の側（図５の紙面右側）におけるスラブ部を構成する半導体層ＳＬに、ｐ型の不純物が導入されて、ｐ型の半導体ＰＲが形成されている。このｐ型の半導体ＰＲは、コア層ＯＷと並行するように形成されている。また、コア層ＯＷの他方の側（図５の紙面左側）におけるスラブ部を構成する半導体層ＳＬに、ｎ型の不純物が導入されて、ｎ型の半導体ＮＲが形成されている。このｎ型の半導体ＮＲは、コア層ＯＷと並行するように形成されている。すなわち、ｐ型の半導体ＰＲとｎ型の半導体ＮＲとの間の半導体層ＳＬが、真性半導体からなるコア層ＯＷとなっており、ｐｉｎ構造が形成されている。
コア層ＯＷを構成する突起部の高さは、第１光信号線ＯＴ１の高さおよび第２光信号線ＯＴ２の突起部の高さと同じであり、また、コア層ＯＷを構成する突起部の突出した部分の高さは、第２光信号線ＯＴ２の突起部の突出した部分の高さと同じである。
入力部から入射された光（例えば連続波レーザ）は分波部で２つの光導波路に分かれ、それぞれの位相変調部ＰＭにおいて位相が操作される。位相変調部ＰＭでは、ｐ型の半導体ＰＲおよびｎ型の半導体ＮＲにそれぞれ電圧が印加されることにより、真性半導体からなるコア層ＯＷ内のキャリア密度が変化して、その領域の屈折率が変化する。これにより、光変調器ＰＣを伝搬する光に対する実効的な屈折率が変化して、光変調器ＰＣから出力される光の位相を変化させることができる。
光変調器ＰＣは、第１層間絶縁膜ＩＤ１により覆われている。第１層間絶縁膜ＩＤ１は、例えば酸化シリコン（ＳｉＯ２）からなり、その厚さは、例えば２〜３μｍ程度である。
第１層間絶縁膜ＩＤ１上には、第１層目の配線Ｍ１が形成されている。第１層目の配線Ｍ１は、例えばアルミニウム（Ａｌ）、銅（Ｃｕ）またはアルミニウム−銅合金（Ａｌ−Ｃｕ合金）からなる主導電材料と、主導電材料の下面および上面に形成されたバリアメタルとから構成されている。バリアメタルは、第１層目の配線Ｍ１を構成する主導電材料の金属の拡散防止などのために設けられており、例えばタンタル（Ｔａ）、チタン（Ｔｉ）、窒化タンタル（ＴａＮ）または窒化チタン（ＴｉＮ）などからなる。その厚さは、例えば５〜２０ｎｍ程度である。
本実施の形態１における光導波路の特徴は、光変調器ＰＣにおいて、スラブ部の上面上で、かつ、突起部の突出した部分の側面の外側に、第１層間絶縁膜ＩＤ１とは互いに異なる絶縁膜ＩＦ１が形成されている点にある。絶縁膜ＩＦ１は、例えば酸化シリコン（ＳｉＯ２）からなり、絶縁膜ＩＦ１の上面と突起部の上面とはほぼ一致している。絶縁膜ＩＦ１は、酸化シリコン（ＳｉＯ２）に限定されるものではないが、他の材料を用いた場合、絶縁層ＣＬおよび第１層間絶縁膜の屈折率と異なる屈折率を有する他の材料が形成されることになるので、光学特性に損失が生じることが懸念される。
さらに、第１層間絶縁膜ＩＤ１および絶縁膜ＩＦ１には、ｐ型の半導体ＰＲおよびｎ型の半導体ＮＲにそれぞれ達する第１接続孔（コンタクト・ホールとも言う。）ＣＴ１が形成されている。第１接続孔ＣＴ１の内部には、バリアメタルが併用されたタングステン（Ｗ）を主導電材料とする第１プラグ（埋め込み電極、埋め込みコンタクトとも言う。）ＰＬ１が形成されている。バリアメタルは、第１プラグＰＬ１を構成する主導電材料の金属の拡散防止などのために設けられており、例えばチタン（Ｔｉ）または窒化チタン（ＴｉＮ）などからなる。その厚さは、例えば５〜２０ｎｍ程度である。この第１プラグＰＬ１を介してｐ型の半導体ＰＲと第１層目の配線Ｍ１、ｎ型の半導体ＮＲと第１層目の配線Ｍ１とが電気的に接続されている。
第１層目の配線Ｍ１は、第２層間絶縁膜ＩＤ２により覆われている。第２層間絶縁膜ＩＤ２は、例えば酸化シリコン（ＳｉＯ２）からなり、その厚さは、例えば１μｍ以上である。
第２層間絶縁膜ＩＤ２上には、第２層目の配線Ｍ２が形成されている。第２層目の配線Ｍ２は、上記第１層目の配線Ｍ１と同様に、例えばアルミニウム（Ａｌ）、銅（Ｃｕ）またはアルミニウム−銅合金（Ａｌ−Ｃｕ合金）からなる主導電材料と、主導電材料の下面および上面に形成されたバリアメタルとから構成されている。バリアメタルは、第２層目の配線Ｍ２を構成する主導電材料の金属の拡散防止などのために設けられており、例えばタンタル（Ｔａ）、チタン（Ｔｉ）、窒化タンタル（ＴａＮ）または窒化チタン（ＴｉＮ）などからなる。その厚さは、例えば５〜２０ｎｍ程度である。
第２層間絶縁膜ＩＤ２には、第１層目の配線Ｍ１に達する第２接続孔（ビア・ホールとも言う。）ＣＴ２が形成されている。第２接続孔ＣＴ２の内部には、バリアメタルが併用されたタングステン（Ｗ）を主導電材料とする第２プラグ（埋め込み電極、埋め込みコンタクトとも言う。）ＰＬ２が形成されている。上記第１プラグＰＬ１と同様に、バリアメタルは、第２プラグＰＬ２を構成する主導電材料の金属の拡散防止などのために設けられており、例えばチタン（Ｔｉ）または窒化チタン（ＴｉＮ）などからなる。その厚さは、例えば５〜２０ｎｍ程度である。この第２プラグＰＬ２を介して第１層目の配線Ｍ１と第２層目の配線Ｍ２とが電気的に接続されている。
第２層目の配線Ｍ２は、保護膜ＴＣにより覆われており、その一部を開口して、第２層目の配線Ｍ２の上面を露出させている。
＜ゲルマニウム受光器＞
次に、ゲルマニウム受光器について図５を用いて説明する。ゲルマニウム（Ｇｅ）とシリコン（Ｓｉ）とは親和性が高いことから、ゲルマニウム受光器は、シリコン（Ｓｉ）からなる半導体層ＳＬ上にモノリシックに形成することができる。
図５に示すように、ゲルマニウム受光器ＰＤは、例えば縦型のｐｉｎ構造であり、半導体層ＳＬにｐ型不純物が導入されたｐ型層ＰＳと、ｐ型層ＰＳ上に形成されたゲルマニウム層ＧＥと、ゲルマニウム層ＧＥ上に形成されたｎ型層ＮＳとから構成される。ｎ型層ＮＳは、例えばシリコン・ゲルマニウム（ＳｉＧｅ）からなり、ｎ型不純物が導入されている。
ｐ型層ＰＳは、第１層間絶縁膜ＩＤ１により覆われており、第１層間絶縁膜ＩＤ１に形成された第１接続孔ＣＴ１の内部に埋め込まれた第１プラグＰＬ１を介して第１層目の配線Ｍ１と電気的に接続する。同様に、ｎ型層ＮＳは第１層間絶縁膜ＩＤ１に覆われており、第１層間絶縁膜ＩＤ１に形成された第１接続孔ＣＴ１の内部に埋め込まれた第１プラブＰＬ１を介して第１層目の配線Ｍ１と電気的に接続する。
≪光デバイスの製造方法≫
本実施の形態１による光デバイスの製造方法について、図６〜図１２を用いて工程順に説明する。図６〜図１２は、本実施の形態１による製造工程中の光デバイスの要部断面図である。Ａ領域には第１光信号線（光導波方向と直交する断面が四角形状の光導波路）を示し、Ｂ領域には第２光信号線（光導波方向と直交する断面が凸形状の光導波路）を示し、Ｃ領域には光変調器の位相変調部を示し、Ｄ領域にはグレーティングカプラを示す。Ａ領域、Ｂ領域およびＣ領域では、光導波方向と直交する断面を示しており、Ｄ領域では、光導波方向の断面を示している。
本実施の形態１による半導体装置の製造方法では、第１光信号線ＯＴ１、第２信号線ＯＴ２、光変調器ＰＣおよびグレーティングカプラＧＣを形成する。半導体層ＳＬの加工には、フルエッチングおよびハーフエッチングを用いるが、フルエッチングとは、半導体層ＳＬを上面から下面にかけてドライエッチングすることを言い、ハーフエッチングとは、所定の厚さを残して半導体層ＳＬを上面からドライエッチングすることを言う。
まず、図６に示すように、半導体基板ＳＵＢと、半導体基板ＳＵＢの主面上に形成された絶縁層ＣＬと、絶縁層ＣＬ上に形成された半導体層ＳＬと、からなるＳＯＩ基板（この段階ではＳＯＩウェハと称する平面略円形の基板）を準備する。
半導体基板ＳＵＢは単結晶シリコン（Ｓｉ）からなる支持基板であり、絶縁層ＣＬは酸化シリコン（ＳｉＯ２）からなり、半導体層ＳＬはシリコン（Ｓｉ）からなる。半導体基板ＳＵＢの厚さは、例えば７５０μｍ程度である。絶縁層ＣＬの厚さは、例えば２〜３μｍ程度である。半導体層ＳＬの厚さは、例えば１００〜４００ｎｍ程度であるが、ここでは一例として２２０ｎｍとした。
次に、半導体層ＳＬを加工するための第１レジストマスクＲＭ１を形成する。第１レジストマスクＲＭ１は、例えば半導体層ＳＬ上にフォトレジストを塗布した後、ＡｒＦエキシマレーザ（波長１９３ｎｍ）を用いた液浸露光を行い、続いて現像処理を行い、フォトレジストをパターニングすることにより形成される。
ここで、Ｂ領域では第２光信号線ＯＴ２の光導波路のスラブ部となる半導体層ＳＬ、Ｃ領域では光変調器ＰＣの光導波路のスラブ部となる半導体層ＳＬおよびＤ領域ではグレーティングカプラＧＣの光導波路のスラブ部となる半導体層ＳＬが露出するように、第１レジストマスクＲＭ１は形成される。すなわち、Ｂ領域およびＣ領域では光導波方向と直交する方向における突起部の幅およびスラブ部の幅を定め、Ｄ領域では光導波方向における突起部の幅および互いに隣り合う突起部の間隔（スラブ部の幅）を定める第１レジストマスクＲＭ１が形成される。なお、Ｂ領域およびＣ領域とＤ領域とでハーフエッチングによる加工深さが異なる場合には深さごとに工程を別々に行っても良い。
次に、図７に示すように、第１レジストマスクＲＭ１をエッチングマスクとして、半導体層ＳＬをハーフエッチングにより加工する。これにより、半導体層ＳＬに複数の溝を形成する。溝の深さは、例えば７０ｎｍ程度である。この溝は、Ｂ領域およびＣ領域では光導波方向と直交する方向における突起部の幅およびスラブ部の幅を定め、Ｄ領域では光導波方向における突起部の幅および互いに隣り合う突起部の間隔（スラブ部の幅）を定める。また、溝の下に残る半導体層ＳＬの厚さが、各光導波路のスラブ部の厚さとなる。
さらに、Ｂ領域では第２光信号線ＯＴ２の光導波路の突起部となる半導体層ＳＬ、Ｃ領域では光変調器ＰＣの光導波路の突起部となる半導体層ＳＬ、およびＤ領域ではグレーティングカプラＧＣの光導波路の突起部となる半導体層ＳＬが形成される。
ハーフエッチングに用いるエッチングガスには、例えば塩素（Ｃｌ２）系ガス、臭化水素（ＨＢｒ）系ガス、四フッ化炭素（ＣＦ４）系ガスまたは六フッ化硫黄（ＳＦ６）系ガスなどを用いる。ハーフエッチング後、酸素（Ｏ２）プラズマアッシングにより第１レジストマスクＲＭ１を除去し、さらに、ＲＣＡ洗浄を行う。その後、ウエットエッチング処理を行い、半導体層ＳＬの表面などに形成された自然酸化膜などを除去する。
次に、図８に示すように、半導体層ＳＬに形成された複数の溝のそれぞれの内部が埋まるように、例えばＳＡ−ＣＶＤ（Sab-atmospheric Chemical Vapor Deposition）法により、半導体層ＳＬ上に絶縁膜ＩＦ１を形成する。この絶縁膜ＩＦ１は、Ｂ領域およびＣ領域では光導波方向と直交する方向における突起部の幅およびスラブ部の幅を定め、Ｄ領域では光導波方向における突起部の幅および互いに隣り合う突起部の間隔（スラブ部の幅）を定める。
絶縁膜ＩＦ１は、例えば酸化シリコン（ＳｉＯ２）であり、その厚さは、例えば１４０ｎｍ程度である。なお、絶縁膜ＩＦ１は、酸化シリコン（ＳｉＯ２）に限定されるものではなく、半導体層ＳＬを構成するシリコン（Ｓｉ）とエッチング選択比がとれる絶縁膜であればよい。但し、前述したように、屈折率を考慮すれば、酸化シリコン（ＳｉＯ２）が好ましい。
次に、絶縁膜ＩＦ１の上面を、例えばＣＭＰ（Chemical Mechanical Polishing）法などにより研削して、半導体層ＳＬに形成された複数の溝のそれぞれの内部に、絶縁膜ＩＦ１を埋め込む。
次に、図９に示すように、半導体層ＳＬを加工するための第２レジストマスクＲＭ２を形成する。第２レジストマスクＲＭ２は、例えば半導体層ＳＬ上にフォトレジストを塗布した後、ＡｒＦエキシマレーザ（波長１９３ｎｍ）を用いた液浸露光を行い、続いて現像処理を行い、フォトレジストをパターニングすることにより形成される。
ここで、Ａ領域では第１光信号線ＯＴ１の光導波路となる半導体層ＳＬを覆うように、第２レジストマスクＲＭ２は形成される。また、Ｂ領域では第２光信号線ＯＴ２の光導波路となる半導体層ＳＬを覆い、第２レジストマスクＲＭ２のパターン端が絶縁膜ＩＦ１上に確実に位置するように、アライメントずれなどを考慮して第２レジストマスクＲＭ２は形成される。また、Ｃ領域では光変調器ＰＣの光導波路となる半導体層ＳＬを覆い、第２レジストマスクＲＭ２のパターン端が絶縁膜ＩＦ１上に確実に位置するように、アライメントずれなどを考慮して第２レジストマスクＲＭ２は形成される。また、Ｄ領域ではグレーティングカプラＧＣの光導波路となる半導体層ＳＬを覆い、第２レジストマスクＲＭ２のパターン端がグレーティングカプラＧＣの光導波方向の両端の成膜時の厚さを有する半導体層ＳＬ上に位置するように、アライメントずれなどを考慮して第２レジストマスクＲＭ２は形成される。
次に、図１０に示すように、第２レジストマスクＲＭ２および絶縁膜ＩＦ１をエッチングマスクとして、半導体層ＳＬをフルエッチングにより加工する。これにより、Ａ領域に第１光信号線ＯＴ１の光導波路を構成する光導波方向に直交する断面が四角形状の半導体層ＳＬ、Ｂ領域に第２光信号線ＯＴ２の光導波路を構成する光導波方向に直交する断面が凸形状の半導体層ＳＬ、Ｃ領域に光変調器ＰＣの光導波路を構成する光導波方向に直交する断面が凸形状の半導体層ＳＬを形成する。さらに、Ｄ領域にグレーティングカプラＧＣの光導波路を構成する光導波方向の断面が凸形状の半導体層ＳＬを形成する。
ここで、Ｂ領域に形成された第２信号線ＯＴ２の光導波路およびＣ領域に形成された光変調器ＰＣの光導波路では、光導波方向と直交する方向における突起部の幅およびスラブ部の幅は絶縁膜ＩＦ１によってすでに決まっている。よって、第２レジストマスクＲＭ２のアライメントばらつきが生じても、光導波路の対称性は確保することができる。
従って、本実施の形態１によれば、リブ構造の光導波路を形成する際、アライメントばらつきは考慮する必要はなく、主として、ハーフエッチングにおける寸法ばらつき（例えば約１ｎｍ）とフルエッチングにおける寸法ばらつき（例えば約１ｎｍ）がリブ構造の光導波路の対称性に影響を及ぼす。一般に、アライメントばらつきは約１０ｎｍ程度であることから、リブ構造の光導波路の対称性を著しく向上させることができる。
また、ハーフエッチングにより形成された溝の内部には絶縁膜ＩＦ１が埋め込まれて、半導体層ＳＬおよび絶縁膜ＩＦ１の上面は平坦になっていることから、所望する厚さおよび寸法の第２レジストマスクＲＭ２を容易に形成することができる。これにより、再現性よく、リブ構造の光導波路を形成することができる。
次に、図１１に示すように、光変調器ＰＣの位相変調部ＰＭにおいて、突起部の一方の側のスラブ部を構成する半導体層ＳＬに、例えばイオン注入法によりｐ型の不純物を導入してｐ型の半導体ＰＲを形成する。同様に、突起部の他方の側のスラブ部を構成する半導体層ＳＬに、例えばイオン注入法によりｎ型の不純物を導入してｎ型の半導体ＮＲを形成する。ｐ型の半導体ＰＲとｎ型の半導体ＮＲとの間の突起部からなる半導体層ＳＬが真性半導体からなるコア層ＯＷとなる。
次に、第１光信号線ＯＴ１、第２光信号線ＯＴ２、光変調器ＰＣおよびグレーティングカプラＧＣを覆うように第１層間絶縁膜ＩＤ１を形成する。第１層間絶縁膜ＩＤ１は、例えばプラズマＣＶＤ（Chemical Vapor Deposition）法により形成された酸化シリコン（ＳｉＯ２）からなり、その厚さは、例えば２〜３μｍ程度である。続いて、第１層間絶縁膜ＩＤ１の上面を、例えばＣＭＰ法などにより平坦化する。
次に、図１２に示すように、第１層間絶縁膜ＩＤ１に、光変調器ＰＣのｐ型の半導体ＰＲおよびｎ型の半導体ＮＲにそれぞれ達する第１接続孔ＣＴ１を形成した後、第１接続孔ＣＴ１の内部を導電膜により埋め込み、この埋め込まれた導電膜からなる第１プラグＰＬ１を形成する。第１プラグＰＬ１は、例えばアルミニウム（Ａｌ）またはタングステン（Ｗ）などからなる。
次に、第１層間絶縁膜ＩＤ１上に、例えばスパッタリング法などにより、金属膜、例えばアルミニウム（Ａｌ）膜を堆積した後、レジストマスクを用いて、この金属膜をドライエッチング法により加工して、第１層目の配線Ｍ１を形成する。
次に、第１層間絶縁膜ＩＤ１と同様にして、第１層目の配線Ｍ１を覆うように第２層間絶縁膜ＩＤ２を形成する。第２層間絶縁膜ＩＤ２は、例えばプラズマＣＶＤ法により形成された酸化シリコン（ＳｉＯ２）からなり、その厚さは、例えば１μｍ以上である。続いて、第２層間絶縁膜ＩＤ２の上面を、例えばＣＭＰ法などにより平坦化する。
次に、第２層間絶縁膜ＩＤ２に、第１層目の配線Ｍ１に達する接続孔ＣＴ２を形成した後、第２接続孔ＣＴ２の内部を導電膜により埋め込み、この埋め込まれた導電膜からなる第２プラグＰＬ２を形成する。第２プラグＰＬ２は、例えばアルミニウム（Ａｌ）またはタングステン（Ｗ）などからなる。
次に、第２層間絶縁膜ＩＤ２上に、例えばスパッタリング法などにより、金属膜、例えばアルミニウム（Ａｌ）膜を堆積した後、レジストマスクを用いて、この金属膜をドライエッチング法により加工して、第２層目の配線Ｍ２を形成する。
その後、第２層目の配線Ｍ２を覆うように保護膜ＴＣを形成する。保護膜ＴＣは、例えば酸窒化シリコン（ＳｉＣＮ）からなる。その後、保護膜ＴＣを加工して、第２層目の配線Ｍ２の上面を露出させる。これにより、本実施の形態１による半導体装置が略完成する。
このように、本実施の形態１によれば、対称性の良いリブ構造を有するシリコン光導波路が形成できるので、伝搬損失の少ない光デバイスを得ることができる。
（実施の形態２）
≪光デバイスの構造≫
本実施の形態２による光デバイスについて図１３を用いて説明する。図１３は、本実施の形態２による光デバイスを示す要部断面図であり、光導波方向と直交する断面が四角形状の光導波路からなる第１光信号線、光導波方向と直交する断面が凸形状の光導波路からなる第２光信号線、光変調器の位相変調部、グレーティングカプラおよびゲルマニウム受光器の要部断面を示す。
前述の実施の形態１と相違する点は、第１光信号線ＯＴ１を構成する光導波路の上面、ならびに第２光信号線ＯＴ２、光変調器ＰＣおよびグレーティングカプラＧＣを構成するリブ構造の光導波路の突起部の上面に絶縁膜ＩＦ２が形成されていることである。絶縁膜ＩＦ２は、例えば窒化シリコン（Ｓｉ３Ｎ４）または酸化シリコン（ＳｉＯ２）などからなる。この絶縁膜ＩＦ２を形成することにより、後述する光デバイスの製造方法において生じる半導体層ＳＬの表面ラフネスを防止することができる。
≪光デバイスの製造方法≫
本実施の形態２による光デバイスの製造方法について、図１４〜図１９を用いて工程順に説明する。図１４〜図１９は、本実施の形態２による製造工程中の光デバイスの要部断面図である。Ａ領域には第１光信号線（光導波方向と直交する断面が四角形状の光導波路）を示し、Ｂ領域には第２光信号線（光導波方向と直交する断面が凸形状の光導波路）を示し、Ｃ領域には光変調器の位相変調部を示し、Ｄ領域にはグレーティングカプラを示す。Ａ領域、Ｂ領域およびＣ領域では、光導波方向と直交する断面を示しており、Ｄ領域では、光導波方向の断面を示している。
まず、図１４に示すように、前述の実施の形態１と同様のＳＯＩ基板を準備する。次に、半導体層ＳＬ上に絶縁膜ＩＦ２を形成する。絶縁膜ＩＦ２は、例えば窒化シリコン（Ｓｉ３Ｎ４）または酸化シリコン（ＳｉＯ２）などからなり、その厚さは、例えば２〜１０ｎｍ程度である。
次に、絶縁膜ＩＦ２を加工するための第１レジストマスクＲＭ１を形成する。第１レジストマスクＲＭ１は、例えば絶縁膜ＩＦ２上にフォトレジストを塗布した後、ＡｒＦエキシマレーザ（波長１９３ｎｍ）を用いた液浸露光を行い、続いて現像処理を行い、フォトレジストをパターニングすることにより形成される。
次に、図１５に示すように、第１レジストマスクＲＭ１をエッチングマスクとして、絶縁膜ＩＦ２をエッチングする。これにより、Ｂ領域では第２信号線ＯＴ２の光導波路のスラブ部となる半導体層ＳＬ、Ｃ領域では光変調器ＰＣの光導波路のスラブ部となる半導体層ＳＬおよびＤ領域ではグレーティングカプラＧＣの光導波路のスラブ部となる半導体層ＳＬが露出するように、絶縁膜ＩＦ２からなるハードマスクＨＭが形成される。すなわち、Ｂ領域およびＣ領域では光導波方向と直交する方向における突起部の幅およびスラブ部の幅を定め、Ｄ領域では光導波方向における突起部の幅および互いに隣り合う突起部の間隔（スラブ部の幅）を定めるハードマスクＨＭが形成される。その後、酸素（Ｏ２）プラズマアッシングにより第１レジストマスクＲＭ１を除去し、さらに、ＲＣＡ洗浄を行う。
次に、ハードマスクＨＭをエッチングマスクとして、半導体層ＳＬをハーフエッチングにより加工する。これにより、半導体層ＳＬに複数の溝を形成する。溝の深さは、例えば７０ｎｍ程度である。この溝は、Ｂ領域およびＣ領域では光導波方向と直交する方向における突起部の幅およびスラブ部の幅を定め、Ｄ領域では光導波方向における突起部の幅および互いに隣り合う突起部の間隔（スラブ部の幅）を定める。また、溝の下に残る半導体層ＳＬの厚さが、各光導波路のスラブ部の厚さとなる。
さらに、Ｂ領域では第２光信号線ＯＴ２の光導波路の突起部となる半導体層ＳＬ、Ｃ領域では光変調器ＰＣの光導波路の突起部となる半導体層ＳＬ、およびＤ領域ではグレーティングカプラＧＣの光導波路の突起部となる半導体層ＳＬが形成される。
ハーフエッチングに用いるエッチングガスには、例えば塩素（Ｃｌ２）系ガス、臭化水素（ＨＢｒ）系ガス、四フッ化炭素（ＣＦ４）系ガスまたは六フッ化硫黄（ＳＦ６）系ガスなどを用いる。
次に、図１６に示すように、半導体層ＳＬに形成された複数の溝のそれぞれの内部が埋まるように、例えばＳＡ−ＣＶＤ法により、半導体層ＳＬ上に絶縁膜ＩＦ１を形成する。この絶縁膜ＩＦ１は、Ｂ領域およびＣ領域では光導波方向と直交する方向における突起部の幅およびスラブ部の幅を定め、Ｄ領域では光導波方向における突起部の幅および互いに隣り合う突起部の間隔（スラブ部の幅）を定める。
絶縁膜ＩＦ１は、例えば酸化シリコン（ＳｉＯ２）であり、その厚さは、例えば１４０ｎｍ程度である。なお、絶縁膜ＩＦ１は、酸化シリコン（ＳｉＯ２）に限定されるものではなく、半導体層ＳＬを構成するシリコン（Ｓｉ）とエッチング選択比がとれる絶縁膜であればよい。但し、前述したように、屈折率を考慮すれば、酸化シリコン（ＳｉＯ２）が好ましい。
次に、絶縁膜ＩＦ１の上面を、例えばＣＭＰ法などにより研削して、半導体層ＳＬに形成された複数の溝のそれぞれの内部に、絶縁膜ＩＦ１を埋め込む。
ところで、半導体層ＳＬの表面ラフネスは、光導波路の伝搬損失を生じるため、半導体層ＳＬの表面は削らないことが望ましい。そこで、本実施の形態２では、絶縁膜ＩＦ１を研削する際、半導体層ＳＬ上に形成されている絶縁膜ＩＦ２をストッパーとして用いる。これにより、半導体層ＳＬの表面は削れないので、半導体層ＳＬの表面ラフネスに起因する光導波路の伝搬損失を防止することができる。
次に、図１７に示すように、半導体層ＳＬを加工するための第２レジストマスクＲＭ２を形成する。第２レジストマスクＲＭ２は、例えば半導体層ＳＬ上にフォトレジストを塗布した後、ＡｒＦエキシマレーザ（波長１９３ｎｍ）を用いた液浸露光を行い、続いて現像処理を行い、フォトレジストをパターニングすることにより形成される。
ここで、Ａ領域では第１光信号線ＯＴ１の光導波路となる半導体層ＳＬを覆うように、第２レジストマスクＲＭ２は形成される。また、Ｂ領域では第２光信号線ＯＴ２の光導波路となる半導体層ＳＬを覆い、第２レジストマスクＲＭ２のパターン端が絶縁膜ＩＦ１上に確実に位置するように、アライメントずれなどを考慮して第２レジストマスクＲＭ２は形成される。また、Ｃ領域では光変調器ＰＣの光導波路となる半導体層ＳＬを覆い、第２レジストマスクＲＭ２のパターン端が絶縁膜ＩＦ１上に確実に位置するように、アライメントずれなどを考慮して第２レジストマスクＲＭ２は形成される。また、Ｄ領域ではグレーティングカプラＧＣの光導波路となる半導体層ＳＬを覆い、第２レジストマスクＲＭ２のパターン端がグレーティングカプラＧＣの光導波方向の両端の成膜時の厚さを有する半導体層ＳＬ上に位置するように、アライメントずれなどを考慮して第２レジストマスクＲＭ２は形成される。
次に、図１８に示すように、第２レジストマスクＲＭ２および絶縁膜ＩＦ１をエッチングマスクとして、絶縁膜ＩＦ２エッチングし、さらに半導体層ＳＬをフルエッチングにより加工する。これにより、Ａ領域に第１光信号線ＯＴ１の光導波路を構成する光導波方向に直交する断面が四角形状の半導体層ＳＬ、Ｂ領域に第２光信号線ＯＴ２の光導波路を構成する光導波方向に直交する断面が凸形状の半導体層ＳＬ、Ｃ領域に光変調器ＰＣの光導波路を構成する光導波方向に直交する断面が凸形状の半導体層ＳＬを形成する。さらに、Ｄ領域にグレーティングカプラＧＣの光導波路を構成する光導波方向の断面が凸形状の半導体層ＳＬを形成する。
ここで、Ｂ領域に形成された第２信号線ＯＴ２の光導波路およびＣ領域に形成された光変調器ＰＣの光導波路では、光導波方向と直交する方向における突起部の幅およびスラブ部の幅は絶縁膜ＩＦ１によってすでに決まっている。よって、第２レジストマスクＲＭ２のアライメントばらつきが生じても、光導波路の対称性は確保することができる。
従って、本実施の形態２によれば、リブ構造の光導波路を形成する際、アライメントばらつきは考慮する必要はなく、主として、ハーフエッチングにおける寸法ばらつき（例えば約１ｎｍ）とフルエッチングにおける寸法ばらつき（例えば約１ｎｍ）がリブ構造の光導波路の対称性に影響を及ぼす。一般に、アライメントばらつきは約１０ｎｍ程度であることから、リブ構造の光導波路の対称性を著しく向上させることができる。
また、ハーフエッチングにより形成された溝の内部には絶縁膜ＩＦ１が埋め込まれて、絶縁膜ＩＦ１，ＩＦ２の上面は平坦になっていることから、所望する厚さおよび寸法の第２レジストマスクＲＭ２を容易に形成することができる。これにより、再現性よく、凸形状の光導波路を形成することができる。
次に、前述の実施の形態１と同様にして、図１９に示すように、第１層目の配線Ｍ１および第２層目の配線Ｍ２などを形成し、その後、第２層目の配線Ｍ２を覆う保護膜ＴＣを形成する。これにより、本実施の形態２による半導体装置が略完成する。
このように、本実施の形態２によれば、光導波路を構成する半導体層ＳＬの表面ラフネスも低減できるので、前述の実施の形態１よりも、さらに伝搬損失の少ない光デバイスを得ることが可能となる。
（実施の形態３）
≪光デバイスの構造≫
本実施の形態３による光デバイスについて図２０を用いて説明する。図２０は、本実施の形態３による光デバイスを示す要部断面図であり、光導波方向と直交する断面が四角形状の光導波路からなる第１光信号線、光導波方向と直交する断面が凸形状の光導波路からなる第２光信号線、光変調器の位相変調部、グレーティングカプラおよびゲルマニウム受光器の要部断面を示す。
前述の実施の形態１と相違する点は、第１光信号線ＯＴ１を構成する光導波路の上面、ならびに第２光信号線ＯＴ２、光変調器ＰＣおよびグレーティングカプラＧＣを構成するリブ構造の光導波路の突起部の上面にも絶縁膜ＩＦ１が形成されていることである。絶縁膜ＩＦ１を、第１光信号線ＯＴ１を構成する光導波路の上面、ならびに第２光信号線ＯＴ２、光変調器ＰＣおよびグレーティングカプラＧＣを構成するリブ構造の光導波路の突起部の上面に形成することにより、後述する光デバイスの製造方法において生じる半導体層ＳＬの表面ラフネスを防止することができる。
≪光デバイスの製造方法≫
本実施の形態３による光デバイスの製造方法について、図２１〜図２６を用いて工程順に説明する。図２１〜図２６は、本実施の形態３による製造工程中の光デバイスの要部断面図である。Ａ領域には第１光信号線（光導波方向と直交する断面が四角形状の光導波路）を示し、Ｂ領域には第２光信号線（光導波方向と直交する断面が凸形状の光導波路）を示し、Ｃ領域には光変調器の位相変調部を示し、Ｄ領域にはグレーティングカプラを示す。Ａ領域、Ｂ領域およびＣ領域では、光導波方向と直交する断面を示しており、Ｄ領域では、光導波方向の断面を示している。
まず、図２１に示すように、前述の実施の形態１と同様のＳＯＩ基板を準備し、さらに、半導体層ＳＬを加工するための第１レジストマスクＲＭ１を形成する。第１レジストマスクＲＭ１は、例えば半導体層ＳＬ上にフォトレジストを塗布した後、ＡｒＦエキシマレーザ（波長１９３ｎｍ）を用いた液浸露光を行い、続いて現像処理を行い、フォトレジストをパターニングすることにより形成される。
ここで、Ｂ領域では第２信号線ＯＴ２の光導波路のスラブ部となる半導体層ＳＬ、Ｃ領域では光変調器ＰＣの光導波路のスラブ部となる半導体層ＳＬおよびＤ領域ではグレーティングカプラＧＣの光導波路のスラブ部となる半導体層ＳＬが露出するように、第１レジストマスクＲＭ１は形成される。すなわち、Ｂ領域およびＣ領域では光導波方向と直交する方向におけるス突起部の幅およびスラブ部の幅を定め、Ｄ領域では光導波方向における突起部の幅および互いに隣り合う突起部の間隔（スラブ部の幅）を定める第１レジストマスクＲＭ１が形成される。
次に、図２２に示すように、第１レジストマスクＲＭ１をエッチングマスクとして、半導体層ＳＬをハーフエッチングにより加工する。これにより、半導体層ＳＬに複数の溝を形成する。溝の深さは、例えば７０ｎｍ程度である。この溝は、Ｂ領域およびＣ領域では光導波方向と直交する方向における突起部の幅およびスラブ部の幅を定め、Ｄ領域では光導波方向における突起部の幅および互いに隣り合う突起部の間隔（スラブ部の幅）を定める。また、溝の下に残る半導体層ＳＬの厚さが、各光導波路のスラブ部の厚さとなる。
さらに、Ｂ領域では第２光信号線ＯＴ２の光導波路の突起部となる半導体層ＳＬ、Ｃ領域では光変調器ＰＣの光導波路の突起部となる半導体層ＳＬ、およびＤ領域ではグレーティングカプラＧＣの光導波路の突起部となる半導体層ＳＬが形成される。
ハーフエッチングに用いるエッチングガスには、例えば塩素（Ｃｌ２）系ガス、臭化水素（ＨＢｒ）系ガス、四フッ化炭素（ＣＦ４）系ガスまたは六フッ化硫黄（ＳＦ６）系ガスなどを用いる。ハーフエッチング後、酸素（Ｏ２）プラズマアッシングにより第１レジストマスクＲＭ１を除去し、さらに、ＲＣＡ洗浄を行う。その後、ウエットエッチング処理を行い、半導体層ＳＬの表面などに形成された自然酸化膜などを除去する。
次に、図２３に示すように、半導体層ＳＬに形成された複数の溝のそれぞれの内部が埋まるように、例えばＳＡ−ＣＶＤ法により、半導体層ＳＬ上に絶縁膜ＩＦ１を形成する。この絶縁膜ＩＦ１は、Ｂ領域およびＣ領域では光導波方向と直交する方向における突起部の幅およびスラブ部の幅を定め、Ｄ領域では光導波方向における突起部の幅および互いに隣り合う突起部の間隔（スラブ部の幅）を定める。
絶縁膜ＩＦ１は、例えば酸化シリコン（ＳｉＯ２）であり、その厚さは、例えば１４０ｎｍ程度である。なお、絶縁膜ＩＦ１は、酸化シリコン（ＳｉＯ２）に限定されるものではなく、半導体層ＳＬを構成するシリコン（Ｓｉ）とエッチング選択比がとれる絶縁膜であればよい。但し、前述したように、屈折率を考慮すれば、酸化シリコン（ＳｉＯ２）が好ましい。
次に、絶縁膜ＩＦ１の上面を、例えばＣＭＰ法などにより研削して、半導体層ＳＬに形成された複数の溝のそれぞれの内部に、絶縁膜ＩＦ１を埋め込む。
ところで、前述の実施の形態２において説明したように、半導体層ＳＬの表面ラフネスは、光導波路の伝搬損失を生じるため、半導体層ＳＬの表面は削らないことが望ましい。そこで、本実施の形態３では、絶縁膜ＩＦ１を研削する際、絶縁膜ＩＦ１を半導体層ＳＬの上面が露出まで研削せずに、半導体層ＳＬの上面に絶縁膜ＩＦ１を残している。これにより、半導体層ＳＬの表面は削れないので、半導体層ＳＬの表面ラフネスに起因する光導波路の伝搬損失を防止することができる。溝が形成されていない半導体層ＳＬの上面に残る絶縁膜ＩＦ１（以下、保護絶縁膜ＩＦ１ａと言う。）の厚さは、例えば２〜１０ｎｍ程度である。
次に、図２４に示すように、半導体層ＳＬを加工するための第２レジストマスクＲＭ２を形成する。第２レジストマスクＲＭ２は、例えば半導体層ＳＬ上にフォトレジストを塗布した後、ＡｒＦエキシマレーザ（波長１９３ｎｍ）を用いた液浸露光を行い、続いて現像処理を行い、フォトレジストをパターニングすることにより形成される。
ここで、Ａ領域では第１光信号線ＯＴ１の光導波路となる半導体層ＳＬを覆うように、第２レジストマスクＲＭ２は形成される。また、Ｂ領域では第２光信号線ＯＴ２の光導波路となる半導体層ＳＬを覆い、第２レジストマスクＲＭ２のパターン端が絶縁膜ＩＦ１上に確実に位置するように、アライメントずれなどを考慮して第２レジストマスクＲＭ２は形成される。また、Ｃ領域では光変調器ＰＣの光導波路となる半導体層ＳＬを覆い、第２レジストマスクＲＭ２のパターン端が絶縁膜ＩＦ１上に確実に位置するように、アライメントずれなどを考慮して第２レジストマスクＲＭ２は形成される。また、Ｄ領域ではグレーティングカプラＧＣの光導波路となる半導体層ＳＬを覆い、第２レジストマスクＲＭ２のパターン端がグレーティングカプラＧＣの光導波方向の両端の成膜時の厚さを有する半導体層ＳＬ上に位置するように、アライメントずれなどを考慮して第２レジストマスクＲＭ２は形成される。
次に、図２５に示すように、第２レジストマスクＲＭ２をエッチングマスクとして、保護絶縁膜ＩＦ１ａをエッチングし、さらに第２レジストマスクＲＭ２および絶縁膜ＩＦ１をエッチングマスクとして、半導体層ＳＬをフルエッチングにより加工する。これにより、Ａ領域に第１光信号線ＯＴ１の光導波路を構成する光導波方向に直交する断面が四角形状の半導体層ＳＬ、Ｂ領域に第２光信号線ＯＴ２の光導波路を構成する光導波方向に直交する断面が凸形状の半導体層ＳＬ、Ｃ領域に光変調器ＰＣの光導波路を構成する光導波方向に直交する断面が凸形状の半導体層ＳＬを形成する。さらに、Ｄ領域にグレーティングカプラＧＣの光導波路を構成する光導波方向の断面が凸形状の半導体層ＳＬを形成する。
ここで、Ｂ領域に形成された第２信号線ＯＴ２の光導波路およびＣ領域に形成された光変調器ＰＣの光導波路では、光導波方向と直交する方向における突起部の幅およびスラブ部の幅は絶縁膜ＩＦ１によってすでに決まっている。よって、第２レジストマスクＲＭ２のアライメントばらつきが生じても、光導波路の対称性は確保することができる。
従って、本実施の形態３によれば、リブ構造の光導波路を形成する際、アライメントばらつきは考慮する必要はなく、主として、ハーフエッチングにおける寸法ばらつき（例えば約１ｎｍ）とフルエッチングにおける寸法ばらつき（例えば約１ｎｍ）がリブ構造の光導波路の対称性に影響を及ぼす。一般に、アライメントばらつきは約１０ｎｍ程度であることから、リブ構造の光導波路の対称性を著しく向上させることができる。
また、ハーフエッチングにより形成された溝の内部には絶縁膜ＩＦ１が埋め込まれて、絶縁膜ＩＦ１および保護絶縁膜ＩＦ１ａの上面は平坦になっていることから、所望する厚さおよび寸法の第２レジストマスクＲＭ２を容易に形成することができる。これにより、再現性よく、凸形状の光導波路を形成することができる。
次に、前述の実施の形態１と同様にして、図２６に示すように、第１層目の配線Ｍ１および第２層目の配線Ｍ２などを形成し、その後、第２層目の配線Ｍ２を覆う保護膜ＴＣを形成する。これにより、本実施の形態３による半導体装置が略完成する。
このように、本実施の形態３によれば、光導波路を構成する半導体層ＳＬの表面ラフネスも低減できるので、前述の実施の形態１よりも、さらに伝搬損失の少ない光デバイスを得ることが可能となる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
Ｃ１，Ｃ２，Ｃ３ シリコン電子回路
ＣＬ 絶縁層
ＣＴ１ 第１接続孔
ＣＴ２ 第２接続孔
ＧＣ グレーティングカプラ
ＧＥ ゲルマニウム層
ＨＭ ハードマスク
ＩＤ１ 第１層間絶縁膜
ＩＤ２ 第２層間絶縁膜
ＩＦ１ 絶縁膜
ＩＦ１ａ 保護絶縁膜
ＩＦ２ 絶縁膜
ＩＰ インターポーザ
ＬＳ 光源
Ｍ１ 第１層目の配線
Ｍ２ 第２層目の配線
ＮＲ ｎ型の半導体
ＮＳ ｎ型層
ＯＴ１ 第１光信号線
ＯＴ２ 第２光信号線
ＯＷ コア層
Ｐ１ 光変調器
Ｐ２，Ｐ３ 光結合器
Ｐ４ 受光器
ＰＣ 光変調器
ＰＤ ゲルマニウム受光器
ＰＬ１ 第１プラグ
ＰＬ２ 第２プラグ
ＰＭ 位相変調部
ＰＲ ｐ型の半導体
ＰＳ ｐ型層
ＲＭ１ 第１レジストマスク
ＲＭ２ 第２レジストマスク
ＳＣ１、ＳＣ２，ＳＣ３，ＳＣ４ 半導体チップ
ＳＬ 半導体層
ＳＭ 半導体装置
ＳＵＢ 半導体基板
ＴＣ 保護膜

Claims (8)

  1. 光の導波方向に沿って延在する第１厚さの半導体層からなる第１板部と、前記第１板部の幅方向の両側にそれぞれ配置された前記第１厚さよりも薄い第２厚さの前記半導体層からなる第２板部とから構成される光導波路を備える半導体装置の製造方法であって、
    （ａ）半導体基板と、前記半導体基板の上面上の第１絶縁膜と、前記第１絶縁膜の上面上の前記第１厚さの半導体層とからなる基板を準備する工程、
    （ｂ）前記第２板部が形成される第２板部領域が開口する第１レジストマスクを、前記半導体層の上面上に形成する工程、
    （ｃ）前記第１レジストマスクをエッチングマスクとして前記半導体層に第１のエッチングを行い、前記第２厚さの前記半導体層を残して、前記第２板部領域に溝を形成する工程、
    （ｄ）前記溝の内部を含む前記半導体層の上面上に第２絶縁膜を形成した後、前記第２絶縁膜を研削して、前記溝の内部に前記第２絶縁膜を埋め込む工程、
    （ｅ）前記第１板部が形成される第１板部領域の前記半導体層を覆い、パターン端が前記第２絶縁膜上に位置する第２レジストマスクを、前記半導体層の上面上および前記第２絶縁膜の上面上に形成する工程、
    （ｆ）前記第２レジストマスクおよび前記第２絶縁膜をエッチングマスクとして前記半導体層に第２のエッチングを行い、前記第１板部領域に前記第１厚さの前記第１板部を形成し、前記第２板部領域に前記第２厚さの前記第２板部を形成する工程、
    を含む、半導体装置の製造方法。
  2. 請求項１記載の半導体装置の製造方法において、
    前記（ｄ）工程では、前記第１絶縁膜の上面から前記第１板部の上面までの高さと、前記第１絶縁膜の上面から前記第２絶縁膜の上面までの高さとを同じにする、半導体装置の製造方法。
  3. 請求項１記載の半導体装置の製造方法において、
    前記（ｄ）工程では、前記第１板部領域の前記半導体層の上面上に、２〜１０ｎｍの厚さの前記第２絶縁膜を残す、半導体装置の製造方法。
  4. 請求項１記載の半導体装置の製造方法において、
    前記第１絶縁膜および前記第２絶縁膜は酸化シリコンからなり、前記半導体層はシリコンからなる、半導体装置の製造方法。
  5. 光の導波方向に沿って延在する第１厚さの半導体層からなる第１板部と、前記第１板部の幅方向の両側にそれぞれ配置された前記第１厚さよりも薄い第２厚さの前記半導体層からなる第２板部とから構成される光導波路を備える半導体装置の製造方法であって、
    （ａ）半導体基板と、前記半導体基板の主面上の第１絶縁膜と、前記第１絶縁膜の上面上の前記第１厚さの半導体層とからなる基板を準備する工程、
    （ｂ）前記半導体層の上面上に、第２絶縁膜を形成する工程、
    （ｃ）前記第２板部が形成される第２板部領域が開口する第１レジストマスクを、前記第２絶縁膜の上面上に形成する工程、
    （ｄ）前記第１レジストマスクをエッチングマスクとして前記第２絶縁膜に第１のエッチングを行い、前記第２板部領域が開口する、前記第２絶縁膜からなるハードマスクを形成する工程、
    （ｅ）前記ハードマスクをエッチングマスクとして前記半導体層に第２のエッチングを行い、前記第２厚さの前記半導体層を残して、前記第２板部領域に溝を形成する工程、
    （ｆ）前記溝の内部を含む前記第２絶縁膜の上面上に第３絶縁膜を形成した後、前記第３絶縁膜を研削して、前記溝の内部に前記第３絶縁膜を埋め込む工程、
    （ｇ）前記第１板部が形成される第１板部領域の前記第２絶縁膜を覆い、パターン端が前記第３絶縁膜上に位置する第２レジストマスクを、前記第２絶縁膜の上面上および前記第３絶縁膜の上面上に形成する工程、
    （ｈ）前記第２レジストマスクおよび前記第３絶縁膜をエッチングマスクとして前記第２絶縁膜および前記半導体層に第３のエッチングを行い、前記第１板部領域に前記第１厚さの前記第１板部を形成し、前記第２板部領域に前記第２厚さの前記第２板部を形成する工程、
    を含む、半導体装置の製造方法。
  6. 請求項５記載の半導体装置の製造方法において、
    前記（ｆ）工程では、前記第１絶縁膜の上面から前記第２絶縁膜の上面までの高さと、前記第１絶縁膜の上面から前記第３絶縁膜の上面までの高さとを同じにする、半導体装置の製造方法。
  7. 請求項５記載の半導体装置の製造方法において、
    前記第２絶縁膜の厚さは、２〜１０ｎｍである、半導体装置の製造方法。
  8. 請求項５記載の半導体装置の製造方法において、
    前記第１絶縁膜および前記第３絶縁膜は酸化シリコンからなり、前記第２絶縁膜は窒化シリコンまたは酸化シリコンからなり、前記半導体層はシリコンからなる、半導体装置の製造方法。
JP2015155195A 2015-08-05 2015-08-05 半導体装置の製造方法 Active JP6533118B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2015155195A JP6533118B2 (ja) 2015-08-05 2015-08-05 半導体装置の製造方法
US15/212,170 US9910219B2 (en) 2015-08-05 2016-07-15 Semiconductor device and manufacturing method thereof
US15/871,569 US10267991B2 (en) 2015-08-05 2018-01-15 Semiconductor device and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2015155195A JP6533118B2 (ja) 2015-08-05 2015-08-05 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2017032911A JP2017032911A (ja) 2017-02-09
JP6533118B2 true JP6533118B2 (ja) 2019-06-19

Family

ID=57989205

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015155195A Active JP6533118B2 (ja) 2015-08-05 2015-08-05 半導体装置の製造方法

Country Status (2)

Country Link
US (2) US9910219B2 (ja)
JP (1) JP6533118B2 (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6556511B2 (ja) 2015-06-17 2019-08-07 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP6664897B2 (ja) * 2015-07-22 2020-03-13 ルネサスエレクトロニクス株式会社 半導体装置
JP6533118B2 (ja) * 2015-08-05 2019-06-19 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2018180332A (ja) * 2017-04-14 2018-11-15 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US11067749B2 (en) * 2019-11-21 2021-07-20 Globalfoundries U.S. Inc. Waveguides with cladding layers of gradated refractive index
US10884192B1 (en) * 2019-12-16 2021-01-05 Hewlett Packard Enterprise Development Lp Single-etch wide-bandwidth grating couplers with individually-tuned grating sections
US11614592B2 (en) * 2020-01-22 2023-03-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices and methods of manufacture

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2369453B (en) * 2000-11-24 2002-07-31 Bookham Technology Plc Fabrication of integrated circuit
WO2004095084A2 (en) * 2003-04-23 2004-11-04 Siophcal, Inc. Sub-micron planar lightwave devices formed on an soi optical platform
US20080310808A1 (en) * 2007-06-18 2008-12-18 International Business Machines Corporation Photonic waveguide structure with planarized sidewall cladding layer
US7847353B2 (en) * 2008-12-05 2010-12-07 Bae Systems Information And Electronic Systems Integration Inc. Multi-thickness semiconductor with fully depleted devices and photonic integration
US8483520B2 (en) * 2009-02-25 2013-07-09 Nec Corporation Optical modulation structure and optical modulator
JP5359430B2 (ja) 2009-03-19 2013-12-04 凸版印刷株式会社 パターン形成方法、インプリントモールド及びフォトマスク
US8150223B2 (en) * 2009-03-31 2012-04-03 Oracle America, Inc. Thermal tuning of an optical device
JP5065333B2 (ja) * 2009-05-15 2012-10-31 日本電信電話株式会社 可変光減衰器
US20130188918A1 (en) * 2012-01-24 2013-07-25 Teraxion, Inc. Double Cladding Silicon-on-Insulator Optical Structure
JP2014134593A (ja) * 2013-01-08 2014-07-24 Nec Corp 光導波路デバイスおよびその製造方法
WO2014155450A1 (ja) * 2013-03-26 2014-10-02 日本電気株式会社 シリコンベース電気光学変調装置
FR3009893B1 (fr) * 2013-08-26 2016-12-30 Commissariat Energie Atomique Procede de fabrication d'une jonction pin en arete et a zones dopees espacees, application a la fabrication de modulateurs electro-optique en silicium et photo-detecteurs en germanium
JP2015129827A (ja) * 2014-01-07 2015-07-16 技術研究組合光電子融合基盤技術研究所 Ｍｏｓ型光変調器及びグレーティングカプラの製造方法
US9766484B2 (en) 2014-01-24 2017-09-19 Cisco Technology, Inc. Electro-optical modulator using waveguides with overlapping ridges
KR20160019044A (ko) * 2014-05-29 2016-02-18 에스케이하이닉스 주식회사 광변조기 및 그 제조 방법
JP2017032680A (ja) * 2015-07-30 2017-02-09 ルネサスエレクトロニクス株式会社 半導体装置
JP6533118B2 (ja) * 2015-08-05 2019-06-19 ルネサスエレクトロニクス株式会社 半導体装置の製造方法

Also Published As

Publication number Publication date
US20170038530A1 (en) 2017-02-09
US20180136391A1 (en) 2018-05-17
US9910219B2 (en) 2018-03-06
JP2017032911A (ja) 2017-02-09
US10267991B2 (en) 2019-04-23

Similar Documents

Publication Publication Date Title
JP6533118B2 (ja) 半導体装置の製造方法
US10818650B2 (en) Semiconductor module and method of manufacturing the same, and method of communication using the same
US10185092B1 (en) Hybrid grating couplers that overlap via an interconnect structure having a metallization layer
US10466415B2 (en) Semiconductor device and method of manufacturing the same
JP6482790B2 (ja) 光半導体装置
US10180538B1 (en) Semiconductor device and method for manufacturing same
CN105428431A (zh) 电介质平板波导的硅界面
US10038114B2 (en) Semiconductor device and manufacturing method thereof
US10078182B2 (en) Semiconductor device and method for manufacturing the same
JP2016218132A (ja) 半導体装置
US11137560B2 (en) Semiconductor module, manufacturing method thereof, and communication method using the same
TW201921705A (zh) 半導體裝置及其製造方法
US20180299706A1 (en) Semiconductor device and method of manufacturing same
US20230273370A1 (en) Optical isolator integrated with optical devices
US10416481B2 (en) Semiconductor device
US10162110B2 (en) Semiconductor device and method for manufacturing the same
TW202310435A (zh) 耦合系統
JP2019215503A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180521

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20190228

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190305

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190417

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20190514

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190523

R150 Certificate of patent or registration of utility model

Ref document number: 6533118

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150