JP2018180332A - 半導体装置およびその製造方法 - Google Patents

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愼一 桑原
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Abstract

【課題】半導体装置の製造コストの低減および半導体装置の特性の向上を図る。【解決手段】グレーティングカプラＧＣは、光導波方向に互いに離間する複数の突起部と、互いに隣り合う突起部の間のそれぞれに突起部と一体に形成されたスラブ部とを有し、ＭＯＳ型光変調器ＰＣは、光導波方向に延在する突起部と、突起部の両側のそれぞれに突起部と一体に形成されたスラブ部とを有する。そして、グレーティングカプラＧＣおよびＭＯＳ型光変調器ＰＣの突起部は、第１絶縁層ＣＬ１上に順次積層された第１半導体層ＳＬ１、第２絶縁層ＣＬ２および第２半導体層ＳＬ２から構成され、グレーティングカプラＧＣおよびＭＯＳ型光変調器ＰＣのスラブ部は、第１半導体層ＳＬ１から構成される。【選択図】図１

Description

本発明は半導体装置およびその製造方法に関し、例えばシリコンフォトニクスデバイスを内蔵した半導体装置に好適に利用できるものである。
リブ導波路のスラブ部分に金属電極が接続された領域を有し、その金属電極が接続された領域においてスラブ部分の厚さをその周囲のスラブ部分の厚さよりも大きくした電気光学装置が特開２０１１−１８０５９５号公報（特許文献１）に記載されている。この電気光学装置では、リブ導波路を用いてＭＯＳ（Metal Oxide Semiconductor）型光変調器が構成されている。
特開２０１１−１８０５９５号公報
例えば前記特許文献１に記載されているように、ＭＯＳ型光変調器をシリコンプラットフォームで実現する技術が提案されている。しかし、ＳＯＩ（Silicon On Isolation）基板にリブ導波路を用いたＭＯＳ型光変調器を形成すると、製造工程が複雑となり、製造コストが高くなるという課題がある。また、さらなるＭＯＳ型光変調器およびグレーティングカプラの特性の向上も望まれている。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態による半導体装置は、半導体基板の主面上に形成された第１絶縁層上にグレーティングカプラおよびＭＯＳ型光変調器を備える。グレーティングカプラは、光導波方向に互いに離間する複数の第１突起部と、互いに隣り合う第１突起部の間のそれぞれに第１突起部と一体に形成され、第１突起部よりも高さの低い第１スラブ部とを有する。ＭＯＳ型光変調器は、光導波方向に沿って延在する第２突起部と、第２突起部の両側のそれぞれに第２突起部と一体に形成され、第２突起部よりも高さの低い第２スラブ部とを有する。そして、第１突起部および第２突起部のそれぞれは、第１絶縁層上に順次積層された第１半導体層、第２絶縁層および第２半導体層から構成され、第１スラブ部および第２スラブ部のそれぞれは、第１半導体層から構成される。
一実施の形態による半導体装置の製造方法は、半導体基板の主面上に第１絶縁層、単結晶シリコンからなる第１半導体層、第２絶縁層および単結晶シリコンからなる第２半導体層が、半導体基板の主面側から順次形成された基板を準備する工程と、第２半導体層、第２絶縁層および第１半導体層を順次エッチングする工程と、を含む。上記エッチングでは、グレーティングカプラの形成領域に、第１半導体層、第２絶縁層および第２半導体層からなり、光導波方向に互いに離間する複数の第１突起部と、第１半導体層からなり、互いに隣り合う第１突起部の間のそれぞれに位置する第１スラブ部とを形成する。また、上記エッチングでは、ＭＯＳ型光変調器の形成領域に、第１半導体層、第２絶縁層および第２半導体層からなり、光導波方向に沿って延在する第２突起部と、第１半導体層からなり、第２突起部の両側のそれぞれに位置する第２スラブ部とを形成する。
一実施の形態によれば、半導体装置の製造コストの低減および半導体装置の特性の向上を図ることができる。
実施の形態による光信号線、グレーティングカプラおよびＭＯＳ型光変調器を示す要部断面図である。 実施の形態による製造工程中の光デバイスの要部断面図および比較例による製造工程中の光デバイスの要部断面図である。 図２に示す実施の形態による光デバイスの要部平面図である。 図２に続く、実施の形態による製造工程中の光デバイスの要部断面図、および図２に続く、比較例による製造工程中の光デバイスの要部断面図である。 図４に示す実施の形態による光デバイスの要部平面図である。 図４に続く、実施の形態による製造工程中の光デバイスの要部断面図、および図４に続く、比較例による製造工程中の光デバイスの要部断面図である。 図６に示す実施の形態による光デバイスの要部平面図である。 図６に続く、実施の形態による製造工程中の光デバイスの要部断面図、および図６に続く、比較例による製造工程中の光デバイスの要部断面図である。 図８に示す実施の形態による光デバイスの要部平面図である。 図８に続く、実施の形態による製造工程中の光デバイスの要部断面図である。 図１０に示す実施の形態による光デバイスの要部平面図である。 図１０に続く、実施の形態による製造工程中の光デバイスの要部断面図である。 図１２に示す実施の形態による光デバイスの要部平面図である。 図１２に続く、実施の形態による製造工程中の光デバイスの要部断面図である。 図１４に示す実施の形態による光デバイスの要部平面図である。 図１４に続く、実施の形態による製造工程中の光デバイスの要部断面図、および図８に続く、比較例による製造工程中の光デバイスの要部断面図である。 図１６に示す実施の形態による光デバイスの要部平面図である。 図１６に続く、実施の形態による製造工程中の光デバイスの要部断面図、および図１６に続く、比較例による製造工程中の光デバイスの要部断面図である。 図１８に示す実施の形態による光デバイスの要部平面図である。 図１８に続く、実施の形態による製造工程中の光デバイスの要部断面図、および図１８に続く、比較例による製造工程中の光デバイスの要部断面図である。 図２０に示す実施の形態による光デバイスの要部平面図である。 図２０に続く、比較例による製造工程中の光デバイスの要部断面図である。 図２２に続く、比較例による製造工程中の光デバイスの要部断面図である。 図２３に続く、比較例による製造工程中の光デバイスの要部断面図である。 図２４に続く、比較例による製造工程中の光デバイスの要部断面図である。 図２５に続く、比較例による製造工程中の光デバイスの要部断面図である。 図２６に続く、比較例による製造工程中の光デバイスの要部断面図である。 図２７に続く、比較例による製造工程中の光デバイスの要部断面図である。 図２８に続く、比較例による製造工程中の光デバイスの要部断面図である。 図２９に続く、比較例による製造工程中の光デバイスの要部断面図である。 図２０に続く、実施の形態による製造工程中の光デバイスの要部断面図、および図３０に続く、比較例による製造工程中の光デバイスの要部断面図である。 図３１に示す実施の形態による光デバイスの要部平面図である。 実施の形態の変形例による製造工程中の光デバイスの要部断面図である。 図３３に続く、変形例による製造工程中の光デバイスの要部断面図である。 図３４に続く、変形例による製造工程中の光デバイスの要部断面図である。 図３５に続く、変形例による製造工程中の光デバイスの要部断面図である。
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
また、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
また、「Ａからなる」、「Ａよりなる」、「Ａを有する」、「Ａを含む」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。また、断面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。
以下、本実施の形態を図面に基づいて詳細に説明する。
（実施の形態）
≪光デバイスの構造≫
本実施の形態による半導体装置を構成する種々の光デバイスの構造について図１を用いて説明する。図１は、本実施の形態による光信号線（光信号用の伝送線路）、グレーティングカプラ（Grating Coupler）およびＭＯＳ型光変調器を示す要部断面図である。
図１では、光信号線ＯＴおよびＭＯＳ型光変調器ＰＣは、光導波方向（光が伝搬する方向）と直交する断面を示しており、グレーティングカプラＧＣは、光導波方向の断面を示している。また、光信号線には、種々の構造があるが、本実施の形態では、光導波方向と直交する断面が四角形状の光信号線を例示する。
図１に示すように、光信号線ＯＴ、グレーティングカプラＧＣおよびＭＯＳ型光変調器ＰＣは、単結晶シリコン（Ｓｉ）からなる半導体基板ＳＢの主面上に、第１絶縁層（ＢＯＸ層、下層クラッド層とも言う。）ＣＬ１を介して形成されている。第１絶縁層ＣＬ１の厚さは、例えば２．０μｍ程度であり、相対的に厚く形成されているので、光信号線ＯＴ、グレーティングカプラＧＣおよびＭＯＳ型光変調器ＰＣと半導体基板ＳＢとの間の静電容量を小さく抑えることができる。
以下に、光信号線ＯＴ、グレーティングカプラＧＣおよびＭＯＳ型光変調器ＰＣのそれぞれの構造について説明する。
＜光信号線＞
図１に示すように、光信号線ＯＴは、単結晶シリコン（Ｓｉ）からなる第１半導体層ＳＬ１により形成されており、光導波方向と直交する断面は四角形状である。光信号線ＯＴの高さは、例えば０．２μｍ程度である。光導波方向と直交する断面における光信号線ＯＴの幅は、例えば０．１μｍ〜０．５μｍ程度であり、代表的な値としては０．４５μｍを例示することができる。
なお、本実施の形態では、光導波方向と直交する断面が四角形状の光信号線ＯＴを例示したが、これに限定されるものではない。例えば光導波方向と直交する断面が凸形状であり、突起部を有する光信号線を用いてもよい。すなわち、光導波方向に沿って延在する突起部と、突起部の両側のそれぞれに突起部と一体に形成されたスラブ部とを有する光信号線を用いてもよい。
光信号線ＯＴは、層間絶縁膜（上層クラッド層とも言う。）ＩＤにより覆われている。さらに、層間絶縁膜ＩＤ上に保護膜ＴＣが形成されている。層間絶縁膜ＩＤは、例えば酸化シリコン（ＳｉＯ２）などからなる。保護膜ＴＣは、例えば酸化シリコン（ＳｉＯ２）、酸窒化シリコン（ＳｉＯＮ）、ＰＳＧ（Phospho Silicate Glass）または窒化シリコン（ＳｉＮ）などからなる。光信号線ＯＴの上方には、後述の配線ＭＬは形成されていない。
＜グレーティングカプラ＞
図１に示すように、グレーティングカプラＧＣは、リブ構造を有する。グレーティングカプラＧＣの光導波方向に沿った断面は凸形状であり、グレーティングカプラＧＣは光導波方向に互いに離間した複数の突起部を有する。すなわち、グレーティングカプラＧＣは、光導波方向に互いに離間する複数の突起部と、互いに隣り合う突起部の間のそれぞれに突起部と一体に形成され、突起部よりも高さの低いスラブ部とを有する。
具体的には、第１絶縁層ＣＬ１上に、単結晶シリコン（Ｓｉ）からなり、リブ構造を有する第１半導体層ＳＬ１が形成されている。第１半導体層ＳＬ１は、光導波方向に互いに離間する複数の突起部と、互いに隣り合う突起部の間のそれぞれに突起部と一体に形成され、突起部よりも高さの低いスラブ部とを有し、光導波路として機能する。第１半導体層ＳＬ１の突起部の高さは、例えば０．２μｍ程度であり、光信号線ＯＴの高さと同じである。
さらに、第１半導体層ＳＬ１の複数の突起部上に、第２絶縁層ＣＬ２を介して光導波路として機能する第２半導体層ＳＬ２が形成されている。すなわち、グレーティングカプラＧＣの突起部は、第１半導体層ＳＬ１の突起部、第２絶縁層ＣＬ２および第２半導体層ＳＬ２からなり、グレーティングカプラＧＣのスラブ部は、第１半導体層ＳＬ１のスラブ部からなる。
第２絶縁層ＣＬ２は、例えば酸化シリコン（ＳｉＯ２）からなり、第２半導体層ＳＬ２は、例えば単結晶シリコン（Ｓｉ）からなる。第２絶縁層ＣＬ２の厚さは、例えば０．００２μｍ〜０．０１μｍ程度であり、代表的な値としては０．００５μｍを例示することができる。また、第２半導体層ＳＬ２の厚さは、例えば０．１μｍ〜０．３μｍ程度であり、代表的な値としては０．１６μｍを例示することができる。
従って、グレーティングカプラＧＣの突起部の高さは、第１半導体層ＳＬ１の突起部と、第２絶縁層ＣＬ２と、第２半導体層ＳＬ２とを積層した高さとなり、第１半導体層ＳＬ１から構成される光信号線ＯＴの高さよりも約２倍程度高くなる。
グレーティングカプラＧＣは、光導波路を伝搬する光に外部から入射するレーザ光を結合したり、光導波路を伝搬する光を外部へ出射したりする光デバイスである。グレーティングカプラＧＣを伝搬する光は、光導波路面に、伝搬方向に沿って設けられた周期的屈折率変調により、ある特定の方向に回折放射される。従って、グレーティングカプラＧＣの突起部の高さが高くなると、回折放射される光の量が多くなる。例えばグレーティングカプラＧＣの突起部の高さが約２倍になると、グレーティングカプラＧＣの特性は約２０％程度改善する。
グレーティングカプラＧＣは、層間絶縁膜ＩＤにより覆われている。さらに、層間絶縁膜ＩＤ上に保護膜ＴＣが形成されている。グレーティングカプラＧＣの上方には、後述の配線ＭＬは形成されていない。また、グレーティングカプラＧＣの上方に、保護膜ＴＣを形成しない場合もある。
＜ＭＯＳ型光変調器＞
図１に示すように、ＭＯＳ型光変調器ＰＣは、リブ構造を有する。ＭＯＳ型光変調器ＰＣの光導波方向と直交する断面は凸形状であり、ＭＯＳ型光変調器ＰＣは光導波方向に沿って延在する突起部を有する。すなわち、ＭＯＳ型光変調器ＰＣは、光導波方向に沿って延在し、光を伝搬するコア層となる突起部と、突起部の両側のそれぞれに突起部と一体に形成され、突起部よりも高さの低いスラブ部とを有する。
具体的には、第１絶縁層ＣＬ１上に、第１導電型（例えばｐ型）の単結晶シリコン（Ｓｉ）からなり、リブ構造を有する第１半導体層ＳＬ１が形成されている。第１半導体層ＳＬ１は、光導波方向に沿って延在する突起部と、突起部の両側のそれぞれに突起部と一体に形成され、突起部よりも高さの低いスラブ部とを有し、その突起部は、光導波路として機能する。第１半導体層ＳＬ１の突起部の高さは、例えば０．２μｍ程度であり、光信号線ＯＴの高さと同じである。
また、スラブ部の光導波方向と直交する断面における両端部は、後述の配線ＭＬが電気的に接続される部分であり、この配線接続部において、第１半導体層ＳＬ１は厚く形成されており、第１半導体層ＳＬ１の突起部の高さと第１半導体層ＳＬ１の配線接続部の高さとは同じである。なお、ここでは、第１半導体層ＳＬ１の配線接続部の高さは、第１半導体層ＳＬ１の突起部の高さと同じにしたが、第１半導体層ＳＬ１の突起部の高さよりも低くしてもよい。
さらに、第１半導体層ＳＬ１の突起部上に、第２絶縁層ＣＬ２を介して光導波路として機能する第２半導体層ＳＬ２が形成されている。すなわち、ＭＯＳ型光変調器ＰＣの突起部は、第１半導体層ＳＬ１の突起部、第２絶縁層ＣＬ２および第２半導体層ＳＬ２からなり、ＭＯＳ型光変調器ＰＣのスラブ部は、第１半導体層ＳＬ１のスラブ部からなる。
第２絶縁層ＣＬ２は、例えば酸化シリコン（ＳｉＯ２）からなり、第２半導体層ＳＬ２は、例えば第１導電型とは異なる第２導電型（例えばｎ型）の単結晶シリコン（Ｓｉ）からなる。第２絶縁層ＣＬ２の厚さは、例えば０．００２μｍ〜０．０１μｍ程度であり、代表的な値としては０．００５μｍを例示することができる。また、第２半導体層ＳＬ２の厚さは、例えば０．１μｍ〜０．３μｍ程度であり、代表的な値としては０．１６μｍを例示することができる。
ＭＯＳ型光変調器ＰＣでは、第１半導体層ＳＬ１の突起部およびその直上に設けられた第２半導体層ＳＬ２が光を伝搬するコア層となる。すなわち、ＭＯＳ型光変調器ＰＣの光導波路の本体であるコア層は、第２絶縁層ＣＬ２を介して設けられたｐ型の半導体である第１半導体層ＳＬ１とｎ型の半導体である第２半導体層ＳＬ２とから構成される。
ＭＯＳ型光変調器ＰＣでは、ｐ型の半導体である第１半導体層ＳＬ１とｎ型の半導体である第２半導体層ＳＬ２との間に逆バイアス電圧を印加すると、キャリアプラズマ効果により、コア層を伝搬する光に対する実効的な屈折率が変化する変調動作が行われて、ＭＯＳ型光変調器ＰＣから出力される光の位相を変化させることができる。
ＭＯＳ型光変調器ＰＣを構成する第１半導体層ＳＬ１および第２半導体層ＳＬ２は、単結晶シリコン（Ｓｉ）からなることから、コア層における第１半導体層ＳＬ１と第２半導体層ＳＬ２との間に位置する第２絶縁層ＣＬ２の厚さの均一性がよい。例えばコア層を構成する第２半導体層ＳＬ２を多結晶シリコン（Ｓｉ）で形成した場合は（前記特許文献１参照）、多結晶シリコン（Ｓｉ）のグレインにより第２絶縁層ＣＬ２の厚さが不均一となる虞があるが、本実施の形態では、このような第２絶縁層ＣＬ２の厚さが不均一となる問題を回避することができる。これにより、屈折率のばらつきが低減できるので、ＭＯＳ型光変調器ＰＣにおいて精度よく光の位相を変化させることができる。
ＭＯＳ型光変調器ＰＣは、層間絶縁膜ＩＤにより覆われている。層間絶縁膜ＩＤは、例えば酸化シリコン（ＳｉＯ２）などからなり、その厚さは、例えば１μｍ〜２μｍ程度である。
層間絶縁膜ＩＤ上には、配線ＭＬが形成されている。配線ＭＬは、例えばアルミニウム（Ａｌ）または銅（Ｃｕ）などからなる主導電材料と、主導電材料の下面および上面に形成されたバリアメタルとから構成されている。バリアメタルは、配線ＭＬを構成する主導電材料の金属の拡散防止などのために設けられており、例えばタンタル（Ｔａ）、チタン（Ｔｉ）、窒化タンタル（ＴａＮ）または窒化チタン（ＴｉＮ）などからなる。その厚さは、例えば５ｎｍ〜２０ｎｍ程度である。
さらに、層間絶縁膜ＩＤには、第１半導体層ＳＬ１の突起部上の第２半導体層ＳＬ２に達する接続孔（図示は省略）および第１半導体層ＳＬ１の配線接続部に達する接続孔ＣＴが形成されている。これら接続孔ＣＴの内部には、バリアメタルが併用されたタングステン（Ｗ）などを主導電材料とするプラグＰＬが形成されている。バリアメタルは、プラグＰＬを構成する主導電材料の金属の拡散防止などのために設けられており、例えばチタン（Ｔｉ）または窒化チタン（ＴｉＮ）などからなる。その厚さは、例えば５ｎｍ〜２０ｎｍ程度である。このプラグＰＬを介して第１半導体層ＳＬ１の突起部上の第２半導体層ＳＬ２と配線ＭＬが電気的に接続され、第１半導体層ＳＬ１の配線接続部と配線ＭＬとが電気的に接続されている。
配線ＭＬは、保護膜ＴＣにより覆われており、その一部を開口して、配線ＭＬの上面を露出させている。なお、ここでは、１層の配線ＭＬを例示したが、２層以上の多層構造の配線を形成してもよい。
≪光デバイスの製造方法≫
本実施の形態による光デバイスの製造方法について、図２〜図３２を用いて工程順に説明する。図２、４、６、８、１０、１２、１４、１６、１８、２０および２２〜３１は、光デバイスの要部断面図であり、図３、５、７、９、１１、１３、１５、１７、１９、２１および３２は、光デバイスの要部平面図である。ここでは、比較例による光デバイスの製造方法と対比しながら、本実施の形態による光デバイスの製造方法について説明する。
本実施の形態では、光デバイスのうち、光信号線ＯＴ、グレーティングカプラＧＣおよびＭＯＳ型光変調器ＰＣの製造方法について説明する。同様に、比較例では、光デバイスのうち、光信号線ＯＴＲ、グレーティングカプラＧＣＲおよびＭＯＳ型光変調器ＰＣＲの製造方法について説明する。半導体層の加工には、フルエッチングおよびハーフエッチングを用いるが、フルエッチングとは、半導体層を上面から下面にかけてドライエッチングすることを言い、ハーフエッチングとは、所定の厚さを残して半導体層を上面からドライエッチングすることを言う。また、以下の説明においては、本実施の形態による光デバイスを光デバイスＯＤと記し、比較例による光デバイスを比較光デバイスＯＤＲと記す。
まず、図２および図３に示すように、光デバイスＯＤでは、半導体基板ＳＢと、半導体基板ＳＢの主面上に形成された第１絶縁層ＣＬ１と、第１絶縁層ＣＬ１上に形成された第１半導体層ＳＬ１と、第１半導体層ＳＬ１上に形成された第２絶縁層ＣＬ２と、第２絶縁層ＣＬ２上に形成された第２半導体層ＳＬ２とからなる基板（この段階ではウェハと称する平面略円形の基板）を準備する。ＭＯＳ型光変調器ＰＣが形成される領域の第１半導体層ＳＬ１の導電型と第２半導体層ＳＬ２の導電型とは互いに異なり、例えば第１半導体層ＳＬ１の導電型はｐ型であり、第２半導体層ＳＬ２の導電型はｎ型である。
比較光デバイスＯＤＲでは、半導体基板ＳＢＲと、半導体基板ＳＢＲの主面上に形成された第１絶縁層ＣＬＲ１と、第１絶縁層ＣＬＲ１上に形成された第１半導体層ＳＬＲ１とからなる基板（この段階ではウェハと称する平面略円形の基板）を準備する。ＭＯＳ型光変調器ＰＣＲが形成される領域の第１半導体層ＳＬＲ１の導電型は、例えばｐ型である。
半導体基板ＳＢ，ＳＢＲは単結晶シリコン（Ｓｉ）からなる支持基板であり、その厚さは、例えば７５０μｍ程度である。第１絶縁層ＣＬ１，ＣＬＲ１および第２絶縁層ＣＬ２は、例えば酸化シリコン（ＳｉＯ２）からなり、第１絶縁層ＣＬ１，ＣＬＲ１の厚さは、例えば２．０μｍ程度、第２絶縁層ＣＬ２の厚さは、例えば０．００５μｍ程度である。第１半導体層ＳＬ１，ＳＬＲ１および第２半導体層ＳＬ２は、例えば単結晶シリコン（Ｓｉ）からなり、第１半導体層ＳＬ１，ＳＬＲ１の厚さは、例えば０．２μｍ程度、第２半導体層ＳＬ２の厚さは、例えば０．１６μｍ程度である。
光デバイスＯＤ用に準備される基板（ウェハ）の製造方法の一例を、以下に説明する（例えば特開２００７−１０９９６１号公報など参照）。なお、光デバイスＯＤ用に準備される基板（ウェハ）の製造方法は、これに限定されないことは言うまでもない。
まず、単結晶シリコン（Ｓｉ）からなる第１ウェハおよび単結晶シリコン（Ｓｉ）からなる第２ウェハを準備する。続いて、第１ウェハの第１主面から酸素イオンを注入した後、熱酸化することにより、第１ウェハの第１主面に所定の厚さの第１酸化シリコン（ＳｉＯ２）層を形成する。同様に、第２ウェハの第１主面から酸素イオンを注入した後、熱酸化することにより、第２ウェハの第１主面に所定の厚さの第２酸化シリコン（ＳｉＯ２）層を形成する。
続いて、第１酸化シリコン（ＳｉＯ２）層と第２酸化シリコン（ＳｉＯ２）層とが接するように第１ウェハと第２ウェハとを貼り合わせて熱処理を加え、第１酸化シリコン（ＳｉＯ２）層と第２酸化シリコン（ＳｉＯ２）層とからなる第１絶縁層ＣＬ１を形成する。その後、第２ウェハをその第１主面と反対側の第２主面から、例えば研削、研磨方法またはイオン注入剥離法などにより薄くして、単結晶シリコン（Ｓｉ）からなる第１半導体層ＳＬ１を形成する。さらに、熱酸化することにより、第１半導体層ＳＬ１の表面に第３酸化シリコン（ＳｉＯ２）層を形成する。
また、単結晶シリコン（Ｓｉ）からなる第３ウェハを準備する。続いて、第３ウェハの第１主面から酸素イオンを注入した後、熱酸化することにより、第３ウェハの第１主面に所定の厚さの第４酸化シリコン（ＳｉＯ２）層を形成する。
続いて、第３酸化シリコン（ＳｉＯ２）層と第４酸化シリコン（ＳｉＯ２）層とが接するように第１ウェハと第３ウェハとを貼り合わせて熱処理を加え、第３酸化シリコン（ＳｉＯ２）層と第４酸化シリコン（ＳｉＯ２）層とからなる第２絶縁層ＣＬ２を形成する。その後、第３ウェハをその第１主面と反対側の第２主面から、例えば研削、研磨方法またはイオン注入剥離法などにより薄くして、単結晶シリコン（Ｓｉ）からなる第２半導体層ＳＬ２を形成する。
以上の工程により、半導体基板ＳＢの主面上に第１絶縁層ＣＬ１、第１半導体層ＳＬ１、第２絶縁層ＣＬ２および第２半導体層ＳＬ２が順次積層された、光デバイスＯＤ用に準備される基板(ウェハ)が製造される。
次に、図４および図５に示すように、光デバイスＯＤでは、第２半導体層ＳＬ２、第２絶縁層ＣＬ２および第１半導体層ＳＬ１を順次加工するための第１レジストマスクＰＭ１を形成する。
比較光デバイスＯＤＲでは、第１半導体層ＳＬＲ１を加工するための第１レジストマスクＰＭＲ１を形成する。平面視における第１レジストマスクＰＭ１のパターンと第１レジストマスクＰＭＲ１のパターンとはほぼ同じである。
図４では単層レジストマスクを例示しているが多層レジストマスクも用いられる。光デバイスＯＤに用いられる第１レジストマスクＰＭ１は、例えば第２半導体層ＳＬ２の上面上にフォトレジストを塗布した後、ＡｒＦエキシマレーザ（波長１９３ｎｍ）を用いた液浸露光を行い、続いて現像処理を行い、フォトレジストをパターニングすることにより形成される。同様に、比較光デバイスＯＤＲに用いられる第１レジストマスクＰＭＲ１は、例えば第１半導体層ＳＬＲ１の上面上にフォトレジストを塗布した後、ＡｒＦエキシマレーザ（波長１９３ｎｍ）を用いた液浸露光を行い、続いて現像処理を行い、フォトレジストをパターニングすることにより形成される。
次に、図６および図７に示すように、光デバイスＯＤでは、第１レジストマスクＰＭ１をエッチングマスクとして、第２半導体層ＳＬ２、第２絶縁層ＣＬ２および第１半導体層ＳＬ１を順次エッチングして、加工する。このとき、第１半導体層ＳＬ１をハーフエッチングにより加工して、リブ構造を有する第１半導体層ＳＬ１を形成する。
比較光デバイスＯＤＲでは、第１レジストマスクＰＭＲ１をエッチングマスクとして、第１半導体層ＳＬＲ１をハーフエッチングにより加工して、リブ構造を有する第１半導体層ＳＬＲ１を形成する。
次に、図８および図９に示すように、光デバイスＯＤおよび比較光デバイスＯＤＲでは、酸素（Ｏ２）プラズマアッシングにより第１レジストマスクＰＭ１，ＰＭＲ１を除去し、さらに、ＲＣＡ洗浄を行う。
次に、図１０および図１１に示すように、光デバイスＯＤでは、グレーティングカプラＧＣが形成される領域の周囲およびＭＯＳ型光変調器ＰＣが形成される領域の周囲の不要な第２半導体層ＳＬ２および第２絶縁層ＣＬ２を除去するための第２レジストマスクＰＭ２を形成する。
図１０では単層レジストマスクを例示しているが多層レジストマスクも用いられる。第２レジストマスクＰＭ２は、例えば第２半導体層ＳＬ２の上面上にフォトレジストを塗布した後、ＡｒＦエキシマレーザ（波長１９３ｎｍ）を用いた液浸露光を行い、続いて現像処理を行い、フォトレジストをパターニングすることにより形成される。
次に、図１２および図１３に示すように、光デバイスＯＤでは、第２レジストマスクＰＭ２をエッチングマスクとして、第２半導体層ＳＬ２をフルエッチングにより加工する。このとき、第２絶縁層ＣＬ２がエッチングストッパとして機能する。さらに、第２レジストマスクＰＭ２をエッチングマスクとして、第２絶縁層ＣＬ２を加工する。このとき、第１半導体層ＳＬ１のダメージを避けるため、第２絶縁層ＣＬ２はウエットエッチングにより加工することが好ましい。
次に、図１４および図１５に示すように、光デバイスＯＤでは、酸素（Ｏ２）プラズマアッシングにより第２レジストマスクＰＭ２を除去し、さらに、ＲＣＡ洗浄を行う。
次に、図１６および図１７に示すように、光デバイスＯＤでは、第１半導体層ＳＬ１を加工して、光信号線ＯＴ、グレーティングカプラＧＣおよびＭＯＳ型光変調器ＰＣをそれぞれ分離するための第３レジストマスクＰＭ３を形成する。
比較光デバイスＯＤＲでは、第１半導体層ＳＬＲ１を加工して、光信号線ＯＴＲ、グレーティングカプラＧＣＲおよびＭＯＳ型光変調器ＰＣＲをそれぞれ分離するための第３レジストマスクＰＭＲ３を形成する。平面視における第３レジストマスクＰＭ３のパターンと第３レジストマスクＰＭＲ３のパターンとはほぼ同じである。
図１６では単層レジストマスクを例示しているが多層レジストマスクも用いられる。光デバイスＯＤに用いられる第３レジストマスクＰＭ３は、例えば第１半導体層ＳＬ１および第２半導体層ＳＬ２の上面上にフォトレジストを塗布した後、ＡｒＦエキシマレーザ（波長１９３ｎｍ）を用いた液浸露光を行い、続いて現像処理を行い、フォトレジストをパターニングすることにより形成される。同様に、比較光デバイスＯＤＲに用いられる第３レジストマスクＰＭＲ３は、例えば第１半導体層ＳＬＲ１の上面上にフォトレジストを塗布した後、ＡｒＦエキシマレーザ（波長１９３ｎｍ）を用いた液浸露光を行い、続いて現像処理を行い、フォトレジストをパターニングすることにより形成される。
次に、図１８および図１９に示すように、光デバイスＯＤでは、第３レジストマスクＰＭ３をエッチングマスクとして、第１半導体層ＳＬ１をフルエッチングにより加工する。
比較光デバイスＯＤＲでは、第３レジストマスクＰＭＲ３をエッチングマスクとして、第１半導体層ＳＬＲ１をフルエッチングにより加工する。
次に、図２０および図２１に示すように、光デバイスＯＤおよび比較光デバイスＯＤＲでは、酸素（Ｏ２）プラズマアッシングにより第３レジストマスクＰＭ３，ＰＭＲ３を除去し、さらに、ＲＣＡ洗浄を行う。その後、ウエットエッチング処理を行う。これにより、光デバイスＯＤでは、第１半導体層ＳＬ１および第２半導体層ＳＬ２の表面などに形成された自然酸化膜などを除去する。また、比較光デバイスＯＤＲでは、第１半導体層ＳＬＲ１の表面などに形成された自然酸化膜などを除去する。
ここまでの工程により、光デバイスＯＤでは、光信号線ＯＴ、グレーティングカプラＧＣおよびＭＯＳ型光変調器ＰＣのそれぞれの構造が略完成する。
光信号線ＯＴは、光導波方向に延在する第１半導体層ＳＬ１から構成され、光導波方向と直交する断面は四角形状である。
グレーティングカプラＧＣは、第１半導体層ＳＬ１と、第２絶縁層ＣＬ２と、第２半導体層ＳＬ２とから構成され、光導波方向に互いに離間する複数の突起部を有する。具体的には、第１半導体層ＳＬ１が、光導波方向に互いに離間する複数の突起部と、互いに隣り合う突起部の間のそれぞれに突起部と一体に形成されたスラブ部とを有し、その突起部上に第２絶縁層ＣＬ２を介して第２半導体層ＳＬ２が形成されている。
ＭＯＳ型光変調器ＰＣは、ｐ型の半導体からなる第１半導体層ＳＬ１と、第２絶縁層ＣＬ２と、ｎ型の半導体からなる第２半導体層ＳＬ２とから構成され、光導波方向に沿って延在し、光を伝搬するコア層となる突起部を有する。具体的には、第１半導体層ＳＬ１が、光導波方向に沿って延在する突起部と、突起部の両側のそれぞれに突起部と一体に形成されたスラブ部とを有し、その突起部上に第２絶縁層ＣＬ２を介して第２半導体層ＳＬ２が形成されている。
また、ここまでの工程により、比較光デバイスＯＤＲでは、光信号線ＯＴＲおよびグレーティングカプラＧＣＲのそれぞれの構造が略完成する。
光信号線ＯＴＲは、光導波方向に延在する第１半導体層ＳＬＲ１から構成され、光導波方向と直交する断面は四角形状である。
グレーティングカプラＧＣＲは、第１半導体層ＳＬＲ１から構成され、光導波方向に互いに離間する複数の突起部を有する。
しかし、ＭＯＳ型光変調器ＰＣＲは完成しておらず、さらに、以下の製造工程が必要となる。
次に、図２２に示すように、比較光デバイスＯＤＲでは、第１半導体層ＳＬＲ１を覆うように、第１絶縁層ＣＬＲ１上に第３絶縁層ＣＬＲ３を形成する。
次に、図２３に示すように、比較光デバイスＯＤＲでは、ＭＯＳ型光変調器ＰＣＲのコア層となる第１半導体層ＳＬＲ１の突起部上が開口するように第４レジストマスクＰＭＲ４を形成する。
図２３では単層レジストマスクを例示しているが多層レジストマスクも用いられる。第４レジストマスクＰＭＲ４は、例えば第３絶縁層ＣＬＲ３の上面上にフォトレジストを塗布した後、ＡｒＦエキシマレーザ（波長１９３ｎｍ）を用いた液浸露光を行い、続いて現像処理を行い、フォトレジストをパターニングすることにより形成される。
次に、図２４に示すように、比較光デバイスＯＤＲでは、第４レジストマスクＰＭＲ４をエッチングマスクとして、ＭＯＳ型光変調器ＰＣＲのコア層となる第１半導体層ＳＬＲ１の突起部上の第３絶縁層ＣＬＲ３を除去する。
次に、図２５に示すように、比較光デバイスＯＤＲでは、酸素（Ｏ２）プラズマアッシングにより第４レジストマスクＰＭＲ４を除去し、さらに、ＲＣＡ洗浄を行う。その後、ウエットエッチング処理を行い、第３絶縁層ＣＬＲ３から露出した第１半導体層ＳＬＲ１の突起部の表面などに形成された自然酸化膜などを除去する。
次に、図２６に示すように、比較光デバイスＯＤＲでは、熱酸化することにより、第３絶縁層ＣＬＲ３から露出した第１半導体層ＳＬＲ１の突起部の表面などに第４絶縁層ＣＬＲ４を形成する。第４絶縁層ＣＬＲ４は、例えば酸化シリコン（ＳｉＯ２）からなり、その厚さは、例えば０．００５μｍ程度である。熱酸化条件として、一例として熱処理温度は８５０℃程度、熱処理雰囲気は酸素（Ｏ２）、熱処理時間は３分〜６分程度を挙げることができる。
ところで、比較光デバイスＯＤＲでは、図２３を用いて説明した工程において、第４レジストマスクＰＭＲ４とＭＯＳ型光変調器ＰＣＲのコア層となる第１半導体層ＳＬＲ１の突起部との合わせがずれると、ＭＯＳ型光変調器ＰＣＲのコア層となる第１半導体層ＳＬＲ１の突起部の上面および側面に第４絶縁層ＣＬＲ４が形成されることになり、ＭＯＳ型光変調器ＰＣＲに特性変動が生じる可能性がある。
しかし、光デバイスＯＤでは、図６を用いて説明した工程において、第１レジストマスクＰＭ１を用いて、第２半導体層ＳＬ２、第２絶縁層ＣＬ２および第１半導体層ＳＬ１を順次加工しており、ＭＯＳ型光変調器ＰＣのコア層となる第１半導体層ＳＬ１の突起部の上面のみに第２絶縁層ＣＬ２が形成されるので、レジストマスクの合わせずれなどに起因したＭＯＳ型光変調器ＰＣの特性変動は生じない。
次に、図２７に示すように、比較光デバイスＯＤＲでは、第３絶縁層ＣＬＲ３および第４絶縁層ＣＬＲ４上に、例えば多結晶シリコン（Ｓｉ）からなる第３半導体層ＳＬＲ３を成膜する。第３半導体層ＳＬＲ３の導電型は、例えばｎ型である。
次に、図２８に示すように、比較光デバイスＯＤＲでは、第３半導体層ＳＬＲ３を加工するための第５レジストマスクＰＭＲ５を形成する。
図２８では単層レジストマスクを例示しているが多層レジストマスクも用いられる。第５レジストマスクＰＭＲ５は、例えば第３半導体層ＳＬＲ３の上面上にフォトレジストを塗布した後、ＡｒＦエキシマレーザ（波長１９３ｎｍ）を用いた液浸露光を行い、続いて現像処理を行い、フォトレジストをパターニングすることにより形成される。
次に、図２９に示すように、比較光デバイスＯＤＲでは、第５レジストマスクＰＭＲ５をエッチングマスクとして、第３半導体層ＳＬＲ３を加工して、第４絶縁層ＣＬＲ４上に第３半導体層ＳＬＲ３を残す。
次に、図３０に示すように、酸素（Ｏ２）プラズマアッシングにより第５レジストマスクＰＭＲ５を除去し、さらに、ＲＣＡ洗浄を行う。
ここまでの工程により、比較光デバイスＯＤＲでは、ＭＯＳ型光変調器ＰＣＲの構造が略完成する。
ＭＯＳ型光変調器ＰＣＲは、ｐ型の半導体からなる第１半導体層ＳＬＲ１と、第４絶縁層ＣＬＲ４と、ｎ型の半導体からなる第３半導体層ＳＬＲ３とから構成され、光導波方向に沿って延在し、光を伝搬するコア層となる突起部を有する。
次に、図３１および図３２に示すように、光デバイスＯＤでは、光信号線ＯＴ、グレーティングカプラＧＣおよびＭＯＳ型光変調器ＰＣを覆うように層間絶縁膜ＩＤを半導体基板ＳＢ上に形成する。
比較光デバイスＯＤＲでは、光信号線ＯＴＲ、グレーティングカプラＧＣＲおよびＭＯＳ型光変調器ＰＣＲを覆うように層間絶縁膜ＩＤＲを半導体基板ＳＢＲ上に形成する。
比較光デバイスＯＤＲでは、ＭＯＳ型光変調器ＰＣＲのコア層を構成するｐ型の半導体は、グレーティングカプラＧＣＲと共通の工程で製造することができるが、ｐ型の半導体とｎ型の半導体との間の絶縁層およびｎ型の半導体を製造する工程を追加しなくてはならず、ここまでの製造工程数は１７工程となる。しかし、これに対して、光デバイスＯＤでは、ＭＯＳ型光変調器ＰＣのコア層を構成するｐ型の半導体、ｐ型の半導体とｎ型の半導体との間の絶縁層およびｎ型の半導体は、グレーティングカプラＧＣと共通の工程で製造できることから、ここまでの製造工程数は１１工程である。従って、光デバイスＯＤは、比較光デバイスＯＤＲと比較して、製造工程数が少なくなるので製造コストを低減することができる。
その後、前述の図１に示したように、光デバイスＯＤおよび比較光デバイスでは、接続孔、プラグおよび配線などを形成する。
このように、本実施の形態によれば、ＭＯＳ型光変調器ＰＣのコア層を構成する第１半導体層ＳＬ１と第２半導体層ＳＬ２との間の第２絶縁層ＣＬ２の厚さの均一性が向上するので、屈折率のばらつきが低減する。これにより、ＭＯＳ型光変調器ＰＣにおいて精度よく光の位相を変化させることができる。また、グレーティングカプラＧＣの突起部を第１半導体層ＳＬ１の突起部と、第２絶縁層ＣＬ２と、第２半導体層ＳＬ２との積層構造とすることによって、その突起部の高さを高くすることができる。これにより、グレーティングカプラＧＣにおいて回折放射される光の量を多くすることができる。また、ＭＯＳ型光変調器ＰＣとグレーティングカプラＧＣとを共通の工程で製造することにより、半導体装置の製造工程数が少なくなり製造コストを低減することができる。
≪実施の形態の変形例≫
本実施の形態の変形例による光デバイスの製造方法について、図３３〜図３６を用いて工程順に説明する。図３３〜図３６は、本実施の形態の変形例による光デバイスの要部断面図である。
前述の実施の形態では（図２参照）、ウェハの貼り合わせによって、単結晶シリコン（Ｓｉ）からなる第２半導体層ＳＬ２を形成したが、第２半導体層ＳＬ２の形成方法はこれに限定されるものではない。
以下に、本実施の形態の変形例による第２半導体層ＳＬ２の形成方法について説明する。第２半導体層ＳＬ２の形成方法以外の製造過程は、前述の実施の形態（図２〜図２１および図３１〜図３２参照）の製造工程とほぼ同様であるため、その説明を省略する。
まず、図３３に示すように、半導体基板ＳＢと、半導体基板ＳＢの主面上に形成された第１絶縁層ＣＬ１と、第１絶縁層ＣＬ１上に形成された第１半導体層ＳＬ１とからなる基板（この段階ではウェハと称する平面略円形の基板）を準備する。半導体基板ＳＢは単結晶シリコン（Ｓｉ）からなる支持基板であり、その厚さは、例えば７５０μｍ程度である。第１絶縁層ＣＬ１は、例えば酸化シリコン（ＳｉＯ２）からなり、その厚さは、例えば２．０μｍ程度である。第１半導体層ＳＬ１は、例えば単結晶シリコン（Ｓｉ）からなり、その厚さは、例えば０．２μｍ程度である。
次に、図３４に示すように、熱酸化することにより、第１半導体層ＳＬ１の表面に、第２絶縁層ＣＬ２を形成する。第２絶縁層ＣＬ２は、例えば酸化シリコン（ＳｉＯ２）からなり、その厚さは、例えば０．００２μｍ〜０．０１μ程度であり、代表的な値としては０．００５μｍを例示することができる。熱酸化法に代えて、ＣＶＤ（Chemical Vapor Deposition）法を用いて第２絶縁層ＣＬ２を成膜することもできる。
次に、図３５に示すように、ＣＶＤ法を用いて第２絶縁層ＣＬ２の上面に多結晶シリコン（Ｓｉ）膜ＰＳＩを成膜する。多結晶シリコン膜ＰＳＩは、例えば６００℃〜７００℃程度の温度で成膜され、その厚さは、例えば０．１μｍ〜０．３μｍ程度である。
次に、図３６に示すように、多結晶シリコン膜ＰＳＩを再結晶化するため、熱処理を加える。熱処理温度は、例えば７００℃〜８００℃程度であり、熱処理雰囲気は、例えば窒素（Ｎ２）である。これにより、単結晶シリコン（Ｓｉ）からなる第２半導体層ＳＬ２を形成する。
このように、本実施の形態の変形例では、前述の実施の形態における効果に加えて、多結晶シリコン（Ｓｉ）を再結晶化することにより単結晶シリコン（Ｓｉ）からなる第２半導体層ＳＬ２を形成しているので、ウェハの貼り合わせにより第２半導体層ＳＬ２を形成する前述の実施の形態よりも、製造コストを低く抑えることができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
ＣＬ１，ＣＬＲ１ 第１絶縁層
ＣＬ２ 第２絶縁層
ＣＬＲ３ 第３絶縁層
ＣＬＲ４ 第４絶縁層
ＣＴ 接続孔
ＧＣ，ＧＣＲ グレーティングカプラ
ＩＤ，ＩＤＲ 層間絶縁膜
ＭＬ 配線
ＯＤ 光デバイス
ＯＤＲ 比較光デバイス
ＯＴ，ＯＴＲ 光信号線
ＰＣ，ＰＣＲ ＭＯＳ型光変調器
ＰＬ プラグ
ＰＭ１，ＰＭＲ１ 第１レジストマスク
ＰＭ２ 第２レジストマスク
ＰＭ３，ＰＭＲ３ 第３レジストマスク
ＰＭＲ４ 第４レジストマスク
ＰＭＲ５ 第５レジストマスク
ＰＳＩ 多結晶シリコン膜
ＳＢ，ＳＢＲ 半導体基板
ＳＬ１，ＳＬＲ１ 第１半導体層
ＳＬ２ 第２半導体層
ＳＬＲ３ 第３半導体層
ＴＣ 保護膜

Claims (14)

  1. 半導体基板と、
    前記半導体基板の主面上に形成された第１絶縁層と、
    前記第１絶縁層上の第１領域に形成されたグレーティングカプラと、
    前記第１絶縁層上の前記第１領域とは異なる第２領域に形成された光変調器と、
    前記グレーティングカプラおよび前記光変調器を覆うように、前記第１絶縁層上に形成された層間絶縁膜と、
    を備え、
    前記グレーティングカプラは、
    光導波方向に互いに離間する複数の第１突起部と、
    互いに隣り合う前記第１突起部の間のそれぞれに前記第１突起部と一体に形成され、前記第１突起部よりも高さの低い第１スラブ部と、
    を有し、
    前記光変調器は、
    光導波方向に延在する第２突起部と、
    前記第２突起部の両側のそれぞれに前記第２突起部と一体に形成され、前記第２突起部よりも高さの低い第２スラブ部と、
    を有し、
    前記第１突起部および前記第２突起部のそれぞれは、前記第１絶縁層上に順次積層された第１半導体層、第２絶縁層および第２半導体層から構成され、前記第１スラブ部および前記第２スラブ部のそれぞれは、前記第１半導体層から構成される、半導体装置。
  2. 請求項１記載の半導体装置において、
    前記第１半導体層および前記第２半導体層は、単結晶シリコンからなる、半導体装置。
  3. 請求項１記載の半導体装置において、
    前記第２絶縁層は、酸化シリコンからなり、
    前記第２絶縁層の厚さは、０．００２μｍ以上、かつ、０．０１μｍ以下である、半導体装置。
  4. 請求項１記載の半導体装置において、
    前記第１絶縁層および前記第２絶縁層は、酸化シリコンからなり、
    前記第２絶縁層の厚さは、前記第１絶縁層の厚さよりも薄い、半導体装置。
  5. 請求項１記載の半導体装置において、
    前記第２半導体層の厚さは、０．１μｍ以上、かつ、０．３μｍ以下である、半導体装置。
  6. 請求項１記載の半導体装置において、
    前記光変調器を構成する前記第１半導体層の導電型と、前記光変調器を構成する前記第２半導体層の導電型とは、互いに異なる、半導体装置。
  7. 請求項１記載の半導体装置において、
    前記第１スラブ部を構成する前記第１半導体層の厚さは、前記第１突起部の一部を構成する前記第１半導体層の厚さよりも薄く、
    前記第２スラブ部を構成する前記第１半導体層の厚さは、前記第２突起部の一部を構成する前記第１半導体層の厚さよりも薄い、半導体装置。
  8. グレーティングカプラおよび光変調器を備える半導体装置の製造方法であって、
    （ａ）半導体基板の主面上に第１絶縁層、第１半導体層、第２絶縁層および第２半導体層が前記半導体基板の前記主面側から順次形成された基板を準備する工程、
    （ｂ）前記グレーティングカプラが形成される第１領域および前記光変調器が形成される第２領域において、前記第２半導体層、前記第２絶縁層および前記第１半導体層をエッチングにより順次加工することにより、
    前記第１領域に、前記第１半導体層、前記第２絶縁層および前記第２半導体層からなり、光導波方向に互いに離間する複数の第１突起部と、前記第１半導体層からなり、互いに隣り合う前記第１突起部の間のそれぞれに位置する第１スラブ部とを形成し、
    前記第２領域に、前記第１半導体層、前記第２絶縁層および前記第２半導体層からなり、光導波方向に延在する第２突起部と、前記第１半導体層からなり、前記第２突起部の両側のそれぞれに位置する第２スラブ部とを形成する工程、
    （ｃ）前記第１領域および前記第２領域の周囲の領域において、前記第２半導体層、前記第２絶縁層および前記第１半導体層を順次除去する工程、
    を含み、
    前記第１半導体層および前記第２半導体層は、単結晶シリコンからなり、
    前記第１絶縁層および前記第２絶縁層は、酸化シリコンからなる、半導体装置の製造方法。
  9. 請求項８記載の半導体装置の製造方法において、
    前記（ａ）工程は、
    （ａ１）前記半導体基板の前記主面上に、前記半導体基板の前記主面側から前記第１絶縁層および前記第１半導体層を順次形成する工程、
    （ａ２）前記第１半導体層上に熱酸化法またはＣＶＤ法を用いて前記第２絶縁層を形成する工程、
    （ａ３）前記第２絶縁層上にＣＶＤ法を用いて多結晶シリコン膜を形成する工程、
    （ａ４）前記多結晶シリコン膜に対して熱処理を施し、前記多結晶シリコン膜を再結晶化して、単結晶シリコンからなる前記第２半導体層を形成する工程、
    を含む、半導体装置の製造方法。
  10. 請求項８記載の半導体装置の製造方法において、
    前記第２絶縁層の厚さは、０．００２μｍ以上、かつ、０．０１μｍ以下である、半導体装置の製造方法。
  11. 請求項８記載の半導体装置の製造方法において、
    前記第２絶縁層の厚さは、前記第１絶縁層の厚さよりも薄い、半導体装置の製造方法。
  12. 請求項８記載の半導体装置の製造方法において、
    前記第２半導体層の厚さは、０．１μｍ以上、かつ、０．３μｍ以下である、半導体装置の製造方法。
  13. 請求項８記載の半導体装置の製造方法において、
    前記第２領域の前記第１半導体層の導電型と、前記第２領域の前記第２半導体層の導電型とは互いに異なる、半導体装置の製造方法。
  14. 請求項８記載の半導体装置の製造方法において、
    前記（ｂ）工程では、
    前記第１スラブ部を構成する前記第１半導体層をハーフエッチングして、前記第１スラブ部を構成する前記第１半導体層の厚さを前記第１突起部の一部を構成する前記第１半導体層の厚さよりも薄く加工し、
    前記第２スラブ部を構成する前記第１半導体層をハーフエッチングして、前記第２スラブ部を構成する前記第１半導体層の厚さを前記第２突起部の一部を構成する前記第１半導体層の厚さよりも薄く加工する、半導体装置の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11630270B2 (en) 2019-03-11 2023-04-18 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2587795B (en) * 2019-09-03 2021-12-29 Ligentec Sa An electro-optic modulator

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110112126A (ko) * 2010-04-06 2011-10-12 삼성전자주식회사 실리콘 기반 광변조기
JP2015129828A (ja) * 2014-01-07 2015-07-16 技術研究組合光電子融合基盤技術研究所 Ｍｏｓ型光変調器及びグレーティングカプラの製造方法
WO2015105063A1 (ja) * 2014-01-07 2015-07-16 技術研究組合光電子融合基盤技術研究所 グレーティングカプラ及びその製造方法
US20150301363A1 (en) * 2014-04-18 2015-10-22 Futurewei Technologies, Inc. MOS Capacitor Optical Modulator with Transparent Conductive and Low-Refractive-Index Gate
WO2015191557A1 (en) * 2014-06-09 2015-12-17 Stc.Unm Integrated bound-mode spectral/angular sensors
WO2016170859A1 (ja) * 2015-04-24 2016-10-27 技術研究組合光電子融合基盤技術研究所 グレーティングの構造及びこれを備えたグレーティングカプラの製造方法
JP2017032708A (ja) * 2015-07-30 2017-02-09 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2017032911A (ja) * 2015-08-05 2017-02-09 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SG173939A1 (en) 2010-03-01 2011-09-29 Nec Corp Silicon-based electro-optic device
US9874693B2 (en) * 2015-06-10 2018-01-23 The Research Foundation For The State University Of New York Method and structure for integrating photonics with CMOs
JP2017037178A (ja) * 2015-08-10 2017-02-16 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110112126A (ko) * 2010-04-06 2011-10-12 삼성전자주식회사 실리콘 기반 광변조기
JP2015129828A (ja) * 2014-01-07 2015-07-16 技術研究組合光電子融合基盤技術研究所 Ｍｏｓ型光変調器及びグレーティングカプラの製造方法
WO2015105063A1 (ja) * 2014-01-07 2015-07-16 技術研究組合光電子融合基盤技術研究所 グレーティングカプラ及びその製造方法
US20150301363A1 (en) * 2014-04-18 2015-10-22 Futurewei Technologies, Inc. MOS Capacitor Optical Modulator with Transparent Conductive and Low-Refractive-Index Gate
WO2015191557A1 (en) * 2014-06-09 2015-12-17 Stc.Unm Integrated bound-mode spectral/angular sensors
WO2016170859A1 (ja) * 2015-04-24 2016-10-27 技術研究組合光電子融合基盤技術研究所 グレーティングの構造及びこれを備えたグレーティングカプラの製造方法
JP2017032708A (ja) * 2015-07-30 2017-02-09 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2017032911A (ja) * 2015-08-05 2017-02-09 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
ZHUANG, ET AL.: ""Monolithic Integrated Silicon Photonic Interconnect With Perfectly Vertical Coupling Optical Interf", IEEE PHOTONICS JOURNAL, vol. Volume: 5 , Issue: 5, JPN6020042633, 16 September 2013 (2013-09-16), US, pages 6601711 - 1, ISSN: 0004384818 *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11630270B2 (en) 2019-03-11 2023-04-18 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same

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