CN103545248A - 半导体器件的制造方法 - Google Patents
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Abstract
本发明公开了制造半导体器件的方法。在一个实施例中，在工件之上形成材料层。工件包括第一部分、第二部分以及设置在第一部分和第二部分之间的硬掩模。图案化材料层，并在图案化材料层的侧壁上形成第一间隔件。去除图案化材料层，并将第一间隔件用作蚀刻掩模来工件的图案化第二部分。去除第一间隔件，并在工件的图案化第二部分的侧壁上形成第二间隔件。去除工件的图案化第二部分，并将第二间隔件用作蚀刻掩模来图案化工件的硬掩模。将硬掩模用作蚀刻掩模来图案化工件的第一部分。
Description
技术领域
本发明涉及半导体领域，更具体地，涉及半导体器件的制造方法。
背景技术
半导体器件用于各种电子应用，例如个人计算机、手机、数码相机以及其它电子器件。通常通过在半导体衬底上方顺序沉积绝缘或介电层、导电层和半导电材料层并使用光刻图案化各种材料层以在其上形成电路部件和元件来制造半导体器件。
一些半导体器件的上部材料层包括其中形成导线和通孔的金属化层。导线和通孔为形成在半导体衬底上或上方的集成电路提供互连。金属化层包括通常在后段制程(BEOL)工艺中形成的多层互连。
半导体行业通过不断减小最小部件尺寸来提高各种电子部件(例如，晶体管、二极管、电阻器、电容器、导线、通孔等)的集成密度，这允许更多的部件集成到给定面积中。随着部件尺寸的减小，半导体器件的制造工艺变得更具有挑战性。
发明内容
根据本发明的一个方面，提供了一种制造半导体器件的方法，包括：在工件之上形成材料层，工件包括第一部分、第二部分以及设置在第一部分和第二部分之间的硬掩模；图案化材料层；在图案化材料层的侧壁上形成第一间隔件；去除图案化材料层；将第一间隔件用作蚀刻掩模来图案化工件的第二部分；去除第一间隔件；在工件的图案化第二部分的侧壁上形成第二间隔件；去除工件的图案化第二部分；将第二间隔件用作蚀刻掩模来图案化工件的所述硬掩模；以及将硬掩模用作蚀刻掩模来图案化工件的所述第一部分。
优选地，形成材料层包括形成光刻胶层。
优选地，形成第一间隔件包括使用[C(n)H(2n+2)+N2]等离子体或C(n)H(2n+2)等离子体形成第一间隔件。
优选地，形成第二间隔件包括使用[C(n)H(2n+2)+N2]等离子体或C(n)H(2n+2)等离子体形成第二间隔件。
优选地，图案化工件的第一部分包括图案化绝缘材料层。
优选地，该方法还包括：在绝缘材料层之上形成导电材料。
优选地，形成导电材料包括在绝缘材料层中形成多条导线。
根据本发明的另一方面，提供了一种制造半导体器件的方法，包括：在衬底之上形成第一材料层；在第一材料层之上形成硬掩模；在硬掩模之上形成第二材料层；在第二材料层之上形成光刻胶层；图案化光刻胶层；在图案化光刻胶层的侧壁上形成第一间隔件；去除图案化光刻胶层；将第一间隔件用作蚀刻掩模来图案化第二材料层；去除第一间隔件；在图案化第二材料层的侧壁上形成第二间隔件；去除图案化第二材料层；将第二间隔件用作蚀刻掩模来图案化硬掩模；去除第二间隔件；以及将硬掩模用作蚀刻掩模来图案化第一材料层。
优选地，形成第一材料层包括形成介电常数小于二氧化硅的介电常数的低k介电材料。
优选地，形成硬掩模包括形成氧化物材料或金属。
优选地，形成第一间隔件或形成第二间隔件包括形成含氮氢化非晶碳(a-C:H:N)膜或富碳膜。
优选地，图案化光刻胶层包括图案化半导体器件的最小部件尺寸。
优选地，形成第一间隔件包括形成具有约为半导体器件的最小部件尺寸的1/2的宽度的第一间隔件。
优选地，形成第二间隔件包括形成具有约为半导体器件的最小部件尺寸的1/4的宽度的第二间隔件。
根据本发明的又一方面，提供了一种制造半导体器件的方法，包括：在衬底之上形成第一材料层；在第一材料层之上形成硬掩模；在硬掩模之上形成第二材料层；在第二材料层之上形成光刻胶层；图案化光刻胶层；在图案化光刻胶层之上形成第一间隔件材料；蚀刻第一间隔件材料以从光刻胶层的顶面和第二材料层的顶面去除第一间隔件材料，留下位于图案化光刻胶层的侧壁上的第一间隔件；去除图案化光刻胶层；将第一间隔件用作蚀刻掩模来图案化第二材料层；去除第一间隔件；在图案化第二材料层之上形成第二间隔件材料；蚀刻第二间隔件材料层以从第二材料层的顶面和硬掩模的顶面去除第二间隔件材料，留下位于图案化第二材料层的侧壁上的第二间隔件；去除图案化第二材料层；将第二间隔件用作蚀刻掩模来图案化硬掩模；去除第二间隔件；以及将硬掩模用作蚀刻掩模来图案化第一材料层。
优选地，蚀刻第一间隔件材料或蚀刻第二间隔件材料包括各向异性蚀刻工艺。
优选地，形成第一材料层包括形成蚀刻终止层以及在蚀刻终止层之上形成绝缘材料，其中图案化第一材料层包括去除绝缘材料的一部分，但是不去除蚀刻终止层的大部分。
优选地，在蚀刻室中原位执行形成第一间隔件材料、蚀刻第一间隔件材料、去除图案化光刻胶层、图案化第二材料层、去除第一间隔件、形成第二间隔件材料、蚀刻第二间隔件材料、去除图案化第二材料层、图案化硬掩模、去除第二间隔件以及图案化第一材料层，而不从蚀刻室移除半导体器件。
优选地，形成第二材料层包括形成底层以及在底层之上形成中间层。
优选地，形成底层包括形成碳有机材料，或者形成中间层包括形成含硅碳膜。
附图说明
为了更加完整地理解本公开及其优点，现在结合附图进行以下描述，其中：
图1至图16示出了根据本公开实施例的处于各个制造阶段的半导体器件的截面图；以及
图17是示出根据实施例的制造半导体器件的方法的流程图。
除非另有说明，否则不同图中的对应数字和符号通常代表对应的部件。各附图清楚示出了实施例的相关方面并且不一定按比例绘制。
具体实施方式
下面详细讨论本发明实施例的制造和使用。然而，应该理解，本公开提供了许多可以在各种具体环境中具体化的可应用发明概念。所讨论的具体实施例仅仅是说明本发明的制造和使用的具体方式，但不限制本公开的范围。
本公开的实施例涉及用于形成半导体器件的导线的图案化方法。本文将描述新颖的半导体器件制造方法。
图1至图16示出了根据本公开实施例的处于各个制造阶段的半导体器件100的截面图。首先参照图1，示出了根据实施例的半导体器件100的截面图。半导体器件100包括工件104。例如，工件104可包括半导体衬底102，其包括硅或其它半导体材料并且可以被绝缘层覆盖。例如，衬底102可包括位于单晶硅之上的氧化硅。衬底102可包括其他导电层或其它半导体元件，例如晶体管，二极管等。化合物半导体(例如，GaAs、InP、Si/Ge或SiC)可用于替代硅。例如，衬底102可包括绝缘体上硅(SOI)衬底或绝缘体上锗(GOI)衬底。工件104还可以包括例如在前段制程(FEOL)工艺中形成在衬底102内或衬底上方的其它有源部件或电路(未示出)。
根据实施例，工件104包括第一部分102/106/108、设置在第一部分102/106/108之上的硬掩模110以及设置在硬掩模110之上的第二部分112/114。第一部分102/106/108包括衬底102以及设置在衬底102上方的蚀刻终止层106。例如，蚀刻终止层106包括绝缘材料，诸如含氮、含硅和含碳膜。在一些实施例中，蚀刻终止层106具有大约200埃的厚度。蚀刻终止层106可以可选地包括其它材料和尺寸。第一部分102/106/108还包括设置在蚀刻终止层106之上的绝缘材料层108。在一些实施例中，绝缘材料层108包括介电常数小于二氧化硅的介电常数(其约为3.9)的低介电常数(k)材料层。例如，绝缘材料层108可包括多孔介电含氧、含硅和含碳膜(例如，通常称为SiOC膜)。在一些实施例中，绝缘材料层108具有大约1,000埃到大约2μm的厚度。可选地，绝缘材料层108可包括其它材料和尺寸。
硬掩模110设置在绝缘材料层108之上。硬掩模110用于限定绝缘材料层108。硬掩模110包括金属或氧化物材料，并具有大约300埃的厚度。例如，在一些实施例中，硬掩模110包括TiN。可选地，硬掩模110可包括其它材料和尺寸。
工件104的第二部分112/114包括设置在硬掩模110上方的底层112以及设置在底层112上方的中间层114。在一些实施例中，底层112包括大约为1,000埃的碳有机材料，并且中间层114包括大约为330埃的含硅碳膜。可选地，底层112和中间层114可包括其它材料和尺寸。例如，在一些实施例中，中间层114辅助限定底层112。
蚀刻终止层106和绝缘材料层108在本文(例如，在一些权利要求中)被统称为第一材料层106/108。底层112和中间层114在本文(例如，在一些权利要求中)被统称为第二材料层112/114。
本公开的实施例包括图案化图1所示绝缘材料层108的新方法。材料层110、112和114包括在多步图案化处理中使用的牺牲材料层。在多步图案化处理中还使用一个光刻胶层116和两个间隔件材料120(图1未示出，参见图3)和130(参见图8)，这将在本文进行进一步的描述。
再次参照图1，为了图案化绝缘材料层108，首先，在工件104之上形成材料层116。在一些实施例中，材料层116包括光刻胶层。材料层116可以可选地包括其他类型的感光材料。在一些实施例中，材料层116具有大约750埃的厚度。可选地，材料层116可包括其他材料和尺寸。
例如，通过将材料层116暴露给通过其上具有期望图样的光刻掩模传输或从该光刻掩模反射的光或能量，利用光刻来图案化材料层116。可选地，例如使用激光可以直接图案化材料层116。如图2所示，材料层116被显影，并且灰化和/或蚀刻掉材料层116的未露出部分(或露出部分，这根据材料层116是包括正性光刻胶还是或负性光刻胶)。
在一些实施例中，例如，利用包括用于半导体器件100的最小部件尺寸的部件来图案化材料层116。例如，在实施例中，包括材料层116的部件宽度的尺寸d1大约为48nm，并且包括材料层116的部件之间的间隔的尺寸d2大约为80nm。可选地，图案化材料层116可具有其它尺寸。
在沉积材料层116和图案化材料层116之后，工件104被放置在蚀刻室中。在一些实施例中，工件104在用于图案化绝缘材料层108的剩余制造工艺期间没有从蚀刻室移除。例如，在这些实施例中，在蚀刻室中原位执行图3至图14所示的制造步骤。
然后，如图3所示，在图案化材料层116之上形成第一间隔件材料120。在一些实施例中，通过向蚀刻室引入气体来形成第一间隔件材料120。例如，在一些实施例中，通过将工件104暴露给[C(n)H(2n+2)+N2]等离子体或C(n)H(2n+2)等离子体来形成第一间隔件材料120，其中n＝1，2，3等等。例如，如果n＝1，则[CH4+N2]等离子体或CH4等离子体用于形成第一间隔件材料120。作为另一实例，如果n＝2，则[C2H6+N2]等离子体或C2H6等离子体用于形成第一间隔件材料120。在一些实施例中，第一间隔件材料120包括含氮氢化非晶碳(a-C:H:N)膜或富碳膜。例如，第一间隔件材料120具有大约50nm或更小的厚度。可选地，第一间隔件材料120可包括其它材料和尺寸。第一间隔件材料120有利地包括可在蚀刻室中形成的材料，而不从蚀刻室移除工件104。例如，在一些实施例中，第一间隔件材料120形成工艺有利地不使用化学汽相沉积(CVD)工艺，而这种工艺会包括从蚀刻室移除工件104并移动工件104到单独的等离子体增强CVD(PECVD)室。
如图4所示，将工件104暴露给蚀刻工艺，其从材料层116和中间层114的顶面去除第一间隔材料120。蚀刻工艺包括各向异性蚀刻工艺，其是用于与部件(诸如图案化材料层116)侧壁相比从工件104的露出顶面去除更多的第一间隔件材料120的定向蚀刻工艺。留在工件104上方的第一间隔件材料120位于图案化材料层116的侧壁上。例如，在一些实施例中，第一间隔件120具有包括约为半导体器件100的最小部件尺寸的1/2的尺寸d3的宽度。作为另一实例，在实施例中，尺寸d3大约为16nm。相邻第一间隔件120之间的距离包括尺寸d4，其中，尺寸d4大约为48nm。可选地，尺寸d3和d4可以是其它值。
如图5所示，然后去除图案化材料层116。然后，如图6所示，第一间隔件120被用作蚀刻掩模，同时蚀刻掉部分中间层114和部分底层112。如图7所示，利用蚀刻工艺和/或灰化工艺去除第一间隔件120。同样如图7所示，在一些实施例中，还去除中间层114。图案化底层112具有与第一间隔件120基本相同的尺寸d3，并且如第一间隔件120，图案化底层112中的部件通过基本相同的尺寸d4间隔开。
然后，如图8所示，在图案化底层112之上形成第二间隔件材料130。第二间隔件材料130包括通过与针对第一间隔件材料120描述的类似方法形成的类似材料。如图9所示，利用各向异性蚀刻工艺蚀刻第二间隔件材料130，从底层112和硬掩模110的顶面去除第二间隔件材料130。部分第二间隔件材料130保留在图案化底层112的侧壁上，形成第二间隔件130。然后，如图10所示去除图案化底层112。
如图10所示，第二间隔件130具有包括尺寸d5的宽度并且通过尺寸d6间隔开。在一些实施例中，第二间隔件130具有包括约为半导体器件100的最小部件尺寸的1/4的尺寸d5的宽度。例如，在一些实施例中，尺寸d5和d6大约为16nm。可选地，尺寸d5和d6可以是其他值。
如图11所示，将第二间隔件130用作蚀刻掩模，使用蚀刻工艺图案化硬掩模110。如图12所示，然后利用蚀刻工艺和/或灰化工艺去除第二间隔件130。如图13所示，将硬掩模110用作蚀刻掩模，然后图案化绝缘材料层108的上部。绝缘材料层108中的图案包括用于多条导线的沟槽。
如图14所示，然后去除硬掩模110。如图15所示，导电材料132在绝缘材料层108上方形成在工件104之上，填充绝缘材料层108中的图案。例如，导电材料132可包括势垒层、种子层、衬垫或它们的多层或组合(未示出)。例如，可利用电化学镀(ECP)方法和/或其它沉积方法在层/衬垫上方形成诸如铜或铜合金的填充材料。如图16所示，化学机械抛光(CMP)工艺和/或蚀刻工艺被用于从绝缘材料层108的顶面之上去除过量的导电材料132，在绝缘材料层108中形成进出纸面延伸预定距离的多条导线132。导线132具有分别与图10和图13所示的第二间隔件130和硬掩模110基本相同的尺寸d5和d6。
接下来将描述若干可选的处理步骤和过程。在图11至图13中，在图案化绝缘层108期间，第二间隔件材料130可以可选地保留在硬掩模110之上。在图案化绝缘材料层108之后，第二间隔件材料130随后被去除。在结构中可以可选地保留硬掩模110(未示出)。例如，在硬掩模110包括氧化物的实施例中，硬掩模110可以留在绝缘材料层108上方，并且可以在图案化的硬掩模110和绝缘材料层108之上沉积导电材料132。在一些实施例中，如图13所示，仅图案化绝缘材料层108的一部分以形成用于导线132的图案。可选地，可以图案化绝缘材料层108的整个厚度，露出蚀刻终止层106的顶面(未示出)。还可以在用于绝缘材料层108的图案化步骤中图案化蚀刻终止层106的一部分(未示出)。在一些实施例中，作为另一实例，当图案化绝缘材料层108时，没有去除蚀刻终止层106的大部分。
根据一些实施例，可以有利地在一个蚀刻室中执行图3至图14所示的步骤，而不从蚀刻室中移除工件104。例如，在一些实施例中，在单个蚀刻室内原位执行形成第一间隔件材料120、蚀刻第一间隔件材料120、去除图案化光刻胶层116、图案化第二材料层112/114、去除第一间隔件120、形成第二间隔件材料130、蚀刻第二间隔件材料130、去除图案化材料层112、图案化硬掩模110、去除第二间隔件130以及图案化材料层108，而不用从蚀刻室中移除半导体器件100。
图17是示出根据实施例的制造半导体器件100的方法的流程图140。首先，在步骤142中，提供工件104，其包括第一部分102/106/108、第二部分112/114以及设置在第一部分102/106/108和第二部分112/114之间的硬掩模110。在步骤144中，材料层116形成在工件104之上。在步骤146中，图案化材料层116。在步骤148中，第一间隔件120形成在图案化材料层116的侧壁上。在步骤150中，去除图案化材料层116。在步骤152中，将第一间隔件120用作蚀刻掩模，图案化工件104的第二部分112/114。在步骤154中，去除第一间隔件120。在步骤156中，第二间隔件130形成在工件104的图案化第二部分112的侧壁上。在步骤158中，去除工件114的图案化第二部分112。在步骤160中，将第二间隔件130用作蚀刻掩模，图案化工件104的硬掩模110。在步骤162中，将硬掩模110用作蚀刻掩模，图案化工件104的第一部分102/106/108(例如，绝缘材料层108的上部)。
本公开实施例的优点包括提供了一种新颖的制造方法，其中，使用[C(n)H(2n+2)+N2]等离子体或C(n)H(2n+2)等离子体形成用于形成BEOL互连件132的间隔件120和130。根据实施例，沟槽形成在绝缘材料108中并使用镶嵌工艺进行填充以形成导线132。根据本公开的实施例，只使用一个光刻工艺来图案化光刻胶116，可以实现具有1/4间距的导线132。在一些实施例中，使用CH4+N2等离子体或CH4等离子体原位形成用于形成沟槽的间隔件120和130，使得可在“一体化”工艺室中执行间隔件120和130的沉积和蚀刻。可以在蚀刻室中有利地形成新型间隔件材料120和130，而无需将工件140移动到不同的处理室来形成间隔件材料120和130。
在结构中只使用一个硬掩模110，但形成两个间隔件材料120和130。只使用两个沉积和蚀刻工艺用于间隔材料120和130的形成。文中描述的图案化方法降低了制造成本并增加了产量。在一些实施例中，在低温下(例如约60摄氏度)执行用于间隔件材料120和130的沉积工艺。间隔件材料120和130高度共形，改善了间隔件120和130的形成。第一间隔件120用于限定中间层114和底层112，以及第二间隔件130用于限定硬掩模110。然后，硬掩模110用于限定下面的绝缘材料层108。这种新颖的半导体器件制造方法在制造工艺流程中很容易实现。
根据本发明的一个实施例，在工件之上形成材料层。工件包括第一部分、第二部分以及设置在第一部分和第二部分之间的硬掩模。图案化材料层，并且第一间隔件形成在图案化材料层的侧壁上。去除图案化材料层，并且将第一间隔件用作蚀刻掩模来图案化工件的第二部分。去除第一间间隔件，并且第二间隔件形成在工件的图案化第二部分的侧壁上。去除工件的图案化第二部分，并且将第二间隔件用作蚀刻掩模来图案化工件的硬掩模。将硬掩模用作蚀刻掩模来图案化工件的第一部分。
根据另一个实施例，一种制造半导体器件的方法包括：在衬底之上形成第一材料层；在第一材料层之上形成硬掩模；以及在硬掩模之上形成第二材料层。光刻胶层形成在第二材料层之上，并且图案化光刻胶层。第一间隔件形成在图案化光刻胶层的侧壁上，并且去除图案化光刻胶层。将第一间隔件用作蚀刻掩模来图案化第二材料层，并且去除第一间隔件。第二间隔件形成在图案化第二材料层的侧壁上，并且去除图案化第二材料层。将第二间隔件用作蚀刻掩模来图案化硬掩模，并且去除第二间隔件。然后将硬掩模用作蚀刻掩模来图案化第一材料层。
根据又一实施例，一种制造半导体器件的方法包括：在衬底之上形成第一材料层；在第一材料层之上形成硬掩模；在硬掩模之上形成第二材料层；以及在第二材料层之上形成光刻胶层。图案化光刻胶层，并在图案化光刻胶层之上形成第一间隔件材料。蚀刻第一间隔件材料以从光刻胶层的顶面和第二材料层的顶面去除第一间隔件材料，留下位于图案化光刻胶层的侧壁上的第一间隔件。去除图案化光刻胶层，并将第一间隔件用作蚀刻掩模来图案化第二材料层。去除第一间隔件，并在图案化第二材料层之上形成第二间隔件材料。蚀刻第二间隔件材料以从第二材料层的顶面和硬掩模的顶面去除第二间隔材料，留下位于图案化第二材料层的侧壁上的第二间隔件。去除图案化第二材料层，并将第二间隔件用作蚀刻掩模来图案化硬掩模。去除第二间隔件，并将硬掩模用作蚀刻掩模来图案化第一材料层。
尽管已经详细描述了本发明实施例及其优点，但是应当理解，在不背离所附权利要求限定的本发明精神和范围的情况下，可以进行各种改变、替换和更改。例如，本领域技术人员很容易理解，可以改变文中描述的许多特征、功能、工艺、以及材料，而剩余的特征、功能、工艺、以及材料在本发明的范围内。此外，本申请的范围不旨在限于说明书中描述的工艺、机械装置、制造、物质组成、工具、方法、和步骤的特定实施例。根据本公开的内容本领域技术人员应容易地理解，根据本公开与文中描述的对应实施例执行基本相同的功能或实现基本相同结果的目前现有或即将开发的工艺、机械装置、制造、物质组成、工具、方法或步骤。因此，所附权利要求旨在包括在这种工艺机械装置、制造、物质组成、工具、方法或或步骤的范围内。
Claims (10)
1.一种制造半导体器件的方法，所述方法包括：
在工件之上形成材料层，所述工件包括第一部分、第二部分以及设置在所述第一部分和所述第二部分之间的硬掩模；
图案化所述材料层；
在图案化材料层的侧壁上形成第一间隔件；
去除所述图案化材料层；
将所述第一间隔件用作蚀刻掩模来图案化所述工件的所述第二部分；
去除所述第一间隔件；
在所述工件的图案化第二部分的侧壁上形成第二间隔件；
去除所述工件的所述图案化第二部分；
将所述第二间隔件用作蚀刻掩模来图案化所述工件的所述硬掩模；以及
将所述硬掩模用作蚀刻掩模来图案化所述工件的所述第一部分。
2.根据权利要求1所述的方法，其中，形成所述材料层包括形成光刻胶层。
3.根据权利要求1所述的方法，其中，形成所述第一间隔件包括使用[C(n)H(2n+2)+N2]等离子体或C(n)H(2n+2)等离子体形成所述第一间隔件。
4.根据权利要求1所述的方法，其中，形成所述第二间隔件包括使用[C(n)H(2n+2)+N2]等离子体或C(n)H(2n+2)等离子体形成所述第二间隔件。
5.一种制造半导体器件的方法，所述方法包括：
在衬底之上形成第一材料层；
在所述第一材料层之上形成硬掩模；
在所述硬掩模之上形成第二材料层；
在所述第二材料层之上形成光刻胶层；
图案化所述光刻胶层；
在图案化光刻胶层的侧壁上形成第一间隔件；
去除所述图案化光刻胶层；
将所述第一间隔件用作蚀刻掩模来图案化所述第二材料层；
去除所述第一间隔件；
在图案化第二材料层的侧壁上形成第二间隔件；
去除所述图案化第二材料层；
将所述第二间隔件用作蚀刻掩模来图案化所述硬掩模；
去除所述第二间隔件；以及
将所述硬掩模用作蚀刻掩模来图案化所述第一材料层。
6.根据权利要求5所述的方法，其中，形成所述第一间隔件或形成所述第二间隔件包括形成含氮氢化非晶碳(a-C:H:N)膜或富碳膜。
7.根据权利要求5所述的方法，其中，图案化所述光刻胶层包括图案化所述半导体器件的最小部件尺寸。
8.一种制造半导体器件的方法，所述方法包括：
在衬底之上形成第一材料层；
在所述第一材料层之上形成硬掩模；
在所述硬掩模之上形成第二材料层；
在所述第二材料层之上形成光刻胶层；
图案化所述光刻胶层；
在图案化光刻胶层之上形成第一间隔件材料；
蚀刻所述第一间隔件材料以从所述光刻胶层的顶面和所述第二材料层的顶面去除所述第一间隔件材料，留下位于所述图案化光刻胶层的侧壁上的第一间隔件；
去除所述图案化光刻胶层；
将所述第一间隔件用作蚀刻掩模来图案化所述第二材料层；
去除所述第一间隔件；
在图案化第二材料层之上形成第二间隔件材料；
蚀刻所述第二间隔件材料层以从所述第二材料层的顶面和所述硬掩模的顶面去除所述第二间隔件材料，留下位于所述图案化第二材料层的侧壁上的第二间隔件；
去除所述图案化第二材料层；
将所述第二间隔件用作蚀刻掩模来图案化所述硬掩模；
去除第二间隔件；以及
将所述硬掩模用作蚀刻掩模来图案化第一材料层。
9.根据权利要求8所述的方法，其中，形成所述第一材料层包括形成蚀刻终止层以及在所述蚀刻终止层之上形成绝缘材料，其中图案化所述第一材料层包括去除所述绝缘材料的一部分，但是不去除所述蚀刻终止层的大部分。
10.根据权利要求8所述的方法，其中，在蚀刻室中原位执行形成所述第一间隔件材料、蚀刻所述第一间隔件材料、去除所述图案化光刻胶层、图案化所述第二材料层、去除所述第一间隔件、形成所述第二间隔件材料、蚀刻所述第二间隔件材料、去除所述图案化第二材料层、图案化所述硬掩模、去除所述第二间隔件以及图案化所述第一材料层，而不从所述蚀刻室移除所述半导体器件。
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|---|---|
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Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105977201A (zh) * | 2015-03-13 | 2016-09-28 | 台湾积体电路制造股份有限公司 | 半导体装置的制造方法 |
| CN107046056A (zh) * | 2016-02-05 | 2017-08-15 | 台湾积体电路制造股份有限公司 | 鳍式场效应晶体管及其制造方法 |
| CN107968073A (zh) * | 2016-10-20 | 2018-04-27 | 联华电子股份有限公司 | 埋入式字符线的制作方法 |
| CN111524886A (zh) * | 2019-02-01 | 2020-08-11 | 华邦电子股份有限公司 | 着陆垫结构及其制造方法 |
| CN111727490A (zh) * | 2018-03-02 | 2020-09-29 | 东京毅力科创株式会社 | 用于将图案转移到层的方法 |
| US11610897B2 (en) | 2019-01-03 | 2023-03-21 | Winbond Electronics Corp. | Landing pad structure |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9573806B2 (en) * | 2013-03-11 | 2017-02-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | MEMS device structure with a capping structure |
| US9177797B2 (en) * | 2013-12-04 | 2015-11-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Lithography using high selectivity spacers for pitch reduction |
| KR102223035B1 (ko) * | 2014-03-05 | 2021-03-04 | 삼성전자주식회사 | 반도체 소자의 패턴 형성 방법 |
| KR102339781B1 (ko) | 2014-12-19 | 2021-12-15 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
| US9882028B2 (en) * | 2016-06-29 | 2018-01-30 | International Business Machines Corporation | Pitch split patterning for semiconductor devices |
| US20180323061A1 (en) * | 2017-05-03 | 2018-11-08 | Tokyo Electron Limited | Self-Aligned Triple Patterning Process Utilizing Organic Spacers |
| US11189527B2 (en) * | 2020-03-23 | 2021-11-30 | International Business Machines Corporation | Self-aligned top vias over metal lines formed by a damascene process |
| CN111463106B (zh) * | 2020-04-02 | 2023-06-02 | 超晶科技（北京）有限公司 | 一种基于光刻工艺实现阵列图案的方法 |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1601702A (zh) * | 2003-04-09 | 2005-03-30 | 因芬尼昂技术股份公司 | 互连结构上溅射蚀刻之原位金属阻障沉积 |
| CN101180708A (zh) * | 2005-05-23 | 2008-05-14 | 美光科技公司 | 形成小型紧密间隔特征阵列的方法 |
| US20080318381A1 (en) * | 2007-06-20 | 2008-12-25 | George Matamis | Methods of forming high density semiconductor devices using recursive spacer technique |
| CN101496141A (zh) * | 2006-05-10 | 2009-07-29 | 朗姆研究公司 | 节距缩小 |
| CN101542685A (zh) * | 2006-11-29 | 2009-09-23 | 美光科技公司 | 减小半导体装置的临界尺寸的方法和具有减小的临界尺寸的部分制造的半导体装置 |
| CN201374309Y (zh) * | 2009-01-05 | 2009-12-30 | 天津大学 | 扫描电镜或真空设备内的离子溅射镀膜与刻蚀装置 |
| CN101736326A (zh) * | 2008-11-26 | 2010-06-16 | 中微半导体设备(上海)有限公司 | 电容耦合型等离子体处理反应器 |
| US20110129991A1 (en) * | 2009-12-02 | 2011-06-02 | Kyle Armstrong | Methods Of Patterning Materials, And Methods Of Forming Memory Cells |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5937308A (en) * | 1997-03-26 | 1999-08-10 | Advanced Micro Devices, Inc. | Semiconductor trench isolation structure formed substantially within a single chamber |
| US6958295B1 (en) * | 1998-01-20 | 2005-10-25 | Tegal Corporation | Method for using a hard mask for critical dimension growth containment |
| KR100479600B1 (ko) * | 2001-06-28 | 2005-04-06 | 주식회사 하이닉스반도체 | 콘택 형성 방법 |
| US6916746B1 (en) * | 2003-04-09 | 2005-07-12 | Lam Research Corporation | Method for plasma etching using periodic modulation of gas chemistry |
| KR100817088B1 (ko) * | 2007-02-16 | 2008-03-26 | 삼성전자주식회사 | 다마신 공정을 이용한 반도체 소자의 미세 금속 배선 패턴형성 방법 |
| US7790360B2 (en) * | 2007-03-05 | 2010-09-07 | Micron Technology, Inc. | Methods of forming multiple lines |
| KR100932333B1 (ko) * | 2007-11-29 | 2009-12-16 | 주식회사 하이닉스반도체 | 반도체 소자의 하드 마스크 패턴 및 그 형성 방법 |
| US8399180B2 (en) * | 2010-01-14 | 2013-03-19 | International Business Machines Corporation | Three dimensional integration with through silicon vias having multiple diameters |
-
2012
- 2012-07-11 US US13/546,800 patent/US9349595B2/en active Active
- 2012-10-15 CN CN201210391190.5A patent/CN103545248A/zh active Pending
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1601702A (zh) * | 2003-04-09 | 2005-03-30 | 因芬尼昂技术股份公司 | 互连结构上溅射蚀刻之原位金属阻障沉积 |
| CN101180708A (zh) * | 2005-05-23 | 2008-05-14 | 美光科技公司 | 形成小型紧密间隔特征阵列的方法 |
| CN101496141A (zh) * | 2006-05-10 | 2009-07-29 | 朗姆研究公司 | 节距缩小 |
| CN101542685A (zh) * | 2006-11-29 | 2009-09-23 | 美光科技公司 | 减小半导体装置的临界尺寸的方法和具有减小的临界尺寸的部分制造的半导体装置 |
| US20080318381A1 (en) * | 2007-06-20 | 2008-12-25 | George Matamis | Methods of forming high density semiconductor devices using recursive spacer technique |
| CN101736326A (zh) * | 2008-11-26 | 2010-06-16 | 中微半导体设备(上海)有限公司 | 电容耦合型等离子体处理反应器 |
| CN201374309Y (zh) * | 2009-01-05 | 2009-12-30 | 天津大学 | 扫描电镜或真空设备内的离子溅射镀膜与刻蚀装置 |
| US20110129991A1 (en) * | 2009-12-02 | 2011-06-02 | Kyle Armstrong | Methods Of Patterning Materials, And Methods Of Forming Memory Cells |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105977201A (zh) * | 2015-03-13 | 2016-09-28 | 台湾积体电路制造股份有限公司 | 半导体装置的制造方法 |
| CN107046056A (zh) * | 2016-02-05 | 2017-08-15 | 台湾积体电路制造股份有限公司 | 鳍式场效应晶体管及其制造方法 |
| CN107046056B (zh) * | 2016-02-05 | 2022-10-04 | 台湾积体电路制造股份有限公司 | 鳍式场效应晶体管制造方法 |
| CN107968073A (zh) * | 2016-10-20 | 2018-04-27 | 联华电子股份有限公司 | 埋入式字符线的制作方法 |
| CN107968073B (zh) * | 2016-10-20 | 2020-10-09 | 联华电子股份有限公司 | 埋入式字符线的制作方法 |
| CN111727490A (zh) * | 2018-03-02 | 2020-09-29 | 东京毅力科创株式会社 | 用于将图案转移到层的方法 |
| US11610897B2 (en) | 2019-01-03 | 2023-03-21 | Winbond Electronics Corp. | Landing pad structure |
| CN111524886A (zh) * | 2019-02-01 | 2020-08-11 | 华邦电子股份有限公司 | 着陆垫结构及其制造方法 |
| CN111524886B (zh) * | 2019-02-01 | 2023-06-09 | 华邦电子股份有限公司 | 着陆垫结构及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20140129 |
|
| RJ01 | Rejection of invention patent application after publication |