CN105977201A - 半导体装置的制造方法 - Google Patents

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Abstract

本公开提供一种半导体装置的制造方法。此方法包含形成一材料层于一基底之上；形成一第一硬掩膜层于材料层之上；沿着一第一方向，形成一第一沟槽于第一硬掩膜层中。此方法亦包含:沿着第一沟槽的侧壁形成一第一间隔物；通过第一间隔物防护第一沟槽，于第一硬掩膜层中形成平行于第一沟槽的一第二沟槽。此方法亦包含:蚀刻材料层穿过第一沟槽及第二沟槽；移除第一硬掩膜层及第一间隔物；形成第二硬掩膜层于材料层之上；形成一第三沟槽于第二硬掩膜层中。第三沟槽沿着垂直于第一方向之一第二方向延伸，且与第一沟槽重叠。此方法亦包含:蚀刻材料层穿过第三沟槽。本公开可减少圆角角落变形，可减少线末端短缩变形且可克服失准。

Description

半导体装置的制造方法
技术领域
本公开涉及半导体装置的制造方法。
背景技术
半导体集成电路(integrated circuit,IC)产业历经了快速成长，集成电路材料及设计上的进步已产生了数代的集成电路，每一代皆具有体积更小且更精密的电路。在集成电路发展的进程上，功能密度(即，每一芯片的内连线装置的数量)逐渐增加的同时，几何尺寸(即，利用工艺步骤可以产生的最小元件(或线))逐渐缩小。当半导体装置，例如：金氧半场效晶体管(MOSFET)，通过各种技术节点微缩化时，如何减少形成于晶圆上的特征/图案的不规则/变形成为一种挑战。
发明内容
在一些实施例中，提供一种半导体装置的制造方法，包括：形成一材料层于一基底之上；形成一第一硬掩膜层于材料层之上；形成一第一沟槽于第一硬掩膜层中，其中第一沟槽沿着一第一方向延伸；沿着第一沟槽的侧壁形成一第一间隔物；通过第一间隔物防护(guard)第一沟槽，于第一硬掩膜层中形成平行于第一沟槽的一第二沟槽；蚀刻材料层穿过第一沟槽及第二沟槽；移除第一硬掩膜层及第一间隔物；形成一第二硬掩膜层于材料层之上；形成一第三沟槽于第二硬掩膜层中，其中第三沟槽沿着垂直于第一方向之一第二方向延伸，其中第三沟槽与第一沟槽重叠；以及蚀刻材料层穿过第三沟槽。
在另一些实施例中，亦提供一种半导体装置的制造方法，包括：形成一材料层于一基底之上；形成一第一硬掩膜层于材料层之上；形成一第一沟槽于第一硬掩膜层中，其中第一沟槽沿着一第一方向延伸；沿着第一沟槽的侧壁形成一第一间隔物；通过第一间隔物防护第一沟槽，于第一硬掩膜层中形成平行于第一沟槽的一第二沟槽；蚀刻材料层穿过第一沟槽及第二沟槽；移除第一硬掩膜层及第一间隔物；形成一平坦化层于材料层之上，包含:填充于第一沟槽及第二沟槽中；形成一第二硬掩膜层于平坦化层之上；形成一第三沟槽于第二硬掩膜层中，其中第三沟槽沿着垂直于第一方向之一第二方向延伸，其中第三沟槽与第一沟槽在第一沟槽的一末端重叠；转移第三沟槽至平坦化层；移除第二硬掩膜层及第二间隔物；以及蚀刻材料层穿过平坦化层中的第三沟槽。
在另一些实施例中，亦提供一种半导体装置的制造方法，包括：形成一材料层于一主要层之上；形成一第一硬掩膜层于材料层之上；形成一第一沟槽于第一硬掩膜层中，其中第一沟槽沿着一第一方向延伸；沿着第一沟槽的侧壁形成一第一间隔物；通过第一间隔物防护第一沟槽，于第一硬掩膜层中形成平行于第一沟槽的一第二沟槽；蚀刻材料层穿过第一沟槽及第二沟槽；移除第一硬掩膜层及第一间隔物；形成一平坦化层于材料层之上，包含:填充于第一沟槽及第二沟槽中；形成一第二硬掩膜层平坦化层之上；形成一第三沟槽于该第二硬掩膜层中，其中第三沟槽沿着垂直于第一方向之一第二方向延伸，其中第三沟槽与第一沟槽在第一沟槽的一末端重叠；蚀刻平坦化层及材料层穿过第三沟槽；移除第二硬掩膜层、第二间隔物及平坦化层；以及通过具有第一、第二及第三沟槽的材料层，作为一蚀刻掩膜蚀刻主要层，以转移第一沟槽、第二沟槽及第三沟槽至主要层。
本公开采用通过两个个别的微影/蚀刻循环所形成的两个次沟槽(sub-trenches)以形成L型或T型沟槽。形成的两个次沟槽沿着两个彼此垂直的方向延伸。此方法亦采用防护间隔物(guarding-spacer)以确保沟槽之间的空间。此方法显示形成L型或T型沟槽可减少圆角(rounded)角落变形。此方法亦显示形成彼此间具有较小空间的沟槽，可减少线末端短缩变形且可克服失准。
附图说明
以下将配合说明书附图详述本发明的实施例，应注意的是，依照工业上的标准实施，以下图示并未按照比例绘制。事实上，可能任意的放大或缩小元件的尺寸以便清楚表现出本发明的特征。
图1显示在一些实施例中，示例的半导体装置的制造方法的流程图。
图2显示在一些实施例中，示例的半导体装置的工作件的剖面图。
图3A及3B显示通过光微影工艺形成于光致抗蚀剂层之上的图案的示意图。
图4A及4C显示在一些实施例中，示例的半导体装置的上视图。
图4B及4D分别显示在一些实施例中，示例之半导体装置沿图4A及4C中的线A-A的剖面图。
图5A显示在一些实施例中，示例的半导体装置的上视图。
图5B显示在一些实施例中，示例的半导体装置沿图5A中的线A-A的剖面图。
图6A及6C显示在一些实施例中，示例的半导体装置的上视图。
图6B及6D分别显示在一些实施例中，示例的半导体装置沿图6A及6C中的线A-A的剖面图。
图7A、7C、7E及7G显示在一些实施例中，示例的半导体装置的上视图。
图7B、7D、7F及7H分别显示在一些实施例中，示例的半导体装置沿图7A、7C、7E及7G中的线A-A的剖面图。
图8A、8C及8E显示在一些实施例中，示例的半导体装置的上视图。
图8B、8D及8F分别显示在一些实施例中，示例的半导体装置沿图8A、8C及8E中的线A-A的剖面图。
图9A显示在一些实施例中，示例的半导体装置的上视图。
图9B显示在一些实施例中，示例的半导体装置沿图9A中的线A-A的剖面图。
图10A及10C显示在一些实施例中，示例的半导体装置的上视图。
图10B及10D分别显示在一些实施例中，示例的半导体装置沿图10A及10C中的线A-A的剖面图。
图11A显示在一些实施例中，示例的半导体装置的上视图。
图11B显示在一些实施例中，示例的半导体装置沿图11A中的线A-A的剖面图。
图12A及12C显示在一些实施例中，示例的半导体装置的上视图。
图12B及12D分别显示在一些实施例中，示例的半导体装置沿图12A及12C中的线B-B的剖面图。
图13A及13C显示在一些实施例中，示例的半导体装置的上视图。
图13B及13D分别显示在一些实施例中，示例的半导体装置沿图13A及13C中的线B-B的剖面图。
图13E显示在一些实施例中，示例的半导体装置的上视图。
图13F显示在一些实施例中，示例的半导体装置沿图13E中的线A-A的剖面图。
图13G显示在一些实施例中，示例的半导体装置沿图13E中的线B-B的剖面图。
图13H显示在一些实施例中，示例的半导体装置的上视图。
图13I显示在一些实施例中，示例的半导体装置沿图13H中的线B-B的剖面图。
图14A显示在一些实施例中，示例的半导体装置的上视图。
图14B显示在一些实施例中，示例的半导体装置沿图14A中的线A-A的剖面图。
图14C分别显示在一些实施例中，示例的半导体装置沿图14A图中的线B-B的剖面图。
图14D显示在一些实施例中，示例的半导体装置的上视图。
图14E显示在一些实施例中，示例的半导体装置沿图14D中的线B-B的剖面图。
图14F显示在一些实施例中，示例的半导体装置的上视图。
图14G显示在一些实施例中，示例的半导体装置沿图14F中的线A-A的剖面图。
图14H显示在一些实施例中，示例的半导体装置沿图14F中的线B-B的剖面图。
图14I显示在一些实施例中，示例的半导体装置的上视图。
图14J显示在一些实施例中，示例的半导体装置沿图14J中的线B-B的剖面图。
图15A显示在一些实施例中，示例的半导体装置的上视图。
图15B显示在一些实施例中，示例的半导体装置沿图15A中的线A-A的剖面图。
图15C显示在一些实施例中，示例的半导体装置沿图15A中的线B-B的剖面图。
图15D显示在一些实施例中，示例的半导体装置的上视图。
图15E显示在一些实施例中，示例的半导体装置沿图15D中的线A-A的剖面图。
图16A及16C显示在一些实施例中，示例的半导体装置的上视图。
图16B及16D分别显示在一些实施例中，示例的半导体装置沿图16A及16C中的线A-A的剖面图。
图17A显示在一些实施例中，示例的半导体装置的上视图。
图17B显示在一些实施例中，示例的半导体装置沿图17A中的线A-A的剖面图。
图17C显示在一些实施例中，示例的半导体装置沿图17A中的线B-B的剖面图。
其中，附图标记说明如下：
100 半导体装置的制造方法；
102～130 半导体装置的制造方法的步骤；
200 半导体装置；
205 工作件；
210 基底；
220 第一材料层；
230 第二材料层；
310 第一硬掩膜层；
330 图案化光致抗蚀剂层；
340 第一开口；
340A 第一部分；
340B 第二部分；
350 第二开口；
350A 第三部分；
350B 第四部分；
410 第一图案化光致抗蚀剂层；
415 第一开口；
425 第一沟槽；
430 第一间隔物；
510 第二图案化光致抗蚀剂层；
515 第二开口；
516 第二开口；
525 第二沟槽；
526 第三沟槽；
530 第四沟槽
540 第五沟槽；
550 平坦化层；
560 第二硬掩膜层；
610 第三图案化光致抗蚀剂层；
615 第三开口；
625 第六沟槽；
625A 沟槽末端；
625B 沟槽末端；
630 第二间隔物；
710 第四图案化光致抗蚀剂层；
715 第四开口；
716 第四开口；
725 第七沟槽；
725A 沟槽末端；
726 沟槽末端；
810 L型沟槽；
820 T型沟槽；
A 位置；
B 位置；
C 位置；
d1 第一距离；
d2 第二距离；
dth 临界距离；
M 第一位置；
N 第二位置；
O 第三位置；
w1 第一宽度；
w2 第二宽度；
θ 第一连接角度；
α 第二连接角度；
β 第三连接角度。
具体实施方式
以下公开许多不同的实施方法或是例子来实行本发明的不同特征，以下描述具体的元件及其排列的例子以阐述本发明。当然这些仅是例子且不该以此限定本发明的范围。例如，在描述中提及第一个元件形成于第二个元件上时，其可以包括第一个元件与第二个元件直接接触的实施例，也可以包括有其它元件形成于第一个元件与第二个元件之间的实施例，其中第一个元件与第二个元件并未直接接触。此外，在不同实施例中可能使用重复的标号或标示，这些重复仅为了简单清楚地叙述本公开，不代表所讨论的不同实施例及/或结构之间有特定的关系。
此外，其中可能用到与空间相关的用词，像是“在…下方”、“下方”、“下部”、“上方”、“上部”及类似的用词，这些关系词是为了便于描述图示中一个(些)元件或特征与另一个(些)元件或特征之间的关系，这些空间关系词包括使用中或操作中的装置的不同方位，以及图示中所描述的方位。装置可能被转向不同方位(旋转90度或其他方位)，则其中使用的空间相关形容词也可相同地照着解释。
图1显示在一些实施例中，制造一或多个半导体装置的方法100的流程图。以下将参照图2所示的半导体装置200的工作件205以及图4A至17C所示的半导体装置200，详述方法100。
请参照图1及2，方法100始于步骤102，接受一半导体装置200的工作件205。工作件205包含基底210，基底210可为块状(bulk)硅基底。或者，基底210可包括元素半导体(elementary semiconductor)，例如：硅(Si)或锗(Ge)于晶形结构中；化合物半导体，例如：硅化锗(SiGe)、碳化硅(SiC)、砷化镓(GaAs)、磷化镓(GaP)、磷化铟(InP)、砷化铟(InAs)及/或锑化铟(InSb)；或前述的组合。基底210亦可能包含绝缘层上硅(silicon-on-insulator,SOI)基底。绝缘层上硅基底可通过布植氧加以隔离(separation by implantation of oxygen,SIMOX)、晶圆接合及/或其它合适的方法加以制造。
一些示例的基底210亦包含绝缘层，绝缘层包括任一合适的材料，包含:氧化硅、蓝宝石及/或前述之组合。示例的绝缘层可为埋藏氧化层(buried oxidelayer,BOX)。可通过任一合适的工艺，例如：布植(例如，SIMOX)、氧化、沉积及/或其它合适的工艺形成绝缘层。在一些示例的半导体装置200中，绝缘层为绝缘层上硅基底的元件(例如，膜层)。
基底210亦可包含各种p型掺杂区及/或n型掺杂区，通过例如：离子布植及/或扩散工艺，进行布植。那些掺杂区包含n井、p井、轻掺杂区(light dopedregion,LDD)、掺杂源极及漏极(S/D)及配置各种通道掺杂轮廓(doping profile)以形成各种集成电路(IC)装置，例如，互补式金氧半场效晶体管(complimentary metal-oxide-semiconductor field-effect transistor,CMOSFET)、影像感测器及/或发光二极管(LED)。基底210可还包含其它功能性特征，例如，电阻或形成于基底之中或之上的电容。
基底210亦可包含各种隔离特征。隔离特征将基底210中的各个装置区分开。隔离特征包含使用不同工艺技术所形成的不同结构。例如，隔离特征可包含浅沟槽隔离(shallow trench isolation,STI)特征。浅沟槽隔离的形成可包含于基底210中蚀刻沟槽以及将隔离材料，例如：氧化硅、氮化硅或氮氧化硅，填充至沟槽中。经填充的沟槽可具有多层结构，例如：热氧化衬层与氮化硅填充沟槽。可实行化学机械研磨(chemical mechanical polishing,CMP)研磨掉多余的绝缘材料以及平坦化隔离特征的顶表面。
基底210亦可包含由介电层及电极层所形成的栅极堆叠。介电层可包含界面层(interfacial layer,IL)及高介电常数(high-K)介电层，通过合适的技术，例如：化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)、热氧化、前述的组合或其它合适的技术加以沉积。电极层可包含单一层或多层，例如：金属层、衬层、润湿层及粘着层，通过原子层沉积、物理气相沉积、化学气相沉积或其它合适的技术加以形成。
基底210亦可包含多个层间介电层(inter-level dielectric,ILD)及导电特征结合以形成内连线结构，内连线结构被配置以耦合各个p型及n型掺杂区以及其它功能性特征(例如：栅极电极)，进而产生功能性集成电路。
在此实施例中，工作件205包含位于基底210之上的第一材料层220(或主要层)、位于第一材料层220之上的第二材料层230(或中间层)以及沉积于第二材料层230之上的第一硬掩膜层(hard mask,HM)310。第一材料层220及第二材料层230可包含介电层，例如：氧化硅、氮化硅或氮氧化硅、低介电常数(low-K)介电材料或其它合适的材料。第一材料层220亦可包含导电层，例如：多晶硅、金属层或/及其它合适的材料。在此实施例中，第二材料层230可包含不同于第一材料层220的材料，以在接续的蚀刻工艺中实现蚀刻选择性。第一硬掩膜层310可包含氧化硅、氮化硅、氮氧化物、碳化硅、氧化钛、氮化钛、氧化钽、氮化钽及/或任一合适的材料。在此实施例中，第一硬掩膜层310可包含不同于第一材料层220及第二材料层230的材料，以在接续的蚀刻工艺中实现蚀刻选择性。可通过合适的技术，例如：化学气相沉积、原子层沉积、物理气相沉积、热氧化、前述的组合或其它合适的技术，沉积第一材料层220、第二材料层230及第一硬掩膜层310于基底210之上。
在此实施例中，多个特征(例如：沟槽)将被形成于第一材料层220中。为了形成沟槽于第一材料层220中，通常会形成具有开口的图案化光致抗蚀剂层于第一硬掩膜层310之上，接着蚀刻第一硬掩膜层310穿过(through)开口以图案化第一硬掩膜层310，接着蚀刻第一材料层220穿过图案化的第一硬掩膜层310以形成沟槽。可通过装备有光学成像工具的光微影工艺形成图案化光致抗蚀剂层。
图3A显示理想的图案化光致抗蚀剂层330，其包含L型的第一开口340，具有沿着第一方向(Y方向)延伸的第一部分340A以及沿着第二方向(X方向)延伸的第二部分340B，上述第二方向垂直于第一方向。第一部分340A与第二部分340B在位置A连接。图案化光致抗蚀剂层330亦包含T型的第二开口350，其具有第三部分350A及第四部分350B。第三部分350A沿着Y方向延伸且与第一部分340A相隔第一距离d1。第四部分350B沿着X方向延伸且与第一部分340A在位置B连接(或相交)。第四部分350B与第二部分340B相隔第二距离d2。第三部分350A与第二部分340B的末端在位置C接近。理想的是第一及第二开口340及350在开口的各端保留规则的轮廓(contour)(例如，长方形轮廓)。亦理想的是第一部分340A以正确的角度(90度)在位置A连接与第二部分340B连接，相似地，第三部分350A以正确的角度(90度)在位置B与第四部分350B连接，以及第四部分350B以正确的角度(90度)在位置B与第一部分340A连接。
然而，由于光微影工艺中光学成像工具的绕射、解析度及其它工艺影响，光致抗蚀剂图案(开口)可能产生不规则/变形(distortion)。图3B显示这种问题可能发生于图案化光致抗蚀剂层330。例如，当第一及第二开口340及350形成于光致抗蚀剂层之上时，位置A及B可能形成圆角(rounded)角落，而非正确的连接角度。此外，当第一及第二开口340及350彼此接近而使得它们之间的距离小于微影曝光工艺的临界距离(threshold distance)dth时，它们可能在位置(请参见例如，图3B的位置C)具有线末端缩短变形(line end shorteningdistortion)。此外，当第一及第二距离d1及d2微小时，亦产生克服失准(misalignment)的挑战。若这些不规则/变形及失准被转移以形成特征(例如：沟槽)于膜层(例如：第一材料层220)之上，其可能严重的改变半导体装置200的电性性质。本公开提供用以减少不规则/变形以及克服形成特征于第一材料层220产生失准的方法。
请参照图1及4A至4D，一旦接受工作件205，方法100继续至步骤104，形成第一沟槽425于第一硬掩膜层310中。在一些实施例中，为了形成第一沟槽425，通过光微影工艺形成第一图案化光致抗蚀剂层410于第一硬掩膜层310之上。第一图案化光致抗蚀剂层410具有第一开口415，第一开口415具有长方形形状且沿着Y方向延伸。暴露于第一开口415中的第一硬掩膜层310的各部分，如图4A至4B所示。示例的光微影工艺可包含形成光致抗蚀剂层、通过光微影曝光步骤曝光光致抗蚀剂层、实行曝光后烘烤步骤以及显影光致抗蚀剂层以形成图案化光致抗蚀剂层。
接着蚀刻第一硬掩膜层310穿过第一图案化光致抗蚀剂层410以转移第一开口415至第一沟槽425。蚀刻工艺可包含湿蚀刻、干蚀刻或前述的组合。在一些实施例中，蚀刻工艺包含非等向性干蚀刻，例如，蚀刻工艺为等离子体非等向性蚀刻。在一些实施例中，适当地选择蚀刻工艺以选择地蚀刻第一硬掩膜层310而实质上(substantially)未蚀刻第二材料层230。如同前述，具有适当的蚀刻选择性，第二材料层230可作为蚀刻停止层，改善蚀刻工艺窗(process window)及轮廓控制(profile control)。接着使用光致抗蚀剂剥离工艺以移除任何残留的第一图案化光致抗蚀剂层410，如图4C至4D所示。
请参照图1及5A至5B，方法100继续至步骤106，沿着第一沟槽425的侧壁形成第一间隔物430。在本实施例中，第一间隔物430包含不同于第一硬掩膜层310的材料，以在接续的蚀刻工艺中实现蚀刻选择性。可通过沉积间隔层于第一硬掩膜层310之上，接着蚀刻间隔物，非等向地蚀刻间隔层以形成第一间隔物430。间隔层可包含氧化硅、氮化硅、氮氧化物、碳化硅、氧化钛、氮化钛、氧化钽、氮化钽或任一合适的材料。可通过化学气相沉积、原子层沉积、物理气相沉积或其它合适的技术沉积间隔层。在一些实施例中，通过非等向性干蚀刻蚀刻间隔层以形成垂直轮廓，垂直轮廓之后将被转移成沟槽特征的轮廓。通过控制间隔层的厚度及间隔物蚀刻工艺，形成具有第一宽度w1的第一间隔物430。
请参照图1及6A至6B，方法100继续至步骤108，形成第二图案化光致抗蚀剂层510于第一硬掩膜层310之上且于第一沟槽425内。第二图案化光致抗蚀剂层510具有第二开口515，第二开口515沿着X方向延伸且平行于第一沟槽425。部分的第一硬掩膜层310暴露于第二开口515内。第二图案化光致抗蚀剂层510的形成在许多方面与图4A至4B所述的第一图案化光致抗蚀剂层410相似。
在本实施例中，第二图案化光致抗蚀剂层510定义第二开口515，而第一图案化光致抗蚀剂层410已定义第一开口415。因此，可大幅减少受限于微影曝光工艺的临界距离dth所导致的线末端缩短变形。
在一些实施例中，请参照图6C至6D，第二开口在较接近第一沟槽425的位置。因此，在一些实施例中，第一硬掩膜层310及邻接的第一间隔物430的一部分暴露于第二开口(称作516，如图6C至6D所示)内。有时邻接的第一间隔物430的曝光是由不利的工艺影响所导致，例如：形成第二图案化光致抗蚀剂层510的微影工艺中的失准、图案不规则/变形。在另一些实施例中，第二开口516具有较大的宽度使得其延伸至邻接的第一间隔物430以得到益处，例如：缓和微影工艺解析度限制。
请参照图1及7A至7B(请配合图6A至6B所述的步骤)，方法100继续至步骤110，蚀刻第一硬掩膜层310穿过第二开口515以形成第二沟槽525于第一硬掩膜层310中。第二材料层230的一部分暴露于第二沟槽525中。上述蚀刻工艺可包含湿蚀刻、干蚀刻或前述的组合。
如在图6C至6D中所述，在一些实施例中，第二开口在较接近第一沟槽425的位置，使得第一硬掩膜层310及邻接的第一间隔物430的一部分暴露于第二开口(称作516，如图6C至6D所示)内。于此情形下，适当地选择蚀刻工艺以选择地蚀刻第一硬掩膜层310而实质上未蚀刻到第一间隔物430。因此，在如图7C至7D所示的选择性实施例中，在蚀刻第一硬掩膜层310穿过第二开口516以形成第三沟槽526时，暴露于第二开口516内的部分的邻接的第一间隔物430作为次蚀刻掩膜(sub-etch-mask)(或防护第一沟槽425)。
接着使用光致抗蚀剂剥离工艺以移除任何残留的第二图案化光致抗蚀剂层510。请配合参照图7A至7B中所述的步骤，如图7E至7F所示，在移除第二图案化光致抗蚀剂层510之后，具有沿着其侧壁的第一间隔物430的第一沟槽425以及第二沟槽525形成于第一硬掩膜层310中。或者，配合图7C至7D所述的步骤，如图7G至7H所示，在移除第二图案化光致抗蚀剂层510之后，具有沿着其侧壁之间隔物430的第一沟槽425以及第三沟槽526形成于第一硬掩膜层310中。具体而言，第一间隔物430将第一沟槽425与第三沟槽526隔开，如图7G至7H所示。因此，间隔物430确保第一沟槽425及第三沟槽526之间的设计最小间隔(designed minimum space)(w1)且间隔物430被称为第一安全防护间隔物(safeguarding-spacer)。
请参照图1及8A至8D，方法100继续至步骤112，蚀刻第二材料层230穿过第一及第二沟槽425及525(如图8A至8B所示)，或穿过第一及第三沟槽425及526(在如第8C至8D图所示之选择性实施例中)以形成第四沟槽530及第五沟槽540于第二材料层230中。在本实施例中，适当地选择蚀刻工艺以选择地蚀刻第二材料层230而实质上未蚀刻到第一硬掩膜层310及第一间隔物430。因此，第一硬掩膜层310及第一间隔物430作为蚀刻掩膜。此后，图8A至8B所述的实施例及图8C至8D所述的实施例，继续通过其它合适的蚀刻工艺移除第一硬掩膜层310及第一间隔物430，如图8E及8F所示。
请参照图1及9A至9B，方法100继续至步骤114，沉积平坦化层550于第二材料层230之上，以及沉积第二硬掩膜层560于平坦化层550之上。在本实施例中，平坦化层550沉积于第二材料层230之上，包含填充至第三及第四沟槽530及540中，以提供接续的微影工艺所需的平坦顶表面。在一些实施例中，实行化学机械研磨以进一步平坦化平坦化层550。平坦化层550可包含旋涂式玻璃、氧化硅、氮化硅、氮氧化物、碳化硅、低介电常数材料及/或其它合适的材料。第二硬掩膜层560可包含氧化硅、氮化硅、氮氧化物、碳化硅、氧化钛、氮化钛、氧化钽、氮化钽或任一合适的材料。在本实施例中，第二硬掩膜层560可包含不同于平坦化层550的材料，以在接续的蚀刻工艺中实现蚀刻选择性。通过平坦化层550，第二硬掩膜层560具有平坦的顶表面。可藉化学气相沉积、物理气相沉积、原子层沉积、旋转涂布或其它合适的技术，沉积平坦化层550及第二硬掩膜层560。
请参照图1及10A至10B，方法100继续至步骤116，形成第三图案化光致抗蚀剂层610于第二硬掩膜层560之上。第三图案化光致抗蚀剂层610的形成在许多方面与图4A至4B所述的第一图案化光致抗蚀剂层410相似。第三图案化光致抗蚀剂层610具有沿着X方向延伸的第三开口615。通过形成于第二硬掩膜层560的平坦顶表面上，关键尺寸(critical dimension)及工艺窗的一致性得以改善。第三开口615与第三沟槽530重叠并垂直地延伸至第三沟槽530于第一位置M以及垂直地延伸至第四沟槽540于第二位置N。在一些实施例中，第三开口615在第一位置M延伸至第三沟槽530的外部以及在第二位置N延伸至第四沟槽540的外部。
请参照图1及10C至10D，方法100继续至步骤118，蚀刻第二硬掩膜层560穿过第三图案化光致抗蚀剂层610以形成第六沟槽625于第二硬掩膜层560中。第二硬掩膜层560的蚀刻在许多方面与图4C至4D所述的第一图案化光致抗蚀剂层的蚀刻工艺相似。适当地选择蚀刻工艺以选择地移除第二硬掩膜层560而实质上未蚀刻平坦化层550。接着使用光致抗蚀剂剥离工艺以移除任何残留的第三图案化光致抗蚀剂层610。
请参照图1及11A至11B，方法100继续至步骤120，沿着第六沟槽625的侧壁形成第二间隔物630。在本实施例中，第二间隔物630包含不同于第二硬掩膜层560的材料，以在接续的蚀刻工艺中实现蚀刻选择性。第二间隔物630的形成在许多方面与图5A至5B所述的第一间隔物的形成相似。第二间隔物630具有第二宽度w2。
请参照图1及12A至12B，方法100继续至步骤122，形成第四图案化光致抗蚀剂层710于第二硬掩膜层560之上。第四图案化光致抗蚀剂层710的形成在许多方面与图4A至4B所述的第一图案化光致抗蚀剂层410相似。第四图案化光致抗蚀剂层710具有第四开口715，第四开口715沿着X方向延伸。第四开口715平行于第六沟槽625。在一些实施例中，第四开口715与第四沟槽530于第三位置O(第四沟槽530的一末端)重叠。第二硬掩膜层560的一部分暴露于第四开口715内。
在本实施例中，第四图案化光致抗蚀剂层710定义第四开口715，而第三图案化光致抗蚀剂层610定义第三开口615。因此，可大幅减少受限于微影曝光工艺的临界距离dth所导致的线末端缩短变形。形成的第三及第四开口615及715在它们的开口末端具有规则的轮廓(例如，长方形轮廓)。
在一些实施例中，请参照第12C至12D图，第四开口在较接近第六沟槽625的位置。因此，在一些实施例中，第二硬掩膜层560及邻接的第二间隔物630的一部分暴露于第四开口(称为716，如图12C至12D所示)内。有时邻接的第二间隔物630的曝光是由不利的工艺影响所导致，例如：形成第四图案化光致抗蚀剂层710的微影工艺中的失准、图案不规则/变形。在另一些实施例中，第四开口716具有较大的宽度使得其延伸至邻接的第二间隔物630以得到益处，例如：缓和微影工艺解析度限制。
请参照图1及13A至13B(请配合图12A至12B所述的步骤)，方法100继续至步骤124，蚀刻第二硬掩膜层560穿过第四开口715以形成第七沟槽725于第二硬掩膜层560中。第二材料层230的一部分暴露于第七沟槽725中。上述蚀刻工艺可包含湿蚀刻、干蚀刻或前述的组合。
如在图12C至12D中所述，在一些实施例中，第四开口在较接近第六沟槽625的位置，使得第二硬掩膜层560及邻接的第二间隔物630的一部分暴露于第四开口(称作716，如图12C至12D所示)内。于此情形下，适当地选择蚀刻工艺以选择地蚀刻第二硬掩膜层560而实质上未蚀刻到第二间隔物630。因此，在如图13C至13D所示的选择性实施例中，在蚀刻第二硬掩膜层560穿过第七开口716以形成第八沟槽726时，暴露于第四开口716内的部分的邻接的第二间隔物630可作为次蚀刻掩膜(sub-etch-mask)(或防护第六沟槽625)。
接着使用光致抗蚀剂剥离工艺以移除任何残留的第四图案化光致抗蚀剂层710。请配合参照图13A至13B中所述的步骤，如图13E至13F所示，在移除第四图案化光致抗蚀剂层710之后，具有沿着其侧壁之第二间隔物630的第六沟槽625以及第七沟槽725形成于第二硬掩膜层560中。或者，配合图13C至13D所述的步骤，如图13H至13I所示，在移除第四图案化光致抗蚀剂层710之后，具有沿着其侧壁的间隔物560的第六沟槽625以及第八沟槽726形成于第二硬掩膜层560中。具体而言，第二间隔物560将第六沟槽625与第八沟槽726隔开，如图13H至13I所示。因此，第二间隔物560确保第六沟槽625及第八沟槽726之间的设计最小间隔(designed minimumspace)(w2)且第二间隔物560被称为第二安全防护间隔物(safeguarding-spacer)。
请参照图1及14A至14E，方法100继续至步骤126，蚀刻平坦化层550穿过第六及第七沟槽625及725以延伸第六及第七沟槽625及725至平坦化层550(如图14A至14C所示)，或穿过第六及第八沟槽625及726以延伸第六及第八沟槽625及726至平坦化层550(在如图14D至14E所示的选择性实施例中)。在本实施例中，适当地选择蚀刻工艺以选择地蚀刻平坦化层550，但实质上未蚀刻到第二硬掩膜层560、第二间隔物630及第二材料层230。因此，第二硬掩膜层560及第二间隔物630可作为蚀刻掩膜。
之后，图14A至14C所述的实施例及图14D至14E所述的实施例，继续通过其它合适的蚀刻工艺移除第二硬掩膜层560及第二间隔物630，如图14F及14J所示。平坦化层550带有(carry)第六及第七(或第八)沟槽625及725(或726)以及暴露于第六及第七/或第八沟槽625及725(或726)内的第二材料层230的一部分。
请参照图1及15A至15C，方法100继续至128，移除位于第六及第七(或第八)沟槽625及725(或726)内的第二材料层230。在本实施例中，适当地选择蚀刻工艺以选择地蚀刻第二材料层230，但实质上未蚀刻平坦化层550及第一材料层220。因此，平坦化层550作为蚀刻掩膜而第一材料层220作为蚀刻停止层。接着通过其它合适的蚀刻工艺移除平坦化层550，如图15D及15E所示。
请参照图15D至15E，因此第二材料层230具有第四、第五、第六及第七(或第八)沟槽530、540、625及725(或726)，使得第四及第五沟槽沿着Y方向与彼此平行，以及使第六及第七(或第八)沟槽沿着X方向与彼此平行。第四沟槽530以第一连接角度θ与第七沟槽725在位置O连接，以形成L型沟槽810，第六沟槽625以第二连接角度α与第四沟槽530在位置M连接，且第六沟槽625以第三连接角度β与第五沟槽540在位置N连接，以形成T型沟槽820。由于第四、第五、第六及第七(或第八)沟槽530、540、625及725(或726)分别是由第一、第二、第三及第四图案化光致抗蚀剂层410、510、610及710所定义，因此可大幅减少微影曝光工艺所造成的圆角(rounded)角落变形。第一、第二及第三连接角度θ、α及β约为90度。
图15D至15E亦显示在一些实施例中，第六沟槽625形成具有分别延伸至第四沟槽530及第五沟槽540外部的沟槽末端625A及625B，且第七(或第八)沟槽725(或726)具有延伸至第四沟槽530外部的沟槽末端725A。这些沟槽末端均提供类似保险(insurance-like)的部分用以减少线末端缩短变形的不利影响。
请参照图1及16A至16B，方法100继续至步骤130，蚀刻第一材料层220、利用材料层230作为蚀刻掩膜，以90度的连接角度θ及规则的线末端轮廓(例如，长方形轮廓)，转移第四、第五、第六及第七(第八)沟槽530、540、625及725(或726)至第一材料层220。在一些实施例中，部分的基底210分别暴露于第四、第五、第六及第七(或第八)沟槽530、540、625及725(或726)中。在本实施例中，适当地选择蚀刻工艺以选择地蚀刻第一材料层220，但实质上未蚀刻第二材料层230。蚀刻工艺包含非等向性干蚀刻。例如，蚀刻工艺为等离子体非等向性蚀刻。接着通过适当的蚀刻工艺移除第二材料层230，如图16C至16D所示。
亦可在方法100之前、之中及之后提供额外的步骤，且所述的一些步骤在方法100的额外的实施例中可被取代、删除或移动。其它不会背离本公开的发明精神与范围的选择性实施例亦可存在。例如，在一些实施例中，于步骤126，不只蚀刻平坦化层550，且亦蚀刻第二材料层230穿过第六及第七沟槽625及725，以延伸第六及第七沟槽625及725至平坦化层550，如图17A至17C所示。适当地选择蚀刻工艺以选择地蚀刻平坦化层550及第二材料层230，但实质上未蚀刻第二硬掩膜层560及第二间隔物630。因此，第二硬掩膜层560及第二间隔物630作为蚀刻掩膜。接着通过其它合适的蚀刻工艺移除第二硬掩膜层560及第二间隔物630以及平坦化层550，如图15D至15E所示。
半导体装置200更可经CMOS或MOS技术处理以形成各种现有的特征及区域。例如，接续的处理可形成金属线于第四、第五、第六及第七(或第八)沟槽530、540、625及725(或726)中。在另一例子中，各种接触/导孔(via)及多层内连线特征(例如，层间介电层)位于基底210之上，被设置以连接半导体装置200的各种特征或结构。
根据前述，可知本公开提供L型及T型沟槽以及彼此间具有较小空间的沟槽的形成方法。此方法采用通过两个个别的微影/蚀刻循环所形成的两个次沟槽(sub-trenches)以形成L型或T型沟槽。形成的两个次沟槽沿着两个彼此垂直的方向延伸。此方法亦采用防护间隔物(guarding-spacer)以确保沟槽之间的空间。此方法显示形成L型或T型沟槽可减少圆角(rounded)角落变形。此方法亦显示形成彼此间具有较小空间的沟槽，可减少线末端短缩变形且可克服失准。
本公开提供许多制造半导体装置的不同的实施例，其提供一或多种现存技术的改良。在一实施例中，半导体装置的制造方法，包含：形成材料层于基底之上；形成第一硬掩膜层于材料层之上；形成第一沟槽于第一硬掩膜层中，第一沟槽沿着第一方向延伸。此方法亦包含：沿着第一沟槽的侧壁形成第一间隔物；通过第一间隔物防护第一沟槽，于第一硬掩膜层中形成平行于第一沟槽的第二沟槽。此方法亦包含：蚀刻材料层穿过第一沟槽及第二沟槽；移除第一硬掩膜层及第一间隔物；形成第二硬掩膜层于材料层之上；形成第三沟槽于第二硬掩膜层中，第三沟槽沿着垂直于第一方向之第二方向延伸，第三沟槽与第一沟槽重叠。此方法亦包含：蚀刻材料层穿过第三沟槽。
在另一实施例中，方法包含：形成材料层于基底之上；形成第一硬掩膜层于材料层之上；形成第一沟槽于第一硬掩膜层中，第一沟槽沿着第一方向延伸。此方法亦包含：沿着第一沟槽的侧壁形成第一间隔物；通过第一间隔物防护第一沟槽，于第一硬掩膜层中形成平行于第一沟槽的第二沟槽。此方法亦包含：蚀刻材料层穿过第一沟槽及第二沟槽；移除第一硬掩膜层及第一间隔物；形成平坦化层于材料层之上，包含:填充于第一沟槽及第二沟槽中。此方法亦包含：形成第二硬掩膜层于平坦化层之上；形成第三沟槽于第二硬掩膜层中，第三沟槽沿着垂直于第一方向之第二方向延伸，且第三沟槽与第一沟槽在第一沟槽的末端重叠。此方法亦包含：转移第三沟槽至平坦化层；移除第二硬掩膜层及第二间隔物；以及蚀刻材料层穿过平坦化层中的第三沟槽。
在又一实施例中，方法包含：形成材料层于主要层之上；形成第一硬掩膜层于材料层之上；形成第一沟槽于第一硬掩膜层中，第一沟槽沿着第一方向延伸。此方法亦包含：沿着第一沟槽的侧壁形成第一间隔物；通过第一间隔物防护第一沟槽，于第一硬掩膜层中形成平行于第一沟槽的第二沟槽。此方法亦包含：蚀刻材料层穿过第一沟槽及第二沟槽；移除第一硬掩膜层及第一间隔物；形成一平坦化层于材料层之上，包含：填充于第一沟槽及第二沟槽中。此方法亦包含：形成第二硬掩膜层于平坦化层之上；形成第三沟槽于第二硬掩膜层中，第三沟槽沿着垂直于第一方向的第二方向延伸，且与第一沟槽在第一沟槽的末端重叠。此方法亦包含：蚀刻平坦化层及材料层穿过第三沟槽；移除第二硬掩膜层、第二间隔物及平坦化层；以及通过具有第一、第二及第三沟槽的材料层作为蚀刻掩膜蚀刻主要层，以转移第一沟槽、第二沟槽及第三沟槽至主要层。
前述内文概述了许多实施例的特征，使本技术领域中技术人员可以更佳的了解本发明的各个方面。本技术领域中技术人员应该可理解，他们可以很容易的以本发明为基础来设计或修饰其它工艺及结构，并以此达到相同的目的及/或达到与本发明介绍的实施例相同的优点。本技术领域中技术人员也应该了解这些相等的结构并不会背离本发明的发明精神与范围。本发明可以作各种改变、置换、修改而不会背离本发明的发明精神与范围。
虽然本发明已以数个较佳实施例公开如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作任意的变动与润饰，因此本发明的保护范围当视后附的权利要求所界定范围为准。

Claims (10)

1.一种半导体装置的制造方法，包括：
形成一材料层于一基底之上；
形成一第一硬掩膜层于该材料层之上；
形成一第一沟槽于该第一硬掩膜层中，其中该第一沟槽沿着一第一方向延伸；
沿着该第一沟槽的侧壁形成一第一间隔物；
通过该第一间隔物防护该第一沟槽，于该第一硬掩膜层中形成平行于该第一沟槽的一第二沟槽；
蚀刻该材料层穿过该第一沟槽及该第二沟槽；
移除该第一硬掩膜层及该第一间隔物；
形成一第二硬掩膜层于该材料层之上；
形成一第三沟槽于该第二硬掩膜层中，其中该第三沟槽沿着垂直于该第一方向之一第二方向延伸，其中该第三沟槽与该第一沟槽重叠；以及
蚀刻该材料层穿过该第三沟槽。
2.如权利要求1所述的半导体装置的制造方法，其中通过该第一间隔物防护该第一沟槽，于该第一硬掩膜层中形成平行于该第一沟槽的第二沟槽的步骤，包括:
形成具有一第一开口的一第一图案化光致抗蚀剂层于该第一硬掩膜之上；以及
蚀刻该第一硬掩膜层穿过该第一图案化光致抗蚀剂层，其中该蚀刻工艺实质上未蚀刻该第一间隔物。
3.如权利要求1所述的半导体装置的制造方法，还包括:
在形成该第二硬掩膜层于该材料层之上之前，形成一平坦化层于该材料层之上，包含:
填充于该第一沟槽及该第二沟槽中；以及
在形成该第三沟槽于该第二硬掩膜层中之后，蚀刻该平坦化层以转移该第三沟槽至该平坦化层。
4.如权利要求1所述的半导体装置的制造方法，还包括:
在形成该材料层于该基底之上之前，设置一主要层于该基底之上；
在蚀刻该材料层穿过该第三沟槽之后，移除该第二硬掩膜层；以及
通过具有该第一沟槽、第二沟槽及第三沟槽的该材料层，作为一蚀刻掩膜蚀刻该主要层，以转移该第一沟槽、第二沟槽及第三沟槽至该主要层。
5.如权利要求1所述的半导体装置的制造方法，还包括:
在形成该第三沟槽于该第二硬掩膜层中之后，沿着该第三沟槽的侧壁形成一第二间隔物；以及
通过该第二间隔物防护该第三沟槽，于该第二硬掩膜层中形成平行于该第三沟槽的一第四沟槽。
6.如权利要求5所述的半导体装置的制造方法，其中该第四沟槽在一末端与该第一沟槽重叠以及在另一末端与该第二沟槽重叠，其中该第四沟槽以90度的角度与该第一沟槽重叠以及以90度的角度与该第二沟槽重叠。
7.如权利要求5所述的半导体装置的制造方法，其中通过该第二间隔物防护该第三沟槽，于该第二硬掩膜层中形成平行于该第三沟槽的第四沟槽的步骤，包括:
形成具有一第二开口的一第二图案化光致抗蚀剂层于该第二硬掩膜之上；以及
蚀刻该第二硬掩膜层穿过该第二图案化光致抗蚀剂层，其中该蚀刻工艺实质上未蚀刻该第二间隔物。
8.一种半导体装置的制造方法，包括:
形成一材料层于一基底之上；
形成一第一硬掩膜层于该材料层之上；
形成一第一沟槽于该第一硬掩膜层中，其中该第一沟槽沿着一第一方向延伸；
沿着该第一沟槽的侧壁形成一第一间隔物；
通过该第一间隔物防护该第一沟槽，于该第一硬掩膜层中形成平行于该第一沟槽的一第二沟槽；
蚀刻该材料层穿过该第一沟槽及该第二沟槽；
移除该第一硬掩膜层及该第一间隔物；
形成一平坦化层于该材料层之上，包含:填充于该第一沟槽及该第二沟槽中；
形成一第二硬掩膜层于该平坦化层之上；
形成一第三沟槽于该第二硬掩膜层中，其中该第三沟槽沿着垂直于该第一方向的一第二方向延伸，其中该第三沟槽与该第一沟槽在该第一沟槽的一末端重叠；
转移该第三沟槽至该平坦化层；
移除该第二硬掩膜层及该第二间隔物；以及
蚀刻该材料层穿过该平坦化层中的第三沟槽。
9.如权利要求8所述的半导体装置的制造方法，还包括:
在形成该材料层于该基底之上之前，设置一主要层于该基底之上；
蚀刻该材料层穿过该平坦化层中的第三沟槽，移除该平坦化层；以及
通过具有该第一沟槽、第二沟槽及第三沟槽的该材料层，作为一蚀刻掩膜蚀刻该主要层，以转移该第一沟槽、第二沟槽及第三沟槽至该主要层。
10.一种半导体装置的制造方法，包括:
形成一材料层于一主要层之上；
形成一第一硬掩膜层于该材料层之上；
形成一第一沟槽于该第一硬掩膜层中，其中该第一沟槽沿着一第一方向延伸；
沿着该第一沟槽的侧壁形成一第一间隔物；
通过该第一间隔物防护该第一沟槽，于该第一硬掩膜层中形成平行该第一沟槽的一第二沟槽；
蚀刻该材料层穿过该第一沟槽及该第二沟槽；
移除该第一硬掩膜层及该第一间隔物；
形成一平坦化层于该材料层之上，包含:填充于该第一沟槽及该第二沟槽中；
形成一第二硬掩膜层于该平坦化层之上；
形成一第三沟槽于该第二硬掩膜层中，其中该第三沟槽沿着垂直于该第一方向的一第二方向延伸，其中该第三沟槽与该第一沟槽在该第一沟槽的一末端重叠；
蚀刻该平坦化层及该材料层穿过该第三沟槽；
移除该第二硬掩膜层、该第二间隔物及该平坦化层；以及
通过具有该第一沟槽、第二沟槽及第三沟槽的该材料层，作为一蚀刻掩膜蚀刻该主要层，以转移该第一沟槽、第二沟槽及第三沟槽至该主要层。
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