CN107968073A - 埋入式字符线的制作方法 - Google Patents

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Abstract

本发明公开一种埋入式字符线的制作方法，首先，提供一基底，基底中包含有多个浅沟隔离，接着形成多个第一图案化材料层，位于该基底上方，其中任两相邻的第一图案化材料层之间包含有一第一凹槽，然后形成至少一第二图案化材料层，位于该第一凹槽内，以及通过各该第一图案化材料层以及该第二图案化材料层为一掩模层，进行一第一蚀刻步骤，至少于该浅沟隔离以及该基底中形成多个第二凹槽。

Description

埋入式字符线的制作方法
技术领域
本发明涉及半导体制作工艺领域，尤其是涉及一种埋入式字符线的制作方法。
背景技术
动态随机存取存储器(dynamic random access memory,DRAM)属于一种挥发性存储器，其是由多个存储单元构成。每一个存储单元主要是由一个晶体管与一个由晶体管所操控的电容所构成，且每一个存储单元通过字符线(word line,WL)与位元线(bit line,BL)彼此电连接。
为提高动态随机存取存储器(DRAM)的密集度以加快元件的操作速度，以及符合消费者对于小型化电子装置的需求，动态随机存取存储器(DRAM)中的晶体管沟道区长度会有持续缩短的趋势。但是，如此一来会使晶体管遭受严重的短通道效应(short channeleffect),以及导通电流(on current)下降等问题。
因此，为了克服上述问题，近年来业界提出将水平方向的晶体管结构改为垂直方向的晶体管结构，举例来说，将垂直式晶体管结构形成于基底的深沟槽中。如此一来，可以提升集成电路的操作速度与密集度，且能避免短沟道效应等问题。然而，目前一般的垂直式晶体管在结构设计与沟道控制上仍有很大的改良空间，为此领域所积极研究的目标。
发明内容
本发明提供一种埋入式字符线的制作方法，首先，提供一基底，基底中包含有多个浅沟隔离，接着形成多个第一图案化材料层，位于该基底上方，其中任两相邻的第一图案化材料层之间包含有一第一凹槽，然后形成至少一第二图案化材料层，位于该第一凹槽内，以及通过各该第一图案化材料层以及该第二图案化材料层为一掩模层，进行一第一蚀刻步骤，至少于该浅沟隔离以及该基底中形成多个第二凹槽。
本发明提供一种新的制作DRAM中埋入式字符线的方法，其中特征在于，以图案化的有机介电层，以及后续填入的另外一图案化有机介电层当作掩模，以蚀刻并且于基底中形成多个凹槽。其中有机介电层材料较为便宜，且填洞能力较佳，因此可以达到提高制作工艺良率并且降低成本的功效。
附图说明
图1-图11绘示本发明第一较佳实施例中制作埋入式字符线的剖面示意图。
主要元件符号说明
10 基底
12 元件区
14 逻辑区
16 浅沟隔离
18 氧化层
20 非晶碳层
22 氮化层
24 氧化层
26 有机介电层
26’ 图案化有机介电层
28 抗反射层
28’ 图案化抗反射层
30 图案化光致抗蚀剂
32 氧化层
34 有机介电层
34’ 图案化有机介电层
36 氧化掩模
38 光致抗蚀剂层
40 导电层
42 绝缘层
44 埋入式字符线
R1 第一凹槽
R2 第二凹槽
E1 蚀刻步骤
E2 蚀刻步骤
E3 蚀刻步骤
E4 蚀刻步骤
E5 蚀刻步骤
E6 回蚀刻步骤
t1 厚度
t2 厚度
具体实施方式
为使熟悉本发明所属技术领域的一般技术者能更进一步了解本发明，下文特列举本发明的较佳实施例，并配合所附附图，详细说明本发明的构成内容及所欲达成的功效。
为了方便说明，本发明的各附图仅为示意以更容易了解本发明，其详细的比例可依照设计的需求进行调整。在文中所描述对于图形中相对元件的上下关系，在本领域的人皆应能理解其是指物件的相对位置而言，因此皆可以翻转而呈现相同的构件，此皆应同属本说明书所公开的范围，在此容先叙明。
图1-图11绘示本发明第一较佳实施例中制作埋入式字符线的剖面示意图。如图1所示，首先提供一基底10，基底10上定义有一记忆元件区12以及一逻辑区14。接下来本发明所要形成的埋入式字符线(buried word line)主要将会位于记忆元件区12内。
基底10中包含有多个浅沟隔离16，接着基底10上包含有多层材料层，其中上述多层材料层可能包含有一氧化层18、一非晶碳层(amorphous carbon,APF)20以及一氮化层22，但不限于此。其中本实施例中，氧化层18直接覆盖于基底10上，可达到保护基底10的作用，且后续可通过一灰化步骤(ashing process)将之移除，因此对元件的影响较小。另外在本发明中，氧化层18的厚度约400-600埃(angstroms)，非晶碳层20的厚度约为1500-2500埃，而氮化层22的厚度约为150-250埃，但不限于此。
在多层材料层(例如氧化层18、非晶碳层20以及氮化层22)上，另包含有一氧化层24，其中氧化层24厚度约为300-500埃，例如400埃。然后接着继续在氧化层24上形成一光致抗蚀剂层。其中光致抗蚀剂层可包含单层或是多层光致抗蚀剂，以本实施例为例，包含多层光致抗蚀剂例如一有机介电层(organic dielectric layer,ODL)26、一抗反射层含硅的抗反射层(silicon-containing hard-mask bottom anti-reflection coating,SHB)28以及一图案化光致抗蚀剂层30，其中有机介电层26的厚度约为1500-2500埃，但不限于此。
接着如图2-图3所示，进行一蚀刻步骤E1，以图案化光致抗蚀剂层30为掩模，移除部分的有机介电层26与抗反射层28，以形成图案化有机介电层26’与图案化抗反射层28’，并曝露出部分的氧化层24，而图案化光致抗蚀剂层30也随之被移除。然后如图3所示，再次形成一氧化层32，覆盖在图案化有机介电层26’、图案化抗反射层28’与氧化层24上，也就是说，图案化有机介电层26’的底部与两侧壁分别将会接触到氧化层24以及氧化层32。由于从剖视图来看，氧化层32呈现凹凸轮廓，在此将氧化层32所凹陷的部分定义为多个第一凹槽R1。本实施例中，氧化层32的厚度约介于200-300埃，例如为240埃。此外氧化层24与氧化层32的材质较佳相同或蚀刻速率相同，因此可在后续的蚀刻步骤中被同时移除。
如图4-图5所示，再次形成一有机介电层34，填入各第一凹槽R1中，其中有机介电层34的材质较佳与有机介电层26相同。然后如图5所示，进行一平坦化蚀刻步骤E2，将有机介电层34部分移除，其中通过蚀刻步骤E2，或是额外进行不同的蚀刻步骤，以至少曝露出各图案化有机介电层26’的顶面。在此同时，将剩余的有机介电层34定义为图案化有机介电层34’。换句话说，图案化有机介电层26’、图案化有机介电层34’的顶面，以及部分的氧化层32都被曝露。此外，部分的氧化层32将会位于图案化有机介电层26’与图案化有机介电层34’之间。
接着如图6-图7所示，先以图案化有机介电层26’与图案化有机介电层34’为掩模，并利用氮化层22当作停止层，进行一蚀刻步骤E3，以移除部分的氧化层32以及氧化层24，然后如图7所示，再通过另一蚀刻步骤E4，移除图案化有机介电层26’与图案化有机介电层34’。值得注意的是，此时残留的氧化层24与氧化层32重新定义为多个氧化掩模36。其中原先位于图案化有机介电层26’与氮化层22之间的材料层仅有氧化层24，而位于图案化有机介电层34’与氮化层22之间的材料层却有氧化层24与氧化层32(可参考图5)，因此剩余的氧化掩模36至少包含有两种不同的厚度t1与厚度t2，其中t2大于t1。
如图8所示，在逻辑区14内形成一光致抗蚀剂层38，以保护逻辑区14内的其他元件。接着如图9所示，以光致抗蚀剂层38以及氧化掩模36为保护层，进行一蚀刻步骤E5，依序蚀刻多层材料层(包含氮化层22、非晶碳层20以及氧化层18)以及基底10。并于记忆元件区12内的基底10以及浅沟隔离16中形成多个第二凹槽R2。接着可将移除光致抗蚀剂层38、氧化掩模36、氮化层22与非晶碳层20移除。而为了达到保护基底的目的，此步骤中氧化层18尚未被完全移除，因此部分的氧化层18仍存在于基底10上。
如图10-图11所示，在氧化层18上形成全面性形成一导电层40，至少填满各第二凹槽R2，并且对导电层40进行一回蚀刻步骤E6，以移除部分的导电层40。最后如图11所示，在剩余的导电层40上再填入一绝缘层42。至此，本发明所提供的埋入式字符线44已经完成。后续可再继续进行其他相关的半导体制作工艺，例如完成DRAM的制作等，该些步骤不属于本发明的主要特征，在此不多加赘述。
本发明提供一种新的制作DRAM中埋入式字符线的方法，其中特征在于，以图案化的有机介电层26’，以及后续填入的另外一图案化有机介电层34’当作掩模，以蚀刻并且于基底中形成多个凹槽。其中有机介电层材料较为便宜，且填洞能力较佳，因此可以达到提高制作工艺良率并且降低成本的功效。
以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (17)

1.一种埋入式字符线的制作方法，包含:
提供一基底，基底中包含有多个浅沟隔离；
形成多个第一图案化材料层，位于该基底上方，其中任两相邻的第一图案化材料层之间包含有一第一凹槽；
形成至少一第二图案化材料层，位于该第一凹槽内；以及
以各该第一图案化材料层以及该第二图案化材料层为一掩模层，进行一第一蚀刻步骤，至少于该浅沟隔离以及该基底中形成多个第二凹槽。
2.如权利要求1所述的制作方法，还包含形成一第一氧化层于该第一图案化材料层以及该基底之间。
3.如权利要求2所述的制作方法，还包含形成一第二氧化层，该第二氧化层位于该第一凹槽内，并且至少覆盖各该第一图案化材料层的两侧壁。
4.如权利要求3所述的制作方法，其中部分该第二氧化层位于该第一图案化材料层以及该第二图案化材料层之间。
5.如权利要求3所述的制作方法，其中形成该第二图案化材料层之后，还包含进行一第二蚀刻步骤，移除部分该第一氧化层以及部分该第二氧化层，其中剩余的该第一氧化层以及剩余的该第二氧化层定义为多个氧化掩模。
6.如权利要求5所述的制作方法，其中各该氧化掩模位于各该第一图案化材料层与该基底之间，或位于该第二图案化材料层与该基底之间。
7.如权利要求5所述的制作方法，其中该多个氧化掩模至少包含有两种不同厚度。
8.如权利要求5所述的制作方法，其中该第二蚀刻步骤进行之后，还包含进行一第三蚀刻步骤，以移除该第一图案化材料层以及该第二图案化材料层。
9.如权利要求1所述的制作方法，还包含形成一导电层填入该第二凹槽中。
10.如权利要求9所述的制作方法，在该导电层形成之后，还包含进行一回蚀刻步骤，以移除部分该导电层。
11.如权利要求10所述的制作方法，该回蚀刻步骤进行之后，还包含填入一绝缘层于各该第二凹槽内。
12.如权利要求1所述的方法，其中该第一图案化材料层与该第二图案化材料层包含相同材质。
13.如权利要求12所述的制作方法，其中该第一图案化材料层与该第二图案化材料层材质包含有一有机介电层(organic dielectric layer,ODL)。
14.如权利要求2所述的制作方法，其中还包含形成一多层结构，位于该第一氧化层与该基底之间。
15.如权利要求14所述的制作方法，其中该多层结构包含有氧化层、非晶碳层(amorphous carbon,APF)以及氮化层。
16.如权利要求1所述的制作方法，其中该第一图案化材料层的厚度介于1500至2500埃。
17.如权利要求1所述的制作方法，其中该基底包含有逻辑区(logic region)以及元件区(cell region)，且该第二凹槽仅位于该元件区内。
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