CN109309020A - 半导体结构 - Google Patents

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Abstract

本发明公开一种半导体结构，包含一材料层，具有一切割道区，一矩形区域位于切割道区中，该矩形区域具有一对第一边缘与该切割道区的宽度方向平行，一对第二边缘与该切割道区的长度方向平行，一对第一图案沿着该对第一边缘埋设在该材料层中，一对第二图案沿着该对第二边缘埋设在该材料层中，其中该对第一图案的间距大于该对第二图案的间距。

Description

半导体结构
技术领域
本发明涉及一种半导体结构及其制作方法，特别涉及一种用于光刻制作工艺的对准标记(alignment mark)结构及其制作方法。
背景技术
动态随机存取存储器(dynamic random access memory,DRAM)属于一种挥发性存储器，每个存储芯片至少是由多个存储单元(memory cell)构成的阵列区(array area)以及由控制电路构成的周边区(peripheral area)构成。各存储单元包含一晶体管(transistor)电连接至一电容(capacitor)，由该晶体管控制该电容中电荷的存储或释放来达到存储数据的目的。控制电路通过横跨阵列区并与各存储单元电连接的字符线(wordline,WL)与位线(bit line,BL)，可定位至每一存储单元，控制其数据的存取。请参考图1左边，一般而言会在基底(例如硅晶片)200上制作出多个芯片区220，彼此之间由沿着X方向和Y方向延伸的切割道区240区隔开，制作完成后再沿着切割道区240进行切割，得到个别的存储芯片。
为了缩小存储单元的尺寸而制作出具备更高集密度的芯片，存储器的结构已朝向三维(three-dimensional)发展，例如采用垂直堆叠在晶体管正上方的冠式电容结构(crown-type capacitor)，不仅可大幅减少电容占据的平面面积，制作上也更具弹性，例如可简单通过增加电容的高度来增加上/下电极的接触面积而得到更大的电容量。一般而言，冠状电容的制作步骤包含在已经制作完成晶体管、字符线、位线和接触插塞等结构的基底上沉积一牺牲介电层，然后在牺牲介电层中定义出多个开口，各开口的位置即是各电容的预定位置。接着沿着各开口共型地沉积一导电材料层，并移除开口外多于的导电材料层，剩余在开口侧壁和底部的导电材料层即为电容的下电极。之后，以例如湿蚀刻的各向同性蚀刻方法移除牺牲介电层，使下电极的内/外侧壁均暴露出来，由此可增加下电极整体的暴露表面积，使后续沿着下电极暴露表面沉积的介电层和另一导电材料层(上电极)可覆盖较大面积的下电极，因此得到较大的电容量。
随着更大电容量的需求，冠式电容结构的高度也越来越高，使得移除牺牲介电层后暴露的下电极很容易倒塌。为了解决倒塌的问题，可在牺牲介电层中设置支撑层，与牺牲介电层具有蚀刻选择性，可在移除牺牲介电层后留下来，支撑住暴露的下电极。但是采用支撑层的同时，必须额外进行一图案化步骤，例如光刻暨蚀刻制作工艺，移除掉存储器阵列区特定区域的部分支撑层，使湿蚀刻剂可自支撑层被移除的部分接触到牺牲介电层而进行各向同性的蚀刻移除。
由于上述移除部分支撑层的图案化步骤必须与存储器阵列区对准，因此在芯片区220的牺牲介电层中定义出要形成电容的开口(开口的尺寸并未按比例绘制)的同时，必需同时在切割道区240的牺牲介电层中定义出对准标记结构(alignment mark)250，提供给后续移除部分支撑层的图案化步骤对准使用。图1右边为对准标记结构250的放大顶视图。目前的对准标记结构250是由多条分别沿着X方向和Y方向延伸、与开口经由相同制作工艺形成的狭长型沟槽252构成，宽度252a和长度252b例如约是200纳米(nm)和8微米(μm)。由于各沟槽252的尺寸与电容开口的尺寸差异极大，制作过程中容易因蚀刻负载效应而蚀刻不完全。另外，下电极的导电材料层也会沿着各沟槽252沉积，因此移除牺牲介电层后会在对准标记结构250中留下狭长环型的下电极，很容易倒塌造成污染。
发明内容
为了克服上述问题，本发明提供一种改良的对准标记结构，可应用在DRAM的冠状电容的制造过程中。
本发明提供的一种半导体结构,包含:
材料层，包含一切割道区；
矩形区域，位于该切割道区中，其中该矩形区域包含一对第一边缘，与该切割道区的宽度方向平行，以及一对第二边缘，与该切割道区的长度方向平行；
一对第一图案，分别沿着该对第一边缘埋设在该材料层中，；以及一对第二图案，分别沿着该对第二边缘埋设在该材料层中，其中该对第一图案的间距大于该对第二图案的间距。
附图说明
图1为现有的对准标记结构的示意图；
图2为本发明一实施例的对准标记结构的顶视图；
图3A、图3B、图3C、图4、图5、图6、图7A、图7B、图8、图9和图10，为根据本发明一优选实施例的对准标记结构30制作步骤示意图；
图11为本发明对准标记结构其中四种变化型(a)、(b)、(c)、(d)的示意图。
主要元件符号说明
200,10 基底 110 顶支撑层
220,12 芯片区 120 底支撑层
240,14 切割道区 130 中间支撑层
250,30 对准标记结构 140 牺牲介电层
252 沟槽 100a 第一光致抗蚀剂图案
252a 宽度 100b 第二光致抗蚀剂图案
252b 长度 42a,42b,43a,43b 沟槽
10a 缺口 43a,43b 沟槽
32 第一图案 44a,44b 开口
34 第二图案 50,52 导电材料
32a,34a 宽度 54 介电层
32b,34b 长度 62 掩模层
20 矩形区域 60,60a,60b 开口
22 第一边缘 64,66 距离
24 第二边缘 68 总侧向蚀刻距离
300 特征图案 E1 第一移除制作工艺
100 材料层 E2 第二移除制作工艺
A-A',B-B',C-C' 切线 150 空气间隙
160 第三图案
具体实施方式
本发明实施例的附图是半示意且未按比例绘制，并且，附图中为了清楚呈现，某些尺寸可能被放大，非本发明要强调的结构与元件也可能被省略。另外，公开和描述多个实施例中具有通用的某些特征时，相同或类似的特征通常以相同的附图标记描述，以方便于说明和描述。
请参考图2，说明根据本发明一实施例的对准标记结构30的顶视图。图2左边说明芯片区12、切割道区14和对准标记结构30在基底10上的位置，右边为对准标记结构30的放大顶视图。基底10例如是用来制作存储器的硅晶片，包含多个芯片区12，彼此由切割道区14区隔开。基底10具有用来定义方位的记号，例如是位于边缘的缺口(notch)10a或平边(flat)。为了便于说明，以下将通过缺口10a或与平边垂直的晶片直径方向定义为Y方向，与Y方向垂直的方向定义为X方向。在其他实施例中，Y方向可以是与通过该缺口的直径方向夹有一角度的方向，例如是夹有45度角的方向。多个芯片区12是沿着X方向和Y方向在基底10上排列成阵列，彼此之间以沿着X方向和Y方向延伸的切割道区14区隔开。基底10中包含已经制作完成的晶体管、字符线、位线以及接触插塞等半导体结构，为了简化图示并未绘示。基底10上设有一材料层100，完全覆盖芯片区12和切割道区14。覆盖芯片区12的部分材料层100中形成有多个开口(图未示)，即为后续要形成电容结构的开口。覆盖切割道区14的部分材料层100中形成有对准标记结构30，较佳者，沿着X方向和Y方向延伸的切割道区14均设有对准标记结构30。
请参考图2右边，为对准标记结构30的放大顶视图。根据所述实施例，对准标记结构30是由一对第一图案32和一对第二图案34沿着一矩形区域20的四边设置构成。详细的说，矩形区域20包含一对第一边缘22，与切割道区14宽度方向平行，以及一对第二边缘24，与切割道区14长度方向。第一图案32各别是沿着其中一第一边缘22设置，第二图案34各别是沿着其中一第二边缘24设置。本发明特征之一在于，矩形区域20为长方形，第二边缘24的长度大于第一边缘22的长度，也就是说该对第一图案32的间距会大于该对第二图案34的间距。
对准标记结构30的第一图案32具有沿着第一边缘22延伸的长度32b，第二图案34具有沿着第二边缘24的长度34b。图2所示实施例中，第二图案34的长度34b小于第二边缘24的长度，第一图案32的长度32b大于第一边缘22的长度，且第一图案32的两末端会延伸至与第二图案34的外缘切齐，因此第二图案34会完全位于该对第一图案32之间。第一图案32与第二图案34具有不同的宽度32a和34a，较佳者，第一图案32的宽度32a小于第二图案34的宽度34a。第一图案32和第二图案34是由至少一长条状的特征图案300构成，较佳者，第二图案34包含多于第一图案32的特征图案300。例如，如图2所示，第一图案32是由单条特征图案300构成，第二图案34是由两条特征图案300构成。
请参考图3A、图3B、图3C、图4、图5、图6、图7A、图7B、图8、图9和图10，为根据本发明一优选实施例的对准标记结构30制作步骤示意图，其中图4、图5、图6、图7B、图8和图9为沿着顶视图(例如图3C)中A-A’切线、B-B’切线和C-C’切线方向切过对准标记结构30的剖面示意图。为了简化图示，本发明并未绘示出切过芯片区12存储器阵列的剖视图。存储器阵列的剖视图可参考上述剖视图中沿着B-B’切线的部分。
根据所述优选实施例，对准标记结构30的特征图案300是由多个开口44b构成的阵列图案，开口44b与芯片区12电容的开口44a是通过相同的制作工艺同时形成在材料层100中，例如是通过如图3A、图3B、图3C绘示的一种双重图案化制作工艺。
请参考图3A。首先提供一基底10，包含了多个芯片区12，沿着X方向和Y方向在基底10上排列成阵列，彼此之间以沿着X方向和Y方向延伸的切割道区14区隔开。基底10可包含已经制作完成的晶体管、字符线、位线以及接触插塞等半导体结构，为了简化并未绘示在图中。接着，全面性的沉积一材料层100。材料层100包含多层结构，由下至上依序包含，参考图4，底支撑层120、牺牲介电层140和顶支撑层110。较佳者，材料层100还包含一中间支撑层130，位于顶支撑层110和底支撑层120之间，由牺牲介电层140与顶支撑层110和底支撑层120分隔开。顶支撑层110、底支撑层120和中间支撑层130的材料例如是氮碳化硅(SiCN)或氮化硅(SiN)，但不限于此。牺牲介电层140的材料例如是氧化硅(SiO2)、硼磷掺杂硅玻璃(BPSG)等，但不限于此。接着在材料层100上形成一硬掩模层(图未示)，并在硬掩模层上形成第一光致抗蚀剂图案100a。第一光致抗蚀剂图案100a包含多条沿着X方向延伸的沟槽42a和42b，分别暴露出芯片区12和切割道区14的部分硬掩模层。接着如图3B所示，在第一光致抗蚀剂图案100a上形成第二光致抗蚀剂图案100b，包含多条沿着Y方向延伸的沟槽43a和43b，分别位于芯片区12和切割道区14并且与沟槽42a和沟槽42b交错，暴露出部分第一光致抗蚀剂图案100a和部分硬掩模层。接着以第一光致抗蚀剂图案100a和第二光致抗蚀剂图案100b为掩模，蚀刻移除硬掩模层同时自第一光致抗蚀剂图案100a和第二光致抗蚀剂图案100b暴露出来的部分，因此在硬掩模层中形成多个开口，暴露出部分材料层100。移除第一光致抗蚀剂图案100a和第二光致抗蚀剂图案100b后，接者以硬掩模层为掩模，蚀刻移除材料层100自硬掩模层暴露出来的部分，因此分别在芯片区12和切割道区14形成多个开口44a和44b，如图3C所示。较佳者，开口44a和44b具有相同的尺寸和形状。在其他实施例中，也可通过分别调整沟槽42a、42b、43a和43b的宽度来分别调整开口44a和44b的尺寸和形状。
请参考图4和图5，形成开口44a和44b后，接着沿着开口44a和44b共型地沉积一导电材料50，例如氮化钛(TiN)，然后移除开口44a和44b外多余的导电材料52，使导电材料52仅剩余在开口44a和44b内。剩余在开口44a和44b内的导电材料52为共型于开口形状的中空柱状体，四周被材料层100包围埋设在材料层100中并且贯穿材料层100。
请参考图6。接着全面性的沉积一介电层54，较佳是利用四乙氧基硅烷(TEOS)为源气体的化学气相沉积(CVD)或等离子体辅助化学气相沉积(PECVD)等方法形成的氧化硅层，具有较快的沉积速度，可使开口44a和44b较快封口，减少填入开口44a和44b的机会并得到一平坦表面。
请参考图7A、图7B和图8。接着在基底10上全面性的形成一掩模层62，例如是由先进图案化薄膜(advanced patterning film,APF)、抗反射层和光致抗蚀剂层构成的叠层，然后利用光刻暨蚀刻制作工艺等图案化制作工艺在掩模层62中形成开口，暴露出预定区域的介电层54。上述光刻暨蚀刻制作工艺中，覆盖住对准标记结构30矩形区域20的部分掩模层62也会被移除，形成一开口60，可通过量测开口60与该对第一图案32和该对第二图案34的距离66和64来判断光刻暨蚀刻制作工艺是否对准良好。在对准良好的情况下，开口60至其中一第一图案32的距离66等于至另一第一图案32的距离66，至其中一第二图案34的距离64等于至另一第二图案34的距离64，并且开口60的四边分别与矩形区域20的四边平形。值得注意的是，开口60的尺寸(长和宽)需参考后续湿蚀刻制作工艺E1和E2的总侧向蚀刻距离68(参考图9和图10)来决定，开口60至第一图案32的距离66需大于总侧向蚀刻距离68，至第二图案34的距离64较佳小于总侧向蚀刻距离68。例如，当总侧向蚀刻距离68约是4微米时，距离66需大于4微米，较佳大于6微米，距离64较佳小于4微米。接着，如图8所示。以掩模层62为蚀刻掩模，蚀刻移除暴露出来的介电层54和正下方的顶支撑层110，因此在顶支撑层110中形成开口60a，暴露出部分牺牲介电层140。接者移除剩余的掩模层62。
请参考图9和图10。接着进行第一移除制作工艺E1，例如是一湿蚀刻制作工艺，移除掉介电层54并且自开口60a往下和往两侧各向同性地蚀刻移除夹在顶支撑层110和中间支撑层130之间的牺牲介电层140，直到暴露出部分中间支撑层130。接着，蚀刻掉中间支撑层130暴露出来的部分，形成另一开口60b，然后进行第二移除制作工艺E2，例如是一湿蚀刻制作工艺，继续移除夹在顶支撑层110和中间支撑层130之间的牺牲介电层140，并且还自开口60b往下和往两侧各向同性地蚀刻移除夹在中间支撑层130和底支撑层120之间的牺牲介电层140。根据本发明一实施例，接近切割道区14边缘的部分顶支撑层110也会在图7A、图7B和图8所示步骤中被移除，因此第一移除制作工艺E1和第二移除制作工艺E2也会自第一图案32和第二图案34靠近切割道区14的位置对牺牲介电层140进行蚀刻，如图9中沿着A-A’切线和B-B’切线的剖视图所示。
请参考图9沿着C-C’切线的剖视图，第一移除制作工艺E1和第二移除制作工艺E2会自开口60a和开口60b的边缘往两侧蚀刻牺牲介电层140，使牺牲介电层140退缩一总侧向蚀刻距离68。较佳者，第一移除制作工艺E1和第二移除制作工艺E2会完全移除包围在第二图案34开口44b周围的牺牲介电层140，暴露出第二图案34的导电材料52的外侧壁，如B-B’切线所示。应可理解的是，第一移除制作工艺E1和第二移除制作工艺E2也会自芯片区12顶支撑层110和中间支撑层130的开口蚀刻移除牺牲介电层140，使包围在电容开口44a周围的牺牲介电层140被完全移除，暴露出芯片区12导电材料52的外侧壁。
牺牲介电层140被移除后产生的空间成为夹设在顶支撑层110、中间支撑层130以及底支撑层120之间的空气间隙150，剩余的牺牲介电层140则成为夹设在顶支撑层110、中间支撑层130以及底支撑层120之间的第三图案160。
由图9和图10可得知，第三图案160与第一图案32的中间部分重叠，但不与第二图案34重叠。第一图案32中间部分的导电材料52是埋设并贯穿顶支撑层110、中间支撑层130、底支撑层120和第三图案160(剩余的牺牲介电层140)构成的叠层，第一图案32其他部分的导电材料52与第二图案的导电材料52是埋设并贯穿由顶支撑层110、中间支撑层130、底支撑层120和空气间隙150构成的叠层。
请参考图11，由左至右例示了本发明对准标记结构30的其中四种变化形(a)、(b)、(c)、(d)。与图2所示实施例不同之处在于，变化型(a)中第一图案32的长度大于第一边缘的长度，但两端并未与第二图案34的外缘切齐，因此第二图案并未完全位于该对第一图案32之间。变化型(b)中第一图案32的长度等于第一边缘的长度，两端与第二图案的内缘切齐。变化型(c)中第一图案32的长度小于第一边缘的长度，且第二图案34的长度大于第二边缘长度，第二图案34两端延伸至与第一图案32的外缘切齐，因此第一图案32完全位于该对第二图案34之间。变化型(d)中第一图案32和第二图案34均包含多条特征图案，其中第二图案34的特征图案数量仍需多于第一图案32的特征图案数量。直得注意的是，图11所示各变化型的第一图案32的中间部分与第三图案160重叠，第二图案34与第三图案160完全不重叠。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (19)

1.一种半导体结构,包含:
材料层，包含一切割道区；
矩形区域，位于该切割道区中，其中该矩形区域包含一对第一边缘，与该切割道区的宽度方向平行，以及一对第二边缘，与该切割道区的长度方向平行；
一对第一图案，分别沿着该对第一边缘埋设在该材料层中，；以及
一对第二图案，分别沿着该对第二边缘埋设在该材料层中，其中该对第一图案的间距大于该对第二图案的间距。
2.如权利要求1所述的半导体结构，其中该第一图案与该第二图案共同构成一用于光刻制作工艺的对准标记(overlay mark)。
3.如权利要求1所述的半导体结构，其中该第二图案的长度小于该第二边缘的长度。
4.如权利要求3所述的半导体结构，其中该第一图案的长度大于该第一边缘的长度。
5.如权利要求4所述的半导体结构，其中该第一图案的两端与该对第二图案的边缘切齐。
6.如权利要求4所述的半导体结构，其中该第一图案的两端不与该对第二图案的边缘切齐。
7.如权利要求3所述的半导体结构，其中该第一图案的长度等于该第一边缘的长度。
8.如权利要求1所述的半导体结构，其中该第二图案的长度大于该第二边缘的长度，且该第一图案的长度小于该第一边缘的长度。
9.如权利要求1所述的半导体结构，其中该第一图案与该第二图案具有不同的宽度。
10.如权利要求1所述的半导体结构，其中从顶视图来看，该第一图案与该第二图案分别包含至少一长条状的特征图案。
11.如权利要求10所述的半导体结构，其中该第一图案包含单条该特征图案，该第二图案包含多条互相平行的该特征图案。
12.如权利要求10所述的半导体结构，其中该第二图案的该特征图案的数量大于该第一图案的该特征图案的数量。
13.如权利要求10所述的半导体结构，其中该特征图案是由多个开口构成的阵列图案。
14.如权利要求13所述的半导体结构，其中该多个开口是多个中空柱状体的开口，该多个中空柱状体埋设在该材料层中并贯穿该材料层。
15.如权利要求14所述的半导体结构，其中该材料层包含顶支撑层、底支撑层以及夹设在该顶支撑层与该底支撑层之间的牺牲介电层。
16.如权利要求15所述的半导体结构，其中该牺牲介电层被部分移除而形成夹设在该顶支撑层与该底支撑层之间的一空气间隙，剩余的该牺牲介电层成为夹设在该顶层与该底层之间的一第三图案。
17.如权利要求16所述的半导体结构，其中该第三图案与该第一图案重叠，但不与该第二图案重叠。
18.如权利要求16所述的半导体结构，其中该第一图案包含部分该中空柱状体埋设在该顶层、该底层以及该第三图案之中，其余部分该中空柱状体埋设在该顶层、该底层以及该空气间隙之中。
19.如权利要求16所述的半导体结构，其中该第二图案的各该中空柱状体是埋设在该顶层、该底层以及该空气间隙之中。
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