CN113391529A - 半导体结构及其形成方法 - Google Patents

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Abstract

本申请公开了一种半导体结构及其形成方法，该半导体结构包括：衬底；多个存储区，多个所述存储区在衬底上阵列排布，用于形成存储器件；多个切割道，每个所述切割道位于相邻两个所述存储区之间；对准标记，位于所述切割道中，形成于所述衬底上，靠近两个所述存储区的中心位置；光刻胶，位于所述存储区和所述切割道上方，覆盖所述对准标记。将对准标记设置在靠近相邻两个存储区中间的位置，位于该位置上方的光刻胶较为平整，从而使得穿过光刻胶测得的对准标记的测量信号的强度较高，套刻精度提升，测量误差小，晶圆合格率高，成本降低。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造技术领域，更具体地，涉及半导体结构及其形成方法。
背景技术
随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。
目前，3D存储器件堆叠的存储单元越来越多，对应的半导体层数越来越多，在晶圆上形成的半导体结构的高度越来越高，存储器件的有效区的台阶高度达到了10um以上。与此同时，制造该存储器件需要的光刻胶层也越来越厚，从5um逐渐增加至8um、10um、12um……。3D存储器件与其周围的切割道的高度差较为明显，切割道附近的存储器件层数较高导致其上的光刻胶层的高度较高，而切割道中的对准标记上方的光刻胶层的厚度则会不均匀，因此，对准标记上方的光刻胶层的剖面不平整，影响了对准标记的测试信号的强度和完整度，对晶圆的标记不准，从而导致较大的测量误差而导致套刻精度(overlay，OVL)变差，晶圆合格率降低；并且，当测试信号较弱时，晶圆可能会被误判为不合格晶圆，造成浪费。
现有技术中通过减缓光刻胶的旋涂速度来改善光刻胶的平整度，但是效果仍然不理想，减缓旋涂速度后，晶圆WPH(wafer per hour，每小时的产出速率)降低；且仍存在修正后残余(residual overlay performance indicate，ROPI)套刻误差。
发明内容
本发明的目的是提供一种改进的半导体结构及其形成方法，通过重新设计对准标记在切割道中的位置，改变对准标记上方的光刻胶的平整度，从而降低测量难度，提高对准标记测量信号的准确度，节约成本，缩短制造周期。
根据本发明的一方面，提供了一种半导体结构，包括：
衬底；
多个存储区，多个所述存储区在衬底上阵列排布，用于形成存储器件；
多个切割道，每个所述切割道位于相邻两个所述存储区之间；
对准标记，位于所述切割道中，形成于所述衬底上，靠近两个所述存储区的中心位置；
光刻胶，位于所述存储区和所述切割道上方，覆盖所述对准标记。
可选地，所述切割道包括多条沿第一方向延伸的第一切割道和多条沿第二方向延伸的第二切割道，所述第一方向和所述第二方向相互垂直。
可选地，所述半导体结构还包括：
结构区，位于所述切割道和所述存储区之间；
对任一所述第一切割道，位于其第一侧的所述存储区为第一存储区，位于其第二侧的所述存储区为第二存储区，所述第一存储区与所述第一切割道之间的所述结构区的宽度大于所述第二存储区与所述第一切割道之间的所述结构区的宽度，
位于所述第一切割道中的所述对准标记为第一对准标记，所述第一对准标记分布在所述第一切割道内靠近所述第一存储区的一侧。
可选地，对任一所述第二切割道，位于其第一侧的所述存储区为第三存储区，位于其第二侧的所述存储区为第四存储区，所述第二切割道的中心距离所述第三存储区和所述第四存储区的距离相同，所述第二切割道中的所述对准标记为第二对准标记，所述第二对准标记位于所述第二切割道的中心处。
可选地，所述的半导体结构还包括：介质层，包括相连接的第一部分和第二部分，所述第一部分位于所述第二切割道中靠近所述第一切割道的第一侧端部，所述第二部分位于所述第一切割道中，所述第二对准标记位于所述第二切割道中远离所述介质层的第二侧端部。
根据本发明第二方面，提供一种半导体结构的形成方法，包括：
提供衬底；
在所述衬底上形成阵列排布的多个存储区，和在每相邻两个所述存储区之间形成一条切割道；
在所述切割道内，靠近两个所述存储区的中心位置形成对准标记；
在所述对准标记和所述存储区上方形成光刻胶。
可选地，所述切割道包括多条沿第一方向延伸的第一切割道和多条沿第二方向延伸的第二切割道，所述第一方向和所述第二方向相互垂直。
可选地，在所述切割道内，靠近两个所述存储区的中心位置形成对准标记包括：
在所述第一切割道内，靠近与其中心距离较远的一侧的所述存储区的一侧形成第一对准标记。
可选地，在形成光刻胶之前还包括：
在所述第二切割道中靠近所述第一切割道的第一侧端部形成介质层；
在所述第二切割道中远离所述介质层的第二侧端部形成第二对准标记。
根据本发明的第三方面，提供一种对准标记的测量方法，包括：
提供衬底，所述衬底上具有多个存储区和位于所述存储区之间的多条切割道；
在所述切割道内形成对准标记；
在所述对准标记上方形成光刻胶；
检测所述切割道中的所述对准标记，获得对应的光学信号；
根据所述光学信号获得所述对准标记的位置信息。
本发明实施例提供的半导体结构及其形成方法，通过改变对准标记在切割道中的不同的布局，例如在切割道中，将对准标记320分布在靠近两存储区之间中心的位置，且将对准标记远离介质层分布。通过重新排列对准标记的位置，改善了对准标记上方的光刻胶剖面的平整度，提高了对准标记的测试信号的信号表现，测量信号的强度高，完整度好，减小了测量误差，提高了套刻精度，加快了生产效率；且提高了晶圆的合格率，减小误判，提升成品率，节约成本。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚。
图1示出半导体结构中3D存储器件的透视图；
图2示出晶圆上的半导体结构的分布示意图；
图3示出晶圆上的半导体结构的截面结构示意图；
图4a示出图3的半导体结构的平面结构示意图；
图4b示出根据本发明第一实施例的半导体结构中对准标记的分布示意图；
图5a示出图2中B处的放大结构示意图；
图5b示出根据本发明第二实施例的半导体结构中对准标记的分布示意图；
图6a和图6b分别示出现有技术和本发明实施例的半导体结构的对准标记的测试信号图。
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构，包括已形成的所有层或区域。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
本发明可以各种形式呈现，以下将描述其中一些示例。
图1示出半导体结构中3D存储器件的透视图。
如图1所示，本实施例的半导体结构中，3D存储器件100包括衬底101和位于其上的栅叠层结构120，沟道柱110贯穿栅叠层结构120，并且排列成阵列，同一列的多个沟道柱110的第一端共同连接至同一条位线(即位线BL1至BL4之一)，第二端共同连接至衬底101的源极线(Source Line，SL)，形成共源极连接。
在3D存储器件中，存储单元串分别包括各自的沟道柱110，以及公共的栅极导体层121、122和123，相邻的栅极导体层之间彼此采用层间绝缘层隔开，从而形成栅叠层结构120。在沟道柱110的中间部分，栅极导体层121与沟道柱110内部的结构形成存储晶体管。在沟道柱110的两端，栅极导体层122和123与沟道柱110内部的结构形成选择晶体管。图1中的存储器件包括4*4共计16个存储单元串，形成4*4*4共计64个存储单元的存储器阵列。
存储单元串中，串选择晶体管的栅极导体122由栅线缝隙(gate line slit)分割成不同的栅线，同一行的多个沟道柱110的栅极122共同连接至同一条串选择线(SelectionGate for Drain，SGD)SGD1至SGD4之一。存储晶体管的栅极导体121由栅线缝隙分割成不同的栅线，则同一层面的栅极121经由各自的电连接结构131到达互连层132，再经由电连接结构133连接至同一条字线(字线WL1至WL4之一)。地选择晶体管的栅极123连接至地选择线(Selection Gate for Source，SGS)。
图2示出晶圆上的半导体结构的分布示意图。
本实施例的晶圆为用于生产3D NAND存储器件芯片的晶圆，本实施例的芯片为3DNAND存储器件的芯片。如图2所示，晶圆101(衬底)上形成有多个存储区100和位于多个存储区100之间的切割道210。其中，存储区100用于后续形成半导体结构，切割道210用于在半导体结构制作完成时，作为封装阶段分割存储区100的切割线，因此，切割道210不做器件存储用。
具体地，存储区100用于形成图1示出的3D存储器件，多个3D存储器件之间由切割道210划分。切割道210包括多条沿第一方向延伸的第一切割道211和多条沿第二方向延伸的第二切割道212，第一切割道211和第二切割道212相互交叉且互相垂直，第一切割道211和第二切割道212纵横交错分布，划分出多个阵列排布的存储区100。第一方向和第二方向相互垂直，第一切割道211例如是沿水平方向延伸的，为X切割道；第二切割道212例如是沿竖直方向延伸的，为Y切割道。
晶圆101表面的存储区100和切割道210的划分，是通过光刻工艺将掩模板上的图形复制到晶圆101表面实现的，具体包括：在晶圆101上旋涂光刻胶层；对该光刻胶层进行热处理后曝光，将掩模板上的图案转移到光刻胶层中；在光刻胶层中形成光刻图案。切割道210和存储区100可以同时形成或分别形成，例如可以采用图案化的掩模板同时形成存储区100和切割道210。
在设计用于划分晶圆101表面的存储区100和切割道210的光刻版图时，通常将对准标记(alignment mark)和套刻测量标记(overlay mark)等光刻工艺中所需要用到的光刻图形形成在切割道210中。图2中示出了多个对准标记220，对准标记220用于对形成于同一光刻胶层上的不同存储区100之间的曝光误差等进行控制，保证套刻精度(overlay，OVL)。在芯片制造中，从结构上看，类似于房屋建造，从衬底开始一层一层地往上垒，层与层之间必须保证一定的精度对准，这样才能保证最后芯片的正常功能，层与层之间的对准指标就定义为套准精度。
对准标记220的具体形式可以是多样的，例如，对准标记220具有一个或多个非平整结构，此处的“非平整结构”既可以是凹陷也可以是凸起。当对准标记220具有多个非平整结构时，该多个非平整结构可以是相同的也可以是不同的。进一步的，凸起结构和凹陷结构本身的情况也可以是多样的。以凹陷结构为例，该凹陷结构既可以是一个圆孔、也可以是方孔或者长方形的凹槽。在一些实施例中，对准标记220是相互平行的具有一定间隔的光栅结构。对准标记220的宽度和高度都可以根据实际需求设定。
在本实施例中，对准标记220位于切割道210中，且对于每个切割道210，两侧均分布有两个存储区，那么，对准标记220靠近该两个存储区的中心位置。从而使得对准标记220上方的光刻胶距离两侧存储区的距离相近，光刻胶平整度较高，从而测得的信号强度高。
图3示出晶圆上的半导体结构的截面结构示意图。
图3例如是在图2中A处，沿X切割道211的垂直方向截取的视图，如图3所示，该半导体结构包括存储区L1和非存储区L2，存储区L1即图2中的存储区100，用于制造上述提到的3D存储器件的，主要制造存储单元串，非存储区L2则不制作存储器件。非存储区L2又包括切割道L3，切割道L3即为晶片划槽区，为图2中的第一切割道211，而衬底101即为晶圆。另外，在该实施例中，存储区L1与切割道L3之间还包括一定宽度的区域，该区域为器件的外围电路或连接通孔等结构区240，第一切割道211中形成有第一对准标记221。在存储区L1和非存储区L2上方还形成有光刻胶230，光刻胶230覆盖第一切割道211中的第一对准标记221。
由于3D存储器件的层数越来越高，导致存储区L1附近的光刻胶230层较厚，因此光刻胶230的表面不平整。第一对准标记221靠近右侧的存储区L1，其位于光刻胶230的不平整区域，那么在透过光刻胶230测量第一对准标记221时，会导致测量信号的强度和完整度受到影响，引起测量误差，套刻精度变差；晶片由于测量误差也会导致不合格率上升，从而造成晶片的浪费。
本实施例以X切割道为例，示出了衬底101上的结构，而Y切割道上的结构与其相似，这里不再赘述。
本发明实施例提供的半导体结构能够提升套刻精度，从而保证半导体结构的不同层之间的各个线条之间的对准程度。以下结合图4a-图6b进行详细说明。
图4a示出图3的半导体结构平面结构示意图；图4b示出根据本发明第一实施例的半导体结构中对准标记的分布示意图。
如图4a所示，X切割道211位于非存储区L2中，第一对准标记221位于X切割道211的中心处。X切割道211两侧的结构区240的宽度不一致，那么第一对准标记221上方的光刻胶就如图3中实线箭头示出的样子，第一对准标记221的测量信号较弱，测量结果容易造成误差。
本发明第一实施例对该结构进行了改进，如图4b所示，第一对准标记320例如为光栅结构，位于X切割道中。结合图3，衬底101上形成X切割道211，X切割道211两侧分布有存储区L1，X切割道211两侧的存储区L1分别为第一存储区331和第二存储区332。从X切割道211的中心分别向两侧延伸至第一存储区331的边缘和第二存储区332的边缘的距离不同，例如，X切割道211的中心距离第一存储区331的边缘的距离为第一距离，X切割道211的中心距离第二存储区332的边缘的距离为第二距离，X切割道211距离第一存储区331之间的结构区240的宽度大于X切割道211距离第二存储区332之间的结构区240的宽度，所以第一距离大于第二距离，那么，X切割道211的中心距离第一存储区331的边缘的距离较远，那么，本实施例中，第一对准标记320分布在X切割道211中靠近第一存储区331的一侧，即靠近距离X切割道211的中心较远的一侧的存储区L1。第一对准标记320实际上是更为靠近两存储区之间的中心位置处。此时，第一对准标记320上方的光刻胶例如为图3中虚线箭头示出的位置，第一对准标记320上方的光刻胶230较为平整，此处测得的测量信号的强度较高，完整度较好。
图5a示出图2中B处的放大结构示意图；图5b示出根据本发明第二实施例的半导体结构中对准标记的分布示意图。
如图5a所示，为Y切割道212处的放大示意图。Y切割道212位于非存储区L2中，第二对准标记222位于Y切割道212中。Y切割道212两侧的结构区240的宽度大致相同。半导体结构还包括介质层250，Y切割道212靠近X切割道211的端部形成有介质层250的第一部分，与第一部分紧密连接的第二部分的介质层250位于X切割道211中，介质层250例如为氧化层，作为牺牲层，或者为金属焊垫等，因此，介质层250和第二对准标记222均位于Y切割道212中，且第二对准标记222位于Y切割道212中靠近介质层250的一侧，介质层250的厚度较厚，那么，靠近介质层250的第二对准标记222上方的光刻胶例如为图3中实线箭头示出的样子，则第二对准标记222的测量信号弱，测量结果不理想。
本发明第二实施例进行了改进，如图5b所示，使第二对准标记420位于Y切割道212中远离介质层250的位置，结合图2和图3，衬底101上方形成有存储区L1和非存储区L2，Y切割道212位于非存储区L2中，Y切割道212两侧的结构较为对称。Y切割道212靠近X切割道211的端部形成有介质层250，并且，Y切割道212中，远离介质层250的一侧形成有第二对准标记420，并且，第二对准标记420位于两存储区100之间的Y切割道212中。即，Y切割道212的两端分别为X切割道211，靠近第一X切割道的一端形成有介质层250，那么，另一侧形成有第二对准标记420。若Y切割道212中没有介质层250，则第二对准标记420位于相邻的两个存储区100之间的Y切割道212的中心处。此时，第二对准标记420上方的光刻胶例如为图3中虚线箭头示出的样子，此处光刻胶较为平整，测得的第二对准标记420的测量信号的强度较高，完整度较好。
图6a和图6b分别示出现有技术和本发明实施例的半导体结构的对准标记的测试信号图。
如图6a所示，为根据图4a或图5a的半导体结构测得的对准标记的测试信号图，横坐标表示位置，纵坐标表示信号强度。由图6a可知，对准标记上方的光刻胶不平整，那么，测得的测试信号的形状不规则，且信号强度较弱。
如图6b所示，为根据图4b或图5b的半导体结构测得的对准标记的测试信号图，横坐标表示位置，纵坐标表示信号强度。那么，根据本发明实施例的测试信号图如图6b，对准标记的分布位置改变，其上方的光刻胶较为平整，那么，测得的测试信号的形状为规则的周期性图案，例如为两个相对的陀螺的形状，此时的信号强度较高，完整度较好。
根据对比图可知，本发明实施例改变了切割道中对准标记的分布位置，从而改善了对准标记上方的光刻胶的平整程度，因此，测得的测试信号的强度较高，图形较为规则，能在不影响生产效率的前提下提高测试精度。
本实施例还提供一种半导体结构的形成方法，包括：提供衬底；在衬底上形成阵列排布的多个存储区和位于存储区之间的多条切割道，在切割道内靠近两个存储区的中心位置形成对准标记；在对准标记和存储区上方形成光刻胶。其中，切割道包括多条分别沿第一方向和第二方向延伸的第一切割道和第二切割道，第一方向和第二方向相互垂直，第一切割道为沿水平方向延伸的X切割道，第二切割道为沿竖直方向延伸的Y切割道。采用光刻工艺在衬底上形成存储区和对准标记。在切割道内，靠近两个存储区的中心位置形成对准标记包括：在第一切割道内，靠近与其中心距离较远的一侧的存储区的一侧形成第一对准标记。
进一步地，在形成光刻胶之前还包括：在第二切割道中靠近第一切割道的第一侧端部形成介质层；在第二切割道中远离介质层的第二侧端部形成第二对准标记。
本发明还提供一种对准标记的测量方法，包括：提供衬底，衬底上具有多个存储区和位于存储区之间的多条切割道；在切割道内形成对准标记；在对准标记上方形成光刻胶；检测切割道中的对准标记，获得对应的光学信号；根据光学信号获得对准标记的位置信息。
综上，本发明实施例提供的半导体结构及其形成方法，通过改变对准标记在不同的切割道中的布局，例如在X切割道中，将对准标记320分布在靠近两存储区之间中心的位置；而在Y切割道上将对准标记420远离介质层分布。通过重新排列对准标记的位置，改善了对准标记上方的光刻胶剖面的平整度，提高了对准标记的测试信号的信号表现，测量信号的强度高，完整度好，减小了测量误差，提高了套刻精度，加快了生产效率；且提高了晶圆的合格率，减小误判，提升成品率，节约成本。而且，本实施例由于没有引进其他的生产或刻蚀技术，没有增加工艺步骤，因此能在不增加工艺复杂度的情况下提升晶圆合格率，可靠性高。
在以上的描述中，对于各层的构图、蚀刻等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。

Claims (10)

1.一种半导体结构，包括：
衬底；
多个存储区，多个所述存储区在衬底上阵列排布，用于形成存储器件；
多个切割道，每个所述切割道位于相邻两个所述存储区之间；
对准标记，位于所述切割道中，形成于所述衬底上，靠近两个所述存储区的中心位置；
光刻胶，位于所述存储区和所述切割道上方，覆盖所述对准标记。
2.根据权利要求1所述的半导体结构，其中，所述切割道包括多条沿第一方向延伸的第一切割道和多条沿第二方向延伸的第二切割道，所述第一方向和所述第二方向相互垂直。
3.根据权利要求2所述的半导体结构，其中，还包括：
结构区，位于所述切割道和所述存储区之间；
对任一所述第一切割道，位于其第一侧的所述存储区为第一存储区，位于其第二侧的所述存储区为第二存储区，所述第一存储区与所述第一切割道之间的所述结构区的宽度大于所述第二存储区与所述第一切割道之间的所述结构区的宽度，
位于所述第一切割道中的所述对准标记为第一对准标记，所述第一对准标记分布在所述第一切割道内靠近所述第一存储区的一侧。
4.根据权利要求2所述的半导体结构，其中，对任一所述第二切割道，位于其第一侧的所述存储区为第三存储区，位于其第二侧的所述存储区为第四存储区，所述第二切割道的中心距离所述第三存储区和所述第四存储区的距离相同，所述第二切割道中的所述对准标记为第二对准标记，所述第二对准标记位于所述第二切割道的中心处。
5.根据权利要求4所述的半导体结构，其中，还包括：介质层，包括相连接的第一部分和第二部分，所述第一部分位于所述第二切割道中靠近所述第一切割道的第一侧端部，所述第二部分位于所述第一切割道中，所述第二对准标记位于所述第二切割道中远离所述介质层的第二侧端部。
6.一种半导体结构的形成方法，包括：
提供衬底；
在所述衬底上形成阵列排布的多个存储区，和在每相邻两个所述存储区之间形成一条切割道；
在所述切割道内，靠近两个所述存储区的中心位置形成对准标记；
在所述对准标记和所述存储区上方形成光刻胶。
7.根据权利要求6所述的半导体结构的形成方法，其中，所述切割道包括多条沿第一方向延伸的第一切割道和多条沿第二方向延伸的第二切割道，所述第一方向和所述第二方向相互垂直。
8.根据权利要求7所述的半导体结构的形成方法，其中，在所述切割道内，靠近两个所述存储区的中心位置形成对准标记包括：
在所述第一切割道内，靠近与其中心距离较远的一侧的所述存储区的一侧形成第一对准标记。
9.根据权利要求7所述的半导体结构的形成方法，其中，在形成光刻胶之前还包括：
在所述第二切割道中靠近所述第一切割道的第一侧端部形成介质层；
在所述第二切割道中远离所述介质层的第二侧端部形成第二对准标记。
10.一种对准标记的测量方法，包括：
提供衬底，所述衬底上具有多个存储区和位于所述存储区之间的多条切割道；
在所述切割道内形成对准标记；
在所述对准标记上方形成光刻胶；
检测所述切割道中的所述对准标记，获得对应的光学信号；
根据所述光学信号获得所述对准标记的位置信息。
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