KR20100072554A - 플래시 메모리 소자의 오버레이 마크 및 그 형성방법 - Google Patents

플래시 메모리 소자의 오버레이 마크 및 그 형성방법 Download PDF

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Abstract

실시예에 따른 플래시 메모리 소자의 오버레이 마크는, 셀영역 및 스크라이브 라인이 형성된 반도체 기판; 상기 스크라이브 라인의 일측에 사각 형태로 형성되고 그 내측 가장자리를 따라 보조 트랜치가 형성되어 에지 영역과 센터 영역이 형성된 제1 마크; 상기 센터 영역의 좌우 양측에 세로방향으로 형성되고 상기 센터 영역을 일정깊이 식각하여 형성된 제1 패턴; 상기 센터 영역의 상하 양측에 가로방향으로 형성되고 도전층을 패터닝하여 형성된 제2 패턴; 및 상기 제1 패턴 및 제2 패턴에 각각 대응하도록 상기 센터 영역의 내측에 형성되고 포토레지스트막을 패터닝하여 홀형태로 형성된 제3 패턴을 포함한다.
플래시 메모리, 오버레이키, 콘택

Description

플래시 메모리 소자의 오버레이 마크 및 그 형성방법{Overlay Mark of Flash Memory Device and Method for forming Thereof}
실시예는 플래시 메모리 소자의 오버레이 마크에 관한 것이다.
반도체 장치의 집적도가 증가함에 따라 기판의 단위면적에 형성되는 소자의 밀도가 증가하게 된다. 또한 반도체 소자가 다기능화 및 고성능화됨에 따라 기판상에 형성되는 층긔 수가 증가하게 된다. 이에 따라, 기판상에 적층되는 층간 정렬을 위하여 오버레이 키등을 사용하게 된다.
오버레이(Overlay)란 적층구조의 반도체 소자를 제조함에 있어서, 전공정에서 형성시킨 레이어(layer)와 현공정을 통해 형성하는 레이어(layer)간의 정렬상태를 나타내는 지수이다.
이러한 오버레이(Overlay)는 반도체 소자의 고집적화 추세에서 매우 중요한 사항이 되고 있으며, 통상의 반도체 제조공정에서는 이전 공정에서 형성시킨 레이어와 현공정을 통해 형성시키는 레이어 간의 정렬상태를 파악 및 보정하기 위해 웨이퍼의 스크라이브 라인(scribe line)에 오버레이 키(overlay key)를 형성하여 레이어간의 오버레이를 측정하고 있다. 여기서 오버레이 키는 반도체 기판상에 소정 의 패턴을 형성할 때 노광마스크를 정확한 위치에 정렬시키기 위해 형성되는 일종의 패턴으로써 소자영역의 패턴과 동시에 형성된다.
반도체 소자의 하나인 플래시 메모리 소자에서 셀 사이즈(cell size)가 감소됨에 따라 플로팅 게이트, 컨트롤 게이트, 제1 메탈콘택 및 제1 메탈라인에 대한 얼라인 정확도(align accuracy)가 중요시 되고 있다.
플래시 메모리 소자에서 액티브 영역(active area)과 워드라인(Word line)으로 사용되는 컨트롤 게이트 라인이 교차하여 패턴이 배열되어 있다. 특히, 상기 액티브 영역과 컨트롤 게이트 라인의 드레인이 교차되는 영역에 제1 메탈콘택이 형성되므로 상기 액티브 영역과 컨트롤 게이트 라인에 대한 정확한 얼라인(align)이 필요하다. 즉, 액티브 영역과 컨트롤 게이트 라인의 얼라인이 정확하게 이루어져야 제1 메탈콘택도 정확히 얼라인될 수 있다.
이와 같은 얼라인을 측정하기 위하여 도 1에 도시된 바와 같이 반도체 기판의 스크라이브 라인에 박스-인-박스(Box-in-Box) 형태의 오버레이 마크(50)를 형성한다.
상기 박스-인-박스의 오버레이 마크(50)는 아웃터 박스(outer box)(51)와 이너 박스(Inner box)(52) 형태로 형성된다. 상기 아웃터 박스(51)는 이전 레이어인 컨트롤 게이트 라인(20)인 폴리실리콘층을 패터닝할 때 스크라이브 라인에 형성되고 상기 이너 박스(52)는 제1 메탈 컨택(30)을 형성하기 위하여 포토레지스트막의 패터닝시 홀(hole) 형태로 상기 아웃터 박스(51)의 내측으로 형성되어 상기 아웃터 박스(51)와 이너 박스(52)의 오버레이를 통해 두 층간의 정렬도를 측정할 수 있다.
즉, 상기 제1 메탈콘택(30) 형성을 위한 포토레지스트 패턴 형성 시 아웃터 박스(51)와 이너박스(52)의 오버레이 마진을 측정하고 측정된 오버레이 값을 조절해서 포토레지스트 패턴을 하부 구조물에 정렬(Align)되게 형성한다.
하지만, 상기 이너 박스(52)는 이전 레이어인 상기 아웃터 박스(51)에 대해서만 정렬되어 액티브 영역(10)에는 오정렬되는 문제가 있다.
즉, 액티브 영역과 컨트롤 게이트 라인은 교차하여 패턴이 형성되며 교차되는 영역에 상기 제1 메탈콘택이 형성되어야 한다. 하지만. 현재 레이어에서 형성되는 이너 박스(52)는 이전 레이어인 컨트롤 게이트 라인의 아웃터 박스(52)에 대해서만 오버레이를 측정하게 되므로 액티브 영역에 대해서는 얼라인을 측정할 수 없다. 따라서 상기 이너박스(52)는 액티브 영역에 대해서는 얼라인을 측정할 수 없게되므로 상기 제1 메탈콘택은 액티브 영역(10)에 대하여 미스얼라인(misalign)될 수 있다.
상기와 같이 제1 메탈콘택이 액티브 영역에 대해서 미스얼라인이 되면 상기 제1 메탈콘택이 액티브 영역에서 벗어나는 위치에 형성되어 브레이크 다운 볼티지(Break down voltage)에 의하여 소자에 펀치현상이 발생되는 문제가 있다.
실시예에서는 액티브 영역(Active area)과 컨트롤 게이트 라인(Control gate line)에 대한 제1 메탈콘택의 미스얼라인(Misalign)을 개선할 수 있는 플래시 메모리 소자의 오버레이 마크(Overlay Mark)를 제공한다.
실시예에 따른 플래시 메모리 소자의 오버레이 마크는, 셀영역 및 스크라이브 라인이 형성된 반도체 기판; 상기 스크라이브 라인의 일측에 사각 형태로 형성되고 그 내측 가장자리를 따라 보조 트랜치가 형성되어 에지 영역과 센터 영역이 형성된 제1 마크; 상기 센터 영역의 좌우 양측에 세로방향으로 형성되고 상기 센터 영역을 일정깊이 식각하여 형성된 제1 패턴; 상기 센터 영역의 상하 양측에 가로방향으로 형성되고 도전층을 패터닝하여 형성된 제2 패턴; 및 상기 제1 패턴 및 제2 패턴에 각각 대응하도록 상기 센터 영역의 내측에 형성되고 포토레지스트막을 패터닝하여 홀형태로 형성된 제3 패턴을 포함한다.
실시예에 따른 플래시 메모리 소자의 오버레이 마크 형성방법은, 반도체 기판에 셀영역 및 스크라이브 라인을 정의하는 단계; 상기 셀영역에 액티브 영역을 정의하는 소자분리막을 형성하고, 상기 스크라이브 라인에 세로방향의 제1 패턴을 포함하는 제1 마크를 형성하는 단계; 상기 액티브 영역에 터널산화막, 플로팅 게이트, 유전체층 및 컨트롤 게이트를 포함하는 게이트 스택을 형하고, 상기 컨트롤 게이트가 형성될 때 상기 제1 마크 상에 가로방향의 제2 패턴을 포함하는 제2 마크를 형성하여 아웃터 박스를 형성하는 단계; 상기 게이트 스택을 포함하는 셀영역 상에 층간절연층을 형성하는 단계; 상기 층간절연층 상에 오픈홀이 형성된 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴이 형성될 때 상기 제1 및 제2 패턴의 내측에 위치하도록 제3 패턴을 포함하는 제3 마크를 형성하여 상기 아웃터 박스의 내측에 대응하는 이너박스를 형성하는 단계를 포함한다.
실시예에 의하면, 액티브 영역에 대한 위치를 보정하는 제1 패턴과 컨트롤 게이트 라인에 대한 위치를 보정하는 제2 패턴이 아웃터 박스 역할을 할 수 있다. 따라서, 이너박스는 액티브 영역 및 컨트롤 게이트 라인에 대한 오버레이를 측정하여 제1 메탈콘택에 대한 정확한 얼라인을 할 수 있다.
실시예에 따른 플래시메모리 소자의 오버레이 마크 및 그 형성방법을 첨부된 도면을 참조하여 상세히 설명한다.
실시예의 설명에 있어서, 각 층의 "상/위(on/over)"에 형성되는 것으로 기재되는 경우에 있어, 상/위(on/over)는 직접(directly)와 또는 다른 층을 개재하여(indirectly) 형성되는 것을 모두 포함한다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
도 2, 도 10 및 도 11을 참조하여, 실시예에 따른 플래시 메모리 소자를 설 명한다.
실시예에 따른 플래시 메모리 소자의 오버레이 마크(5)는, 셀영역(1) 및 스크라이브 라인(2)이 형성된 반도체 기판(100); 상기 스크라이브 라인(2)의 일측에 사각 형태로 형성되고 그 내측 가장자리를 따라 보조 트랜치(210)가 형성되어 에지 영역(201)과 센터 영역(202)이 형성된 제1 마크(200); 상기 센터 영역(202)의 좌우 양측에 세로방향으로 형성되고 상기 센터 영역(202)을 일정깊이 식각하여 형성된 제1 패턴(221,222); 상기 센터 영역(202)의 상하 양측에 가로방향으로 형성되고 도전층을 패터닝하여 형성된 제2 패턴(271,272); 및 상기 제1 패턴(221,222) 및 제2 패턴(271,272)에 각각 대응하도록 상기 센터 영역(202)의 내측에 형성되고 포토레지스트막을 패터닝하여 홀형태로 형성된 제3 패턴(281,282,283,284)을 포함한다.
상기 제1 패턴(221,222) 및 제2 패턴(271,272)은 아웃터 박스(Outer box)이고, 상기 제3 패턴(281,282,283,284)은 이너박스(Inner box)이며, 상기 제1 및 제2 패턴(221, 222, 271,272)에 대한 제3 패턴(281,282,283,284)의 오버레이를 측정할 수 있다.
도 10 및 도 11을 참조하여, 상기 반도체 기판(100)의 셀영역(1)은, 액티브 영역을 정의하는 소자분리막(110); 상기 액티브 영역 상에 형성된 터널산화막(125), 플로팅 게이트(135), 유전체층(145) 및 컨트롤 게이트(155)를 포함하는 게이트 스택; 상기 게이트 스택이 형성된 반도체 기판(100) 상에 형성된 층간절연층(160); 상기 층간절연층(160)을 관통하여 형성된 제1 메탈콘택(170)을 포함한다.
상기 제1 패턴(221,222)에 대한 상기 제3 패턴(281,282,283,284)의 오버레이 를 측정하여 상기 액티브 영역에 대한 상기 제1 메탈콘택(170)의 얼라인을 측정하고, 상기 제2 패턴(271,272)에 대한 상기 제3 패턴(281,282,283,284)의 오버레이를 측정하여 상기 게이트 스택의 컨트롤 게이트(155)에 대한 상기 제1 메탈콘택(170)의 얼라인을 측정할 수 있다.
상기 제1 패턴(221,222), 제2 패턴(271,272) 및 제3 패턴(281,282,283,284)은 바(bar) 형태로 형성될 수 있다.
도 2, 도 10 및 도 11의 도면부호 중 미설명 부호는 이하의 제조방법에서 설명하기로 한다.
도 2 내지 도 11을 참조하여, 플래시 메모리 소자의 오버레이 마크 형성방법을 설명한다.
실시예의 설명에 있어서, 반도체 기판(100)은 도 2에 도시된 바와 같이 셀영역(1)과 스크라이브 라인(2)이 정의된 기판이다. 또한, 상기 오버레이 마크(5)는 플래시 메모리 소자의 스크라이브 라인(2)에 형성되는 것이다. 또한 도 3은 도 2에 도시된 C-C'선의 단면도를 형성하기 위한 셀영역을 도시한 것이다.
도 3을 참조하여, 반도체 기판(100)의 셀영역(1)에 STI 공정에 의해서 소자분리막(110)이 형성되며 상기 소자분리막(110)에 의하여 액티브 영역이 정의된다 .
도시되지는 않았지만, 상기 소자분리막(110)은 상기 반도체 기판(100)에 패드 절연막을 식각마스크로 사용하여 상기 반도체 기판(100)에 선택적으로 트랜치를 형성하고 산화막을 갭필하여 형성될 수 있다. 또한, 상기 소자분리막(110)은 비트라인 방향으로 형성될 수 있다.
도 4를 참조하여, 상기 셀영역(1)에 소자분리막(110)이 형성될 때 스크라이브 라인(2)에 제1 마크(200)가 형성된다. 상기 제1 마크(200)는 도 2에 도시된 바와 같이 상기 액티브 영역(10)의 얼라인 마크역할을 한다.
상기 제1 마크(200)는 상기 스크라이브 라인(2)의 일측에 사각의 형태로 형성될 수 있다. 상기 제1 마크(200)는 보조 트랜치(210) 및 한 쌍의 제1 패턴(221,222)을 포함한다.
상기 보조 트랜치(210)는 상기 제1 마크(200)의 가장자리를 따라서 사각의 트랜치 형태로 형성될 수 있다. 따라서, 상기 제1 마크(200)는 상기 보조 트랜치(210)를 기준으로 외측의 에지 영역(201)과 내측의 센터 영역(202)으로 구분될 수 있다. 예를 들어, 상기 에지 영역(201)의 폭은 제1 너비(D1)일 수 있다. 또한, 상기 보조 트랜치(210)의 폭은 상기 제1 너비(D1)보다 넓은 제2 너비(D2)일 수 있다.
상기 제1 패턴(221,222)은 상기 보조 트랜치(210) 내측인 센터 영역(202)에 형성될 수 있다. 상기 제1 패턴(221,222)은 상기 센터 영역(202)의 가장자리 영역에서 세로방향(y축)을 기준으로 바(bar) 형태의 트랜치로 형성될 수 있다. 상기 제1 패턴(221,222)은 상기 보조 트랜치(210)의 좌우 양측에 인접하는 위치에 상호 대향하도록 형성될 수 있다.
상기 보조 트랜치(210) 및 제1 패턴(221,222)은 상기 셀영역(1)에 소자분리를 위한 트랜치가 형성될 때 동시에 상기 스크라이브 라인(2)을 선택적으로 식각하여 형성될 수 있다.
도 5를 참조하여, 상기 셀영역(1)의 반도체 기판(100) 상에 게이트 스택이 형성된다. 상기 게이트 스택은 데이터가 저장되는 플로팅 게이트(135), 상기 플로팅 게이트(135)와 상기 반도체 기판(100) 사이에 형성된 터널 산화막(125), 워드라인으로 기능하는 컨트롤 게이트(155), 상기 컨트롤 게이트(155)와 상기 플로팅 게이트(135)를 분리시키기 위하여 이들사이에 형성된 유전체층(145)(Oxide-Nitride-Oxide)을 포함한다.
상기 게이트 스택의 컨트롤 게이트(155)를 형성하기 위해서는 상기 터널 산화막(25), 플로팅 게이트(135) 및 유전체층(145)을 형성한 후 그 상부로 폴리실리콘층을 증착한다. 그리고, 상기 폴리실리콘층을 선택적으로 식각하여 상기 유전체층(145) 상에 컨트롤 게이트(155)를 형성한다. 특히, 도 2에 도시된 바와 같이 상기 상기 컨트롤 게이트(155)는 상기 액티브 영역(10)과 교차하도록 워드라인 방향으로 패터닝 될 수 있다.
도 6 및 도 7을 참조하여, 상기 셀영역(1)에 컨트롤 게이트(155)가 형성될 때 상기 스크라이브 라인(2)에 제2 마크(250)가 형성된다. 즉, 상기 제2 마크(250)는 상기 컨트롤 게이트(155)를 형성하기 위하여 상기 폴리실리콘층을 패터닝할 때 형성될 수 있다. 상기 제2 마크(250)는 상기 컨트롤 게이트(155)의 얼라인 마크역할을 한다.
도 6은 상기 제2 마크를 나타내는 평면도로서, 상기 제2 마크(250)는 보조 패턴(260) 및 한쌍의 제2 패턴(271,272)을 포함한다.
상기 보조 패턴(260)은 상기 제1 마크(200)의 에지 영역과 동일한 크기 및 형태로 형성될 수 있다. 또한, 상기 보조 패턴(260)은 상기 제1 마크(200)의 에지 영역(201) 상에 형성될 수 있다. 예를 들어, 상기 보조 패턴(260)의 폭은 제3 너비(D3)로 형성될 수 있다. 상기 제3 너비(D3)는 제1 너비(D1)보다 넓고 상기 제2 너비(D2)보다는 좁은 폭을 가지도록 형성된다.
상기 제2 패턴(271,272)은 상기 보조 패턴(260)의 내측에 가로방향(x축)을 기준으로 바(bar) 형태로 형성될 수 있다. 상기 제2 패턴(271,272)은 상기 보조 패턴(260)의 상하 양측에 인접하는 위치에 상호 대향하도록 형성될 수 있다. 또한, 상기 제2 패턴(271,272)은 상기 제1 마크(200)의 센터 영역(202) 상에 형성될 수 있다.
도 7은 상기 제1 마크(200)와 제2 마크(250)가 겹쳐진 상태를 도시한 평면도이다.
도 7에 도시된 바와 같이, 상기 제1 마크(200)의 에지 영역(201) 상에 보조 패턴(260)이 형성되고, 상기 제1 마크(200)의 센터 영역(202) 상에 제2 패턴(271,272)이 형성된다.
상기 보조 패턴(260)은 상기 에지 영역(201)보다 넓고 상기 보조 트랜치(210)보다 좁은 제3 너비(D3)를 가지도록 형성되어 상기 센터 영역(202)에 인접하는 상기 보조 트랜치(210)의 일부영역 및 센터 영역(202)의 전체면은 노출될 수 있다.
상기 제2 패턴(271,272)은 상기 센터 영역(202)의 가장자리를 기준으로 상부 및 하부에 각각 형성될 수 있다. 상기 제2 패턴(271,272)은 상기 제1 패 턴(221,222)에 대하여 수직 방향을 가지도록 형성될 수 있다. 즉, 상기 제1 패턴(221,222)은 센터 영역(202)의 좌우 양측에 세로방향(y축 방향)으로 형성되고 상기 제2 패턴(271,272)은 센터 영역(202)의 상하 양측에 가로방향(x축 방향)으로 형성될 수 있다.
상기 제1 패턴(221,222)과 상기 제2 패턴(271,272)은 상호 겹쳐지지 않도록 형성되고 전체적으로 사각의 형태를 가질 수 있다. 즉, 상기 액티브 영역(10)의 얼라인 마크인 제1 패턴(221,222)과 상기 컨트롤 게이트(155)의 얼라인 마크인 제2 패턴(271,272)이 모두 노출될 수 있게 된다.
따라서, 상기 센터 영역(202)에서 상기 제1 패턴(221,222)과 제2 패턴(271,272)은 후속 공정으로 형성되는 제1 메탈콘택(170)의 정렬을 위한 아웃터 박스(outer box) 역할을 하게된다.
도 8을 참조하여, 상기 게이트 스택을 포함하는 셀영역(1)의 반도체 기판(100) 상에 층간절연층(160)이 형성된다. 상기 층간절연층(160)은 금속배선 전 절연층으로서 산화막 또는 질화막을 포함하는 절연층을 증착하여 형성될 수 있다.
도시되지는 않았지만, 상기 층간절연층(160)이 형성되기 전에 상기 반도체 기판(100)으로 이온주입공정을 진행하여 상기 게이트 스택의 소스/드레인 영역을 형성할 수 있다.
다음으로 상기 층간절연층(160) 상에 상기 제1 메탈콘택(170) 형성을 위한 포토레지스트 패턴(180)을 형성한다. 상기 포토레지스트 패턴(180)은 상기 게이트 스택 사이에 해당하는 층간절연층(160)의 표면을 노출시키는 오픈홀(181)을 가질 수 있다. 즉, 상기 오픈홀(181)은 상기 게이트 스택 사이의 드레인 영역에 얼라인 되도록 형성될 수 있다.
도 9 및 도 10을 참조하여, 상기 셀영역(1)에 포토레지스트 패턴(180)이 형성될 때 상기 스크라이브 라인(2)에 제3 마크(280)가 형성된다. 상기 제3 마크(280)는 제1 메탈콘택(170)의 얼라인 마크 역할을 한다.
도 9는 상기 제3 마크를 나타내는 평면도로서, 상기 제3 마크(280)는 상기 제1 마크(200) 및 제2 마크(250)에 대응하는 크기 및 형태로 패터닝 될 수 있다. 따라서 상기 제3 마크(280)는 상기 제1 마크(200) 및 제2 마크(250) 상에 형성될 수 있다.
상기 제3 마크(280)는 제3 패턴(281,282,283,284)을 포함한다. 상기 제3 패턴(281,282,283,284)은 상기 오픈홀(181)과 같이 홀 형태로 형성될 수 있다. 즉, 상기 제3 패턴(281,282,283,284)을 포함하는 제3 마크(280)는 제1 메탈콘택(170)을 형성하기 위하여 상기 포토레지스트 패턴(180)을 패터닝할 때 동시에 형성될 수 있다.
상기 제3 패턴(281,282,283,284)은 아웃터 박스인 제1 패턴(221,222)과 제2 패턴(271,272)의 내측에 위치하도록 형성될 수 있다. 또한, 상기 제3 패턴(281,282,283,284)은 상기 제1 패턴(221,222) 및 제2 패턴(271,272)에 각각 대응하도록 4개가 형성될 수 있다. 따라서, 상기 제3 패턴(281,282,283,284)은 제1 메탈콘택(170)의 얼라인을 위한 이너박스(Inner box) 역할을 할 수 있다.
도 10은 상기 제1 마크(200) 및 제2 마크(250)가 형성된 스크라이브 라인(2) 에 제3 마크(280)가 형성된 것을 도시한 평면도이다. 실시예의 특징을 설명하기 위하여 도 10에서는 상기 제3 마크(280)의 포토레지스트막은 제외하고 이너박스(inner box)인 상기 제3 패턴(281,282,283,284)만을 도시하였다.
도 10에 도시된 바와 같이, 상기 제1 마크(200)의 센터 영역(202)에 제1 패턴(221,222), 제2 패턴(271,272) 및 제3 패턴(281,282,283,284)이 형성된다.
상기 제1 패턴(221,222)은 상기 센터 영역(202)의 좌우 양측에 세로방향(y축 방향)으로 형성되어 있다. 상기 제2 패턴(271,272)은 상기 센터 영역(202)의 상하 양측에 가로방향(x 축방향)으로 형성되어 있다. 상기 제3 패턴(281,282,283,284)은 상기 제1 패턴(221,222) 및 제2 패턴(271,272)에 각각 대응하도록 상기 센터 영역(202)의 내측에 상하좌우로 각각 형성될 수 있다.
상기 제1 패턴(221,222) 및 제2 패턴(271,272)에 의하여 아웃터 박스(Outer box)가 형성되고 상기 제3 패턴(281,282,283,284)에 의하여 이너박스(Inner box)가 형성된다.
상기 아웃터 박스와 이너박스의 오버레이를 통해 세 층간의 정렬도를 측정할 수 있다. 즉, 상기 제1 패턴(221,222)은 액티브 영역의 형성시 형성된 것이고, 상기 제2 패턴(271,272)은 컨트롤 게이트(155)를 형성할 때 형성된 것이므로 상기 제3 패턴(281,282,283,284)은 상기 액티브 영역(10) 및 컨트롤 게이트(155)가 교차되는 영역으로 정확히 얼라인될 수 있다.
상기 제3 패턴(281,282,283,284)과 상기 제1 패턴(221,222)에 대한 오버레이를 측정하여 상기 액티브 영역에 대한 제3 메탈컨택(170)의 형성위치를 조절할 수 있다. 또한, 상기 제3 패턴(281,282,283,284)과 상기 제2 패턴(271,272)에 대한 오버레이를 측정하여 상기 컨트롤 게이트(155)에 대한 제3 메탈컨택(170)의 형성위치를 조절할 수 있다.
즉, 이너박스인 상기 제3 패턴(281,282,283,284)은 아웃터 박스인 상기 제1 패턴(221,222) 및 제2 패턴(271,272)에 대한 위치를 동시에 만족하도록 정렬될 수 있다.
따라서, 상기 제1 메탈콘택(170) 형성을 위한 오버레이 측정시 이너박스인 상기 제3 패턴(281,282,283,284)을 아웃터 박스인 상기 제1 패턴(221,222) 및 제2 패턴(271,272)에 대하여 오버레이 마진을 측정하고 측정된 오버레이 값을 조절해서 상기 포토레지스트 패턴(180)의 오픈홀(181)을 하부 구조물인 액티브 영역(10) 및 컨트롤 게이트(155) 라인 사이에 정확하게 얼라인 할 수 있게 된다.
도 11을 참조하여, 상기 층간절연층(160)을 관통하여 제1 메탈콘택(170)이 형성된다. 상기 제1 메탈콘택(170)은 액티브 영역 및 드레인 영역에 얼라인되도록 형성될 수 있다.
상기 제1 메탈콘택(170)은 상기 포토레지스트 패턴(180)을 식각마스크로 사용하여 상기 층간절연층(160)에 콘택홀을 형성한 후 상기 콘택홀에 금속물질을 갭필하여 형성될 수 있다.
특히, 상기 제1 메탈콘택(170)은 상기 스크라이브 라인(2)에서 아웃터 박스와 이너박스 간의 오버레이 정렬을 통해 형성되어 상기 액티브 영역(10) 및 게이트 스택의 드레인 영역에 정확이 얼라인 되도록 형성될 수 있다.
실시예에 따르면, 상기 아웃터 박스가 상기 제1 패턴과 제2 패턴에 의하여 형성되므로 두 레이어에 대한 오버레이 값을 읽고 정확하게 보정할 수 있게 되어 제1 메탈콘택에 대한 얼라인 정확도를 높일 수 있다.
또한, 상기 제1 메탈콘택이 액티브 영역과 컨트롤 게이트 라인 사이에 정확히 얼라인 될 수 있으므로 셀 드레인 정션(cell drain junction)의 브레이크다운 볼티지(Breakdown voltage)를 개선하고 셀(Cell)의 Vt 산포를 줄이게 되어 소자의 특성을 향상시킬 수 있다.
이상에서 설명한 실시예는 전술한 실시에 및 도면에 한정되는 것이 아니고, 본 실시예의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경할 수 있다는 것은 본 실시예가 속하는 기술 분야에서 통상의 지식을 가진자에게 있어 명백할 것이다
도 1은 종래의 오버레이 마크를 나타내는 평면도이다.
도 2는 실시예에 따른 플래시 메모리 소자를 개략적으로 나타내는 평면도이다.
도 3은 실시예에 따른 플래시 메모리 소자에서 액티브 영역을 형성하는 것을 도시한 단면도이다.
도 4는 도 3의 셀영역에 액티브 영역이 형성될 때 스크라이브 라인에 형성되는 제1 마크를 도시한 평면도이다.
도 5는 실시예에 따른 셀영역에 게이트 스택이 형성된 것을 도시한 단면도이다.
도 6은 도 5의 게이트 스택이 형성될 때 스크라이브 라인에 형성되는 제2 마크를 도시한 평면도이다.
도 7은 상기 제1 마크 상에 제2 마크가 형성된 것을 도시한 평면도이다.
도 8은 실시예에 따른 셀영역에 상에 형성된 포토레지스트 패턴을 도시한 단면도이다.
도 9는 도 8의 포토레지스트 패턴이 형성될 때 스크라이브 라인에 형성되는 제3 마크를 도시한 단면도이다.
도 10은 상기 제1 마크 및 제2 마크 상에 제3 마크가 형성된 것을 도시한 평면도이다.
도 11은 실시예에 따른 플래시 메모리 소자를 나타내는 단면도이다.

Claims (10)

  1. 셀영역 및 스크라이브 라인이 형성된 반도체 기판;
    상기 스크라이브 라인의 일측에 사각 형태로 형성되고 그 내측 가장자리를 따라 보조 트랜치가 형성되어 에지 영역과 센터 영역이 형성된 제1 마크;
    상기 센터 영역의 좌우 양측에 세로방향으로 형성되고 상기 센터 영역을 일정깊이 식각하여 형성된 제1 패턴;
    상기 센터 영역의 상하 양측에 가로방향으로 형성되고 도전층을 패터닝하여 형성된 제2 패턴; 및
    상기 제1 패턴 및 제2 패턴에 각각 대응하도록 상기 센터 영역의 내측에 형성되고 포토레지스트막을 패터닝하여 홀형태로 형성된 제3 패턴을 포함하는 플래시 메모리 소자의 오버레이 마크.
  2. 제1항에 있어서,
    상기 제1 패턴 및 제2 패턴은 아웃터 박스이고, 상기 제3 패턴은 이너박스이며,
    상기 제1 및 제2 패턴에 대하여 제3 패턴의 오버레이를 측정하는 것을 특징으로 하는 플래시 메모리 소자의 오버레이 마크.
  3. 제1항에 있어서,
    상기 반도체 기판의 셀영역은,
    액티브 영역을 정의하는 소자분리막;
    상기 액티브 영역 상에 형성된 터널산화막, 플로팅 게이트, 유전체층 및 컨트롤 게이트를 포함하는 게이트 스택;
    상기 게이트 스택이 형성된 반도체 기판 상에 형성된 층간절연층;
    상기 층간절연층을 관통하여 형성된 제1 메탈콘택을 포함하고,
    상기 제1 패턴에 대한 상기 제3 패턴의 오버레이를 측정하여 상기 액티브 영역에 대한 상기 제1 메탈콘택의 얼라인을 측정하고,
    상기 제2 패턴에 대한 상기 제3 패턴의 오버레이를 측정하여 상기 게이트 스택의 컨트롤 게이트에 대한 상기 제1 메탈콘택의 얼라인을 측정하는 것을 특징으로 하는 플래시 메모리 소자의 오버레이 마크.
  4. 제1항에 있어서,
    상기 제1 패턴, 제2 패턴 및 제3 패턴은 바(bar) 형태로 형성된 것을 특징으로 하는 플래시 메모리 소자의 오버레이 마크.
  5. 반도체 기판에 셀영역 및 스크라이브 라인을 정의하는 단계;
    상기 셀영역에 액티브 영역을 정의하는 소자분리막을 형성하고, 상기 스크라이브 라인에 세로방향의 제1 패턴을 포함하는 제1 마크를 형성하는 단계;
    상기 액티브 영역에 터널산화막, 플로팅 게이트, 유전체층 및 컨트롤 게이트 를 포함하는 게이트 스택을 형하고, 상기 컨트롤 게이트가 형성될 때 상기 제1 마크 상에 가로방향의 제2 패턴을 포함하는 제2 마크를 형성하여 아웃터 박스를 형성하는 단계;
    상기 게이트 스택을 포함하는 셀영역 상에 층간절연층을 형성하는 단계;
    상기 층간절연층 상에 오픈홀이 형성된 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴이 형성될 때 상기 제1 및 제2 패턴의 내측에 위치하도록 제3 패턴을 포함하는 제3 마크를 형성하여 상기 아웃터 박스의 내측에 대응하는 이너박스를 형성하는 단계를 포함하는 플래시 메모리 소자의 오버레이 마크 형성방법.
  6. 제5항에 있어서,
    상기 제1 마크는 사각의 형태로 형성되고,
    상기 제1 마크의 가장자리를 따라 형성되어 에지 영역 및 센터 영역을 정의하는 보조 트랜치 및 상기 센터 영역의 좌우 양측에 트랜치 형태로 형성된 제1 패턴을 포함하는 플래시 메모리 소자의 오버레이 마크 형성방법.
  7. 제6항에 있어서,
    상기 제2 마크는 상기 제1 마크의 에지 영역 상에 형성된 보조 패턴 및 상기 센터 영역의 상하 양측에 형성된 제2 패턴을 포함하는 플래시 메모리 소자의 오버레이 마크 형성방법.
  8. 제6항에 있어서,
    상기 제2 마크는 폴리실리콘층을 패터닝하여 형성된 것을 특징으로 하는 플래시 메모리 소자의 오버레이 마크 형성방법.
  9. 제5항에 있어서,
    상기 제3 패턴은 홀 형태로 형성된 것을 특징으로 하는 플래시 메모리 소자의 오버레이 마크 형성방법.
  10. 제6항에 있어서,
    상기 제3 패턴은 상기 센터 영역의 내측에 형성되고 상기 제1 패턴 및 제2 패턴에 각각 대응하도록 형성된 것을 특징으로 하는 플래시 메모리 소자의 오버레이 마크 형성방법.
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