KR20090102071A - 반도체 소자의 오버레이 버니어 형성 방법 - Google Patents

반도체 소자의 오버레이 버니어 형성 방법

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KR20090102071A
KR20090102071A KR1020080027308A KR20080027308A KR20090102071A KR 20090102071 A KR20090102071 A KR 20090102071A KR 1020080027308 A KR1020080027308 A KR 1020080027308A KR 20080027308 A KR20080027308 A KR 20080027308A KR 20090102071 A KR20090102071 A KR 20090102071A
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vernier
forming
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sacrificial insulating
overlay
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박사로한
반근도
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주식회사 하이닉스반도체
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Abstract

본 발명은 반도체 소자의 오버레이 버니어 형성 방법에 관한 것으로, 차 저장전극 형성 후 에치-백 공정 시 스크라이브 레인 영역의 제 1 자 버니어가 오픈되지 않도록 도전막을 형성하여 모 버니어와 제 2 자 버니어 간에 오버레이 리딩이 용이하게 하여, 오버레이 특성을 향상시킬 수 있는 기술을 개시한다.

Description

반도체 소자의 오버레이 버니어 형성 방법{METHOD FOR FORMING THE OVERLAY VERNIER OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 오버레이 버니어(Overlay Vernier) 형성 방법에 관한 것이다. 특히, 2차에 걸쳐 저장 전극을 형성하는 공정에 적용 가능한 오버레이 버니어에 관한 것이다.
반도체 소자의 형성 공정에 있어서 반도체 기판 상부에 게이트를 형성하고 그 상부층에는 비트라인을 형성하고, 상기 비트라인 상부층에는 저장전극을 형성하고, 상기 저장전극 상부층에는 금속 배선을 형성한다.
이와 같이 반도체 소자는 다수개의 층간 구조로 구비되며, 각 층간 구조물을 형성하기 위하여 하부층과의 중첩도를 측정하는 공정을 수행한다. 중첩도 측정을 위해서 반도체 기판의 스크라이브 레인(Scribe Lane) 영역에 오버레이 버니어를 형성한다.
오버레이 버니어는 모 버니어 및 그 상부층에 구비되는 자버니어로 구비되며 상기 모 버니어 및 상기 자 버니어가 정렬된 정도를 측정하여 각 층간 구조물이 정확하게 중첩되었는지 측정하는 역할을 수행한다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 오버레이 버니어 형성 방법을 도시한 단면도 및 평면도이다.
도 1a를 참조하면, 셀 영역(Ⅰ) 및 스크라이브 레인 영역(Ⅱ)의 반도체 기판(100) 상부에 층간 절연막(105)을 형성하고, 층간 절연막(105)을 개재하여 저장전극 콘택(110)을 형성한다. 이때, 스크라이브 레인 영역(Ⅱ)에는 층간 절연막(105)을 개재하여 모 버니어(115)가 형성된다.
다음에, 층간 절연막(105) 상부에 제 1 희생 절연막(120) 및 제 1 하드마스크층(145)을 형성한다. 여기서, 제 1 하드마스크층(145)은 비정질 탄소층(130) 및 실리콘 산화질화막(140)의 적층구조로 형성하는 것이 바람직하다.
그 다음, 제 1 하드마스크층(145) 상부에 제 1 감광막(미도시)을 형성하고, 상기 제 1 감광막(미도시)에 대한 노광 및 현상 공정을 수행하여 제 1 감광막 패턴(150)을 형성한다. 이때, 제 1 감광막 패턴(150)은 저장전극을 정의한다.
도 1b를 참조하면, 제 1 감광막 패턴(150)을 마스크로 제 1 하드마스크층(145)을 식각하여 제 1 하드마스크 패턴(미도시)을 형성한다.
그리고, 제 1 감광막 패턴(150)을 제거한다.
다음에, 상기 제 1 하드마스크 패턴(미도시)을 마스크로 제 1 희생 절연막(120)을 식각하여 상기 셀 영역(Ⅰ)의 저장전극 콘택(110)을 노출시키는 제 1 희생 절연막 패턴(125)을 형성한다. 이때, 스크라이브 레인 영역(Ⅱ)의 제 1 희생 절연막 패턴(125)은 상기 셀 영역(Ⅰ)과 동일한 형태로 식각하며, 하부에 저장전극 콘택(110)이 형성되어 있지 않으므로, 모 버니어(115) 사이의 층간 절연막(105)이 노출되도록 하는 것이 바람직하다.
여기서, 상기 셀 영역(Ⅰ)에 형성된 제 1 희생 절연막 패턴(125)은 저장전극 영역을 정의하며, 상기 스크라이브 레인 영역(Ⅱ)에 형성된 제 1 희생 절연막 패턴(125)은 제 1 자 버니어(127)를 정의한다.
그 다음, 상기 제 1 하드마스크 패턴(미도시)을 제거한다.
도 1c 및 도 1d를 참조하면, 제 1 희생 절연막 패턴(125)에 의해 노출된 부분을 포함하는 전체 표면에 도전막(130)을 형성한다.
다음에, 에치 백(Etch-Back) 공정을 수행하여 제 1 희생 절연막 패턴(125) 상부에 형성된 도전막(130)을 제거하여 저장전극 영역 내부에만 도전막(130)이 남겨지도록 한다.
도 1e (ⅰ)를 참조하면, 도전막(130)이 형성된 제 1 희생 절연막 패턴(125) 전체 상부에 제 2 희생 절연막(147)을 형성한다.
다음에, 제 2 희생 절연막(147) 상부에 제 2 하드마스크층(157) 및 제 2 감광막(미도시)을 형성한다. 여기서, 제 2 하드마스크층(157)은 비정질 탄소층(153) 및 실리콘 산화질화막(155)의 적층구조로 형성하는 것이 바람직하다.
그 다음, 상기 제 2 감광막(미도시)에 대해 노광 및 현상 공정을 수행하여 제 2 감광막 패턴(160)을 형성한다.
여기서, 제 2 감광막 패턴(160)은 상기 '도 1a'의 제 1 감광막 패턴(140)과 동일한 형태로 형성하는 것이 바람직하다. 이때, 상기 셀 영역(Ⅰ)의 제 2 감광막 패턴(160)은 저장전극 영역을 정의하는 것이며, 상기 스크라이브 레인 영역(Ⅱ)의 제 2 감광막 패턴(160)은 제 2 자 버니어(165)를 정의하는 것이다.
도 1e (ⅱ)는 상기 '도 1e (ⅰ)'의 스크라이브 레인 영역(Ⅱ)의 평면 모습을 도시한 평면도로서, 사각 띠 형태의 모 버니어(115)가 구비되어 있으며, 모 버니어(115) 내측에 제 2 자 버니어(165)가 구비되어 있다. 여기서, 자 버니어(165)는 상기 셀 영역(Ⅰ)의 저장전극 영역과 동일한 형태로 형성된다.
이때, 모 버니어(115)와 제 2 자 버니어(165) 간의 오버레이 리딩(Overlay Leading) 시 제 1 자 버니어(127) 측면에 형성된 도전막(130)으로 인해 제 2 자 버니어(165)와의 구분이 어려워 오버레이 리딩이 불가능하게 된다.
상술한 종래 기술에 따른 반도체 소자의 오버레이 버니어 형성 방법에서, 모 버니어와 제 2 자 버니어간의 오버레이 리딩 시 하부의 제 1 자 버니어 측면에 형성된 도전막으로 인해 상기 제 1 자 버니어와 상기 제 2 자 버니어의 구분이 어려워 오버레이 리딩이 불가능하여 소자의 특성을 저하시키는 문제점이 있다.
본 발명은 1차 저장전극 형성 후 에치-백 공정 시 스크라이브 레인 영역의 제 1 자 버니어가 오픈되지 않도록 도전막을 형성하여 모 버니어와 제 2 자 버니어 간에 오버레이 리딩이 용이하게 하여, 오버레이 특성을 향상시킬 수 있는 반도체 소자의 오버레이 버니어 형성 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 소자의 오버레이 버니어 형성 방법은
반도체 소자의 스크라이브 레인 영역에 형성되는 오버레이 버니어에 있어서,
반도체 기판 상부에 모 버니어를 포함하는 층간 절연막을 형성하는 단계와,
상기 층간 절연막 상부에 제 1 희생 절연막을 형성하는 단계와,
상기 모 버니어 내측의 상기 제 1 희생 절연막을 식각하여 제 1 자 버니어를 형성하는 단계와,
상기 제 1 자 버니어가 형성된 상기 제 1 희생 절연막 상부 표면에 도전막을 형성하는 단계와,
상기 제 1 자 버니어를 포함하는 전체 상부에 제 2 희생 절연막을 형성하는 단계와,
상기 제 2 희생 절연막 상부에 제 2 자 버니어를 정의하는 감광막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하고,
상기 모 버니어는 홀 타입(Hole Type), 바 타입(Bar Type) 또는 박스 타입(Box Type)으로 형성하는 것과,
상기 도전막을 형성하는 단계는
상기 제 1 자 버니어 상부 및 상기 제 1 희생 절연막 표면에 도전막을 형성하는 단계와,
상기 제 1 자 버니어 상부에 마스크 패턴을 형성하는 단계와,
상기 마스크 패턴을 배리어로 에치 백(Etch-Back) 공정을 수행하는 단계와,
상기 마스크 패턴을 제거하는 단계를 포함하는 것과,
상기 마스크 패턴은 상기 모 버니어 내측에 위치되도록 형성하는 것과,
상기 마스크 패턴은 500 ~ 30000Å의 두께로 형성하는 것과,
상기 제 2 자 버니어를 정의하는 감광막 패턴은 상기 제 1 자 버니어 형성 시 사용된 노광 마스크를 사용하여 형성하는 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 소자의 오버레이 버니어 형성 방법은
반도체 기판 상부에 층간 절연막을 형성하는 단계와,
상기 층간 절연막을 개재하여 셀 영역에 저장전극 콘택을 형성하고, 스크라이브 레인 영역에 모 버니어를 형성하는 단계와,
상기 층간 절연막 상부에 제 1 희생 절연막을 형성하는 단계와,
상기 제 1 희생 절연막을 식각하여 상기 셀 영역에 상기 저장전극 콘택을 노출시키는 제 1 저장전극 영역을 형성하고, 상기 스크라이브 레인 영역에 상기 모 버니어 내측에 위치하는 제 1 자 버니어를 형성하는 단계와,
상기 식각된 제 1 희생 절연막을 포함하는 전체 표면에 도전막을 형성하는 단계와,
상기 스크라이브 레인 영역의 상기 제 1 자 버니어 상부에 마스크 패턴을 형성하는 단계와,
상기 마스크 패턴을 배리어로 하는 에치 백 공정을 수행하여, 상기 스크라이브 레인 영역의 상기 도전막을 남기는 단계와,
상기 마스크 패턴을 제거한 후 상기 제 1 희생 절연막 상부에 제 2 희생 절연막 및 감광막을 형성하는 단계와,
상기 감광막에 노광 및 현상을 진행하여 상기 셀 영역에 제 2 저장전극 영역을 정의하고, 상기 스크라이브 레인 영역에 제 2 자 버니어를 정의하는 감광막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하고,
상기 모 버니어는 홀 타입(Hole Type), 바 타입(Bar Type) 또는 박스 타입(Box Ttpe)으로 형성하는 것과,
상기 마스크 패턴은 상기 모 버니어 내측에 위치되도록 형성하는 것과,
상기 마스크 패턴은 500 ~ 30000Å의 두께로 형성하는 것과,
상기 제 2 자 버니어를 정의하는 감광막 패턴은 상기 제 1 자 버니어 형성 시 사용된 노광 마스크를 사용하여 형성하는 것을 특징으로 한다.
본 발명에 따른 반도체 소자의 오버레이 버니어 형성 방법은 1차 저장전극 형성 후 에치-백 공정 시 스크라이브 레인 영역의 제 1 자 버니어가 오픈되지 않도록 도전막을 형성하여 모 버니어와 제 2 자 버니어 간에 오버레이 리딩이 용이하게 하여, 오버레이 특성을 향상시키는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도 및 평면도.
도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도 및 평면도.
< 도면의 주요 부분에 대한 부호 설명 >
200 : 반도체 기판 205 : 층간 절연막
210 : 저장전극 콘택 215 : 모 버니어
220 : 제 1 희생 절연막 225 : 제 1 희생 절연막 패턴
227 : 제 1 자 버니어 230, 253 : 비정질 탄소층
235 : 마스크 패턴 247 : 제 2 희생 절연막
240, 255 : 실리콘 산화질화막 245 : 제 1 하드마스크층
250 : 제 1 감광막 패턴 257 : 제 2 하드마스크층
260 : 감광막 패턴 265 : 제 2 자 버니어
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 오버레이 버니어 형성 방법을 도시한 단면도 및 평면도이다.
도 2a를 참조하면, 셀 영역(Ⅰ) 및 스크라이브 레인 영역(Ⅱ)의 반도체 기판(200) 상부에 층간 절연막(205)을 형성하고, 층간 절연막(205)을 식각한 후 도전 물질로 매립하여 상기 셀 영역(Ⅰ)에는 저장전극 콘택(210)을 형성하고, 상기 스크라이브 레인 영역(Ⅱ)에는 모 버니어(215)를 형성한다.
이때, 모 버니어(215)는 홀 타입(Hole Type), 바 타입(Bar Type) 또는 박스 타입(Box Type)으로 형성할 수 있다.
다음에, 층간 절연막(205) 상부에 제 1 희생 절연막(220) 및 제 1 하드마스크층(245)을 형성한다. 여기서, 제 1 하드마스크층(245)은 비정질 탄소층(230) 및 실리콘 산화질화막(240)의 적층구조로 형성하는 것이 바람직하다.
그 다음, 제 1 하드마스크층(245) 상부에 제 1 감광막(미도시)을 형성하고, 상기 제 1 감광막(미도시)에 대한 노광 및 현상 공정을 수행하여 제 1 감광막 패턴(250)을 형성한다.
이때, 상기 셀 영역(Ⅰ)의 제 1 감광막 패턴(250)은 저장전극 영역을 정의하고, 상기 스크라이브 레인 영역(Ⅱ)의 제 1 감광막 패턴(250)은 제 1 자 버니어를 정의한다.
도 2b를 참조하면, 제 1 감광막 패턴(250)을 마스크로 제 1 하드마스크층(245)을 식각하여 제 1 하드마스크 패턴(미도시)을 형성한다.
다음에, 제 1 감광막 패턴(250)을 제거한다. 그 다음, 상기 제 1 하드마스크 패턴(미도시)을 마스크로 제 1 희생 절연막(220)을 식각하여 제 1 희생 절연막 패턴(225)을 형성한다.
이때, 상기 셀 영역(Ⅰ)의 제 1 희생 절연막 패턴(225)은 저장전극 콘택(210)을 노출시키는 저장전극 영역을 정의한다.
그리고, 상기 스크라이브 레인 영역(Ⅱ)의 제 1 희생 절연막 패턴(225)은 셀 영역(Ⅰ)과 동일한 형태로 형성되고, 하부에 저장전극 콘택(210)이 형성되어 있지 않으므로 모 버니어(215) 내측의 층간 절연막(205)의 일부가 노출되도록 하는 것이 바람직하다. 이때, 상기 스크라이브 레인 영역(Ⅱ)의 제 1 희생 절연막 패턴(225)은 제 1 자 버니어(227)을 정의한다.
다음에, 상기 제 1 하드마스크 패턴(미도시)을 제거한다.
도 2c를 참조하면, 제 1 희생 절연막 패턴(225)을 포함하는 전체 표면에 도전막(230)을 형성한다.
이때, 제 1 희생 절연막 패턴(225)과 인접한 제 1 희생 절연막 패턴(225)에 의해 정의되는 상기 저장전극 영역 및 제 1 자 버니어(227) 상측에 형성되는 도전막(230)은 오버행으로 인해 양측의 도전막(230)이 맞닿게 된다. 즉, 제 1 희생 절연막 패턴(225) 상부 및 상기 저장전극 영역과 제 1 자 버니어(227)의 상측에 일정한 두께를 가지는 도전막(230)이 형성된다.
다음에, 상기 스크라이브 레인 영역(Ⅱ)의 제 1 자 버니어(227) 상부의 도전막(230) 상부에 제 2 감광막 패턴(235)을 형성한다.
여기서, 제 2 감광막 패턴(235)에 의해 제 1 자 자버니어(227)가 오픈되지 않도록 한다. 이때, 제 2 감광막 패턴(235)의 형성을 위한 노광 공정은 I-Line, KrF 또는 ArF 광원의 스캐너를 사용하여 진행하며, 그 두께는 500 ~ 30000Å인 것이 바람직하다.
도 2d (ⅰ)를 참조하면, 에치 백 공정으로 도전막(230)을 분리시킨다. 이때, 상기 스크라이브 레인 영역(Ⅱ)에 형성된 제 2 감광막 패턴(235)이 배리어 역할을 하여 제 1 자 버니어(227) 상부에 도전막(230)이 남겨진다.
따라서, 상기 남겨진 도전막(230)에 의해 제 1 자 버니어(227)가 오픈되지 않는다.
다음에, 전체 상부에 제 2 희생 절연막(240)을 형성하고, 제 2 희생 절연막(240) 상부에 제 2 하드마스크층(255) 및 제 2 감광막(미도시)을 형성한다. 여기서, 제 2 하드마스크층(255)은 비정질 탄소층(245) 및 실리콘 산화질화막(250)의 적층구조로 형성한다.
그 다음, 상기 저장전극 영역이 정의된 노광 마스크를 이용하여 상기 제 2 감광막(미도시)을 노광 및 현상하여 제 2 감광막 패턴(260)을 형성한다. 상기 노광 마스크는 상기 '도 2a'의 제 1 감광막 패턴(250) 형성 시 사용되었던 노광 마스크와 동일한 것이다.
이때, 셀 영역(Ⅰ)에 형성된 제 2 감광막 패턴(260)은 저장전극 영역을 정의하고, 스크라이브 레인 영역(Ⅱ)에 형성된 제 2 감광막 패턴(260)은 제 2 자 버니어를 정의한다.
도 2d (ⅱ)를 참조하면, 상기 도 2d (ⅰ)의 스크라이브 레인 영역(Ⅱ)의 평면 모습을 도시한 평면도로서, 반도체 기판(200) 상부에 띠 형태의 모 버니어(215)가 형성되어 있다.
그리고, 1차 저장전극 영역 형성 후 도전막을 분리하기 위한 에치-백 공정 시 배리어로 사용되는 도전막(230)을 포함하고, 도전막(230) 내측으로 저장전극 영역과 동일한 형태의 제 2 자 버니어(265)가 복수 개 포함된다.
상기와 같이 1차 저장전극 형성 후 에치-백 공정 적용 시 스크라이브 레인 영역의 제 1 자 버니어가 오픈되지 않도록 하는 마스크 공정을 수행하여 모 버니어와 제 2 자 버니어 간에 오버레이 리딩이 용이하도록 하여, 오버레이 특성을 향상시킬 수 있다.

Claims (11)

  1. 반도체 소자의 스크라이브 레인 영역에 형성되는 오버레이 버니어에 있어서,
    반도체 기판 상부에 모 버니어를 포함하는 층간 절연막을 형성하는 단계;
    상기 층간 절연막 상부에 제 1 희생 절연막을 형성하는 단계;
    상기 모 버니어 내측의 상기 제 1 희생 절연막을 식각하여 제 1 자 버니어를 형성하는 단계;
    상기 제 1 자 버니어가 형성된 상기 제 1 희생 절연막 상부 표면에 도전막을 형성하는 단계;
    상기 제 1 자 버니어를 포함하는 전체 상부에 제 2 희생 절연막을 형성하는 단계; 및
    상기 제 2 희생 절연막 상부에 제 2 자 버니어를 정의하는 감광막 패턴을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 오버레이 형성 방법.
  2. 제 1 항에 있어서,
    상기 모 버니어는 홀 타입(Hole Type), 바 타입(Bar Type) 또는 박스 타입(Box Type)으로 형성하는 것을 특징으로 하는 반도체 소자의 오버레이 버니어 형성 방법.
  3. 제 1 항에 있어서,
    상기 도전막을 형성하는 단계는
    상기 제 1 자 버니어 상부 및 상기 제 1 희생 절연막 표면에 도전막을 형성하는 단계;
    상기 제 1 자 버니어 상부에 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴을 배리어로 에치 백(Etch-Back) 공정을 수행하는 단계; 및
    상기 마스크 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 오버레이 형성 방법.
  4. 제 3 항에 있어서,
    상기 마스크 패턴은 상기 모 버니어 내측에 위치되도록 형성하는 것을 특징으로 하는 반도체 소자의 오버레이 버니어 형성 방법.
  5. 제 3 항에 있어서,
    상기 마스크 패턴은 500 ~ 30000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 오버레이 버니어 형성 방법.
  6. 제 1 항에 있어서,
    상기 제 2 자 버니어를 정의하는 감광막 패턴은 상기 제 1 자 버니어 형성 시 사용된 노광 마스크를 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 오버레이 버니어 형성 방법.
  7. 반도체 기판 상부에 층간 절연막을 형성하는 단계;
    상기 층간 절연막을 개재하여 셀 영역에 저장전극 콘택을 형성하고, 스크라이브 레인 영역에 모 버니어를 형성하는 단계;
    상기 층간 절연막 상부에 제 1 희생 절연막을 형성하는 단계;
    상기 제 1 희생 절연막을 식각하여 상기 셀 영역에 상기 저장전극 콘택을 노출시키는 제 1 저장전극 영역을 형성하고, 상기 스크라이브 레인 영역에 상기 모 버니어 내측에 위치하는 제 1 자 버니어를 형성하는 단계;
    상기 식각된 제 1 희생 절연막을 포함하는 전체 표면에 도전막을 형성하는 단계;
    상기 스크라이브 레인 영역의 상기 제 1 자 버니어 상부에 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴을 배리어로 하는 에치 백 공정을 수행하여, 상기 스크라이브 레인 영역의 상기 도전막을 남기는 단계;
    상기 마스크 패턴을 제거한 후 상기 제 1 희생 절연막 상부에 제 2 희생 절연막 및 감광막을 형성하는 단계; 및
    상기 감광막에 노광 및 현상을 진행하여 상기 셀 영역에 제 2 저장전극 영역을 정의하고, 상기 스크라이브 레인 영역에 제 2 자 버니어를 정의하는 감광막 패턴을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 오버레이 버니어 형성 방법.
  8. 제 7 항에 있어서,
    상기 모 버니어는 홀 타입(Hole Type), 바 타입(Bar Type) 또는 박스 타입(Box Ttpe)으로 형성하는 것을 특징으로 하는 반도체 소자의 오버레이 버니어 형성 방법.
  9. 제 7 항에 있어서,
    상기 마스크 패턴은 상기 모 버니어 내측에 위치되도록 형성하는 것을 특징으로 하는 반도체 소자의 오버레이 버니어 형성 방법.
  10. 제 7 항에 있어서,
    상기 마스크 패턴은 500 ~ 30000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 오버레이 버니어 형성 방법.
  11. 제 7 항에 있어서,
    상기 제 2 자 버니어를 정의하는 감광막 패턴은 상기 제 1 자 버니어 형성 시 사용된 노광 마스크를 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 오버레이 버니어 형성 방법.
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