KR100277267B1 - 반도체 불휘발성 메모리 및 그 제조방법 - Google Patents
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Abstract
종래부터 소형 또는 특성이 좋은 반도체 불휘발성 메모리를 제공하는 것이다.
실리콘기판(61)에, y방향으로 긴 액티브영역(63)에 있어서 복수의 메모리셀을 y방향으로 순차 만들어내기 위한 액티브영역(63)을 x방향에 복수 나란히 설치한다.
메모리셀(65)로서, 플로팅 게이트(69), 컨트롤 게이트(71), 소스영역 및 드레인영역을 가지고 액티브영역(63)을 능동층(能動層)으로 사용하는 메모리셀(65)를 갖춘다.
각 메모리셀(65)의 컨트롤 게이트(71)상을 상면절연막으로 피복하고, 플로팅 게이트(69) 및 컨트롤 게이트(71)의 측벽을 측벽절연막(81b)에 의해 피복하고 있다.
x방향에 나란히한 각 메모리셀(65)의 소스영역끼리를 접속하기 위한 소스배선(83)을 y방향에 나란히 설치해 있다.
Description
제1(a)도는 본 발명의 실시예의 반도체 불휘발성 메모리의 요부 평면도.
제1(b)도는 제1(a)도에서 일부의 구성성분을 제거하여 액티브 영역을 명료하게 한 평면도.
제2도는 본 발명의 실시예의 반도체 불휘발성 메모리의 요부 단면도.
제3(a)도∼제3(c)도는 제1실시예의 제조방법의 설명을 위한 공정도.
제4(a)도∼제4(c)도는 제1실시예의 제조방법의 설명을 위한 제3도에 연속되는 공정도.
제5(a)도 및 제5(b)도는 제1실시예의 제조방법의 설명을 위한 제4도에 연속되는 공정도.
제6(a)도∼제6(c)도는 제2실시예의 제조방법의 요부설명을 위한 공정도.
제7(a)도∼제7(c)도는 제3실시예의 제조방법의 설명을 위한 공정도.
제8(a)도 및 제8(b)도는 제3실시예의 제조방법의 설명을 위한 제7도에 연속되는 공정도.
제9(a)도 및 제9(b)도는 제3실시예의 제조방법의 설명을 위한 제8도에 연속되는 공정도.
제10(a)도 및 제10(b)도는 제3실시예의 제조방법의 설명을 위한 제9도에 연속되는 공정도.
제11도는 종래의 반도체 불휘발성 메모리의 메모리셀 부분을 나타낸 단면도.
제12(a)도 및 제12(b)도는 종래의 반도체 불휘발성 메모리의 구성 설명을 위한 평면도.
제13도는 제1발명의 반도체 불휘발성 메모리의 다른 구조예의 설명과 제2발명의 배경설명을 위한 도면.
* 도면의 주요부분에 대한 부호의 설명
41 : 메모리셀 42 : 플로팅게이트
43 : 콘트롤 게이트 44 : 각 게이트를 덮는 절연막
45 : 소스영역 46 : 소스배선
47 : 드레인 영역 48 : 패드부
49 : 중간절연막적인 절연막 50 : 반도체 기판
51 : 층간절연막 52 : 콘택홀
53 : 비트선 61 : 반도체 기판
63 : 액티브영역 65 : 메모리셀
67 : 필드절연막 69 : 플로팅 게이트
71 : 콘트롤 게이트 73 : 소스영역
75 : 드레인영역 81 : 게이트를 피복하는 절연막
81a : 상면절연막 81b : 측벽절연막
83 : 소스배선 85 : 드레인용 패드부
87 : 비트선 89 : 층간절연막
91 : 콘택홀
본 발명은, 반도체 불휘발성 메모리의 제조방법에 관한 것이다.
EEPROM(Electrically Erasable programmable ROM)이나 플레시 메모리로 대표되는 반도체 불휘발성 메모리는, 반도체 기판에 다수의 메모리셀이 배치되어 구성되어 있다. 이와 같은 메모리에 있어서 각 메모리셀의 일반적인 구조의 일례로서, 제11도에 단면도로 표시되는 구성이 있었다. 즉, 반도체 기판으로서의 Si 단결정기판(11)상에 기판측으로부터 순차적로 설치된 플로팅 게이트(13) 및 콘트롤 게이트(15)와, 이들(13, 15) 측방의 반도체 기판 부분에 형성된 소스영역(17) 및 드레인영역(19)을 구비한 구성의 메모리셀(21)이다.
또한, 제11도 중에서, 23은 절연막, 25는 콘택홀, 27은 배선(이 경우에는 비트선)이다. 그리고, 상술한 메모리셀(21)의 반도체 기판(11)에의 배치는, 종래에는 다음과 같이 행하는 것이 통례였다. 제12(a)도는 그 설명을 위한 평면도로서, 복수의 메모리셀을 포함하는 영역을 개략적으로 나타낸 평면도이다. 또한 제12(b)도는 제12(a)도의 부분에 있어서 액티브 영역의 구성을 명료하게 하기 위해, 제12(a)도에서 배선(27), 콘트롤 게이트(15)나 플로팅 게이트(13) 등을 제거한 상태를 나타낸 평면도이다. 제11도에 나타낸 부분은 정확히 제12(a)도 중의 I - I선에 있어서의 단면에 해당한다.
이 종래의 반도체 불휘발성 메모리에서는 제12(b)도에 도시된 것 같이, 메모리셀을 만들기 위한 액티브 영역(31)이 반도체 기판(11)에 마치 바둑판목의 선부분과 같은 배치로 형성되어 있다. 또한, 제12(b)도에 있어서 33은 필드영역이다. 그리고, 제12(a)도에 도시된 것 같이, 이 액티브 영역을 포함하는 각 메모리셀 형성영역 상에 플로팅 게이트(13)(사선 부분)가 각각 설치되어 있다. 또한, 제12(a)도 중의 x방향을 따른 각 메모리셀의 콘트롤 게이트(15)끼리는 접속되어 있어 이것에 의해 워드선(15)이 구성되어 있다. 더욱이, 제12(a)도 중의 y방향으로 나란한 복수의 메모리셀에 있어서, 나란히 메모리셀끼리에서 소스영역(17) 또는 드레인영역(19)을 공용하는 구성으로 되어 있다. 더욱이, 소스영역(불순물 확산층)(17)은 x방향으로 나란한 각 메모리 사이를 지나가도록 형성되어 있다. 이 소스영역(17)의 전위의 고정은, 비트선(27)의 예를들면 16개마다 비트선과는 별도로 설치된 알루미늄 배선(35)(제12(a)도 참조. 이하, 이것을 「소스 알루미늄 배선(35)」이라 한다)을 콘택홀(37)를 통해 소스영역(17)에 접속하는 것에 의해 행해지고 있다.
이 종래의 반도체 불휘발성 메모리에 있어서, 소스 알루미늄 배선(35)을 비트선 16개마다 설치한 경우의 최대의 소스저항은, 소스 알루미늄 배선(35)에서 볼 때 x방향의 8번째에 위치하는 메모리셀에 나타난다. 이때의 소스저항을 예를 들면 메모리셀의 X피치(제12(a)도 참조)가 2.0μm, 소스영역(불순물 확산층)(17)의 폭(제12(a)도의 y방향 치수)이 0.5μm, 이 소스영역(17)의 시트저항이 50Ω라 가정하여 구하면, 그것은 50×2.0×8÷0.5÷2=800Ω이 된다. 여기서 식 중의 제수(除數)(2)는, 소스 알루미늄 배선(35)이 비트선 16개마다 설치되어 있으므로, 소스 알루미늄 배선(35)에서 볼 때 x방향의 8번째면의 메모리셀에는 2개의 알루미늄 배선(35)으로부터의 경로(병렬 경로)가 미치고 있는 것을 고려한 것이다.
또한, 이 종래의 반도체 불휘발성 메모리에 있어서, 1메모리셀의 y피치는, 제12(a)도에 도시된 것 같이, (소스영역(17)의 y치수의 절반의 값 y1)+(게이트(13,15)와 액티브 영역(31)과의 간격 y2)+(게이트 길이 y3)+(게이트(13,15)와 콘택홀(25)과의 간격 y4)+(콘택홀(25)의 y치수의 절반의 값 y5)의해 규정된다. 이 y피치를 0,6μm 룰베이스로 대략 계산하면, 예를 들어 y1=0.25μm, y2=0.25μm, y3=0.7μm, y4=0.3μm 및 y5=0.3μ이므로, Y=1.8μm이 된다. 또한, 마찬가지로 0.6μm 룰에서는, 상세한 것을 생략하였지만 X피치는 2μm이 된다.
그러나 제12도를 사용하여 설명한 종래의 반도체 불휘발성 메모리에서는, x방향에 나란한 메모리셀의 소스영역끼리가 불순물 확산층에 의해 접속되어 있기 때문에, 소스알루미늄 배선(35)을 예를 들어 비트선 16개마다 설치하여도 x방향에 나란한 메모리셀에 있어서 소스저항이 800Ω으로도 되어버리는 메모리셀이 생기고, 또한, x방향에 나란한 메모리셀에 있어서 각 메모리셀의 소스저항은 소스 알루미늄배선(35)으로부터의 거리에 의해 변화한다고 하는 문제점이 있다. 따라서, 데이터의기록·소거시에 상기 소스저항의 다름에 의한 전압 강하에 기인한 특성열화나 특성 변동이 생긴다. 또한, 소스 알루미늄 배선(35)을 비트선 m개(상술한 예에서는 m=16)마다 설치하기 때문에, 메모리셀의 실효 X 피치는, (m+1)/m배로 증대하기 때문에, 반도체 불휘발성 메모리의 소형화에 불리하였다. 또한, 메모리셀의 Y피치에 관해서도, 해당 메모리 제조시의 마스크 일치 정밀도를 고려하면, 게이트(13,15)와 액티브 영역(31)과의 간격 y2와 게이트(13, 15)와 콘택홀(25)과의 간격 y4(제12도 참조)를 필요로 하기 때문에, 종래 구조에서는 이 이상의 단축은 어려웠다.
또한, 해당 메모리 제조시의 마스크 일치의 벗어남에 의해, 플로팅 게이트(13)의 필드영역(33)(제12(b)도 참조)상의 위치가 벗어나는 것이 생기는 경우, 플로팅 게이트가 필드산화막의 가장자리 부분 위(막두께가 얇은 부분 위)에 위치하거나 가장자리에서 약간 떨어진 부분 위(막두께가 비교적 두꺼운 부분 위)에 위치하거나 하게 되므로, 플로팅 게이트의 전위변동을 초래한다고 하는 문제점이 있었다. 메모리셀의 데이터 기록·소거특성을 변동시키는 원인이 되므로 개선이 필요하게 되었다.
본 출원은 이러한 점을 감안하여 이루어진 것으로, 본 발명의 목적은 반도체 불휘발성 메모리 장치를 현행의 광 리소그래피의 해상 한계 이하의 미세한 스케일이 되도록 할 수 있는 제조방법을 제공함에 있다.
상기 목적의 달성을 위한 본 발명의 반도체 불휘발성 메모리의 제조방법에 따르면, 제1방향을 규정하는 열과 제1방향과 수직의 제2방향을 규정하는 행에 따라 배치된 메모리셀(65)을 반도체 기판(61)상에 형성하여, 메모리 각각이 반도체 기판 상에 형성된 플로팅 게이트(69)와, 플로팅 게이트 상에 형성된 콘트롤 게이트(71)와, 플로팅 게이트 하부의 반도체 기판에 배치된 채널 영역(76)과, 채널 영역의 일측으로부터 제1방향으로 연장된 소스 영역(73)과, 채널 영역의 반대측으로부터 제1방향으로 연장된 드레인 영역(75)을 구비하고, 콘트롤 게이트의 상면과 콘트롤 게이트의 측면 및 플로팅 게이트는 절연막(81)으로 피복되고, 메모리셀의 열 각각에 위치한 소스 영역과 드레인 영역은 열 내부의 인접한 메모리셀에 의해 공유되고, 메모리셀의 열이 필드 절연영역(67)에 의해 서로에 대해 격리된 반도체 불휘발성 메모리의 제조방법에 있어서, 상기 기판(61)의 전체 영역 상에 도전성 박막(83x)을 적층하여, 상기 소스 영역(73), 상기 드레인 영역(75) 및 상기 절연막(81)을 피복하는 단계와, 제1포토리소그래피 공정에 의해, 상기 제2방향으로 상기 소스 영역(73)과 접속하는 소스배선(83)을 구성하는 제1마스크를 상기 도전성 박막(83x)상에 형성하는 단계와, 제2포토리소그래피 공정에 의해, 상기 드레인 영역(75)상에 패드(85)를 규정하는 제2마스크를 상기 도전성 박막(83x)상에 형성하여, 상기 제1마스크와 상기 제2마스크사이에 상기 제1 및 제2포토리소그래피 공정의 해상한계보다 작은 간격을 남기는 단계와, 상기 제1마스크 및 제2마스크에 의해 보호되지 않은 상기 도전성 박막(83x)의 일부를 에칭하여, 상기 소스 배선(83)과, 상기 소스배선으로부터 상기 해상한계 보다 작은 거리만큼 이격되어 위치한 상기 패드(85)를 형성하는 단계를 구비한다.
이와 같은 본 발명의 구성에 따르면, 제 1 노광공정에 있어서 예를 들면 각 소스배선을 현행의 광리소그래피기술로 노광하고, 제 2 노광공정에 있어서 각 드레인용 패드를 현행의 광리소그래피 기술로 노광하면, 결과적으로, 소스배선과 드레인용 패드부와 사이는 현행의 광리소그래피기술의 해상한계 이하의 피치로 할 수 있다. 더구나, 도전성막으로서 동일 공정으로 막형성한 것을 사용할 수 있는 등, 막형성 회수와 리소그래피 공정수가 종래보다 저감된다.
[실시예]
이하, 도면을 참조하여 반도체 불휘발성 메모리의 실시예와 반도체 불휘발성 메모리의 제조방법의 실시예에 대해 각각 설명한다. 또한, 설명에 사용하는 각 도면은 이들 발명을 이해할 수 있는 정도로 각 구성성분의 치수, 형상 및 배선관계를 개략적으로 표시한 것에 지나지 않는다. 또한, 설명에 사용된 각 도면에 있어서, 동일한 구성부분에 대해서는 동일한 번호를 붙여 나타내고, 그것들의 중복 설명을 생략하는 경우도 있다.
1. 반도체 불휘발성 메모리의 구조 설명
제1(a)도는 본 발명의 실시예의 반도체 불휘발성 메모리의 일부(수개의 메모리셀을 포함하는 영역 부분)을 나타낸 평면도이다. 또한, 제1(b)도는 제1(a)도의 부분에 있어서의 액티브영역의 구성과, 액티브 영역에 대한 플로팅 게이트의 위치관계를 명료하게 하기 위해, 제1(a)도의 것에서 배선과 콘트롤 게이트 등을 제거한 상태를 나타낸 평면도이다. 또한, 제2도는 이 반도체 불휘발성 메모리의 정확히 제1(a)도의 I-Itjs 위치의 단면도이다. 또한, 본 실시예에서는, 제1방향을 도면 중의 y방향으로 하고 제2방향을 y방향과 직교하는 x방향으로 하여 설명한다.
본 실시예는 반도체 불휘발성 메모리에서는, 반도체 기판으로서의 실리콘기판(61)에, y방향으로 길이가 긴 액티브 영역(63)(제1(b)도에서 사선을 붙인 부분)에 있어서 복수의 메모리셀(65)을 y방향으로 순차 제조하기 위한 액티브 영역(63)을 x방향으로 복수개 나란히 설치하고 있다. 또한, 제1(b)도에 있어서, 67은 필드 절연막이다.
더욱이, 이 반도체 불휘발성 메모리는, 전술한 메모리셀(65)로서, 플로팅 게이트(69), 콘트롤 게이트(71), 소스 영역(73) 및 드레인 영역(75)(소스 및 드레인 영역은 제2도에 나타내고 있다)을 가지며 전술한 액티브 영역(63)을 능동층으로서 사용하는 메모리셀(65)을 구비하고 있다. 또한, x방향으로 나란한 각 메모리셀(65)의 콘트롤 게이트(71)끼리를 접속하고 있어 이것에 의해 워드선을 구성하고 있다. 또한, 제2도에 도시된 것 같이, 반도체 기판(61)과 플로팅 게이트(69)사이에 게이트 절연막(77)이 설치되어 있고, 플로팅 게이트(69)와 콘트롤 게이트(71)사이에 절연막(79)이 설치되어 있다.
더욱이, 이 반도체 불휘발성 메모리는, 각 메모리셀(65)의 플로팅 게이트(69) 및 콘트롤 게이트(71)의 상면 및 측벽을 절연막(81)(제2도 참조)에 의해 피복하고 있다. 본 실시예의 경우에는, 제조상의 이유에서, 콘트롤 게이트(71)의 상면과 플로팅 게이트(69) 및 콘트롤 게이트(71)의 측벽을 별개의 절연막에 의해 피복하고 있다. 이하, 설명의 편의상 전자를 상면 절연막(81a)(제1(a)도에는 도시를 생략하고 있다)이라 칭하고, 후자를 측벽 절연막(81b)이라 칭한다.
더욱이, 이 반도체 불휘발성 메모리에서는, x 방향에 나란한 각 메모리셀(65)의 소스영역(73)끼리를 접속하기 위한 소스배선(83)을 y방향으로 나란히 설치하고 있고, 또한, 각 메모리셀(65)의 드레인 영역(75)상의 각각에 패드부(85)가 설치되어 있다. 이 패드(85)에는 비트선(87)을 접속하고 있다. 또한, 제2도에 있어서, 89는 층간 절연막(제1도에서는 도시를 생략하고 있다)이며, 91은 비트선(87)을 패드(85)에 접속하기 위해 층간 절연막(89)에 설치한 콘택홀이다.
여기에서, 소스배선(83)은 예를 들면 텅스텐 등을 고융점 재료, 실리사이드등으로 구성한다. 드레인용의 패드부(85)도 소스배선(83)과 동일한 재료로 구성하는 것이 좋다. 이렇게 하면, 후술하는 제2발명의 제조방법의 실시예의 항에서 설명하지만, 소스배선(83)과 드레인용 패드부(85)를 동일 공정으로 형성한 도전성막을 사용하여 간단하게 형성할 수 있기 때문이다.
종래의 반도체 불휘발성 메모리에서는, x 방향에 나란한 메모리셀의 소스영역(73)끼리의 접속은, x 방향에도 액티브 영역을 연재시켜 이 액티브 영역 부분에 불순물 확산층을 형성하고 이 불순물 확산층에 의해 행하엿다. 이것에 대해, 본 발명의 반도체 불휘발성 메모리에서는, x 방향으로 액티브 영역을 연재시키지 않고 별도로 소스배선(83)을 설치하고, 이 소스배선(83)에 의해 x방향에 나란한 메모리셀을 소스영역(73)끼리를 접속하고 있기 때문에, 각 메모리셀의 소스저항을 종래보다 저감할 수 있고, 더욱이, 메모리 중의 메모리셀의 위치의 다름에 의한 소스 저항 변동을 저감할 수 있다. 실제로, 소스배선(83)을 예로 들면 막두께가 100nm이고 폭(y방향 치수)이 0.5μm인 텅스텐 막두께로 구성하였을 경우에, 또한, 텅스텐의 저향율을 1x10-5Ω·cm로 하고, 1메모리셀의 X피치를 2μm으로 가정한 경우, 1비트당의 소스 저항값은 (1x10-5/100x10-7)x(2/0.5x2))=2Ω 이 된다. 이 때문에, 예를 들면 메모리셀을 x방향으로 100개 나란히 배열했어도 이 열 중앙의 메모리셀에서의 소스 저항은 500Ω 이다. 종래기술에서는 소스·알루미늄 배선을 비트선 16개마다 설치한 경우에도 중앙의 메모리셀에서의 소스저항은 800Ω이나 된 것과 비교하면, 본 발명의 유용성이 이해될 수 있다. 또한, 종래 비트선 m개마다 설치되었던 소스·알루미늄 배선이 본 발명에서는 불필요하게 되므로, 그 만큼 메모리셀의 실효 X 피치를 단축할 수 있다.
더욱이, 본 발명의 반도체 불휘발성 메모리에서는, 소스배선(83)과 패드부(85)와, 플로팅 게이트(69) 및 콘트롤 게이트(71)를, 상면 절연막(81a) 및 측벽 절연막(81b)에 의해 절연하기 때문에, 종래 필요했던 제12(a)도에 y4로 표시한 게이트(13, 15)와 콘택홀(25)의 간격 y4를 실질적으로 제로로 할 수 있다. 또한, 액티브 영역을 x방향으로는 연재시키지 않았기 때문에, 플로팅 게이트(69)가 y방향으로 벗어나도 액티브 영역과 접촉할 염려가 없으므로, 종래 필요하였던 제12(a)도에 y2로 표시한 치수를 실질적으로 제로로 할 수 있다. 이 때문에, 메모리셀의 Y 피치를 종래보다 단축할 수 있다. 구체적으로는, 제1(a)도에 나타낸 반도체 불휘발성 메모리에 있어서 1개의 메모리셀의 Y 피치는, (인접 게이트간 거리의 절반의 값 yA) + (소스배선 게이트 상에의 오버랩 치수 yB) + (소스배선과 드레인용 패드의 간격 yC) + (콘택홀과 드레인용 패드의 일치 여유 치수 yD) + (콘택홀 폭의 절반의 값 yE)에 의해 결정되므로, 0.6μm 룰에서 마스크 일치 벗어남이 0.3μm 이하라고 가정하여 상기 각 치수 yE∼yA를 가정하면, yE는 0.3μm, yD는 상기 마스크 일치 벗어남이 생겨도 양자가 쇼트하지 않는 것이 필요하기 때문에 0.4μm, yB와 yA의 합, 즉, 소스배선(83)의 절반의 값은 측벽 절연막(81b)의 폭과 제조 프로세서의 변동으로 변하지만, yB는 0.1μm, yA는 0.4이 되어, 결국, Y 피치는 1.5μm이 된다. 종래의 1.8μm에 대해 0.3μm의 소형화를 도모할 수 있는 것이다.
2. 반도체 불휘발성 메모리의 제조방법의 설명
다음에, 제1발명의 반도체 불휘발성 메모리를 현행의 광리소그래피 기술의 해상한계 이하의 스케일로 제조할 수 있는 방법의 실시예를 설명한다.
2-1. 제1실시예의 제조방법
우선, 제1도, 제3도∼제5도를 참조하여 제1실시예의 제조방법에 대해 설명한다. 또한, 이들 도면은, 제조공정 중의 주 공정에서의 시료의 상태를 제2도에 대응하는 단면도에 의해 나타낸 것이다(이하의 제5도∼제10도에 있어서도 동일하다).
우선, 반도체 기판(61)에 공지의 방법에 의해 소자간 분리용 절연막인 필드 산화막을 형성한다. 이때, 제1(b)도에 도시된 것 같이, 반도체 기판(61)에 각 액티브 영역(63)이 y방향으로 길게 잔존하도록, 필드 산화막(67)을 형성한다.
다음에, 이 반도체 기판(61)상에 게이트 절연막 형성용 절연막, 플로팅 게이트 형성용 박막, 플로팅 게이트 및 콘트롤 게이트간 절연막 형성용 절연막, 콘트롤 게이트 형성용 도전체막 및 상면절연막 형성용 절연막을 순차적으로 적당한 방법에 의해 형성하고(미도시), 그 후, 이들 박막을 공지의 리소그래피 기술 및 에칭 기술에 의해 각각 패터닝하여, 게이트 절연막(77), 플로팅 게이트(69), 플로팅 게이트 및 콘트롤 게이트간 절연막(79), 콘트롤 게이트(71) 및 상면 절연막(81a)을 각각 얻는다. 다음에, 공지 방법에 의해 게이트(69, 71) 측면의 반도체 기판 부분에 소스영역(73)과 드레인 영역(75)을 형성한다(제3(a)도).
다음에, 이 시료상 전체면에 측벽절연막 형성용의 절연막을 적절한 방법에 의해 형성하고(미도시), 이어서, 이 절연막을 이방성 에칭에 의해 선택적으로 제거하여, 각 게이트(69,71)의 측벽 각각에 측멱 절연막(81b)을 형성한다(제3(b)도). 여기까지의 공정에 의해, 콘트롤 게이트(71)의 상면과 각 게이트(69, 71)의 측벽이 절연막(81)에 의해 피복된다(제3(b)도).
다음에, 소스영역(73) 및 드레인 영역(75)의 표면을 노출시킨 상태에서 이 시료 상부 전체면에 소스배선 및 드레인용, 패드형성용을 위한 도전성박막(예를 들면, 텅스텐 막)(83x)을 형성한다(제3(c)도).
다음에, 상기 도전성 박막(83x)상에 제1회째의 포토리소그래피 공정에 의해 소스배선 형성용 마스크 및 패드부 형성용 마스크 중에서 한쪽을 형성한다. 본 실시예에서는, 우선, 각 소스배선 형성용의 마스크로서 레지스터를 패터닝하여 제1레지스트 패턴(93)을 얻는다(제4(a)도).
다음에, 본 실시예에서는, 이 제 1 레지스트 패턴(93)에 대해 고온에서 자외선을 조사하는 등, 레지스트의 타입에 적합한 레지스트 패턴의 강화 또는 경화를 행한다. 이하, 이것을 강화처리라 한다.
다음에, 강화처리된 제 1 레지스트 패턴(93a)을 갖는 시료 상부 전체면에 새로 레지스트를 도포하고, 이번에는, 드레인용 패드 형성을 위한 마스크로서 제 2 레지스트 패턴(95)을 2회째의 포토리소그래피 공정에 의해 형성된다(제4(b)도). 강화처리된 제 1 레지스트 패턴(93a)은 제 2 레지스트 패턴 형성을 위한 제 2 리소그래피 공정으로 침식되는 일이 없다.
다음에, 이들 제 2 레지스트 패턴(95) 및 강화처리된 제 1 레지스트 패턴(93a)을 마스크로 하여, 도전성 박막(83x)을 선택적으로 에칭한다. 이것에 의해, 소스배선(83)과 드레인용 패드(85)를 각각 형성할 수 있다(제4(c)도).
다음에, 이 시료 상부 전체면에 공지 방법에 의해 층간 절연막(89)을 형성하고, 다시 이것에 콘택홀(91)을 형성한다(제5(a)도), 다음에, 공지 방법에 의해 비트선(87)을 형성한다.
이 방법에 따르면, 소스배선(83)과 드레인용 패드가 현행의 광리소그래피 기술의 해상한계 이하에 근접한 반도체 불휘발성 메모리를 제조할 수 있다.
2-2. 제 2 실시예의 제조방법
상기한 제 1 실시예의 제조방법에서는 제 1 레지스트 패턴을 강화처리하는 것으로 제 2 레지스트 패턴 형성시에 제 1 레지스트 패턴이 침투되는 것을 방지하고 있다. 그러나, 예를 들면, 다음과 같은 방법으로도 이 제 2 발명을 실시할 수 있다. 제6(a)도∼제6(c)도는 그 요부 설명에 제공되는 공정도이다.
우선, 제3(a)도∼제3(c)도를 사용하여 설명한 것과 동일한 순서로 도전성 박막(83x)의 형성까지 행한다. 그 후, 제6(a)도에 도시한 바와 같이, 이 시료 상부 전체면에 네가티브형 레지스트(97)를 도포한다. 그리고, 예를 들면, 이 네가티브형 레지스트의 소스배선 형성영역에 대응하는 영역을 선택적으로 노광한다. 제6(a)도에 이 제 1 노광영역을 Q1으로 나타내었다.
그후, 제 1 노광이 끝난 네가티브형 레지스트의, 이번에는 드레인용 패드 형성영역에 대응하는 영역을, 선택적으로 노광한다(제6(b)도). 제6(b)도에 이 제 2 노광영역을 Q2나타내었다.
그후, 이 레지스트를 현상하면, 소스배선용의 마스크로서의 부분(97a)과, 드레인용 패드 형성용 마스크로서의 부분(97b)을 갖는 레지스트 패턴(97x)이 얻어진다. 그후에는, 제 1 실시예의 제조방법의 순서를 따르면 된다.
이 제 2 실시예의 제조방법은 제 1 실시예에서 필요한 제 1 레지스트 패턴의 강화처리를 생략할 수 있다고 하는 이점이 있다.
2-3. 제 3 실시예의 제조방법
또한, 이 제 2 발명의 제조방법은 다음의 방법에 의해서도 실시할 수 있다. 제7도∼제10도는 그 설명에 제공되는 공정도이다.
우선, 제3(a)도∼제3(c)도를 사용한 것과 동일한 순서로, 도전성 박막(83x)의 형성까지 행한다(제7(a)도 및 제7(b)도).
다음에, 제 3 실시예에서는, 도전성 박막(83x) 위 전체면에 레지스트와 다른 재료로 이루어진 마스크 형성용 박막(99)을 형성한다. 이와같은 박막은 예를 들면 실리콘 산화막이나 실리콘 질화막일 수 있다. 본 실시예에서는 실리콘 산화막으로 하고 있다.
다음에, 이 마스크 형성용 박막(99) 위 전체면에 레지스트를 도포하고(미도시), 그후, 이 레지스트 패턴을 이것이 소스배선 형성 예정영역 상에 잔존하도록 패터닝하여 레지스트 패턴(101)을 얻는다(제8(a)도).
다음에, 이 레지스트 패턴(101)을 마스크로 하여 마스크 형성용 박막(99)을 선택적으로 에칭한다. 이것에 의해, 소스배선 형성용 마스크(99x)가 얻어진다(제8(b)도). 또한, 이 에칭은 마스크 형성용 박막(99)은 에칭되지만 도전성 박막(83x)은 실질적으로 에칭되지 않는 에칭방법에 의해 행한다. 마스크 형성용 박막(99)을 실리콘 산화막으로 구성하고, 도전성 박막(83x)을 텅스텐으로 구성한 경우라면, 실리콘 산화마그이 에칭을 예를 들면 CHF3가스와 CF4가스의 혼합가스를 사용한 드라이 에칭으로 행하는 것으로, 상기 선택적인 에칭이 가능하다.
다음에, 시료 상에, 다시 레지스트를 도포하고(미도시), 이번에는 이 레지스트를 이것이 드레인용 패드형성 예정영역에 잔존하도록 패터닝한다. 이것에 의해, 패드부 형성용 마스크(103)가 얻어진다(제9(a)도).
다음에, 이들 소스배선 형성용 마스크(99x) 및 패드부 형성용 마스크(103)를 사용하여, 도전성박막(83x)을 선택적으로 에칭한다. 이것에 의해, 소스배선(83)과 드레인용 패드부(85)가 각각 형성될 수 있다.
그후, 제 1 실시예와 마찬가지로 층간절연막(89), 콘택홀(91)을 각각 형성하고(제10(a)도), 다시 비트선(87)을 형성한다.
또한, 소스배선 형성용 마스크(99x)는 도시한 예에서는 잔존시키고 있지만, 층간절연막(89) 형성전에 제거하여도 좋다. 또한, 상기한 제 3 실시예의 제조방법에서는, 레지스트 이외의 마스크 형성용 재료(이 경우에는 실리콘 산화막)에 의해 소스배선 형성용 마스크(99x)를 형성하고, 레지스트에 의해 드레인용 패드부 형성용 마스크를 형성하고 있지만, 이것을 역전시켜도 물론 좋다. 또한, 필요에 따라서는, 제7(c)도의 상태의 시료의 실리콘 산화막(99)상에 예를 들면 실리콘 질화막을 적층하고, 이들 박막을 2회의 리소그래피 공정 및 에칭 공정으로 순차 패터닝하여, 소스배선 형성용 마스크 및 드레인용 패드부 형성용 마스크의 한쪽을 실리콘 산화막으로 구성하고, 다른 쪽을 실리콘 질화막으로 구성하도록 하여도 좋다.
이 제 3 실시예의 제조방법에서는, 레지스트만으로 마스크를 형성하는 경우보다 딱딱한 마스크가 얻어지므로, 소스배선이나 패드의 패터닝 정밀도의 향상을 기대할 수 있다.
상술한 내용에 있어서는 제 1 발명 및 제 2 발명의 각 실시예에 대해서 설명했지만, 이들의 발명은 상술한 예에 한정되지 않는다. 예를 들면, 사용된 재료는 실시예의 것으로 한정되지 않고 다른 적절한 것이어도 좋다.
상술한 설명에서 명백한 바와 같이, 본 출원의 제 1 발명의 반도체 불휘발성 메모리에 따르면, 각 액티브 영역은 제 1 방향으로 길이가 긴 형상을 갖고, 또한, 제 2 방향에 있어서 필드산화막에 의해 구분되는 구조가 된다. 이 때문에, 액티브 영역이 제 2 방향으로 연재해 있기 때문에 생기는 문제를 제거할 수 있다. 구체적으로, 마스크 일치 벗어남 여유치수를 경감할 수 있어서 메모리셀의 제 1 방향(실시예에서 말하는 y방향)의 치수의 단축화를 도모할 수 있으며, 플로팅 게이트와 필드 산화막의 위치 어긋남에 의한 플로팅 게이트의 전위변동을 경감시킬 수 있다.
또한, 각 메모리셀의 소스영역끼리의 불순물 확산층이 아니고 소스배선에 의해 접속하므로, 불순물 확산층에 접속하고 있던 경우보다 소스저항의 저감과 메모리셀 마다의 소스저항의 변동을 저감할 수 있다. 또한, 종래 필요하였던 소스·알루미늄 배선이 필요없게 될 수 있으므로, 그 만큼 메모리셀의 제 2 방향(실시예에서는 x 방향)의 치수의 단축화를 도모할 수 있다. 그리고, 이 소스배선과 콘트롤 게이트 및 플로팅 게이트 사이의 절연은, 이들 게이트의 상면 및 측벽을 피복하는 절연막에 의해 행해진다. 이들 절연막은 자기정합적으로 정밀도가 높게 형성할 수 있다. 따라서, 제 12도에 도시된 게이트(13, 15)와 콘택트홀과의 간격 y4가 실질적으로 불필요하게 되므로, 이것으로부터도 메모리셀의 제 2 방향의 치수 단축을 도모할 수 있다.
또한, 본 출원의 제 2 발명의 구성에 따르면, 제 1 노광공정에 있어서 예를 들면 각 소스배선을 현행의 광리소그래피 기술로 노광하고, 제 2 노광공정에 있어서 각 드레인용 패드를 현행의 광리소그래피 기술로 노광하면, 결과적으로, 소스배선과 드레인용 패드부 사이는 현행의 광리소그래피 기술의 해상한계 이하의 피치가 될 수 있다. 그리고, 도전성막으로서 동일공정에서 막형성한 것을 사용할 수 있는 등, 막형성 회수와 리소그래피 공정 회수를 종래보다 줄일 수 있다.
Claims (16)
- 제 1 방향을 규정하는 열과 제 1 방향과 수직의 제 2 방향을 규정하는 행에 따라 배치된 메모리셀(65)을 반도체 기판(61)상에 형성하여, 메모리 각각이 반도체 기판 상에 형성된 플로팅 게이트(69)와, 플로팅 게이트 상에 형성된 콘트롤 게이트(71)와, 플로팅 게이트 하부의 반도체 기판에 배치된 채널 영역(76)과, 채널 영역의 일측으로부터 제 1 방향으로 연장된 소스 영역(73)과, 채널 영역의 반대측으로부터 제 1 방향으로 연장된 드레인 영역(75)을 구비하고, 콘트롤 게이트의 상면과 콘트롤 게이트의 측면 및 플로팅 게이트는 절연막(81)으로 피복되고, 메모리셀의 열 각각에 위치한 소스 영역과 드레이 영역은 열 내부의 인접한 메모리셀에 의해 고유되고, 메모리셀의 열이 필드 절연영역(67)에 의해 서로에 대해 격리된 반도체 불휘발성 메모리의 제조방법에 있어서, 상기 기판(61)의 전체 영역 상에 도전성 박막(83x)을 적층하여, 상기 소스 영역(73), 상기 드레인 영역(75) 및 상기 절연막(81)을 피복하는 단계와, 제 1 포토리소그래피 공정에 의해, 상기 제 2 방향으로 상기 소스 영역(73)과 접속하는 소스배선(83)을 구성하는 제 1 마스크를 상기 도전성 박막(83x)상에 형성하는 단계와, 제 2 포토리소그래피 공정에 의해, 상기 드레인 영역(75)상에 패드(85)를 규정하는 제 2 마스크를 상기 도전성 박막(83x)상에 형성하여, 상기 제 1 마스크와 상기 제 2 마스크사이에 상기 제 1 및 제 2 포토리소그래피 공정의 해상한계 보다 작은 간격을 남기는 단계와, 상기 제 1 마스크 및 상기 제 2 마스크에 의해 보호되지 않은 상기 도전성 박막(83x)의 일부를 에칭하여, 상기 소스 배선(83)과, 상기 소스배선으로부터 상기 해상한계 보다 작은 거리만큼 이격되어 위치한 상기 패드(85)를 형성하는 단계를 구비한 것을 특징으로 하는 반도체 불휘발성 메모리의 제조방법.
- 제1항에 있어서, 상기 제 1 마스크(93)는 한 종류의 포토레지스트를 포토리소그래픽 패터닝하여 형성되고, 상기 제 2 마스크(95)는 또 다른 포토레지스트를 포토리소그래픽 패터닝하여 형성되는 것을 특징으로 하는 반도체 불휘발성 메모리의 제조방법.
- 제2항에 있어서, 상기 제 1 마스크(93)는 상기 제 2 마스크(95)이전에 형성되는 것을 특징으로 하는 반도체 불휘발성 메모리의 제조방법.
- 제3항에 있어서, 상기 제 2 마스크(95)를 형성하기 전에 상기 제 1 마스크(93a)를 경화시키는 단계를 더 구비한 것을 특징으로 하는 반도체 불휘발성 메모리의 제조방법.
- 제1항에 있어서, 상기 제 1 마스크 및 상기 제 2 마스크는, 상기 도전성 박막(83x)상에 네가티브형 포토레지스트(97)를 적층하는 단계와, 상기 제 1 포토리소그래피 공정을 구성하는 단계로서, 상기 제 1 마스크를 규정하는 패턴으로 상기 네가티브형 포토레지스터(97)를 노광하는 단계와, 상기 제 2 포토리소그래피 공정을 구성하는 단계로서, 상기 제 2 마스크를 규정하는 패턴으로 상기 네가티브형 포토레지스트(97)를 노광하는 단계와, 상기 네가티브형 포토레지스트(97)를 현상하는 단계를 거쳐 형성되는 것을 특징으로 하는 반도체 불휘발성 메모리의 제조방법.
- 제5항에 있어서, 상기 제 1 마스크를 규정하는 패턴으로 상기 네가티브형 포토레지스트(97)를 노광하는 단계는, 상기 제 2 마스크를 규정하는 패턴으로 상기 네가티브형 포토레지스트(97)를 노광하는 단계 이전에 수행되는 것을 특징으로 하는 반도체 불휘발성 메모리의 제조방법.
- 제1항에 있어서, 상기 제 1 마스크 및 상기 제 2 마스크는, 제 1 마스크 재료(99)를 상기 도전성 박막(83x)상에 적층하는 단계와, 상기 제 1 마스크 재료(99)를 상기 제 1 마스크(99x)를 생성하는 패턴으로 패터닝하는 단계와, 상기 제 1 마스크 재료와 다른 제 2 마스크 재료를 상기 도전성 박막(83x)과 상기 제 1 마스크(99x) 상에 적층하는 단계와, 상기 제 2 마스크 재료를 상기 제 2 마스크(103)를 생성하는 패턴으로 패터닝하는 단계를 거쳐 형성되는 것을 특징으로 하는 반도체 불휘발성 메모리의 제조방법.
- 제7항에 있어서, 상기 제 2 마스크 재료는 포토레지스트이고, 상기 제 1 마스크 재료는 포토레지스트가 아닌 것을 특징으로 하는 반도체 불휘발성 메모리의 제조방법.
- 제8항에 있어서, 상기 제 1 마스크 재료 및 상기 제 2 마스크 재료는 모두 포토레지스트 이외의 물질인 것을 특징으로 하는 반도체 불휘발성 메모리의 제조방법.
- 제9항에 있어서, 상기 제 1 마스크 재료는 산화실리콘을 함유하고, 상기 제 2 마스크 재료는 질화실리콘을 함유하는 것을 특징으로 하는 반도체 불휘발성 메모리의 제조방법.
- 제9항에 있어서, 상기 제 1 마스크 재료는 질화실리콘을 함유하고, 상기 제 2 마스크 재료는 산화실리콘을 함유한 것을 특징으로 하는 반도체 불휘발성 메모리의 제조방법.
- 제1항에 있어서, 상기 제 1 마스크 및 상기 제 2 마스크는, 제 1 마스크 재료를 상기 도전성 박막(83x) 상에 적층하는 단계와, 상기 제 1 마스크 재재를 상기 제 2 마스크를 생성하는 패턴으로 패터닝하는 단계와, 상기 제 1 마스크 재료와 다른 제 2 마스크 재료를 상기 도전성 박막(83x)과 상기 제 2 마스크 상에 적층하는 단계와, 상기 제 2 마스크 재료를 상기 제 1 마스크를 생성하는 패턴으로 패터닝하는 단계를 거쳐 형성되는 것을 특징으로 하는 반도체 불휘발성 메모리의 제조방법.
- 제12항에 있어서, 상기 제 2 마스크 재료는 포토레지스트이고, 상기 제 1 마스크 재료는 포토레지스트가 아닌 것을 특징으로 하는 반도체 불휘발성 메모리의 제조방법.
- 제12항에 있어서, 상기 제 1 마스크 재료 및 상기 제 2 마스크 재료는 모두 포토레지스트 이외의 물질인 것을 특징으로 하는 반도체 불휘발성 메모리의 제조방법.
- 제14항에 있어서, 상기 제 1 마스크 재료는 산화실리콘을 함유하고, 상기 제 2 마스크 재료는 질화실리콘을 함유하는 것을 특징으로 하는 반도체 불휘발성 메모리의 제조방법.
- 제14항에 있어서, 상기 제 1 마스크 재료는 질화실리콘을 함유하고, 상기 제 2 마스크 재료는 산화실리콘을 함유하는 것을 특징으로 하는 반도체 불휘발성 메모리의 제조방법.
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