KR0184368B1 - 반도체장치 - Google Patents
반도체장치 Download PDFInfo
- Publication number
- KR0184368B1 KR0184368B1 KR1019940037893A KR19940037893A KR0184368B1 KR 0184368 B1 KR0184368 B1 KR 0184368B1 KR 1019940037893 A KR1019940037893 A KR 1019940037893A KR 19940037893 A KR19940037893 A KR 19940037893A KR 0184368 B1 KR0184368 B1 KR 0184368B1
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- wiring
- memory cell
- semiconductor device
- pattern
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 57
- 239000011159 matrix material Substances 0.000 claims abstract description 9
- 239000002184 metal Substances 0.000 claims description 23
- 239000000758 substrate Substances 0.000 claims description 11
- 238000001465 metallisation Methods 0.000 claims 1
- 239000010410 layer Substances 0.000 abstract description 90
- 238000002834 transmittance Methods 0.000 abstract description 12
- 230000007423 decrease Effects 0.000 abstract description 6
- 239000011229 interlayer Substances 0.000 abstract description 6
- 150000001875 compounds Chemical class 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 2
- 229910052799 carbon Inorganic materials 0.000 description 2
- 150000001722 carbon compounds Chemical class 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 230000009471 action Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 230000007480 spreading Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
본 발명은, 불휘발성 반도체 메모리셀부와 로직부를 혼재하여 이루어진 반도체 집적회로장치에 있어서, 로직부의 제2층째 이후의 A1배선의 가늘어짐을 효과적으로 방지할 수 있도록 하는 것을 가장 주요한 목적으로 한다.
예를 들면, 메모리 매트릭스내의 제1층째의 A1배선(36a,36b)상에 층간절연막(37)을 매개로 제2층째의 A1배선(38)을 형성한다. 이 때, 제2층째의 A1배선(38)의 패턴을 제1층째의 A1배선(36a,36b)의 패턴과 동일하게 한다. 이에 따라, 마스크 데이터의 설계에 드는 수고를 생략함과 더불어, 자외선투과율의 저하를 최소한으로 억제하면서 피복률을 향상시킴으로써, 레지스트로부터의 반응화합물의 공급량을 증가시켜 제2층째의 A1배선에 언더컷트가 들어가는 것을 방지하는 구성으로 되어있다.
Description
제1도는 본 발명의 제1실시예에 따른 반도체 집적회로장치의 개략 구성을 도시한 평면도.
제2도는 마찬가지로, 반도체 집적회로장치에서의 메모리셀부의 개략을 도시한 구성도.
제3도는 마찬가지로, 메모리셀부에서의 메모리 매트릭스내의 제1층째의 A1배선에 대한 제2층째의 A1배선의 패턴의 일례를 도시한 도면.
제4도는 마찬가지로, 메모리셀부에서의 메모리 매트릭스내의 제1층째의 A1배선에 대한 제2층째의 A1배선의 다른 패턴예를 도시한 도면.
제5도는 본 발명의 다른 실시예에 따른 반도체 집적회로장치의 메모리 셀부의 개략 구성을 도시한 단면도.
제6도는 마찬가지로, 메모리셀부에서의 메모리 매트릭스내의 제1층 째의 A1 배선에 대한 제2층째의 A1배선의 패턴의 일례를 도시한 도면.
제7도는 마찬가지로 메모리셀부에서의 메모리 매트릭스내의 제1층째의 A1 배선에 대한 제2층째의 A1배선의 다른 패턴의 예를 도시한 도면.
제8도는 종래 기술과 그 문제점을 해결하기 위하여 도시한 반도체 집적회로장치의 메모리셀의 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
10 : 반도체 집적회로장치 11 : 반도체기판
20 : 로직부 30 : 메모리셀부
33 : 부유게이트 34 : 워드선
36a : 제1층째의 A1 배선(비트선)
36b : 제1층째의 A1 배선(소오스배선)
38, 51, 61, 71 : 제2층째의 A1 배선
[산업상의 이용분야]
본 발명은, 예를 들면 동일 기판상에 불휘발성 반도체 메모리셀부와 2층 이상의 금속배선을 갖춘 로직부를 혼재하여 이루어진 반도체장치에 관한 것으로, 특히 불휘발성 반도체 메모리로서 자외선소거형의 EPROM(Erasable and Programmable Read Only Memory)을 혼재하는 반도체 집적회로장치에 이용되는 것이다.
[종래의 기술 및 그 문제점]
종래, 불휘발성 반도체 메모리부와 로직부를 동일 기판상에 혼재하여 이루어진 반도체장치로써, 예를 들면 자외선소거형의 EPROM 이용하여 이루어진 반도체 집적회로장치가 실용화되고 있다.
이런 종류의 반도체 집적회로장치의 경우, 로직부에는 그 고기능화 및 고집적화에 수반하여 2층 이상의 다층 A1배선이 이용되도록 되어 있다.
한편, 메모리셀(EPROM)은 다층 A1배선을 이용해도 집적도가 거의 향상 되지 않는 등의 이유로부터, 1층의 A1배선에 의해 설계되고 있는 경우가 많다.
즉, 종래의 반도체 집적회로장치에 있어서는, 예를 들면 동일 기판상에 2층 이상의 A1배선을 갖춘 로직부와, 1층의 A1배선을 갖춘 메모리셀부가 혼재되고, 더욱이 그 주위에 I/O부가 배치된 구성으로 되어 있다.
또, 최근에는 EPROM의 대용량화가 진행되고 있으며, 메모리셀부가 반도체 집적회로장치의 반이상을 차지하도록 되고 있다.
여기에서, 상기한 1층의 A1배선을 갖추어 이루어진 메모리셀부의 구성에 대해 설명한다.
제8도는 메모리셀부의 단면구조를 도시한 것이다. 즉, 상기 메모리셀부는 반도체기판(100)의 표면에 선택적으로 형성된 필드산화막(101), 이 필드산화막(101)의 상호간 위에 절연막(102)을 매개로 형성된 부유게이트(103), 그 상부에 형성된 폴리실리콘으로 이루어진 워드선(104),이 워드선(104)상에 층간절연막(105)을 매개로 형성된 1층의 A1배선(106a,106b) 및 표면을 보호하는 패시베이션막(107)등으로 구성되어있다.
그리고 상기 A1배선(106a, 106b)중 비트선(106a)은 도시하고 있지 않은 드레인 확산영역과 드레인 콘택트에 의해 접속되고, 소오스선(106b)은 도시하고 있지 않은 소오스 확산영역과 소오스 콘택트에 의해 접속되도록 되어 있다.
그런데 이와 같은 1층의 A1 배선 (106a,106b)을 갖춘 메모리셀부와 2층 이상의 A1배선을 갖춘 로직부를 혼재하여 이루어진 반도체 집적회로장치에 있어서는, 로직부의 2 층째 이후의 A1배선을 형성할 때에, 2층째 이후인 A1배선이 가늘어지시 쉽다고 하는 문제가 있었다. 예를 들면, A1 배선의 형성은 에칭처리에 의해 행해지는 것이지만, 이 헤칭이 소위 포토레지스트의 피복률에 의해 영향을 받고, 레지스트패턴의 피복률이 작으면 언더컷트에 의해 A1배선이 불필요하게 깎이게 된다.
이것은, RIE(Reactive Ion Etching)시에 반응화합물로 되는 A1배선상의 레지스트내의 탄소가 A1배선을 다 덮을 수 없게 되어, 이방성으로 에칭되기 때문이다.
따라서, 로직부의 2층째 이후의 A1배선을 에칭처리하는 경우, 메모리셀부에는 2층째 이후의 A1배선이 존재하지 않으므로, A1배선이 레지스트에 의한 피복률이 대단히 작아진다. 그 결과, A1배선에 대한 탄소화합물의 공급량이 격감하여 A1배선이 가늘어지기 쉬운 것으로 되고 있었다.
통상, 이와 같은 A1배선의 가늘어짐을 방지하기 위하여, A1층에 대한 레지스트 패턴의 피복률이 낮은 부분에서는, 더미의 마스크패턴(피복률을 벌기 위해서만 배치되는 패턴)을 A1층상에 형성하여 피복률을 올리거나, 라인(line)/스페이스(space)의 단순한 패턴을 수배치(手配置)에 의해 A1층상에 배치하여 피복률을 올리는 등의 수법이 취해진다.
그렇지만, 자외선소거형의 EPROM을 채용하여 이루어진 반도체 집적회로장치의 경우, 피복률을 올리기 위한 패턴이 자외선의 투과율이 저하시키는 원인으로 되기 때문에, 메모리셀부상에는 그들을 셋트할 수 없다고 하는 결점이 있었다.
이와 같이 종래 장치에 있어서는, 메모리셀부상에 자외선투과율의 감소를 최소한으로 억제하면서, 2층째 이후의 금속배선의 피복률을 최대한으로 향상시키는 것이 가능한 패턴을 배치하는 것이 어렵기 때문에, 로직부에서의 2층째 이후의 A1배선의 가늘어짐을 방지할 수 없다고 하는 문제가 있었다.
상기한 바와 같이 종래에 있어서는, 메모리셀부상에 2층째 이후의 금속 배선의 벌기 위한 패턴을 배치하는 방법에서는, 메모리셀부에서의 자외선투과율의 감소를 초래하는 등의 결점이 있고, 로직부에서의 2층째 이후의 A1배선의 가늘어짐을 방지할 수 없다고 하는 문제가 있었다.
[발명의 목적]
본 발명은 자외선의 투과율을 방해하거나 하는 일 없이 피복률을 향상시킬 수 있고, 그에 따라 로직부에서의 2층째 이후의 금속배선의 가늘어짐을 간단하게 방지하는 것이 가능한 반도체장치를 제공하는 것을 목적으로 하고 있다.
[발명의 구성]
상기 목적을 달성하기 위해 본 발명의 반도체장치에 있어서는, 동일 기판상에 불휘발성 반도체 메모리셀부와 2층 이상의 금속배선을 갖춘 로직부를 혼재하여 이루어진 것에 있어서, 상기 불휘발성 반도체 메모리셀부의 당해 메모리 매트릭스내에 동일 패턴으로 이루어진 복수층의 금속배선을 배치한 구성으로 되어 있다.
또, 본 발명의 반도체 장치에 있어서는, 동일 기판상에 불휘발성 반도체메모리셀부와 2층 이상의 금속배선을 갖춘 로직부를 혼재하여 이루어진 것에 있어서, 상기 불휘발성 반도체 메모리셀부의 당해 메모리 매트릭스내에 n층째(단, n ≥ 1로 한다)의 금속배선의 일부의 패턴과 동일 패턴을 갖는 n+1층째 이후의 금속배선을 배치한 구성으로 되어 있다.
[작용]
본 발명은, 상기한 수단에 의해 제1층째의 금속배선과 동일 혹은 그 일 부분으로 이루어진 제2층째의 금속배선을 적어도 상기제1층째의 금속배선상에 배치할 수 있게 되기 때문에, 설계상의 수고 등을 요하는 일 없이 자외선투과율의 감소를 최소한으로 억제하면서 피복률을 최대한으로 향상시킬 수 있는 것이다.
[실시예]
이하, 본 발명의 제1실시예를 도면을 참조하여 설명한다.
제1도는 본 발명에 따른 불휘발성 반도체 메모리셀부와 로직부를 혼재하여 이루어진 반도체 집적회로장치의 개략구성을 도시한 것이다.
즉, 이 반도체 집적회로장치(10)는, 예를 들면 동일 기판(11)상에 2층 이상의 A1배선을 갖춘 로직부(20)와, 복수층의 A1배선을 갖춘 메모리부(EPROM)(30)가 혼재되고, 더욱이 그 주위에 I/O부(40)가 배치된 구성으로 되어 있다.
제2도는 상기 반도체 집적회로장치(10)에서의 메모리셀부(30)의 구조를 도시한 것이다. 여기서, 동 도면(a)에는 소자의 평면을, 동 도면(b)에는 A-A'선에 따른 소자의 단면을 각각 도시하고 있다.
메모리셀부(30)는, 예를 들면 반도체기판(11)의 표면에 선택적으로 형성된 필드산화막(31), 이 필드산화막(31)의 상호간 위에 절연막(32)을 매개로 형성된 부유게이트(33), 그 상부에 형성된 폴리실리콘으로 이루어진 워드선(34), 이 워드선(34)상에 층간절연막(35)을 매개로 형성된 제1층째의 A1의 배선(36a36b), 이 제1층째의 A1배선(36a,36b)상에 층간절연막(37)을 매개로 형성된 제2층 째의 A1배선(38) 및 표면을 보호하는 패시베이션막(39) 등으로 구성되어 있다. 그리고, 메모리 매트릭스내의 상기 제1층째의 A1배선(36a,36b)은 비트선과 소오스선으로 되고, 비트선(36a)은 드레인 확산영역(301)과 드레인 콘택트(302)에 의해 접속되어 있다.
또, 소오스선(36b)은 소오스 확산영역(303)과 소오스 콘택트(304)에 의해 접속되어 있고, 예를 들면 8개의 트랜지스터(부유게이트(33))에서 1개의 소오스가 공유되도록 되어 있다. 이 경우, 상기 A1배선(36a,36b)중 비트선(36a) 아래에는 스택 게이트구조(stacked gate structure)의 부유게이트(33)가 배치되고, 소오스선(36b)의 아래에는 상기 스택 게이트구조의 부유게이트(33)는 존재하지 않는다.
상기 제2층째의 A1배선(38)은, 피복률을 벌기 위해서만 배치되는 소위 더미패턴이며, 이 경우 부유상태(전기적 부유의 상태) 혹은 어떤 전위에 고정되도록 되어 있다.
이 제2층째의 A1배선(38)은, 예를 들면 제3도에 도시한 바와 같이 상기 제1층째의 A1배선(36a,36b)과 완전히 같은 패턴을 가진 구성으로 되어 있다.
즉, 본 실시예 장치의 경우, 상기 메모리셀부(30)의 제1층째의 A1배선(36a,36b)상에 그 제1층째의 A1배선(36a,36b)과 동일 패턴으로 이루어진 제2층째의 A1배선(38)이 층간절연막(39)을 매개로 배치된 구성으로 되어 있다.
이 제2층째의 A1배선을 형성함에 있어서는, 반도체 접적회로장치(10)에서의 제2층째의 A1배선의 전 마스크 데이터는 메모리 셀부(30)의 제1층째의 A1배선(36a,36b)의 패턴(실제의 더미패턴)과 로직부(20)의 제2층째의 A1배선(도시하지 않음)의 패턴과의 합으로 된다.
따라서, 메모리셀부(30)의 제2층째의 A1배선(38)을 만들어 넣을 때에는, 메모리 매트릭스내의 제1층째의 A1배선(36a,36b)의 패턴데이터를 그대로 이용할 수 있기 때문에 설계상의 수고를 상당히 덜 수 있다.
게다가, 원래 제1층째의 A1배선(36a,36b)이 형성되어 있는 부분에 제2층째의 A1배선(38)이 배치되게 되므로, 가령 메모리셀부(30)가 자외선소거형의 EPROM의 경우에도 그 자외선투과율을 거의 저하시키는 일이 없다.
이와 같이, 제1층째의 A1 배선(36a,36b)과 동일 패턴의 제2층째의 A1배선(38)을 설치함으로써, 메모리셀부(30)에서의 자외선투과율을 거의 저하시키는 일 없이 로직부(20)에서의 제2층째의 A1배선의 피복률을 향상시키는 것이 가능하게 된다.
따라서, RIE시의 레지스트로부터의 탄소의 공급량을 증가시킬 수 있게 되므로, 예컨대 제2층째의 A1배선패턴의 피복률이 낮았다고 해도, 보다 많은 반응화합물에 의해 제2층째의 A1배선에 언더컷트가 들어가는 것을 방지하는 것이 가능하게 되고, 제2층째의 A1배선의 가늘어짐을 방지할 수 있게 되는 것이다.
한편, 더미패턴으로서는 제1층째의 A1배선(36a,36b)과 완전히 같은 것에 한정되지 않고, 예를 들면 제4도에 도시한 바와 같이 제1층째의 A1배선(36a,36b)의 각 배선패턴으로부터 접촉여유부를 제거한, 보다 간소한 패턴으로 이루어진 제2층째의 A1배선(51)으로 해도 좋다. 이 경우, 제1층째의 배선(36a,36b)의 패턴에 약간의 손을 가하는 것만으로, 마스크 데이터를 간단하게 얻을 수 있다.
상기한 바와 같이, 제1층째의 A1배선과 동일(혹은 거의 동일) 패턴으로 이루어진 제2층째의 A1배선을 적어도 상기 제1층째의 A1배선상에 배치할 수 있도록 하고 있다.
즉, 제1층째의 A1배선상에, 그 제1층째의 A1배선의 마스크 데이터를 이용하여 더미패턴을 만들어 넣도록 하고 있다. 이에 따라, 메모리셀부상에 동일 패턴으로 이루어진 다층의 A1배선을 용이하게 형성할 수 있게 되기 때문에, 설계상의 수고 등을 요하는 일 없이, 게다가 자외선투과율의 감소를 최소한으로 억제하면서 피복률을 최대한으로 향상시키는 것이 가능하게 된다. 따라서, 자외선의 투과율을 방해하거나 하는 일 없이 RIE시의 탄소화합물의 공급량을 증가시키는 것이 가능하게 되고, 따라서 언더컷트가 들어가 A1배선이 가늘어지는 것을 방지할 수 있게 되는 것이다.
한편, 상기 실시예에 있어서는 제1층째의 A1 배선과 동일하거나, 거의 동일한 패턴으로 이루어진 더미패턴을 예로 설명했지만, 이에 한정되지 않고 예를 들면 제5도, 제6도에 도시한 바와 같이 제1층째의 A1배선(36a,36b)중 소오스선(36b)의 상부에만배선패턴을 갖추어 이루어진 더미패턴(제2층째의 A1배선(61)), 혹은 제7도에 도시한바와 같이 그것을 보다 간소화하여 이루어진 더미패턴(제2층째의 A1배선(71))으로 해도 좋다.
즉, 제2층째의 A1배선을 형성함에 있어서는, 반도체 집적회로장치(10)에서의 제2층째의 A1배선의 전 마스크 데이터는, 메모리셀부(30)의 제1층째의 A1배선(36a,36b)중의 소오스선패턴(실제의 더미패턴)과 로직부(20)의 제2층째의 A1배선(도시하지 않음)의 패턴과의 합으로 된다.
어느 경우에 있어서도, 마스크 데이터를 얻는 데다가, 제1층째의 A1배선(36a,36b)의 패턴의 일부를 이용할 수 있기 때문에 설계의 수고를 덜 수 있다.
또, 제1층째의 A1배선(36a,36b)중 소오스선(36b)의 상부에만 더미패턴이 형성되게 되기 때문에, 피복률로서는 조금 저하하지만, 자외선투과율에 관해서는 역으로 향상된다.
더욱이, 소오스선(36b)의 아래에는 부유게이트(33)가 존재하지 않기 때문에, 밑바탕의 단차가 적으며, 그 위에만 더미패턴을 설치한 경우에는 단선을 방지할 수 있다.
또, 더미패턴을 제2층째의 A1배선으로 한 경우에 대해 설명했지만, 예를 들면 3층 이상의 A1배선을 배치하여 이루어진 반도체 집적회로장치의 제2층째 이후의 A1배선에 대해서도 마찬가지로 실시 가능하다.
더욱이, EPROM을 혼재하여 이루어진 반도체 집적회로장치에 적용하는 경우에 한정되지 않고, 예를 들면 E2PROM(Electricaly Erasable and Programmable ROM)이나 플래쉬 메모리를 혼재하여 이루어진 각종의 반도체 집적회로장치에 적용가능한 바, 설계상의 덜고, 제2층째 이후의 A1배선의 가늘어짐을 방지할 수 있게 된다.
그 외, 본 발명의 요지를 변경하지 않는 범위에 있어서 각종의 변형실시가 가능함은 물론이다.
[발명의 효과]
이상 상술한 바와 같이 본 발명에 의하면, 자외선의 투과율을 방해하거나 하는 일 없이 피복률을 향상시킬 수 있고, 그에 따라 로직부에서의 2층째 이후의 금속배선의 가늘어짐을 간단하게 방지하는 것이 가능한 반도체장치를 제공할 수 있다.
Claims (8)
- 동일 기판상에 불휘발성 반도체 메모리셀부와 2층 이상의 금속 배선을 갖춘 로직부를 혼재하여 이루어진 반도체 장치에 있어서, 상기 불휘발성 반도체 메모리셀부에 당해 메모리 매트릭스내에 동일 패턴으로 이루어진 복수층의 금속배선을 배치한 것을 특징으로 하는 반도체장치.
- 동일 기판상에 불휘발서 반도체 메모리셀부와 2층 이상의 금속배선을 갖춘 로직부를 혼재하여 이루어진 반도체장치에 있어서, 상기 불휘발성 반도체 메모리셀부의 당해 메모리 매트릭스내에 n층째(단,n ≥ 1로 한다)의 금속배선의 일부의 패턴과 동일 패턴을 갖는 n+1층째 이후의 금속배선을 배치한 것을 특징으로 하는 반도체장치.
- 제2항에 있어서, 상기 n층째(단,n ≥ 1로 한다)의 금속배선의 일부의 패턴과 동일 패턴을 갖는 n+1층째 이후의 금속배선은, 상기 n층째의 금속배선중 셀의 소오스배선의 상부에만 배선이 존재하는 것을 특징으로 하는 반도체장치.
- 제2항에 있어서, 상기 불휘발성 반도체 메모리셀부의 n+1층째(단,n ≥ 1로 한다)이후의 금속배선은, 전기적으로 부유상태 혹은 어떤 전위에 고정되는 것을 특징으로 하는 반도체장치.
- 제1항에 있어서, 상기 불휘발성 반도체 메모리셀부는 상기 제1층째의 금속배선중 셀의 소오스배선 아래에는 스택 게이트구조으 부유게이트가 존재하지 않는 것을 특징으로 하는 반도체장치.
- 제1항에 있어서, 상기 불휘발성 반도체 메모리셀부는 자외선소거형의 메모리셀을 갖는 것을 특징으로 하는 반도체장치.
- 제2항에 있어서, 상기 불휘발성 반도체 메모리셀부는 상기 제1층째의 금속배선중 셀의 소오스배선 아래에는 스택 게이트 구조의 부유게이트가 존재하지 않는 것을 특징으로 하는 반도체장치.
- 제2항에 있어서, 상기 불휘발성 반도체 메모리셀부는 자외선소거형의 메모리셀을 갖는 것을 특징으로 하는 반도체장치.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP93-349070 | 1993-12-28 | ||
| JP05349070A JP3122297B2 (ja) | 1993-12-28 | 1993-12-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR0184368B1 true KR0184368B1 (ko) | 1999-03-20 |
Family
ID=18401292
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019940037893A KR0184368B1 (ko) | 1993-12-28 | 1994-12-28 | 반도체장치 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5608241A (ko) |
| JP (1) | JP3122297B2 (ko) |
| KR (1) | KR0184368B1 (ko) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3316103B2 (ja) * | 1995-05-31 | 2002-08-19 | 株式会社東芝 | 半導体集積回路及びその製造方法 |
| JP2822969B2 (ja) * | 1996-01-29 | 1998-11-11 | 日本電気株式会社 | 集積回路マスクパターンの検証方法 |
| JP2921463B2 (ja) * | 1996-01-30 | 1999-07-19 | 日本電気株式会社 | 半導体集積回路チップ |
| JP3006548B2 (ja) * | 1997-06-23 | 2000-02-07 | 日本電気株式会社 | Ｍｏｓ型半導体読み出し専用メモリ装置 |
| JP2000208728A (ja) * | 1999-01-18 | 2000-07-28 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2000294730A (ja) * | 1999-04-09 | 2000-10-20 | Mitsubishi Electric Corp | システムｌｓｉチップ及びその製造方法 |
| JP2002057227A (ja) * | 2000-08-11 | 2002-02-22 | Mitsubishi Electric Corp | 半導体記憶装置 |
| KR100886353B1 (ko) * | 2007-04-02 | 2009-03-03 | 삼성전자주식회사 | 이중 패터닝 기술을 사용한 반도체 메모리 장치 및 그레이아웃 방법 |
| CN106601747A (zh) * | 2016-12-30 | 2017-04-26 | 合肥恒烁半导体有限公司 | 单元阵体区域易于紫外线透光的版图布线方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH084109B2 (ja) * | 1987-08-18 | 1996-01-17 | 富士通株式会社 | 半導体装置およびその製造方法 |
| DE4115909C1 (ko) * | 1991-05-15 | 1992-11-12 | Siemens Ag, 8000 Muenchen, De | |
| US5441915A (en) * | 1992-09-01 | 1995-08-15 | Taiwan Semiconductor Manufacturing Company Ltd. | Process of fabrication planarized metallurgy structure for a semiconductor device |
-
1993
- 1993-12-28 JP JP05349070A patent/JP3122297B2/ja not_active Expired - Fee Related
-
1994
- 1994-12-27 US US08/364,472 patent/US5608241A/en not_active Expired - Fee Related
- 1994-12-28 KR KR1019940037893A patent/KR0184368B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07202142A (ja) | 1995-08-04 |
| JP3122297B2 (ja) | 2001-01-09 |
| US5608241A (en) | 1997-03-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7422937B2 (en) | Semiconductor device and manufacturing method thereof | |
| US4742492A (en) | EEPROM memory cell having improved breakdown characteristics and driving circuitry therefor | |
| US6611010B2 (en) | Semiconductor device | |
| US8129776B2 (en) | Semiconductor device | |
| JP2003007870A (ja) | 不揮発性半導体メモリ及びその製造方法 | |
| KR0184368B1 (ko) | 반도체장치 | |
| US6451652B1 (en) | Method for forming an EEPROM cell together with transistor for peripheral circuits | |
| KR100871183B1 (ko) | 반도체 집적 회로 장치 | |
| US6268622B1 (en) | Non-volatile memory device and fabrication method thereof | |
| US5966602A (en) | Nonvolatile semiconductor memory and fabricating method thereof | |
| US5691937A (en) | Structure of split gate transistor for use in a non-volatile semiconductor memory and method of manufacturing such a split gate transistor | |
| KR100385334B1 (ko) | 불휘발성 반도체 메모리 및 그 제조방법 | |
| KR100251229B1 (ko) | 노아형 마스크 롬의 개선된 구조 및 그 제조방법 | |
| KR940011807B1 (ko) | 플레이너 셀 구조를 갖는 메모리 셀 어레이 | |
| US5459341A (en) | Semiconductor device and method of manufacturing the same | |
| US20070064496A1 (en) | Cell string of flash memory device and method of manufacturing the same | |
| EP0109854A2 (en) | Semiconductor memory devices and methods for making the same | |
| JP3191689B2 (ja) | 半導体記憶装置及びその製造方法 | |
| JPH1093081A (ja) | 半導体素子、半導体記憶装置、半導体素子の製造方法 | |
| JPH08130263A (ja) | 半導体装置 | |
| KR100317318B1 (ko) | 비휘발성 메모리 소자 및 그의 제조방법 | |
| KR100475092B1 (ko) | 제조 공정이 간단한 이이피롬(ｅｅｐｒｏｍ) 소자 및 그제조 방법 | |
| KR960003658B1 (ko) | Nand형 메모리 장치 및 그 제조방법 | |
| JPH08139089A (ja) | 半導体装置 | |
| KR19980073090A (ko) | 불휘발성 반도체 메모리 장치의 공통 소오스 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20051130 Year of fee payment: 8 |
|
| LAPS | Lapse due to unpaid annual fee |