JP2002057227A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2002057227A JP2002057227A JP2000244917A JP2000244917A JP2002057227A JP 2002057227 A JP2002057227 A JP 2002057227A JP 2000244917 A JP2000244917 A JP 2000244917A JP 2000244917 A JP2000244917 A JP 2000244917A JP 2002057227 A JP2002057227 A JP 2002057227A
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- bit line
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- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
- G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 従来の半導体記憶装置では、ビット線が同層
のメタル配線で構成されているので、ビット線に係る全
容量のなかで占めるカップリング容量の比重が大きくな
り、カップリング容量に起因して誤動作が生じるという
課題があった。 【解決手段】 半導体記憶装置において、マトリクス状
に配列された複数のメモリセル１i と、それぞれ縦方向
に配列されたメモリセル１i に沿って延びる複数のビッ
ト線４i とを有して構成され、各ビット線４i が上層
（４ＡＬ）の配線部と下層（３ＡＬ）の配線部とを有
し、隣接するビット線４i 間では互いに隣接する部位に
おいて異なる層の配線部が配置される。
のメタル配線で構成されているので、ビット線に係る全
容量のなかで占めるカップリング容量の比重が大きくな
り、カップリング容量に起因して誤動作が生じるという
課題があった。 【解決手段】 半導体記憶装置において、マトリクス状
に配列された複数のメモリセル１i と、それぞれ縦方向
に配列されたメモリセル１i に沿って延びる複数のビッ
ト線４i とを有して構成され、各ビット線４i が上層
（４ＡＬ）の配線部と下層（３ＡＬ）の配線部とを有
し、隣接するビット線４i 間では互いに隣接する部位に
おいて異なる層の配線部が配置される。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
に係り、特にビット線間におけるカップリング容量を低
減するようなビット線構造を備えた半導体記憶装置に関
するものである。
に係り、特にビット線間におけるカップリング容量を低
減するようなビット線構造を備えた半導体記憶装置に関
するものである。
【０００２】
【従来の技術】図５は従来の読み出し専用半導体記憶装
置（ＲＯＭ）の一部を示す回路図である。図５におい
て、１０１i （ｉ＝１〜６）はメモリセルである。図５
においては、説明を簡単にするために、メモリセル１０
１i は２行３列に並べられているが、実際にはメモリ容
量に応じて縦方向および横方向にマトリクス状に多数の
メモリセル１０１i が配列されてメモリが構成される。
また、１０２i （ｉ＝１〜６）はメモリセルを構成する
トランジスタ、１０３i （ｉ＝１，２）はそれぞれ横方
向に配列されたトランジスタ１０２i のゲートに接続し
て延びるワード線、１０４i （ｉ＝１〜３）はそれぞれ
縦方向に配列されたトランジスタ１０２i に沿って延び
て各トランジスタ１０２i のドレインに接続可能である
ビット線、１０５は対象とするメモリセルのデータを読
み込むための出力線、１０６は出力線１０５に接続する
ビット線１０４i を選択するセレクタ、１０７はセレク
タ１０６を制御するための制御信号を伝達する信号線、
１０８は電圧源、１０９はプリチャージを制御する信号
を伝達する信号線、１１０は信号線１０９により伝達さ
れる制御信号に応じてオン／オフして出力線１０５およ
び選択されたビット線１０４i をプリチャージする際に
電流を供給するトランジスタ、１１１は対象とするメモ
リセルのデータに応じて出力線１０５に出力される電圧
をロジックレベルの電圧に変換するセンスアンプであ
る。
置（ＲＯＭ）の一部を示す回路図である。図５におい
て、１０１i （ｉ＝１〜６）はメモリセルである。図５
においては、説明を簡単にするために、メモリセル１０
１i は２行３列に並べられているが、実際にはメモリ容
量に応じて縦方向および横方向にマトリクス状に多数の
メモリセル１０１i が配列されてメモリが構成される。
また、１０２i （ｉ＝１〜６）はメモリセルを構成する
トランジスタ、１０３i （ｉ＝１，２）はそれぞれ横方
向に配列されたトランジスタ１０２i のゲートに接続し
て延びるワード線、１０４i （ｉ＝１〜３）はそれぞれ
縦方向に配列されたトランジスタ１０２i に沿って延び
て各トランジスタ１０２i のドレインに接続可能である
ビット線、１０５は対象とするメモリセルのデータを読
み込むための出力線、１０６は出力線１０５に接続する
ビット線１０４i を選択するセレクタ、１０７はセレク
タ１０６を制御するための制御信号を伝達する信号線、
１０８は電圧源、１０９はプリチャージを制御する信号
を伝達する信号線、１１０は信号線１０９により伝達さ
れる制御信号に応じてオン／オフして出力線１０５およ
び選択されたビット線１０４i をプリチャージする際に
電流を供給するトランジスタ、１１１は対象とするメモ
リセルのデータに応じて出力線１０５に出力される電圧
をロジックレベルの電圧に変換するセンスアンプであ
る。
【０００３】なお、各トランジスタ１０２i のソースは
接地されている。また、図５に示されたＲＯＭにおける
データの記録は、記録するデータ“０”または“１”に
応じて、対応するメモリセル１０１i を構成するトラン
ジスタ１０２i のドレインをビット線１０４ｉに接続ま
たは非接続とすることにより実現される。図５に示され
るＲＯＭについては、トランジスタ１０２1 ，１０２
3 ，１０２4 ，１０２5，１０２6 のドレインをそれぞ
れ対応するビット線１０４i に接続することでバイナリ
値の“０”（低電位ＶＬ）を記憶し、トランジスタ１０
２2 のドレインを対応するビット線１０４2 に対して非
接続とするすなわち開放することでバイナリ値の“１”
（高電位ＶＨ）を記憶する。各トランジスタのドレイン
と対応するビット線との接続は、当該ドレインとビット
線との間でスルーホールを打つことにより実現される。
したがって、ＲＯＭに記憶されるデータまたはプログラ
ムに応じて各メモリセルについてスルーホールを“打
つ”または“打たない”が決定される。
接地されている。また、図５に示されたＲＯＭにおける
データの記録は、記録するデータ“０”または“１”に
応じて、対応するメモリセル１０１i を構成するトラン
ジスタ１０２i のドレインをビット線１０４ｉに接続ま
たは非接続とすることにより実現される。図５に示され
るＲＯＭについては、トランジスタ１０２1 ，１０２
3 ，１０２4 ，１０２5，１０２6 のドレインをそれぞ
れ対応するビット線１０４i に接続することでバイナリ
値の“０”（低電位ＶＬ）を記憶し、トランジスタ１０
２2 のドレインを対応するビット線１０４2 に対して非
接続とするすなわち開放することでバイナリ値の“１”
（高電位ＶＨ）を記憶する。各トランジスタのドレイン
と対応するビット線との接続は、当該ドレインとビット
線との間でスルーホールを打つことにより実現される。
したがって、ＲＯＭに記憶されるデータまたはプログラ
ムに応じて各メモリセルについてスルーホールを“打
つ”または“打たない”が決定される。
【０００４】次に動作について説明する。データを読み
込む際には、信号線１０９に“Ｈ”レベルの信号を入力
してトランジスタ１１０をオンすることで、出力線１０
５を低電位ＶＬ以上高電位ＶＨ以下の電圧にプリチャー
ジする。次に、信号線１０７に適切な信号を入力してセ
レクタ１０６により読み出し対象のメモリセルに係るビ
ット線１０４i と出力線１０５とを接続して、出力線１
０５に加えてビット線１０４i も低電位ＶＬ以上高電位
ＶＨ以下の電圧にプリチャージする。選択されたビット
線１０４i をプリチャージした後には、読み出し対象の
メモリセルに係るワード線１０３i の電圧レベルを
“Ｈ”レベルとして、当該選択されたワード線１０３i
にゲートが接続されるトランジスタ１０２i をオンす
る。読み出し対象のメモリセルについて、オンしたトラ
ンジスタ１０２i のドレインがビット線１０４i に接続
されている場合には（トランジスタ１０２1 ，１０２
3 ，１０２4 ，１０２5 ，１０２6 ）、プリチャージさ
れた電荷が接地部へ流れてビット線１０４i の電位は低
下する。また、オンしたトランジスタ１０２i のドレイ
ンがビット線に接続されていない場合には（トランジス
タ１０２2 ）、ビット線１０４i の電位は変化しない。
そして、これらの電位の変化をセンスアンプ１１１で検
出して、各メモリセルに記憶されているバイナリデータ
が“１”であるかまたは“０”であるかに応じて当該デ
ータに応じたロジックレベルの電圧を出力する。
込む際には、信号線１０９に“Ｈ”レベルの信号を入力
してトランジスタ１１０をオンすることで、出力線１０
５を低電位ＶＬ以上高電位ＶＨ以下の電圧にプリチャー
ジする。次に、信号線１０７に適切な信号を入力してセ
レクタ１０６により読み出し対象のメモリセルに係るビ
ット線１０４i と出力線１０５とを接続して、出力線１
０５に加えてビット線１０４i も低電位ＶＬ以上高電位
ＶＨ以下の電圧にプリチャージする。選択されたビット
線１０４i をプリチャージした後には、読み出し対象の
メモリセルに係るワード線１０３i の電圧レベルを
“Ｈ”レベルとして、当該選択されたワード線１０３i
にゲートが接続されるトランジスタ１０２i をオンす
る。読み出し対象のメモリセルについて、オンしたトラ
ンジスタ１０２i のドレインがビット線１０４i に接続
されている場合には（トランジスタ１０２1 ，１０２
3 ，１０２4 ，１０２5 ，１０２6 ）、プリチャージさ
れた電荷が接地部へ流れてビット線１０４i の電位は低
下する。また、オンしたトランジスタ１０２i のドレイ
ンがビット線に接続されていない場合には（トランジス
タ１０２2 ）、ビット線１０４i の電位は変化しない。
そして、これらの電位の変化をセンスアンプ１１１で検
出して、各メモリセルに記憶されているバイナリデータ
が“１”であるかまたは“０”であるかに応じて当該デ
ータに応じたロジックレベルの電圧を出力する。
【０００５】次に、図６は従来の読み出し専用半導体記
憶装置（ＲＯＭ）の一部構造に係るレイアウトの一例を
示す平面図である。図６に示されるレイアウトは、図５
に点線で示される領域に対応するものである。また、図
７は図６のＡ−Ａ線矢視の部分に係る概略的な断面図で
ある。図８は図６のＢ−Ｂ線矢視の部分に係る概略的な
断面図である。これらの図において、１１２1 および１
１２2 はポリ（Ｐｏｌｙ）により形成されてそれぞれワ
ード線１０３1 および１０３2 に接続されるトランジス
タ１０２1 ，１０２2 ，１０２3 およびトランジスタ１
０２4 ，１０２ 5 ，１０２6 に共通なゲート部、１１３
は第１アルミ（１ＡＬ）とポリまたは基板とを接続する
コンタクト、１１４は第１アルミ（１ＡＬ）と第２アル
ミ（２ＡＬ）とを接続する第１スルーホール、１１５は
第２アルミ（２ＡＬ）と第３アルミ（３ＡＬ）とを接続
する第２スルーホールである。なお、図６に示されるレ
イアウトに係る平面図では、コンタクト１１３、第１ス
ルーホール１１４および第２スルーホール１１５の重な
りを記号の重なりにより示している。例えば、図６にＸ
で示される記号により、縦線で示されるコンタクト１１
３と横線で示される第１スルーホール１１４と右上がり
斜線で示される第２スルーホール１１５とが垂直方向に
並べて設けられていることが表される。また、１１６は
ドレイン、１１７はソースであり、２つのワード線毎
（例えばワード線１０３1 とワード線１０３2 ）に当該
２つのワード線に接続されるメモリセルのトランジスタ
についてソースが共有されている。さらに、１１８は接
地線であり、ソース１１７を接地線１１８に接続するこ
とで、ソース１１７が接地される。また、図６におい
て、点線で囲まれた部分は拡散領域であり、各トランジ
スタが形成されている領域を示している。
憶装置（ＲＯＭ）の一部構造に係るレイアウトの一例を
示す平面図である。図６に示されるレイアウトは、図５
に点線で示される領域に対応するものである。また、図
７は図６のＡ−Ａ線矢視の部分に係る概略的な断面図で
ある。図８は図６のＢ−Ｂ線矢視の部分に係る概略的な
断面図である。これらの図において、１１２1 および１
１２2 はポリ（Ｐｏｌｙ）により形成されてそれぞれワ
ード線１０３1 および１０３2 に接続されるトランジス
タ１０２1 ，１０２2 ，１０２3 およびトランジスタ１
０２4 ，１０２ 5 ，１０２6 に共通なゲート部、１１３
は第１アルミ（１ＡＬ）とポリまたは基板とを接続する
コンタクト、１１４は第１アルミ（１ＡＬ）と第２アル
ミ（２ＡＬ）とを接続する第１スルーホール、１１５は
第２アルミ（２ＡＬ）と第３アルミ（３ＡＬ）とを接続
する第２スルーホールである。なお、図６に示されるレ
イアウトに係る平面図では、コンタクト１１３、第１ス
ルーホール１１４および第２スルーホール１１５の重な
りを記号の重なりにより示している。例えば、図６にＸ
で示される記号により、縦線で示されるコンタクト１１
３と横線で示される第１スルーホール１１４と右上がり
斜線で示される第２スルーホール１１５とが垂直方向に
並べて設けられていることが表される。また、１１６は
ドレイン、１１７はソースであり、２つのワード線毎
（例えばワード線１０３1 とワード線１０３2 ）に当該
２つのワード線に接続されるメモリセルのトランジスタ
についてソースが共有されている。さらに、１１８は接
地線であり、ソース１１７を接地線１１８に接続するこ
とで、ソース１１７が接地される。また、図６におい
て、点線で囲まれた部分は拡散領域であり、各トランジ
スタが形成されている領域を示している。
【０００６】メモリセルを構成するトランジスタ１０２
2 のドレインには該当部の記号により示されるように、
第２スルーホールが打たれていないために、トランジス
タ１０２2 のドレインはビット線１０４2 に接続されて
おらず、出力オープンとなっている。また、上記以外の
トランジスタ１０２1 ，１０２3 ，１０２4 ，１０２
5 ，１０２6 のドレインには該当部の記号により示され
るように、第２スルーホールが打たれているために、各
トランジスタのドレインは第３アルミ（３ＡＬ）すなわ
ちビット線１０４i に接続されている。
2 のドレインには該当部の記号により示されるように、
第２スルーホールが打たれていないために、トランジス
タ１０２2 のドレインはビット線１０４2 に接続されて
おらず、出力オープンとなっている。また、上記以外の
トランジスタ１０２1 ，１０２3 ，１０２4 ，１０２
5 ，１０２6 のドレインには該当部の記号により示され
るように、第２スルーホールが打たれているために、各
トランジスタのドレインは第３アルミ（３ＡＬ）すなわ
ちビット線１０４i に接続されている。
【０００７】
【発明が解決しようとする課題】従来の半導体記憶装置
は以上のように構成されているので、すべてのビット線
が同層のメタル配線で構成されていて、プロセスの微細
化が進むと隣接するビット線間の間隔が狭くなって、ビ
ット線に係る全容量のなかで占めるカップリング容量の
比重が大きくなり、カップリング容量に起因して誤動作
が生じるという課題があった。
は以上のように構成されているので、すべてのビット線
が同層のメタル配線で構成されていて、プロセスの微細
化が進むと隣接するビット線間の間隔が狭くなって、ビ
ット線に係る全容量のなかで占めるカップリング容量の
比重が大きくなり、カップリング容量に起因して誤動作
が生じるという課題があった。
【０００８】この発明は上記のような課題を解決するた
めになされたもので、ビット線間のカップリング容量を
低減して誤動作を削減することができる半導体記憶装置
を得ることを目的とする。
めになされたもので、ビット線間のカップリング容量を
低減して誤動作を削減することができる半導体記憶装置
を得ることを目的とする。
【０００９】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、マトリクス状に配列された複数のメモリセル
と、それぞれ縦方向に配列されたメモリセルに沿って延
びる複数のビット線とを有して構成され、各ビット線が
上層の配線部と下層の配線部とを有し、隣接するビット
線間では互いに隣接する部位において異なる層の配線部
が配置されるようにしたものである。
憶装置は、マトリクス状に配列された複数のメモリセル
と、それぞれ縦方向に配列されたメモリセルに沿って延
びる複数のビット線とを有して構成され、各ビット線が
上層の配線部と下層の配線部とを有し、隣接するビット
線間では互いに隣接する部位において異なる層の配線部
が配置されるようにしたものである。
【００１０】この発明に係る半導体記憶装置は、マトリ
クス状に配列された複数のメモリセルと、それぞれ縦方
向に配列されたメモリセルに沿って延びる複数のビット
線とを有して構成され、隣接するビット線間に接地用配
線部を備えるようにしたものである。
クス状に配列された複数のメモリセルと、それぞれ縦方
向に配列されたメモリセルに沿って延びる複数のビット
線とを有して構成され、隣接するビット線間に接地用配
線部を備えるようにしたものである。
【００１１】この発明に係る半導体記憶装置は、ビット
線と接地用配線部とが同じ配線層に形成されるようにし
たものである。
線と接地用配線部とが同じ配線層に形成されるようにし
たものである。
【００１２】この発明に係る半導体記憶装置は、マトリ
クス状に配列された複数のメモリセルと、それぞれ縦方
向に配列されたメモリセルに沿って延びる複数のビット
線とを有して構成され、客先プログラムがプログラムさ
れていない領域にあるメモリセルを構成するトランジス
タのすべて、または一部のドレインをビット線に接続す
るようにしたものである。
クス状に配列された複数のメモリセルと、それぞれ縦方
向に配列されたメモリセルに沿って延びる複数のビット
線とを有して構成され、客先プログラムがプログラムさ
れていない領域にあるメモリセルを構成するトランジス
タのすべて、または一部のドレインをビット線に接続す
るようにしたものである。
【００１３】この発明に係る半導体記憶装置は、客先プ
ログラムがプログラムされていない領域において、各ビ
ット線毎に、必要な読み出し速度マージンを得るために
ビット線に接続することができるメモリセル数以下の数
のメモリセルを構成するトランジスタのドレインをそれ
ぞれのビット線に接続するようにしたものである。
ログラムがプログラムされていない領域において、各ビ
ット線毎に、必要な読み出し速度マージンを得るために
ビット線に接続することができるメモリセル数以下の数
のメモリセルを構成するトランジスタのドレインをそれ
ぞれのビット線に接続するようにしたものである。
【００１４】この発明に係る半導体記憶装置は、マトリ
クス状に配列された複数のメモリセルと、それぞれ縦方
向に配列されたメモリセルに沿って延びる複数のビット
線と、いずれかのビット線に接続されて選択されたメモ
リセルに記憶されたデータに対応する電圧レベルの信号
を出力する出力手段と、データ出力線に接続されて入力
された信号を反転する反転手段と、反転手段に対して並
列にデータ出力線に接続される配線部と、出力手段を反
転手段に接続するか、あるいは配線部に接続するかを選
択する選択手段とを備えるようにしたものである。
クス状に配列された複数のメモリセルと、それぞれ縦方
向に配列されたメモリセルに沿って延びる複数のビット
線と、いずれかのビット線に接続されて選択されたメモ
リセルに記憶されたデータに対応する電圧レベルの信号
を出力する出力手段と、データ出力線に接続されて入力
された信号を反転する反転手段と、反転手段に対して並
列にデータ出力線に接続される配線部と、出力手段を反
転手段に接続するか、あるいは配線部に接続するかを選
択する選択手段とを備えるようにしたものである。
【００１５】この発明に係る半導体記憶装置は、マトリ
クス状に配列された複数のメモリセルと、それぞれ縦方
向に配列されたメモリセルに沿って延びる複数のビット
線とを有して構成され、選択的に１、または複数のビッ
ト線を他のビット線が形成される配線層とは異なる配線
層に形成するようにしたものである。
クス状に配列された複数のメモリセルと、それぞれ縦方
向に配列されたメモリセルに沿って延びる複数のビット
線とを有して構成され、選択的に１、または複数のビッ
ト線を他のビット線が形成される配線層とは異なる配線
層に形成するようにしたものである。
【００１６】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１による半
導体記憶装置の一部構造のレイアウトを示す平面図であ
る。図１において、１i （ｉ＝１〜１２）はマトリクス
状に配列されてメモリを構成するメモリセル、２i （ｉ
＝１〜１２）はそれぞれメモリセルを構成するトランジ
スタ、３i （ｉ＝１〜４）は横方向に配列された複数の
トランジスタ２ｉにそれぞれ共通に与えられるゲート
部、４i （ｉ＝１〜３）はそれぞれ縦方向に配列された
トランジスタ２i に沿って延びて各トランジスタのドレ
インに接続可能であるビット線、５は第１アルミ（１Ａ
Ｌ）とポリまたは基板とを接続するコンタクト、６は第
１アルミ（１ＡＬ）と第２アルミ（２ＡＬ）とを接続す
る第１スルーホール、７は第２アルミ（２ＡＬ）と第３
アルミ（３ＡＬ）とを接続する第２スルーホール、８は
第３アルミ（３ＡＬ）と第４アルミ（４ＡＬ）とを接続
する第３スルーホール、９i （ｉ＝１〜３）はビット線
４i 毎にそれぞれ設けられて各ビット線において第３ア
ルミに形成された部位と第４アルミに形成された部位と
を接続する接続部である。なお、図１に示されるレイア
ウトに係る平面図では、コンタクト５、第１スルーホー
ル６、第２スルーホール７および第３スルーホール８の
重なりを記号の重なりにより示している。例えば、図１
にＸで示される記号により、縦線で示されるコンタクト
５と横線で示される第１スルーホール６と右上がり斜線
で示される第２スルーホール７と右下がり斜線で示され
る第３スルーホール８とが垂直方向に並べて設けられて
いることが表される。また、図１において、点線で囲ま
れた部分は拡散領域であり、各トランジスタが形成され
ている領域を示している。
説明する。 実施の形態１．図１はこの発明の実施の形態１による半
導体記憶装置の一部構造のレイアウトを示す平面図であ
る。図１において、１i （ｉ＝１〜１２）はマトリクス
状に配列されてメモリを構成するメモリセル、２i （ｉ
＝１〜１２）はそれぞれメモリセルを構成するトランジ
スタ、３i （ｉ＝１〜４）は横方向に配列された複数の
トランジスタ２ｉにそれぞれ共通に与えられるゲート
部、４i （ｉ＝１〜３）はそれぞれ縦方向に配列された
トランジスタ２i に沿って延びて各トランジスタのドレ
インに接続可能であるビット線、５は第１アルミ（１Ａ
Ｌ）とポリまたは基板とを接続するコンタクト、６は第
１アルミ（１ＡＬ）と第２アルミ（２ＡＬ）とを接続す
る第１スルーホール、７は第２アルミ（２ＡＬ）と第３
アルミ（３ＡＬ）とを接続する第２スルーホール、８は
第３アルミ（３ＡＬ）と第４アルミ（４ＡＬ）とを接続
する第３スルーホール、９i （ｉ＝１〜３）はビット線
４i 毎にそれぞれ設けられて各ビット線において第３ア
ルミに形成された部位と第４アルミに形成された部位と
を接続する接続部である。なお、図１に示されるレイア
ウトに係る平面図では、コンタクト５、第１スルーホー
ル６、第２スルーホール７および第３スルーホール８の
重なりを記号の重なりにより示している。例えば、図１
にＸで示される記号により、縦線で示されるコンタクト
５と横線で示される第１スルーホール６と右上がり斜線
で示される第２スルーホール７と右下がり斜線で示され
る第３スルーホール８とが垂直方向に並べて設けられて
いることが表される。また、図１において、点線で囲ま
れた部分は拡散領域であり、各トランジスタが形成され
ている領域を示している。
【００１７】また、図１に示されるように、各ビット線
４i は、上層（４ＡＬ）のアルミ配線（配線部）と下層
（３ＡＬ）のアルミ配線（配線部）とを有して構成さ
れ、隣接するビット線間では互いに隣接する部位におい
て異なる層のアルミ配線が配置されるようにレイアウト
する。ビット線は、上層のアルミ配線を５０％と下層の
アルミ配線を５０％とで構成するのが好適である。ま
た、各ビット線の配線容量を均一にすることで、読み出
し特性のバラツキを抑制することができる。
４i は、上層（４ＡＬ）のアルミ配線（配線部）と下層
（３ＡＬ）のアルミ配線（配線部）とを有して構成さ
れ、隣接するビット線間では互いに隣接する部位におい
て異なる層のアルミ配線が配置されるようにレイアウト
する。ビット線は、上層のアルミ配線を５０％と下層の
アルミ配線を５０％とで構成するのが好適である。ま
た、各ビット線の配線容量を均一にすることで、読み出
し特性のバラツキを抑制することができる。
【００１８】以上のように、この実施の形態１によれ
ば、各ビット線が上層の配線部と下層の配線部とを有
し、隣接するビット線間では互いに隣接する部位におい
て異なる層の配線部が配置されるようにレイアウトする
よう構成したので、ビット線間のカップリング容量を低
減することができて、容量カップリングに起因した読み
出し時の誤動作の発生を削減することができるという効
果を奏する。
ば、各ビット線が上層の配線部と下層の配線部とを有
し、隣接するビット線間では互いに隣接する部位におい
て異なる層の配線部が配置されるようにレイアウトする
よう構成したので、ビット線間のカップリング容量を低
減することができて、容量カップリングに起因した読み
出し時の誤動作の発生を削減することができるという効
果を奏する。
【００１９】なお、ビット線として使用する上層のアル
ミ配線と下層のアルミ配線との組み合せは、第３アルミ
（３ＡＬ）と第４アルミ（４ＡＬ）との組み合せに限る
ものではなく、種々の組み合せを用いることが可能であ
る。例えば、図１において、ゲート部３i に接続される
ワード線の杭打ち用に第２アルミ（２ＡＬ）を使用して
いないレイアウト構成であれば、ビット線を構成する上
層のアルミ配線として第３アルミを使用するとともに下
層のアルミ配線として第２アルミを使用するようなレイ
アウト構成を採ることも可能である。
ミ配線と下層のアルミ配線との組み合せは、第３アルミ
（３ＡＬ）と第４アルミ（４ＡＬ）との組み合せに限る
ものではなく、種々の組み合せを用いることが可能であ
る。例えば、図１において、ゲート部３i に接続される
ワード線の杭打ち用に第２アルミ（２ＡＬ）を使用して
いないレイアウト構成であれば、ビット線を構成する上
層のアルミ配線として第３アルミを使用するとともに下
層のアルミ配線として第２アルミを使用するようなレイ
アウト構成を採ることも可能である。
【００２０】実施の形態２．図２はこの発明の実施の形
態２による半導体記憶装置の一部構造のレイアウトを示
す平面図である。図２において、図１と同一符号は同一
または相当部分を示すのでその説明を省略する。１１i
（ｉ＝１〜３）はそれぞれビット線４i と同じ配線層に
おいて隣接するビット線４i 間に配置される接地用アル
ミ配線（接地用配線部）、１２i （ｉ＝１〜３）はそれ
ぞれ各トランジスタ２i 間で共有されているソースと接
地用アルミ配線１１i とを接続するソース接地部であ
る。
態２による半導体記憶装置の一部構造のレイアウトを示
す平面図である。図２において、図１と同一符号は同一
または相当部分を示すのでその説明を省略する。１１i
（ｉ＝１〜３）はそれぞれビット線４i と同じ配線層に
おいて隣接するビット線４i 間に配置される接地用アル
ミ配線（接地用配線部）、１２i （ｉ＝１〜３）はそれ
ぞれ各トランジスタ２i 間で共有されているソースと接
地用アルミ配線１１i とを接続するソース接地部であ
る。
【００２１】以上のように、この実施の形態２によれ
ば、隣接するビット線４i 間に同じ配線層に形成された
接地用アルミ配線１１i を配置するように構成したの
で、ビット線４i 間のカップリング容量をおおよそなく
すことができて、容量カップリングに起因した読み出し
時の誤動作の発生を大幅に削減することができるという
効果を奏する。また、ビット線４i 間に配置した接地用
アルミ配線１１i に各メモリセルを構成するトランジス
タのソースを接続することで、メモリセルのトランジス
タのソースをより強固に接地することができるので、ソ
ース電位の浮き上がりによる読み出し特性の悪化の影響
を低減することができるという効果を奏する。
ば、隣接するビット線４i 間に同じ配線層に形成された
接地用アルミ配線１１i を配置するように構成したの
で、ビット線４i 間のカップリング容量をおおよそなく
すことができて、容量カップリングに起因した読み出し
時の誤動作の発生を大幅に削減することができるという
効果を奏する。また、ビット線４i 間に配置した接地用
アルミ配線１１i に各メモリセルを構成するトランジス
タのソースを接続することで、メモリセルのトランジス
タのソースをより強固に接地することができるので、ソ
ース電位の浮き上がりによる読み出し特性の悪化の影響
を低減することができるという効果を奏する。
【００２２】なお、上記の実施の形態では、接地用アル
ミ配線１１i をビット線４i と同じ配線層に形成する構
成を用いたが、隣接するビット線４i 間に接地用アルミ
配線１１i を配置する限りにおいては、接地用アルミ配
線１１i をビット線４i と異なる配線層に形成する構成
を用いることも可能であり、この場合同様にカップリン
グ容量を低減することができて読み出し時の誤動作の発
生を削減することができるという効果を奏する。また、
実施の形態１に示されたように各ビット線が複数の配線
層に形成された配線部を有して構成される場合において
も、隣接するビット線間に接地用アルミ配線を配置する
ことで、さらにカップリング容量を除去することができ
て読み出し時の誤動作の発生を大幅に削減することがで
きるという効果を奏する。
ミ配線１１i をビット線４i と同じ配線層に形成する構
成を用いたが、隣接するビット線４i 間に接地用アルミ
配線１１i を配置する限りにおいては、接地用アルミ配
線１１i をビット線４i と異なる配線層に形成する構成
を用いることも可能であり、この場合同様にカップリン
グ容量を低減することができて読み出し時の誤動作の発
生を削減することができるという効果を奏する。また、
実施の形態１に示されたように各ビット線が複数の配線
層に形成された配線部を有して構成される場合において
も、隣接するビット線間に接地用アルミ配線を配置する
ことで、さらにカップリング容量を除去することができ
て読み出し時の誤動作の発生を大幅に削減することがで
きるという効果を奏する。
【００２３】なお、上記の実施の形態１および実施の形
態２においては、スルーホールを打つか否かに応じてデ
ータを記憶するマスクＲＯＭ（ＲＯＭ）を対象として説
明したが、マトリクス状に配列されたメモリセルのなか
で縦方向に配列されたメモリセルに沿って当該メモリセ
ルに接続可能に延びる複数のビット線を有する構造を採
る限りにおいて、他の構成を有する半導体記憶装置に対
しても実施の形態１および実施の形態２に係る発明を適
用することが可能である。
態２においては、スルーホールを打つか否かに応じてデ
ータを記憶するマスクＲＯＭ（ＲＯＭ）を対象として説
明したが、マトリクス状に配列されたメモリセルのなか
で縦方向に配列されたメモリセルに沿って当該メモリセ
ルに接続可能に延びる複数のビット線を有する構造を採
る限りにおいて、他の構成を有する半導体記憶装置に対
しても実施の形態１および実施の形態２に係る発明を適
用することが可能である。
【００２４】実施の形態３．この発明の実施の形態３に
よる半導体記憶装置は、客先プログラムがプログラムさ
れない領域にあるすべてのメモリセルを構成するトラン
ジスタのドレインに対してスルーホールを打つことでこ
れらドレインをビット線に接続することを特徴とする。
この実施の形態では、スルーホールの有無でメモリセル
にデータを登録するマスクＲＯＭを対象としている。図
３はこの発明の実施の形態３による半導体記憶装置のメ
モリ領域におけるデータ記録状態を示す図である。な
お、“客先プログラム”とは、マスクＲＯＭにプログラ
ムされる顧客作成のプログラムデータを意味するもので
ある。
よる半導体記憶装置は、客先プログラムがプログラムさ
れない領域にあるすべてのメモリセルを構成するトラン
ジスタのドレインに対してスルーホールを打つことでこ
れらドレインをビット線に接続することを特徴とする。
この実施の形態では、スルーホールの有無でメモリセル
にデータを登録するマスクＲＯＭを対象としている。図
３はこの発明の実施の形態３による半導体記憶装置のメ
モリ領域におけるデータ記録状態を示す図である。な
お、“客先プログラム”とは、マスクＲＯＭにプログラ
ムされる顧客作成のプログラムデータを意味するもので
ある。
【００２５】図３に示されるように、全ＲＯＭ領域は、
客先プログラム領域とその他の空き領域とに分割され
る。客先プログラム領域では、客先プログラムデータの
“０”または“１”が、スルーホールを“打つ”または
“打たない”に対応する。また、空き領域では自由にス
ルーホールを打つことが可能であり、この実施の形態３
においては各ビット線の容量を大きくするために、空き
領域のすべてのメモリセルに対してスルーホールを打
つ。
客先プログラム領域とその他の空き領域とに分割され
る。客先プログラム領域では、客先プログラムデータの
“０”または“１”が、スルーホールを“打つ”または
“打たない”に対応する。また、空き領域では自由にス
ルーホールを打つことが可能であり、この実施の形態３
においては各ビット線の容量を大きくするために、空き
領域のすべてのメモリセルに対してスルーホールを打
つ。
【００２６】ここで、スルーホールを打つこととビット
線の配線容量との関係について説明する。スルーホール
を打つとビット線とメモリセルを構成するトランジスタ
のドレインとが接続されるために、ビット線に係る配線
容量として、スルーホールが打たれて接続されたメモリ
セル数分のドレイン容量が加えられて、全体的な配線容
量が増加する。
線の配線容量との関係について説明する。スルーホール
を打つとビット線とメモリセルを構成するトランジスタ
のドレインとが接続されるために、ビット線に係る配線
容量として、スルーホールが打たれて接続されたメモリ
セル数分のドレイン容量が加えられて、全体的な配線容
量が増加する。
【００２７】次に、ビット線に係る全体的な容量の変化
に対するビット線間の容量カップリングの影響力の変化
について説明する。容量カップリングによる影響とは、
着目するビット線と隣接ビット線とのカップリング容量
（配線間容量）により、着目するビット線が隣接するビ
ット線の電位変化の影響を受けることを意味する。この
容量カップリングの影響は、ビット線間のカップリング
容量が大きい場合、ならびに隣接ビット線の電位変化が
急峻である場合に大きくなる。したがって、隣接ビット
線の配線容量が大きい場合には、小さい場合と比較する
と電位の変化が緩やかになり、容量カップリングの影響
が小さくなる。さらに、着目するビット線に係る容量が
大きい程、隣接ビット線の電位変化に対する影響を当該
ビット線自体が受けにくくなる。以上より、スルーホー
ルを打ってビット線の配線容量を大きくすることによ
り、ビット線間の容量カップリングの影響を軽減するこ
とができて、読み出し時の誤動作の発生を削減できる。
に対するビット線間の容量カップリングの影響力の変化
について説明する。容量カップリングによる影響とは、
着目するビット線と隣接ビット線とのカップリング容量
（配線間容量）により、着目するビット線が隣接するビ
ット線の電位変化の影響を受けることを意味する。この
容量カップリングの影響は、ビット線間のカップリング
容量が大きい場合、ならびに隣接ビット線の電位変化が
急峻である場合に大きくなる。したがって、隣接ビット
線の配線容量が大きい場合には、小さい場合と比較する
と電位の変化が緩やかになり、容量カップリングの影響
が小さくなる。さらに、着目するビット線に係る容量が
大きい程、隣接ビット線の電位変化に対する影響を当該
ビット線自体が受けにくくなる。以上より、スルーホー
ルを打ってビット線の配線容量を大きくすることによ
り、ビット線間の容量カップリングの影響を軽減するこ
とができて、読み出し時の誤動作の発生を削減できる。
【００２８】以上のように、この実施の形態３によれ
ば、メモリ領域において客先プログラムがプログラムさ
れていない領域にあるすべてのメモリセルを構成するト
ランジスタのドレインをビット線に接続するように構成
したので、各ビット線の配線容量が大きくなり、ビット
線間の容量カップリングの影響を軽減することができ
て、読み出し時の誤動作の発生を削減できるという効果
を奏する。
ば、メモリ領域において客先プログラムがプログラムさ
れていない領域にあるすべてのメモリセルを構成するト
ランジスタのドレインをビット線に接続するように構成
したので、各ビット線の配線容量が大きくなり、ビット
線間の容量カップリングの影響を軽減することができ
て、読み出し時の誤動作の発生を削減できるという効果
を奏する。
【００２９】実施の形態４．この発明の実施の形態４に
よる半導体記憶装置は、読み出し速度マージンを評価し
て、客先プログラムがプログラムされない領域におい
て、ドレインに対してスルーホールを打つメモリセルを
読み出し速度マージンに応じて選定することを特徴とす
る。ここで、読み出し速度マージンとは、製品の動作規
格に対するＲＯＭの実際の読み出し速度の余裕度を意味
する。読み出し速度マージンが小さいことはＲＯＭの読
み出し速度が製品スペックより少し速いのみで余裕がな
いことを示し、読み出し速度マージンが大きいことはＲ
ＯＭの読み出し速度が製品スペックより充分に速くて余
裕があることを示す。
よる半導体記憶装置は、読み出し速度マージンを評価し
て、客先プログラムがプログラムされない領域におい
て、ドレインに対してスルーホールを打つメモリセルを
読み出し速度マージンに応じて選定することを特徴とす
る。ここで、読み出し速度マージンとは、製品の動作規
格に対するＲＯＭの実際の読み出し速度の余裕度を意味
する。読み出し速度マージンが小さいことはＲＯＭの読
み出し速度が製品スペックより少し速いのみで余裕がな
いことを示し、読み出し速度マージンが大きいことはＲ
ＯＭの読み出し速度が製品スペックより充分に速くて余
裕があることを示す。
【００３０】配線容量が大きければ、既に述べたように
容量カップリングの影響は減少するが、読み出し速度が
遅くなる。したがって、対象とするＲＯＭの読み出し速
度マージンを評価した上で、各ビット線毎に必要な読み
出し速度マージンを確保できる範囲で、客先プログラム
がプログラムされていない領域においてドレインに対し
てスルーホールを打つメモリセル数を選定する。
容量カップリングの影響は減少するが、読み出し速度が
遅くなる。したがって、対象とするＲＯＭの読み出し速
度マージンを評価した上で、各ビット線毎に必要な読み
出し速度マージンを確保できる範囲で、客先プログラム
がプログラムされていない領域においてドレインに対し
てスルーホールを打つメモリセル数を選定する。
【００３１】以上のように、この実施の形態４によれ
ば、客先プログラムがプログラムされていない領域にお
いて、各ビット線毎に、必要な読み出し速度マージンを
得るためにビット線に接続することができるメモリセル
数以下の数のメモリセルを構成するトランジスタのドレ
インをそれぞれのビット線に接続するように構成したの
で、必要な読み出し速度マージンを確保するとともに、
ビット線の配線容量を大きくしてビット線間の容量カッ
プリングの影響を軽減し、読み出し時の誤動作の発生を
削減できるという効果を奏する。
ば、客先プログラムがプログラムされていない領域にお
いて、各ビット線毎に、必要な読み出し速度マージンを
得るためにビット線に接続することができるメモリセル
数以下の数のメモリセルを構成するトランジスタのドレ
インをそれぞれのビット線に接続するように構成したの
で、必要な読み出し速度マージンを確保するとともに、
ビット線の配線容量を大きくしてビット線間の容量カッ
プリングの影響を軽減し、読み出し時の誤動作の発生を
削減できるという効果を奏する。
【００３２】実施の形態５．図４はこの発明の実施の形
態５による半導体記憶装置の構成を示す概略図である。
図４において、２１i （ｉ＝１〜６）はそれぞれメモリ
セルを構成するトランジスタ、２２i （ｉ＝１，２）は
それぞれ横方向に配列されたトランジスタ２１i のゲー
トに接続して延びるワード線、２３i （ｉ＝１〜３）は
それぞれ縦方向に配列されたトランジスタ２１i に沿っ
て延びてこれらトランジスタ２１i のドレインに接続可
能であるビット線、２４は対象とするメモリセルのデー
タを読み込むための信号線、２５は信号線２４に接続す
るビット線２３i を選択するセレクタ、２６はメモリセ
ルのデータに応じて信号線２４に出力される電圧をロジ
ックレベルの電圧に変換するセンスアンプ（出力手
段）、２７はインバータ（反転手段）、２８はインバー
タ２７に並列に設けられた配線部、２９はセンスアンプ
２６をインバータ２７に接続するかあるいは配線部２８
に接続するかを選択する選択手段、３０はインバータ２
７および配線部２８にそれぞれ接続されるデータ出力線
である。なお、この実施の形態では、スルーホールの有
無でメモリにデータまたはプログラムを登録するマスク
ＲＯＭを対象としている。
態５による半導体記憶装置の構成を示す概略図である。
図４において、２１i （ｉ＝１〜６）はそれぞれメモリ
セルを構成するトランジスタ、２２i （ｉ＝１，２）は
それぞれ横方向に配列されたトランジスタ２１i のゲー
トに接続して延びるワード線、２３i （ｉ＝１〜３）は
それぞれ縦方向に配列されたトランジスタ２１i に沿っ
て延びてこれらトランジスタ２１i のドレインに接続可
能であるビット線、２４は対象とするメモリセルのデー
タを読み込むための信号線、２５は信号線２４に接続す
るビット線２３i を選択するセレクタ、２６はメモリセ
ルのデータに応じて信号線２４に出力される電圧をロジ
ックレベルの電圧に変換するセンスアンプ（出力手
段）、２７はインバータ（反転手段）、２８はインバー
タ２７に並列に設けられた配線部、２９はセンスアンプ
２６をインバータ２７に接続するかあるいは配線部２８
に接続するかを選択する選択手段、３０はインバータ２
７および配線部２８にそれぞれ接続されるデータ出力線
である。なお、この実施の形態では、スルーホールの有
無でメモリにデータまたはプログラムを登録するマスク
ＲＯＭを対象としている。
【００３３】通常の構成を有するマスクＲＯＭでは、ス
ルーホールの有無はそれぞれ客先プログラムデータの
“０”または“１”のいずれか一方に対応するのみであ
る。例えば、スルーホール“有”はバイナリ値の“０”
に対応し、スルーホール“無”はバイナリ値の“１”に
対応するものとする。このような回路構成において、客
先プログラムデータにデータ“１”が多いとビット線に
係る配線容量は全体的に小さくなる。したがって、客先
プログラムデータに“０”が多い場合には、データをそ
のまま各メモリセルに記憶するとともに、選択手段２９
によりセンスアンプ２６に配線部２８を接続して、メモ
リセルに記憶されたデータをそのまま出力する。また、
客先プログラムデータに“１”が多い場合には、データ
を反転させて各メモリセルに記憶するとともに、選択手
段２９によりセンスアンプ２６にインバータ２７を接続
して、メモリセルに記憶されたデータを反転して出力す
る。このように構成することで、如何なるデータ構成を
有する客先プログラムに対しても客先プログラムデータ
において“０”の数すなわちスルーホール“有”となる
メモリセルの数を多くして、ビット線に係る配線容量を
全体的に大きくすることができる。
ルーホールの有無はそれぞれ客先プログラムデータの
“０”または“１”のいずれか一方に対応するのみであ
る。例えば、スルーホール“有”はバイナリ値の“０”
に対応し、スルーホール“無”はバイナリ値の“１”に
対応するものとする。このような回路構成において、客
先プログラムデータにデータ“１”が多いとビット線に
係る配線容量は全体的に小さくなる。したがって、客先
プログラムデータに“０”が多い場合には、データをそ
のまま各メモリセルに記憶するとともに、選択手段２９
によりセンスアンプ２６に配線部２８を接続して、メモ
リセルに記憶されたデータをそのまま出力する。また、
客先プログラムデータに“１”が多い場合には、データ
を反転させて各メモリセルに記憶するとともに、選択手
段２９によりセンスアンプ２６にインバータ２７を接続
して、メモリセルに記憶されたデータを反転して出力す
る。このように構成することで、如何なるデータ構成を
有する客先プログラムに対しても客先プログラムデータ
において“０”の数すなわちスルーホール“有”となる
メモリセルの数を多くして、ビット線に係る配線容量を
全体的に大きくすることができる。
【００３４】以上のように、この実施の形態５によれ
ば、メモリセルのデータを出力するセンスアンプ２６
と、データ出力線３０に接続されるインバータ２７と、
インバータ２７に対して並列にデータ出力線３０に接続
される配線部２８と、センスアンプ２６をインバータ２
７に接続するか、あるいは配線部２８に接続するかを選
択する選択手段２９とを備えるように構成したので、客
先プログラムデータにおいてスルーホール“有”に対応
するデータを多くしてビット線に係る配線容量を全体的
に大きくすることができるので、容量カップリングの影
響を低減して読み出し時の誤動作の発生を削減すること
ができるという効果を奏する。
ば、メモリセルのデータを出力するセンスアンプ２６
と、データ出力線３０に接続されるインバータ２７と、
インバータ２７に対して並列にデータ出力線３０に接続
される配線部２８と、センスアンプ２６をインバータ２
７に接続するか、あるいは配線部２８に接続するかを選
択する選択手段２９とを備えるように構成したので、客
先プログラムデータにおいてスルーホール“有”に対応
するデータを多くしてビット線に係る配線容量を全体的
に大きくすることができるので、容量カップリングの影
響を低減して読み出し時の誤動作の発生を削減すること
ができるという効果を奏する。
【００３５】実施の形態６．この発明の実施の形態６に
よる半導体記憶装置は、ビット線を選択的に異なる配線
層に形成することを特徴とする。特に、高速読み出しの
必要なビット線を他のビット線と異なる配線層に形成す
ることで、ビット線間の容量カップリングの影響を軽減
して高速読み出しを可能とすることができるので、読み
出し時の誤動作の発生を削減できるという効果を奏す
る。
よる半導体記憶装置は、ビット線を選択的に異なる配線
層に形成することを特徴とする。特に、高速読み出しの
必要なビット線を他のビット線と異なる配線層に形成す
ることで、ビット線間の容量カップリングの影響を軽減
して高速読み出しを可能とすることができるので、読み
出し時の誤動作の発生を削減できるという効果を奏す
る。
【００３６】
【発明の効果】以上のように、この発明によれば、マト
リクス状に配列された複数のメモリセルと、それぞれ縦
方向に配列されたメモリセルに沿って延びる複数のビッ
ト線とを有して構成され、各ビット線が上層の配線部と
下層の配線部とを有し、隣接するビット線間では互いに
隣接する部位において異なる層の配線部が配置されるよ
うに構成したので、ビット線間のカップリング容量を低
減することができ、かつ容量カップリングに起因した読
み出し時の誤動作の発生を削減することができるという
効果を奏する。
リクス状に配列された複数のメモリセルと、それぞれ縦
方向に配列されたメモリセルに沿って延びる複数のビッ
ト線とを有して構成され、各ビット線が上層の配線部と
下層の配線部とを有し、隣接するビット線間では互いに
隣接する部位において異なる層の配線部が配置されるよ
うに構成したので、ビット線間のカップリング容量を低
減することができ、かつ容量カップリングに起因した読
み出し時の誤動作の発生を削減することができるという
効果を奏する。
【００３７】この発明によれば、マトリクス状に配列さ
れた複数のメモリセルと、それぞれ縦方向に配列された
メモリセルに沿って延びる複数のビット線とを有して構
成され、隣接するビット線間に接地用配線部を備えるよ
うに構成したので、ビット線間のカップリング容量を大
幅に低減することができ、かつ容量カップリングに起因
した読み出し時の誤動作の発生を削減することができる
という効果を奏する。また、ビット線間に配置した接地
用配線部に各メモリセルを構成するトランジスタのソー
スを接続することで、メモリセルのトランジスタのソー
スをより強固に接地することができるので、ソース電位
の浮き上がりによる読み出し特性の悪化の影響を低減す
ることができるという効果を奏する。
れた複数のメモリセルと、それぞれ縦方向に配列された
メモリセルに沿って延びる複数のビット線とを有して構
成され、隣接するビット線間に接地用配線部を備えるよ
うに構成したので、ビット線間のカップリング容量を大
幅に低減することができ、かつ容量カップリングに起因
した読み出し時の誤動作の発生を削減することができる
という効果を奏する。また、ビット線間に配置した接地
用配線部に各メモリセルを構成するトランジスタのソー
スを接続することで、メモリセルのトランジスタのソー
スをより強固に接地することができるので、ソース電位
の浮き上がりによる読み出し特性の悪化の影響を低減す
ることができるという効果を奏する。
【００３８】この発明によれば、ビット線と接地用配線
部とが同じ配線層に形成されるように構成したので、ビ
ット線間のカップリング容量をおおよそなくすことがで
き、かつ容量カップリングに起因した読み出し時の誤動
作の発生を大幅に削減することができるという効果を奏
する。
部とが同じ配線層に形成されるように構成したので、ビ
ット線間のカップリング容量をおおよそなくすことがで
き、かつ容量カップリングに起因した読み出し時の誤動
作の発生を大幅に削減することができるという効果を奏
する。
【００３９】この発明によれば、マトリクス状に配列さ
れた複数のメモリセルと、それぞれ縦方向に配列された
メモリセルに沿って延びる複数のビット線とを有して構
成され、客先プログラムがプログラムされていない領域
にあるメモリセルを構成するトランジスタのすべて、ま
たは一部のドレインをビット線に接続するように構成し
たので、各ビット線の配線容量が大きくなり、ビット線
間の容量カップリングの影響を軽減することができ、か
つ読み出し時の誤動作の発生を削減できるという効果を
奏する。
れた複数のメモリセルと、それぞれ縦方向に配列された
メモリセルに沿って延びる複数のビット線とを有して構
成され、客先プログラムがプログラムされていない領域
にあるメモリセルを構成するトランジスタのすべて、ま
たは一部のドレインをビット線に接続するように構成し
たので、各ビット線の配線容量が大きくなり、ビット線
間の容量カップリングの影響を軽減することができ、か
つ読み出し時の誤動作の発生を削減できるという効果を
奏する。
【００４０】この発明によれば、客先プログラムがプロ
グラムされていない領域において、各ビット線毎に、必
要な読み出し速度マージンを得るためにビット線に接続
することができるメモリセル数以下の数のメモリセルを
構成するトランジスタのドレインをそれぞれのビット線
に接続するように構成したので、必要な読み出し速度マ
ージンを確保するとともに、ビット線の配線容量を大き
くしてビット線間の容量カップリングの影響を軽減し、
読み出し時の誤動作の発生を削減できるという効果を奏
する。
グラムされていない領域において、各ビット線毎に、必
要な読み出し速度マージンを得るためにビット線に接続
することができるメモリセル数以下の数のメモリセルを
構成するトランジスタのドレインをそれぞれのビット線
に接続するように構成したので、必要な読み出し速度マ
ージンを確保するとともに、ビット線の配線容量を大き
くしてビット線間の容量カップリングの影響を軽減し、
読み出し時の誤動作の発生を削減できるという効果を奏
する。
【００４１】この発明によれば、マトリクス状に配列さ
れた複数のメモリセルと、それぞれ縦方向に配列された
メモリセルに沿って延びる複数のビット線と、いずれか
のビット線に接続されて選択されたメモリセルに記憶さ
れたデータに対応する電圧レベルの信号を出力する出力
手段と、データ出力線に接続されて入力された信号を反
転する反転手段と、該反転手段に対して並列にデータ出
力線に接続される配線部と、出力手段を反転手段に接続
するか、あるいは配線部に接続するかを選択する選択手
段とを備えるように構成したので、客先プログラムデー
タにおいてスルーホール“有”に対応するデータを多く
してビット線に係る配線容量を全体的に大きくすること
ができるので、容量カップリングの影響を低減して読み
出し時の誤動作の発生を削減することができるという効
果を奏する。
れた複数のメモリセルと、それぞれ縦方向に配列された
メモリセルに沿って延びる複数のビット線と、いずれか
のビット線に接続されて選択されたメモリセルに記憶さ
れたデータに対応する電圧レベルの信号を出力する出力
手段と、データ出力線に接続されて入力された信号を反
転する反転手段と、該反転手段に対して並列にデータ出
力線に接続される配線部と、出力手段を反転手段に接続
するか、あるいは配線部に接続するかを選択する選択手
段とを備えるように構成したので、客先プログラムデー
タにおいてスルーホール“有”に対応するデータを多く
してビット線に係る配線容量を全体的に大きくすること
ができるので、容量カップリングの影響を低減して読み
出し時の誤動作の発生を削減することができるという効
果を奏する。
【００４２】この発明によれば、マトリクス状に配列さ
れた複数のメモリセルと、それぞれ縦方向に配列された
メモリセルに沿って延びる複数のビット線とを有して構
成され、選択的に１、または複数のビット線を他のビッ
ト線が形成される配線層とは異なる配線層に形成するよ
うに構成したので、高速読み出しの必要なビット線を他
のビット線が形成される配線層とは異なる配線層に形成
すれば、ビット線間の容量カップリングの影響を軽減し
て高速読み出しを可能とすることができるので、読み出
し時の誤動作の発生を削減することができるという効果
を奏する。
れた複数のメモリセルと、それぞれ縦方向に配列された
メモリセルに沿って延びる複数のビット線とを有して構
成され、選択的に１、または複数のビット線を他のビッ
ト線が形成される配線層とは異なる配線層に形成するよ
うに構成したので、高速読み出しの必要なビット線を他
のビット線が形成される配線層とは異なる配線層に形成
すれば、ビット線間の容量カップリングの影響を軽減し
て高速読み出しを可能とすることができるので、読み出
し時の誤動作の発生を削減することができるという効果
を奏する。
【図１】 この発明の実施の形態１による半導体記憶装
置の一部構造に係るレイアウトを示す平面図である。
置の一部構造に係るレイアウトを示す平面図である。
【図２】 この発明の実施の形態２による半導体記憶装
置の一部構造に係るレイアウトを示す平面図である。
置の一部構造に係るレイアウトを示す平面図である。
【図３】 この発明の実施の形態３による半導体記憶装
置のメモリ領域におけるデータ記録状態を示す図であ
る。
置のメモリ領域におけるデータ記録状態を示す図であ
る。
【図４】 この発明の実施の形態５による半導体記憶装
置の構成を示す概略図である。
置の構成を示す概略図である。
【図５】 従来の読み出し専用半導体記憶装置の一部を
示す回路図である。
示す回路図である。
【図６】 従来の読み出し専用半導体記憶装置の一部構
造に係るレイアウトの一例を示す平面図である。
造に係るレイアウトの一例を示す平面図である。
【図７】 図６のＡ−Ａ線矢視の部分に係る概略的な断
面図である。
面図である。
【図８】 図６のＢ−Ｂ線矢視の部分に係る概略的な断
面図である。
面図である。
１i （ｉ＝１〜１２） メモリセル、２i （ｉ＝１〜１
２） トランジスタ、３i （ｉ＝１〜４） ゲート部、
４i （ｉ＝１〜３） ビット線、５ コンタクト、６
第１スルーホール、７ 第２スルーホール、８ 第３ス
ルーホール、９ i （ｉ＝１〜３） 接続部、１１i （ｉ
＝１〜３） 接地用アルミ配線（接地用配線部）、１２
i （ｉ＝１〜３） ソース接地部、２１i （ｉ＝１〜
６） トランジスタ、２２i （ｉ＝１，２） ワード
線、２３i （ｉ＝１〜３） ビット線、２４ 信号線、
２５ セレクタ、２６ センスアンプ（出力手段）、２
７ インバータ（反転手段）、２８ 配線部、２９ 選
択手段、３０ データ出力線。
２） トランジスタ、３i （ｉ＝１〜４） ゲート部、
４i （ｉ＝１〜３） ビット線、５ コンタクト、６
第１スルーホール、７ 第２スルーホール、８ 第３ス
ルーホール、９ i （ｉ＝１〜３） 接続部、１１i （ｉ
＝１〜３） 接地用アルミ配線（接地用配線部）、１２
i （ｉ＝１〜３） ソース接地部、２１i （ｉ＝１〜
６） トランジスタ、２２i （ｉ＝１，２） ワード
線、２３i （ｉ＝１〜３） ビット線、２４ 信号線、
２５ セレクタ、２６ センスアンプ（出力手段）、２
７ インバータ（反転手段）、２８ 配線部、２９ 選
択手段、３０ データ出力線。
Claims (7)
- 【請求項１】 マトリクス状に配列された複数のメモリ
セルと、それぞれ縦方向に配列されたメモリセルに沿っ
て延びる複数のビット線とを有して構成され、各ビット
線が上層の配線部と下層の配線部とを有し、隣接するビ
ット線間では互いに隣接する部位において異なる層の配
線部が配置されることを特徴とする半導体記憶装置。 - 【請求項２】 マトリクス状に配列された複数のメモリ
セルと、それぞれ縦方向に配列されたメモリセルに沿っ
て延びる複数のビット線とを有して構成され、隣接する
ビット線間に接地用配線部を備えることを特徴とする半
導体記憶装置。 - 【請求項３】 ビット線と接地用配線部とが同じ配線層
に形成されることを特徴とする請求項２記載の半導体記
憶装置。 - 【請求項４】 マトリクス状に配列された複数のメモリ
セルと、それぞれ縦方向に配列されたメモリセルに沿っ
て延びる複数のビット線とを有して構成され、客先プロ
グラムがプログラムされていない領域にあるメモリセル
を構成するトランジスタのすべて、または一部のドレイ
ンをビット線に接続することを特徴とする半導体記憶装
置。 - 【請求項５】 客先プログラムがプログラムされていな
い領域において、各ビット線毎に、必要な読み出し速度
マージンを得るためにビット線に接続することができる
メモリセル数以下の数のメモリセルを構成するトランジ
スタのドレインをそれぞれのビット線に接続することを
特徴とする請求項４記載の半導体記憶装置。 - 【請求項６】 マトリクス状に配列された複数のメモリ
セルと、それぞれ縦方向に配列されたメモリセルに沿っ
て延びる複数のビット線と、いずれかのビット線に接続
されて選択されたメモリセルに記憶されたデータに対応
する電圧レベルの信号を出力する出力手段と、データ出
力線に接続されて入力された信号を反転する反転手段
と、該反転手段に対して並列に前記データ出力線に接続
される配線部と、前記出力手段を前記反転手段に接続す
るか、あるいは前記配線部に接続するかを選択する選択
手段とを備えることを特徴とする半導体記憶装置。 - 【請求項７】 マトリクス状に配列された複数のメモリ
セルと、それぞれ縦方向に配列されたメモリセルに沿っ
て延びる複数のビット線とを有して構成され、選択的に
１、または複数のビット線を他のビット線が形成される
配線層とは異なる配線層に形成することを特徴とする半
導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000244917A JP2002057227A (ja) | 2000-08-11 | 2000-08-11 | 半導体記憶装置 |
| US09/758,806 US6486519B2 (en) | 2000-08-11 | 2001-01-16 | Semiconductor memory device with reduce coupling capacitance |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000244917A JP2002057227A (ja) | 2000-08-11 | 2000-08-11 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002057227A true JP2002057227A (ja) | 2002-02-22 |
Family
ID=18735532
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000244917A Pending JP2002057227A (ja) | 2000-08-11 | 2000-08-11 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6486519B2 (ja) |
| JP (1) | JP2002057227A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6876565B2 (en) | 2002-09-30 | 2005-04-05 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| JP2007095940A (ja) * | 2005-09-28 | 2007-04-12 | Fujitsu Ltd | 半導体記憶装置 |
| JP2016514366A (ja) * | 2013-03-15 | 2016-05-19 | シリコン ストーリッジ テクノロージー インコーポレイテッドＳｉｌｉｃｏｎ Ｓｔｏｒａｇｅ Ｔｅｃｈｎｏｌｏｇｙ， Ｉｎｃ． | 高度なナノメートルフラッシュメモリデバイスのための高速検知 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5583332B2 (ja) * | 2008-06-06 | 2014-09-03 | ピーエスフォー ルクスコ エスエイアールエル | スルーホール配置装置およびスルーホール配置方法 |
| JP2011086845A (ja) * | 2009-10-19 | 2011-04-28 | Toshiba Corp | 半導体記憶装置およびｒｏｍジェネレータ |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04340271A (ja) | 1991-02-07 | 1992-11-26 | Nec Corp | 半導体メモリおよびその製造方法 |
| US5457648A (en) * | 1992-10-08 | 1995-10-10 | Intel Corporation | Random access memory with digital signals running over the small signal region of the array |
| JP3122297B2 (ja) * | 1993-12-28 | 2001-01-09 | 株式会社東芝 | 半導体装置 |
| US5808338A (en) * | 1994-11-11 | 1998-09-15 | Nkk Corporation | Nonvolatile semiconductor memory |
| JPH1022402A (ja) | 1996-07-02 | 1998-01-23 | Matsushita Electron Corp | 半導体装置 |
| TW307048B (en) * | 1996-11-22 | 1997-06-01 | United Microelectronics Corp | High density read only memory structure and manufacturing method thereof |
| JP2001067863A (ja) * | 1999-08-31 | 2001-03-16 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
2000
- 2000-08-11 JP JP2000244917A patent/JP2002057227A/ja active Pending
-
2001
- 2001-01-16 US US09/758,806 patent/US6486519B2/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6876565B2 (en) | 2002-09-30 | 2005-04-05 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| JP2007095940A (ja) * | 2005-09-28 | 2007-04-12 | Fujitsu Ltd | 半導体記憶装置 |
| JP2016514366A (ja) * | 2013-03-15 | 2016-05-19 | シリコン ストーリッジ テクノロージー インコーポレイテッドＳｉｌｉｃｏｎ Ｓｔｏｒａｇｅ Ｔｅｃｈｎｏｌｏｇｙ， Ｉｎｃ． | 高度なナノメートルフラッシュメモリデバイスのための高速検知 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6486519B2 (en) | 2002-11-26 |
| US20020024831A1 (en) | 2002-02-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20060123 |