JP2001076490A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】読み出し用のセンス線及び書き込み用のデータ
線の線間容量の影響を軽減し、高速で動作マージンの大
きい大容量の半導体記憶装置を提供する 【解決手段】本発明の半導体記憶装置においては、１カ
ラム又は数カラムごとに設けられたローカルセンスアン
プから周辺回路に配置された次段のグローバルセンスア
ンプまで、読み出しデータ信号を転送するセンス線が、
周辺回路に設けられた書き込み制御回路から各カラムに
書き込みデータを転送するデータ線によりシールドされ
る。読み出し用のセンス線と書き込み用のデータ線とが
同時に動作しないことを利用して、読み出し、書き込み
動作において互いに他をシールド線として用いることに
より、隣接する信号線の間、又は各２本の信号線からな
る信号線対の間の線間容量によるクロストークを排除
し、読み出し速度の低下や、ばらつきを回避することが
可能になる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体記憶装置に係
り、特にメモリコア（以下メモリセルアレイと呼ぶ）か
らの読み出し動作速度と読み出し動作マージンの改善に
使用されるものである。

【０００２】

【従来の技術】従来の半導体記憶装置には、カラムごと
に設けられたローカルセンスアンプと、周辺回路領域に
形成されたグローバルセンスアンプとを備えるものがあ
る。図７にこのような半導体記憶装置の読み出し回路の
構成例が示されている。

【０００３】図７に示す読み出し回路は、メモリセルア
レイ１と、複数のビット線２と、前記複数のビット線２
にそれぞれ接続されるトランジスタスイッチからなるカ
ラム選択手段３と、前記カラム選択手段３にそれぞれ接
続されるローカルセンスアンプ４と、前記メモリセルア
レイ１の１辺に沿って配置されるセンス線５と、前記セ
ンス線5と周辺回路領域との接続線６と、周辺回路領域
に形成されたグローバルセンスアンプ７と、読み出しデ
ータ信号の出力回路８とから構成される。

【０００４】後に示すように、周辺回路領域との接続線
６はセンス線５の一部をなし、センス線５及び周辺回路
領域との接続線６は、それぞれバス配線を構成するもの
であるから、以下、センス線５と周辺回路領域との接続
線６とを一括して、センス線５、６と呼ぶことにする。

【０００５】同様に、書き込みデータをメモリセルアレ
イ１に転送するデータ線についても、グローバルセンス
アンプ７を形成する周辺回路領域に第１の書き込み制御
回路を備え、ローカルセンスアンプ４の形成領域に第２
の書き込み制御回路を備え、これら第１、第２の書き込
み制御回路とデータ線（図７におけるセンス線５、６に
相当する）を介して、書き込みデータがメモリセルアレ
イ１に書き込まれる。なお、従来の問題点をわかりやす
く説明するために、図７では書き込みデータをメモリセ
ルアレイ１に転送する経路は省略されている。

【０００６】次に、図７に示す従来の半導体記憶装置の
読み出し動作を説明する。ここでは、ビット線２が、そ
れぞれ相補の読み出しデータ信号を転送する２本のビッ
ト線対からなり、メモリセルからビット線対に読み出さ
れた僅かな電位差が１対のビット線２に現れ、この電位
差が前記ビット線対に接続されたローカルセンスアンプ
４を用いて増幅される場合について説明する。

【０００７】なお図７において、ビット線２に接続され
るカラム選択手段３、及びセンス線５、６は、いずれも
各１本の線として示されているが、以下相補の信号を扱
う場合には、これらの各１本の線はそれぞれ１対の線を
示すものとする。

【０００８】ローカルセンスアンプ４は、カラム選択手
段３を介して各ビット線２に接続され、メモリセルアレ
イ１の１辺に沿って配置される。ローカルセンスアンプ
４で増幅されたメモリセルの読み出しデータ信号は、こ
れらのローカルセンスアンプ４が順次並列に接続され、
かつ、前記メモリセルアレイ１の１辺に沿って配置され
た相補のセンス線５及び周辺回路領域との相補の接続線
６（以下、センス線対５、６と呼ぶ）に転送され、周辺
回路領域に配置されたグローバルセンスアンプ７で増幅
され、読み出しデータ信号の出力回路８から出力され
る。

【０００９】ここでセンス線対５、６に現れる信号は、
通常の相補型ロジック回路における電圧振幅を有するも
のではなくて、ビット線対の読み出しデータ信号と同様
に、電源電圧に比べて小さい中間電圧レベルの電圧振幅
を有するものであり、この信号のロジックは前記センス
線対５、６に現れる電位差の正負の極性により定められ
る。

【００１０】このように、電源電圧に比べて小さい中間
電圧レベルの電圧振幅を有する読み出しデータ信号を転
送する理由は次の通りである。先に述べたように、セン
ス線対５はメモリセルアレイ１の１辺に沿って延在する
信号線であるため、その長さは最大メモリセルアレイ１
の１辺の長さに達する。

【００１１】また、多数のローカルセンスアンプ４が並
列に接続されるので、センス線対５に付加される寄生容
量Ｃは極めて大きな値になる。従って、センス線対５の
抵抗Ｒと寄生容量Ｃで定まるＲ＊Ｃ積による遅延時間
は、他の信号線に比べて極めて大きい。

【００１２】このようにＲ＊Ｃ積が極めて大きい信号線
を用いて、通常の相補型ロジック回路の電圧振幅を有す
る信号を転送すれば、寄生容量の充放電による電力消費
が大きくなり、また、Ｒ＊Ｃ遅延による読み出し動作速
度の低下を免れることができない。

【００１３】従ってビット線対と同様に、センス線対
５、６の読み出しデータ信号も比較的電圧振幅の小さな
中間電圧レベルの信号とし、センス線対６に接続したグ
ローバルセンスアンプ７を用いて、前記読み出しデータ
信号を通常の相補型ロジック回路における電圧振幅の信
号に変換すれば、電力消費を抑制しつつ、読み出し速度
を向上することができる。

【００１４】以上、各ビット線２にローカルセンスアン
プ４を接続する構成について説明したが、半導体記憶装
置の大容量化に伴い、カラム数が増加する場合には、ト
ランジスタスイッチからなるカラム選択手段３を介し
て、数カラムごとにローカルセンスアンプ４が接続され
る。

【００１５】しかし、カラム数が少ない場合には、ロー
カルセンスアンプ４を形成することなく、メモリセルか
ら読み出されたビット線対の電位差が、カラム選択手段
３を介して、そのままセンス線対５、６に転送されるこ
ともある。いずれにしても、センス線対５、６では比較
的小さな中間電圧レベルの電圧振幅で読み出しデータ信
号が転送される。

【００１６】次に図８を用いて、例えば複数のセンス線
対５のうち互いに隣接するＡ、／Ａ、及び、Ｂ、／Ｂ、
及び、Ｃ、／Ｃの３対を抜き出して、読み出しデータ信
号の転送を行う場合の読み出しデータ信号レベルの相互
関係について説明する。

【００１７】先に述べたように、センス線対５はメモリ
セルアレイ１の１辺に沿って延在するので、センス線対
５を構成するセンス線自身の寄生容量が大きくなる。ま
た同時に、隣り合うセンス線間の線間寄生容量による容
量結合も大きくなる。

【００１８】このため、センス線対５で転送される相補
の読み出しデータ信号の電圧レべルは、隣り合うセンス
線間の容量結合の度合いにより変化する。また、相補の
読み出しデータ信号は、比較的小さい中間電圧レベルと
して転送されるので、容量結合による相補の読み出しデ
ータ信号の電圧レベル差の変化は、正常なデータ転送の
大きな妨げとなる。なお、このような容量結合による相
補の読み出しデータ信号の電圧レベル差の変化は、セン
ス線対５、及び接続用センス線対６に共通する問題であ
ることはいうまでもない。

【００１９】図８を用いてこの問題をさらに具体的に説
明する。相補の読み出しデータ信号により電位差を生じ
るセンス線対５、６のうち、電圧レベルの高い方を
“Ｈ”、低い方を“Ｌ”とする。また“１”データの時
にはＡ，Ｂ，Ｃ側が“Ｈ”、／Ａ、／Ｂ、／Ｃ側が
“Ｌ”となり、“０”データの時には、Ａ，Ｂ，Ｃ側が
“Ｌ”、／Ａ、／Ｂ、／Ｃ側が“Ｈ”になると仮定す
る。なお、図８において、簡単のためセンス線対５、６
が直線のバス配線として示されている。

【００２０】センス線対５、６を構成するセンス線間の
電圧レベル差は、読み出しデータ信号が相補型であるた
め、常に“Ｈ”と“Ｌ”が逆極性になるのは当然である
が、／ＡとＢ、／ＢとＣのように、互いに隣り合うセン
ス線対５、６に属する線と線との間では、それぞれのセ
ンス線対５、６に転送される相補の読み出しデータ信号
のデータの種類、すなわち“１”、“０”の別に依存し
てセンス線間の電圧レベルの相互関係が定められる。

【００２１】例えば図８に示すように、センス線対Ａ、
／Ａ、及び、Ｃ、／Ｃに読み出しデータ信号“１”が転
送され、センス線対Ｂ、／Ｂに読み出しデータ信号
“０”が転送される場合には、／ＡとＢ、及び、／Ｂと
Ｃの間には同レベルの電圧変化を生じ、センス線間の容
量結合が電圧変化を互いに助け合い、加速するように作
用する。

【００２２】しかし、図９に示すように、全てのセンス
線対に読み出しデータ信号“１”が転送される場合に
は、前記／ＡとＢ、及び、／ＢとＣの間には逆方向の電
圧変化を生じ、容量結合が電圧変化を互いに妨げるよう
に作用する。このため、グローバルセンスアンプ７ヘの
相補入力信号のレベル差が低下し、読み出し動作マージ
ンが低下し、読み出し動作速度もまた低下するという問
題を生じる。

【００２３】図８及び図９に示すように、複数のセンス
線対が平行に配置されるバス配線のレイアウトにおい
て、このバス配線の縁に位置するセンス線対の外側には
隣り合う信号線が存在しないので、バス配線の縁におけ
るセンス線対の動作の態様は、バス配線の内部における
動作の態様と異なるものになる。

【００２４】上記のような容量結合の問題を回避する方
法の１つとして、図１０に示すように、各センス線対
Ａ、／Ａ、及び、Ｂ、／Ｂ、及びＣ、／Ｃの間に、各セ
ンス線対と同一の配線層を用いて、ダミー信号線を配置
し、そのダミー信号線の電圧レベルを一定値（例えば接
地）に固定することにより、センス線対の間にシールド
線Ｇを設ける手段が考えられる。

【００２５】しかし、この場合、対をなす２本のセンス
線に対して１本のシールド線Ｇを設けなければならない
ので、センス線対からなるバス配線の占有面積が大幅に
増加する。例えば読み出し動作において、シールド線Ｇ
の太さがセンス線と同一であると仮定すれば、シールド
線Ｇを設けることにより、センス線の配線に要するチッ
プ面積は１．５倍に増加する。

【００２６】特にビット幅の大きい高速ＳＲＡＭ (Stat
ic Random Access Memory)では、センス線として、多数
の太い信号線からなるバス配線を用いる必要があるた
め、多数のシールド線Ｇをバス配線内に形成すれば、半
導体装置のチップ面積が大幅に増加する。

【００２７】隣り合うセンス線間の容量結合の影響を回
避する他の方法として、図１１に示すように、センス線
対をツイストする方法が知られている。図１１の縦の破
線で示すように、対をなす隣り合うセンス線を一定の間
隔ごとに互いに入れ替えれば、容量結合の影響を補償す
ることができる。

【００２８】しかし、前記容量結合の補償を十分に行う
ためにはツイスト数を増加しなければならないが、図１
２に示すように、Ｒ＊Ｃ遅延の影響が大きい長距離のセ
ンス線対において、異なる配線層への接続が、ツイスト
のための多数のコンタクトホール１０を介して繰り返さ
れるので、寄生抵抗の増加や容量の不均衡が大きくな
り、逆に動作マージンが低下するという問題を生じる。

【００２９】さらに、図７を用いて説明したように、セ
ンス線対５、６を駆動するローカルセンスアンプ４がセ
ンス線対５に分散して接続されるため、読み出し特性に
位置依存性が生じる。

【００３０】例えば図１３に示すように、ツイストされ
たセンス線の片側の中間点にローカルセンスアンプ４、
又は直接カラムセレクト手段３が接続されれば、その接
続点からグローバルセンスアンプまでの間の容量のバラ
ンスが不均一となり、ツイストされたセンス線に容量の
不均衡を生じ、読み出し特性の位置依存性を生じる原因
になる。

【００３１】以上、記憶情報を読み出すセンス線対を例
として説明したが、書き込みデータをメモリセルアレイ
に転送するデータ線についても同様の問題があり、従
来、大容量の半導体記憶装置の動作速度の向上や、動作
マージン改善の大きな障害になっていた。

【００３２】

【発明が解決しようとする課題】上記したように従来の
半導体記憶装置は、記憶データの読み出し、書き込みに
用いるセンス線やデータ線間の容量結合の影響が大き
く、読み出し、書き込み速度の低下や動作マージンの減
少を生じるという問題があった。

【００３３】本発明は、上記の問題点を解決すべくなさ
れたもので、前記センス線やデータ線の容量結合の影響
を軽減し、高速で動作マージンの大きい半導体記憶装置
を提供することを目的とする。

【００３４】

【課題を解決する手段】本発明の半導体記憶装置は、周
辺回路に配置された書き込み制御回路からメモリセルア
レイのカラム選択手段に書き込みデータを転送するデー
タ線を用いて、メモリセルアレイのカラム選択手段から
周辺回路に配置されたセンスアンプに読み出しデータ信
号を転送するセンス線をシールドすることを特徴とす
る。また、逆に前記センス線を用いて前記データ線をシ
ールドすることを特徴とする。

【００３５】すなわち、読み出し動作時にはセンス線に
読み出しデータ信号が転送されるが、データ線は一定電
圧となり、書き込み動作時にはデータ線に書き込みデー
タが転送されるが、センス線は一定電圧となるので、半
導体記憶装置の読み出し及び書き込み動作において、前
記センス線及びデータ線を互いに他のシールド線として
利用することができる。

【００３６】具体的には本発明の半導体記憶装置は、メ
モリセルアレイのカラムに設けられたカラム選択手段
と、前記メモリセルアレイの周辺回路に設けられたセン
スアンプと、前記周辺回路に設けられた書き込み制御回
路と、前記カラム選択手段から前記センスアンプに読み
出しデータ信号を転送するセンス線と、前記書き込み制
御回路から前記カラム選択手段に書き込みデータを転送
するデータ線とを備え、かつ、前記センス線及びデータ
線が交互に平行に配置された複数の前記センス線及びデ
ータ線からなるバス配線を具備することを特徴とする。

【００３７】また、本発明の半導体装置は、メモリセル
アレイのカラムに設けられた第１のセンスアンプと、前
記メモリセルアレイの周辺回路に設けられた第２のセン
スアンプと、前記周辺回路に設けられた第１の書き込み
制御回路と、前記カラムに設けられた第２の書き込み制
御回路と、前記第１のセンスアンプから前記第２のセン
スアンプに読み出しデータ信号を転送するセンス線と、
前記第１の書き込み制御回路から前記第２の書き込み制
御回路に書き込みデータを転送するデータ線とを備え、
かつ、前記センス線及びデータ線が交互に平行に配置さ
れた複数の前記センス線及びデータ線からなるバス配線
を具備することを特徴とする。

【００３８】好ましくは、前記第１のセンスアンプ、及
び前記第２の書き込み制御回路は、それぞれカラム選択
ゲートを介して複数のカラムから選択された１個のカラ
ムに接続されることを特徴とする。

【００３９】また、前記センス線は、相補の読み出しデ
ータ信号を転送する互いに隣接する１対の信号線からな
るものであっても良いし、前記センス線及び前記データ
線は、それぞれ相補の読み出しデータ信号及び相補の書
き込みデータを転送する互いに隣接する１対の信号線か
らなるものあっても良い。

【００４０】また、前記センス線は、相補の読み出しデ
ータ信号を転送する第１の１対の信号線からなり、前記
データ線は、相補の書き込みデータを転送する第２の１
対の信号線からなるものであって、かつ、前記バス配線
は、前記第１、第２の１対の信号線に属する各１本の信
号線が交互に平行に配置されることにより構成しても良
い。また、前記半導体記憶装置において、前記センス線
及び前記データ線は、それぞれ異なる配線層に形成され
ても良い。

【００４１】また好ましくは、前記センス線により相補
の信号として転送される前記読み出しデータ信号の電圧
振幅は、電源電圧に比べて小さい中間電圧振幅であるこ
とを特徴とする。

【００４２】また好ましくは、前記半導体記憶装置は、
前記バス配線の両側の縁に沿って前記バス配線に隣接す
るように平行に配置された、一定電圧のシールド配線を
さらに具備することを特徴とする。

【００４３】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。はじめに図１を用いて、以
下の実施の形態に共通な、本発明の半導体記憶装置全体
の回路構成の一例を説明する。

【００４４】図１に示す半導体記憶装置は、半導体チッ
プ１００の上に形成された４個のメモリセルアレイ１１
と、メモリセルアレイ１１の１辺に沿って形成されたカ
ラム選択手段１３と、これに隣接して形成された第１の
センスアンプ及び第２の書き込み制御回路からなる領域
１４と、メモリセルアレイ１１の１辺に沿って平行に配
置された前記領域１４との接続線を備えるバス配線１５
と、第２のセンスアンプ及び第１の書き込み制御回路か
らなる領域１７と、バス配線１５及び前記領域１７を互
いに接続するバス配線接続部１６と、読み出しデータ信
号及び書き込みデータの入出力部１８と、その他の周辺
回路１９とから構成される。

【００４５】本発明の半導体記憶装置は、必ずしも全て
第１のセンスアンプ及び第２の書き込み制御回路からな
る領域１４を備えるものではなく、バス配線１５とカラ
ム選択手段１３とが直接接続される場合もある。

【００４６】図１において、本発明の目的とするところ
は、特に記憶データの読み出し及び書き込みに用いるセ
ンス線及びデータ線間の容量結合の影響が大きく、読み
出し及び書き込み速度の低下や動作マージン減少の原因
となるバス配線１５及びバス配線接続部１６に関するバ
ス配線の構成に関するものである。

【００４７】次に、図２を用いて第１の実施の形態につ
いて説明する。図２は、第１の実施の形態に係るバス配
線１５、バス配線接続部１６及びこれにつながる回路を
示す部分拡大図である。

【００４８】半導体記憶装置の読み出し動作において、
メモリセルアレイ１１のビット線から読み出された読み
出しデータ信号は、複数のトランジスタスイッチからな
るカラム選択手段１３を介して第１のセンスアンプ１４
に接続され、この第１のセンスアンプ１４から周辺回路
領域に形成された第２のセンスアンプ１７まで、バス配
線１５、１６を構成するセンス線Ｓを介して読み出しデ
ータ信号が転送される。第２のセンスアンプ１７におい
て、所要の信号レベルに増幅された後、Ｉ／Ｏ１８を介
して読み出しデータが外部に出力される。

【００４９】また、半導体記憶装置の書き込み動作にお
いて、Ｉ／Ｏ回路１８を介して外部から書き込まれた書
き込みデータは、第１の書き込み制御回路１７で増幅さ
れ、バス配線１５、１６を構成するデータ線Ｄを介して
第２の書き込み制御回路１４に転送され、カラム選択手
段１３で選択されたビットを介してメモリセルに書き込
まれる。

【００５０】図２に示すバス配線１５、１６において、
読み出し用のセンス線Ｓと書き込み用のデータ線Ｄとが
それぞれ１本の線として示されているが、必ずしもセン
ス線及びデータ線は１本の線に限定されるものではな
い。

【００５１】読み出しデータ信号が相補の信号からなる
場合には、前記センス線は１対のセンス線（センス線
対）となり、また書き込みデータが相補のデータからな
る場合には、前記データ線は１対のデータ線（データ線
対）となる。

【００５２】センス線がセンス線対からなりデータ線が
１本の線からなる場合や、センス線が１本の線からなり
データ線がデータ線対となる場合や、またセンス線及び
データ線が共にセンス線対及びデータ線対からなる場合
がある。

【００５３】第１の実施の形態に係る半導体記憶装置に
おいて、センス線は、読み出し動作時に電圧レベルの変
化を生じ、書き込み動作時にはプリチャージ状態にある
ため、電源電圧レベル又は接地レベルのような固定電圧
レベルにある。一方、データ線は、書き込み動作時に電
圧レベルの変化を生じ、読み出し動作時にはプリチャー
ジ状態にあるため、電源電圧レベル又は接地レベルのよ
うな固定電圧レベルにある。

【００５４】すなわち、センス線及びデータ線は、同時
に電圧レベルの変化を生じることがなく、一方が動作し
ている場合は、他方の電圧レべルは固定されているの
で、図２に示すように、センス線とデータ線とを交互に
平行に配置することにより、互いに他方の信号線に対し
てシールド線として作用することができる。このように
して、記憶データの読み出し、書き込み動作の速度と動
作マージンを改善することができる。

【００５５】なお、図２に示す第１の実施の形態におい
て、バス配線１５、１６の縁に位置するセンス線又はデ
ータ線の外側には、隣接する信号線が存在しないので、
前記書き込み又は読み出し信号線によるシールド効果に
不均衡を生じる。これを回避するためには、図２に示す
ように、バス配線１５、１６の外周に隣接するように接
地線（又は一定電圧の線）Ｇを配置すれば良い。

【００５６】このようにすれば、センス線及びデータ線
からなるバス配線において、従来容量結合の問題を回避
する方法の１つとして考えられてきた、各センス線及び
データ線の間にそれぞれシールド線Ｇ配置する手段に比
べて、単にバス配線の外周にのみシールド線Ｇを配置す
ればよいので、前記センス線及びデータ線が各１本の信
号線からなる場合には、バス配線の占有面積を約１／２
に縮小することが可能になる。

【００５７】前記第１の実施の形態の効果は、前記セン
ス線及び前記データ線のいずれか又は両方が相補信号を
転送する１対の線からなる場合にも同様に有効である。
また、先に述べたように、バス配線１５とカラム選択手
段１３とが、第１のセンスアンプ１４を介することなく
直接接続される場合もあるが、この場合にも前記第１の
実施の形態の効果が同様に有効であることはいうまでも
ない。

【００５８】なお、図２に示すように、カラム選択手段
１３に接続された第１のセンスアンプ及び第２の書き込
み制御回路１４、又はそのいづれかを用いる回路構成
は、特に大容量の半導体記憶装置の回路構成として有用
である。

【００５９】次に、図３（ａ）、図３（ｂ）を用いて、
第２の実施の形態について説明する。第２の実施の形態
の半導体記憶装置は、前記第１、第２のセンスアンプを
接続するセンス線が相補の読み出しデータ信号を転送す
るセンス線対Ａ、／Ａ乃至Ｆ、／Ｆからなり、前記第
１、第２の書き込み制御回路を接続するデータ線が相補
の書き込みデータを転送するデータ線対Ａ、／Ａ乃至
Ｆ、／Ｆからなる場合について説明する。

【００６０】第２の実施の形態におけるセンス線対Ａ、
／Ａ乃至Ｆ、／Ｆ及びデータ線対Ａ、／Ａ乃至Ｆ、／Ｆ
の配置を図３（ａ）、図３（ｂ）に示す。ここでは、互
いに隣接するセンス線対と、互いに隣接するデータ線対
とが、交互に平行に配置される。

【００６１】ここでは一例として、それぞれ６組のセン
ス線対とデータ線対とを配置する場合が示されている
が、複数組の同数のセンス線対とデータ線対について、
同様に配置されることはいうまでもない。この場合セン
ス線対とデータ線対の数は互いに等しいので、全てのセ
ンス線対とデータ線対を余すところなく交互に平行に配
置することができる。

【００６２】第２の実施の形態において、相補の読み出
しデータ信号を転送するセンス線対は、読み出し動作時
に電圧レベルの変化を生じ、書き込み動作時にはプリチ
ャージ状態にあるため、電源電圧レベル又は接地レベル
のような固定電圧レベルにあるが、相補の書き込みデー
タを転送するデータ線対は、書き込み動作時に電圧レベ
ルの変化を生じ、読み出し動作時にはプリチャージ状態
にあるため、電源電圧レベル又は接地レベルのような固
定電圧レベルにある。

【００６３】すなわち、センス線対及びデータ線対は、
同時に電圧レベルの変化を生じることがなく、一方が動
作している場合は他方の電圧レべルは固定されているの
で、図３（ａ）、図３（ｂ）に示すように、センス線対
とデータ線対とを交互に平行に配置することによりバス
配線を構成し、センス線対とデータ線対を互いに他のシ
ールド線として用いることができる。

【００６４】なお、第２の実施の形態において、バス配
線の縁に位置するセンス線又はデータ線の外側には隣接
する信号線が存在しないので、前記書き込み又は読み出
し信号線によるシールド効果に不均衡を生じる。これを
回避するためには図３（ｂ）に示すように、バス配線の
両側に隣接して接地線（又は一定電圧の線）Ｇを配置す
れば良い。

【００６５】容量結合の問題を回避する方法の１つとし
て、図１０に示すように、各センス線対及びデータ線対
Ａ、／Ａ、及び、Ｂ、／Ｂ、及びＣ、／Ｃの間に、シー
ルド線Ｇを設ける手段が考えられる。

【００６６】しかし、この場合、対をなす各２本のセン
ス線、データ線に対してそれぞれ１本のシールド線Ｇを
設けなければならないので、センス線対及びデータ線対
からなるバス配線の占有面積が大幅に増加する。例えば
シールド線Ｇの太さがセンス線及びデータ線と同一であ
るとすれば、シールド線Ｇを設けることにより、バス配
線の占有面積は１．５倍に増加する。従って、第２の実
施の形態を用いればバス配線の占有面積が、従来の約１
／１．５に削減され、チップサイズの大幅な縮小を図る
ことが可能になる。

【００６７】なお、第２の実施の形態において、前記バ
ス配線が第１のセンスアンプ及び第２の書き込み制御線
を介してカラム制御手段に接続される場合について説明
したが、バス配線とカラム選択手段とが直接接続される
場合にも前記第２の実施の形態が有効であることはいう
までもない。

【００６８】次に図４（ａ）、図４（ｂ）を用いて本発
明の第３の実施の形態について説明する。第３の実施の
形態では、センス線が各２本のセンス線対Ａ、／Ａ乃至
Ｆ、／Ｆからなり、データ線は各１本の信号線Ａ乃至Ｆ
からなり、これらのセンス線対とデータ線とが交互に平
行に配置される場合について説明する。

【００６９】ここで、書き込みデータを転送するデータ
線を各１本とする理由は、読み出しデータ信号はビット
線に現れる微小な電位差を増幅する上で、１対の相補信
号として転送することが望ましいが、書き込みデータは
通常のロジック回路と同等な電圧振幅の書き込みデータ
を外部から入力し、通常のロジック信号と同様に１本の
データ線で転送され、カラム選択手段に接続された書き
込み回路で相補信号に変換する方が効率が良い場合があ
るためである。

【００７０】この場合にも、読み出し時において、前記
各１本の書き込みデータ線は、各２本の読み出しセンス
線対のシールド線として作用する。このように、各２本
のセンス線対と各１本のデータ線を交互に平行に配置す
ることにより、シールド用のダミー配線を配置したり信
号線対をツイストさせたりすることなく、隣り合う信号
線間の容量結合の影響を回避することができる。

【００７１】さらに、図４（ｂ）に示すように、複数の
平行配線からなるバス配線の縁に位置する信号線の容量
結合を、内部の信号線の容量結合と揃えるためには、バ
ス配線の両側にのみ隣接してシールド線Ｇを配置すれば
良い。このようにすれば、本第３の実施の形態におい
て、前記第１、第２の実施の形態と同様に、半導体記憶
装置のチップサイズの縮小を図ることができる。

【００７２】次に、図５（ａ）、図５（ｂ）を用いて、
第４の実施の形態について説明する。第４の実施の形態
は、前記第３の実施の形態をさらに発展させた例であ
り、図５（ａ）、図５（ｂ）に示すように、センス線及
びデータ線が共に各２本のセンス線対及びデータ線対
Ａ、／Ａ乃至Ｆ、／Ｆからなり、それぞれセンス線対及
びデータ線対に属する各１本の信号線が、互いに隣接す
るように交互に平行に配置される。

【００７３】このように、データ線対とセンス線対を各
１本ずつ交互に平行に配置することにより、全ての信号
線に対して、その両隣りが実質的なシールド線として作
用する。図３（ａ）、図３（ｂ）及び図４（ａ）、図４
（ｂ）に示す前記第２、第３の実施の形態においては、
相補のセンス線対を構成する各２本の隣接する信号線が
互いにシールドされることなくそのまま配置されるた
め、センス線対で転送される相補の読み出しデータ信号
が必ず“Ｈ”と“Ｌ”の逆の電圧レベルとなり、センス
線対間の容量結合が互いの変化を阻害する方向に作用す
るという問題が残される。

【００７４】しかし、図５（ａ）、図５（ｂ）に示す第
４の実施の形態では、隣り合う信号線の一方が、動作状
態において固定電圧レベルにあるため、センス線対を構
成する２本の線間の電圧変化に対して互いに容量結合に
よる影響を及ぼすことがなくなり、読み出し速度の低下
やばらつきを抑制することが可能になる。

【００７５】なお、図２に示す第１の実施の形態におい
て説明したように、バス配線の縁に位置するセンス線又
はデータ線のシールド効果の不均衡を回避するために
は、図５（ｂ）に示すように、バス配線の両側に隣接し
て接地線Ｇを配置すれば良い。

【００７６】このようにすれば、先に第１の実施の形態
で説明したように、従来の各センス線及びデータ線の間
にそれぞれシールド線Ｇを配置する手段に比べてバス配
線の占有面積を約１／２に縮小することが可能になる。

【００７７】次に、図６（ａ）、図６（ｂ）を用いて本
発明の第５の実施の形態について説明する。図６（ａ）
は、同一配線層内において、前記第４の実施の形態で説
明したように、センス線対Ａ、／Ａ及びデータ線対Ａ、
／Ａに属する各１本の信号線が、互いに隣接するように
交互に平行に配置された場合の、信号線に対して垂直な
面内における断面図である。

【００７８】また、図６（ｂ）は、互いに異なる配線層
内において、センス線対Ａ、／Ａ、及び、Ｂ、／Ｂと、
データ線対Ａ、／Ａ、及び、Ｂ、／Ｂとにそれぞれ属す
る各１本の信号線が、互いに隣接するように交互に平行
に配置された場合の、信号線に対して垂直な面内におけ
る断面図である。

【００７９】図６（ｂ）のように、センス線対と異なる
配線層にデータ線対が配置される場合には、センス線対
に属する隣接する信号線の破線で示す線間容量結合に対
して、センス線対に属する第１層の信号線と、これに隣
接するデータ線に属する第２層の信号線との間の、実線
で示す層間容量結合の作用が加わり、例えばデータ線を
一定の電圧（例えば接地）にすれば、前記データ線が前
記センス線に対してシールド線としての作用を及ぼすこ
とが可能になる。

【００８０】図６（ｂ）から明らかなように、図３
（ａ）、図３（ｂ）及び図４（ａ）、図４（ｂ）に示す
第２、第３の実施の形態において、センス線とデータ線
が上下の異なる配線層に形成される場合でも、互いに隣
り合う前記センス線及びデータ線の間には、図６（ｂ）
の実線で示す容量結合の作用が加わるので、同様に前記
データ線が前記センス線に対してシールド線としての作
用を及ぼすことが可能になる。

【００８１】図６（ｂ）に示す第５の実施の形態は、セ
ンス線、データ線の信号線幅を大きくして配線抵抗を小
さくするデバイス、例えばＳＲＡＭ等について特に有効
な手段となる。

【００８２】また、図６（ａ）、図６（ｂ）において、
センス線及びデータ線からなるバス配線の縁に位置する
センス線又はデータ線の容量結合の不均衡を回避するた
めには、バス配線の両側に隣接してシールド線を形成す
れば良い。なお、図６（ｂ）において、このようなシー
ルド線を第１層又は第２層に配置することができる。第
１層及び第２層に配置して最適化すればさらに良好な結
果が得られる。

【００８３】なお本発明は上記の実施の形態に限定され
ることはない。その他本発明の要旨を逸脱しない範囲
で、種々変形して実施することができる。

【００８４】

【発明の効果】上述したように、本発明の半導体記憶装
置によれば、読み出し用のセンス線と書き込み用のデー
タ線とが同時に動作しないことを利用して、読み出し、
書き込み動作において互いに他をシールド線として用い
ることにより、隣接する信号線間又は各２本の信号線か
らなる信号線対の間の線間容量によるクロストークの問
題が排除され、読み出し速度の低下やばらつきを回避
し、データ依存性がない動作の安定した高速・大容量の
半導体記憶装置を提供することが可能になる。

【図面の簡単な説明】

【図１】本発明の半導体記憶装置の構成を示す図。

【図２】第１の実施の形態に係るセンス線、データ線及
びシールド線の配置を示す図。

【図３】第２の実施の形態に係るセンス線、データ線及
びシールド線の配置を示す図であって、（ａ）はセンス
線対とデータ線対とが交互に平行に配置されたバス配線
の構成を示す図。（ｂ）はセンス線対とデータ線対から
なるバス配線の両側にシールド線を配置した構成を示す
図。

【図４】第３の実施の形態に係るセンス線、データ線及
びシールド線の配置を示す図であって、（ａ）はセンス
線対と１本のデータ線とが交互に平行に配置されたバス
配線の構成を示す図。（ｂ）はセンス線対と１本のデー
タ線からなるバス配線の両側にシールド線を配置した構
成を示す図。

【図５】第４の実施の形態に係るセンス線、データ線及
びシールド線の配置を示す図であって、（ａ）はセンス
線対とデータ線対とが各１本ずつ交互に平行に配置され
たバス配線の構成を示す図。（ｂ）はセンス線対とデー
タ線対とが各１本ずつ交互に平行に配置されたバス配線
の両側にシールド線を配置した構成を示す図。

【図６】第５の実施の形態に係るセンス線対及びデータ
線対の配置を示す断面図であって、（ａ）はセンス線対
とデータ線対が同一配線層に形成される場合を示す図。
（ｂ）はセンス線対とデータ線対が異なる配線層に形成
される場合を示す図。

【図７】従来のメモリセルアレイの読み出し回路の構成
例を示す図。

【図８】“１”、“０”データが交互に転送される場合
にセンス線対の配置により生じる従来の問題点を示す
図。

【図９】“１”データのみが転送される場合にセンス線
対の配置により生じる従来の問題点を示す図。

【図１０】センス線対の間にシールド線を設けた従来の
配置を示す図。

【図１１】センス線対にツイストを設けた従来のセンス
線対の配置を示す図。

【図１２】コンタクトホールを介して接続される従来の
ツイストにおける交差部の構造を示す図。

【図１３】従来のツイストの中間点にローカルセンスア
ンプ又は直接カラム選択手段が接続される場合を示す
図。

【符号の説明】

１、１１…メモリセルアレイ ２…ビット線 ３、１３…カラム選択手段 ４…ローカルセンスアンプ ５、６…センス線 ７…グローバルセンスアンプ ８…出力回路 １０…コンタクトホール １４…第１センスアンプ及び第２書き込み制御回路 １５…バス配線 １６…バス配線接続部 １７…第２センスアンプ及び第１書き込み制御回路 １８…入出力部 １９…周辺回路 １００…半導体チップ

Claims (9)

【特許請求の範囲】
1. 【請求項１】 メモリセルアレイのカラムに設けられた
   カラム選択手段と、 前記メモリセルアレイの周辺回路に設けられたセンスア
   ンプと、 前記周辺回路に設けられた書き込み制御回路と、 前記カラム選択手段から前記センスアンプに読み出しデ
   ータ信号を転送するセンス線と、 前記書き込み制御回路から前記カラム選択手段に書き込
   みデータを転送するデータ線とを備え、 かつ、前記センス線及び前記データ線が交互に平行に配
   置されたバス配線を具備することを特徴とする半導体記
   憶装置。
2. 【請求項２】 メモリセルアレイのカラムに設けられた
   第１のセンスアンプと、 前記メモリセルアレイの周辺回路に設けられた第２のセ
   ンスアンプと、 前記周辺回路に設けられた第１の書き込み制御回路と、 前記カラムに設けられた第２の書き込み制御回路と、 前記第１のセンスアンプから前記第２のセンスアンプに
   読み出しデータ信号を転送するセンス線と、 前記第１の書き込み制御回路から前記第２の書き込み制
   御回路に書き込みデータを転送するデータ線とを備え、 かつ、前記センス線及びデータ線が交互に平行に配置さ
   れた複数の前記センス線及びデータ線からなるバス配線
   を具備することを特徴とする半導体記憶装置。
3. 【請求項３】 前記第１のセンスアンプ、及び前記第２
   の書き込み制御回路は、それぞれカラム選択ゲートを介
   して複数のカラムから選択された１個のカラムに接続さ
   れることを特徴とする請求項２記載の半導体記憶装置。
4. 【請求項４】 前記センス線は、相補の読み出しデータ
   信号を転送する互いに隣接する１対の信号線からなり、
   前記バス配線は、前記１対の信号線と前記データ線とが
   交互に平行に配置されることにより構成されることを特
   徴とする請求項１、２のいずれか１つに記載の半導体記
   憶装置。
5. 【請求項５】 前記センス線は、相補の読み出しデータ
   信号を転送する互いに隣接する第１の１対の信号線から
   なり、前記データ線は、相補の書き込みデータを転送す
   る互いに隣接する第２の１対の信号線からなるものであ
   って、前記バス配線は、前記第１、第２の１対の信号線
   が交互に平行に配置されることにより構成されることを
   特徴とする請求項１、２のいずれか１つに記載の半導体
   記憶装置。
6. 【請求項６】 前記センス線は、相補の読み出しデータ
   信号を転送する第１の１対の信号線からなり、前記デー
   タ線は、相補の書き込みデータを転送する第２の１対の
   信号線からなるものであって、前記バス配線は、前記第
   １、第２の１対の信号線に属する各１本の信号線が交互
   に平行に配置されることにより構成されることを特徴と
   する請求項１、２のいずれか１つに記載の半導体記憶装
   置。
7. 【請求項７】 前記センス線及び前記データ線は、それ
   ぞれ異なる配線層に形成されることを特徴とする請求項
   １、２のいずれか１つに記載の半導体記憶装置。
8. 【請求項８】 前記センス線により相補の信号として転
   送される前記読み出しデータ信号の電圧振幅は、電源電
   圧に比べて小さい中間電圧振幅であることを特徴とする
   請求項４記載の半導体記憶装置。
9. 【請求項９】 前記バス配線の両側の縁に沿って、前記
   バス配線に隣接するように平行に配置された一定電圧の
   シールド配線を具備することを特徴とする請求項１、
   ２、及び請求項４乃至６のいずれか１つに記載の半導体
   記憶装置。