KR960003658B1 - Nand형 메모리 장치 및 그 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제1도는 기본적인 NAND형 메모리 셀의 회로도.
제2도는 종래 기술에 따른 메모리셀의 레이 아웃(Lay Out)을 도시한 도면.
제3a도 및 3b도는 각각 제2도의 A-A, B-B선을 따라 자른 단면도.
제4도는 본 발명에 따른 메모리 셀의 레이 아웃을 도시한 도면.
제5a도 및 5b도는 각각 제4도의 A-A, B-B선을 따라 자른 단면도.
제6a도 내지 6d도는 본 발명에 따른 메모리 셀의 제조공정을 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 기판 2 : 게이트 산화물
3 : 게이트 전극 4 : 질화막
5 : 콘택 패드 6 : 연결 패턴
7 : 포토레지스트 패턴 8 : 산화물 층
9 : 비트라인용 금속층 Q1, Q4: 증가형 트랜지스터
Q2, Q3: 공핍형 트랜지스터
본 발명은 NAND형 메모리 장치 및 그 제조방법에 관한 것으로, 특히 메모리 셀의 비트라인 콘택 구조를 개선하여 사이즈를 감소시킨 NAND형 메모리 장치 및 그 제조방법에 관한 것이다.
메모리 셀의 사이즈를 축소시켜 반도체 칩의 집적도를 높이려는 연구는 지금도 세계 유수의 반도체 회사들에서 활발히 진행되고 있다.
종래의 기술을 첨부된 도면을 참조하여 설명하면 다음과 같다.
제1도는 기본적인 NAND형 메모리 셀의 회로도, 증가형(Enhancement)트랜지스터 Q1, Q4및 공핍형(Depletion) 트랜지스터 Q2, Q3는 좌측 또는 우측의 스트링(String)을 선택하기 위해 설치된 선택 트랜지스터(Select Transister)이며, 워드라인 WL1내지 WLm사이에 있는 셀들에는 프로그램하고자 하는 코드에 따라 선택적으로 증가형 트랜지스터 또는 공핍형 트랜지스터를 배치하게 된다.
제2도는 종래의 기술로 제1도에서 점선으로 표시된 부분을 도시한 레이 아웃도로서, 선택 게이트(S1,S2), 워드라인(WL1), 액티브영역, 비트라인콘택, 비트라인 금속, 공핍형 마스크의 위치를 알수가 있다.
제3a도 및 제3b도는 제2도의 A-A, B-B선을 따라 도시한 단면도로서, 반도체 기판(1)위에 게이트 산화물(2)과 게이트 전극(3)를 형성한 다음, n+이온 주입 및 열처리 공정을 통하여 소오스/드레인용 n+영역(11,12,13)을 형성한 다음, 공핍형 마스크를 이용하여 n-이온을 공핍형 트랜지스터의 게이트전극(3)의 하부로 반도체기판(1)으로 주입다음, 전체적으로 산화막물층(8)을 형성하고, 증가형 트랜지스터의 소오스용 n+영역(11)에 콘택되는 비트라인용 금속층(9)을 형성한 것이다.
종래의 비트라인 콘택구조에 의하면, 비트라인 콘택의 중심에서 S1의 가장자리까지의 거리는 a+b+c로서, 예를 들어 a=0.5㎛, b=0.5㎛, c=0.1㎛로 설정하면, a+b+c=11㎛가 되는데, 상기c는 절연막 두께, b는 비트라인 콘택과 비트라인 금속과의 거리를 의미하는 것으로 메모리 셀의 사이즈를 축소하고자 할때 상기한 거리이하로 축소시키기는 어려운 것이다.
따라서, 본 발명은 이러한 메모리 장치의 집적도 향상을 위한 연구의 하나로서, 콘택과 관련된 디자인 룰(Deesign Rule)을 축소시킴으로써, 칩의 집적도를 높일 수 있고 실용성 있는 메모리 장치 및 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은 상기 게이트 전극이 직교하는 방법으로 직렬로 연결되도록 구비된 다수의 MOS트랜지스터와, 상기 트랜지스터에서 번갈아가면서 두개 중에서 하나의 트랜지스터의 소오스 및 드레인이 접속되도록 구비된 연결 패턴 패턴과, 상기 연결 패턴에 의해 소오스 및 드레인이 접속되지 않은 트랜지스터의 공통 소오스에 접속되어 상기 공통 소오스에 인접되는 트랜지스터의 게이트 전극의 상부와 일정부분까지 오버랩되도록 구비되는 콘택 패드와, 전체구조 상부에 구비된 산화물층과, 상기 콘택 패드에 전기적으로 접속되도록 구비되는 비트라인용 금속층을 포함하는 것을 특징으로 한다.
상기한 목적을 달성하기 위한 본 발명의 제조방법은 NAND형 메모리 장치를 제조하는 방법에 있어서, 반도체 기판 상부에 게이트 산화물과 게이트전극용 도전층 및 질화막을 순차적으로 증착한 다음, 마스크를 이용한 식각 공정으로 상기 질화막 및 도전충을 식각하여 게이트 전극을 형성하는 단계와, 상기 게이트 전극의 측벽에 산화물 스페이서를 형성하고, n+이온을 주입하여 소오스/드레인용 n+영역을 형성하는 단계와, 도전층을 전체적으로 증착하고 마스크를 이용한 식각공정으로 공통 소오스인 n+영역에 접속되는 콘택 패드와 n+영역들 각각 연결하는 연결 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 제거하고, 전체적으로 산화물층을 형성시킨 다음, 상기 콘택패드가 노출되는 비트라인 콘택홀을 형성하는 단계와, 비트라인용 금속층을 증착하는 단계로 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조로 하여 본 발명을 상세히 설명하기로 한다.
본 발명은 상기한 바와 같은 비트라인 콘택에 위한 셀 사이즈 축소방해요소를 제거함과 동시에 S1, S2에 응용되는 증가형 트랜지스터 Q1, Q4및 공급형 트랜지스터 Q2, Q3도 간단히 형성시킬 수 있게 한 것이다.
제4도는 본 발명에 따른 NAND형 메모리 셀의 레이 아웃을 도시한 것으로, 선택 게이트 S1,S2는 비트 라인 콘택을 중심으로 S1', S2'와 비트라인 콘택을 중심으로 대됨을 도시한다.
제5a도 및 5b도는 각각 제4도의 A-A, B-B선을 따라 도시한 단면도로서, 반도체 기판(1)위에 게이트 산화물(2)과 게이트 전극(3) 및 질화막(4)의 패턴을 형성한 다음, 상기 게이트 산화물(2)과 게이트 전극(3) 및 질화막(4)의 패턴의 측벽에 산화물 스페이서(5)을 형성하고, 상기 n+이온 주입 및 처퍼리 공정을 통하여 소오스/드레인용 n+영역(11,12,13)을 형성한 다음, 상기 증가형 트랜지스터중의 공통 소오스인 n+영역(12)과 n+영역(13)을 전기적으로 접속한 연결 패턴(6')을 형성하는 동시에 남아있는 n+영역(11)에 접송되어 상기S1 게이트 상부에 있는 질화막(4)의 일부까지 연장되는 콘택패드(6″)을 형성하고, 전체적으로 산화물층(8)을 형성한 다음, 상기 콘택패드(6″)에 콘택되는 비트라인용 금속충(9)을 형성한 단면도이다.
상기와 같이 본 발명의 메모리 셀에서는 콘택패드(6″)를 S1게이트의 상부 일정부분까지 형성시킴으로서 비트라인용 금속층(9)을 콘택하기 위해 콘택홀을 형성할때 공정 마진이 증대하여 비트라인 콘택의 중심에서 S1의가장자리 까지의 거리를 종래의 구조에 비해 약 1/2수준으로 줄일 수 있다.
또한, 연결 패턴(6')을 이용하여, 트랜지스터 Q2,Q3의 경우에, 소오스/드레인을 쇼트(short)시킴으로서 공핍형 트랜지스터의 역할을 하게할 수 있다.
제6a도 내지 6d도는 제4도의 A-A선을 따라 도시하되 비트라인 콘택을 중심으로 선택 게이트 S1',S2'까지 포함하여 도시한 단면도로서, 본 발명에 의해 메모리 셀의 비트라인 콘택구조를 형성하는 공정이다.
제6a도는 반도체 기판(1)위에 게이트 산화물(2)을 성장시킨 후, 나중에 게이트 전극(3)과 질화막(4)을 형성하고, n+이온을 주입하여 소오스/드레인용 n+영역(11,12,13,12',13')을 형성시킨 상태를 도시한 것이다.
제6a도에 도시한 공정에 뒤이어, 제6b도에 도시된 바와 같이, 저온 산화막(Low Temperature Oxide)등의 산화물로 이루어진 스페이스(5)를 게이트전극(3)의 측벽에 형성시키고, 도전층(6)을 증착한 것으로 상기 도전층(6)은 폴리실리콘 또는 폴리사이드 층으로 형성할수가 있다.
제6C도는 마스크용 포토레지스트 패턴(7)를 형성하고, 노출된 도전층(6)을 식각하여 공통 소오스인 n-영역(11)에 접속되는 콘택패드(6″)와 n+영역들(13',12') 및 (12,13)을 각각 연결하는 연결 패턴(6″)를 형성한 것이다.
여기서 S2, S2'에서와 같이 소오스 및 드레인 영역을 형성하는 n+영역들(13',12',12,13)이 연결 패턴(6')에 의해 서로 연결된 곳은 공핍형 트랜지스터로 형성되고, S1, S1'와 같이 소오스 및 드레인 영역을 형성하는 n+영역(12',11,12)이 서로 연결되지 않은 부분은 증가형 트랜지스터로 형성될 수 있어서, 매우 용이하게 원하는 타입의 트랜지스터를 구성할 수 있다.
제6d도는 상기 포토레지스트 패턴(7)을 제거한 후 산화물 층(8)을 형성시킨 다음, 콘택 마스크를 이용하여 상기 콘택 패드(6″)이 노출되는 비트라인 콘택을 형성시킨후, 비트라인용 금속층(9)을 증착하고 패턴하여 비트라인을 형성한 것이다.
이렇게 본 발명에 의하면 비교적 간단한 공정을 통하여 비트라인 콘택 패드를 게이트 전극의 일정 상부까지 형성하고, 트랜지스터의 소오스와 드레인을 연결하는 연결 패턴을 형성하여 셀 사이즈의 축소를 이룰수 있으며, 연결 패턴에 의해 소오스와 드레인을 접속시켜 디플리션형 트랜지스터를 형성함으로써, 매우 용이하게 공핍형 트랜지스터를 구성할 수 있다.
상기한 본 발명은 NOR형 메모리에 비해 집적도 면에서 유리한 NAND형 메모리 장치의 비트라인 콘택 구조를 개선하여 메모리 셀 사이즈를 감소시킨 것이며, 주로 EPROM, 플레쉬 EEPROM, MASK ROM등의 제품에도 가능한 것이다.
Claims (4)
- 상기 게이트 전극이 직교하는 방향으로 직렬로 연결되도록 구비된 다수의 MOS트랜지스터와, 상기 트랜지스터에서 번갈아가면서 두개 중에서 하나의 트랜지스터의 소오스 및 드레인이 접속되도록 구비된 연결 패턴 패턴과, 상기 연결 패턴에 의해 소오스 및 드레인이 접속되지 않은 트랜지스터의 공통 소오스에 접속되어 상기 공통 소오스에 인접되는 트랜지스터의 게이트의 상부와 일정부분 까지 오버랩되도록 구비되는 콘택 패드와, 전체구조 상부에 구비된 산화물층과, 상기 콘택 패드에 전기적으로 접속되도록 구비된 비트라인용 금속층을 포함하는 NAND형 메모리 장치.
- 제1항에 있어서, 상기 연결 패턴 의해 소오스 및 드레인이 서로 연결된 트랜지스터는 공핍형 트랜지스터가 되는 것을 특징으로 하는 NAND형 메모리 장치.
- 제1항 또는 2항에 있어서, 상기 콘택 패드는 폴리실리콘 또는 폴리사이드로 형성되는 것을 특징으로 하는 NAND형 메모리 장치.
- NAND형 메모리 장치를 제조하는 방법에 있어서, 반도체 기판 상부에 게이트 산화물과 게이트전극용 도전층 및 질화막을 순차적으로 증착한 다음, 마스크를 이용한 식각 공정으로 상기 질화막 및 도전층을 식각하여 게이트전극을 형성하는 단계와, 상기 게이트전극의 측벽에 산화물 스페이서를 형성하고, n+이온을 주입하여 소오스/드레인용 n+영역을 형성하는 단계와, 도전층을 전체적으로 증착하고 마스크를 이용한 식각공정으로 공통소오스인 n+영역에 접속되는 콘택 패드와 n+영역들 각각 연결하는 연결 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 제거하고, 전체적으로 산화물층을 형성시킨 다음, 상기 콘택 패드가 노출되는 비트라인 콘택홀을 형성하는 단계와, 비트라인용 금속층을 증착하는 단계로 이루어지는 NAND형 메모리장치 제조방법.
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| KR100735753B1 (ko) | 2005-10-04 | 2007-07-06 | 삼성전자주식회사 | 공유된 비트라인을 갖는 플래쉬 메모리 소자 및 그의제조방법 |
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