KR940001402A - Nand형 메모리 장치 및 그 제조방법 - Google Patents

Nand형 메모리 장치 및 그 제조방법 Download PDF

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Abstract

본 발명은 메모리 셀의 비트라인 콘택(Bit Line Contact)구조를 개선하여 셀의 사이즈를 감소시킨 NAND형 메모리 장치 및 그 제조방법에 관한 것으로, 본 발명에 의하면, 콘택 패드층(6)을 이용하여 비트라인 콘택을 이웃하는 트랜지스터의 게 이트 영역 위에까지 형성시킴 으로써 비트라인 콘택에 의한 셀 면적 축소 방해 요소를 제거함과 동시에, 상기 콘택 패드층(6)에 의해 드레인/소오스 영역을 쇼트(short)시켜 공핍형 트랜지스터를 형성할 수 있어서. 매우 용이하게 원하는 타입의 트랜지스터를 구성할 수 있는 NAND형 메모리 장치가 제공된다.

Description

NAND형 메모리 장치 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4도는 본 발명에 따른 메모리 셀의 레이 아웃을 도시한 도면,
제5A도 및 제5B도는 각각 제4도의 A-A, 선 B-B선을 따라 자른 단면도,
제6A도 내지 6B도는 본 발명에 따른 메모리 셀의 제조공정을 도시한 단면도.

Claims (4)

  1. 기판(1)상에 형성된 게이트 영역(3), 소오스/드레인 영역 (n+)을 갖춘 다수의 트랜지스터와, 상기 게이트 영역(3)위에 형성된 질화막(4)과, 상기 게 이트 영 역 (3)의 측벽에 배치된 산화물 스페이서 (5)와, 상기 질화막 (4), 스페이서 (5), 소오스/드레인 영역위에 형성되어, 상기 트랜지스터의 소오스/드레인 영역을 서로 연결시키거나 연결되지 않도록 선택적으로 식각되는 콘택 패드층(6)을 구비하며, 상기 콘택 패드층(6)을 이용하여 비트라인 콘택을 이웃하는 트랜지스터의 게이트 영역 위에까지 형성시킨 비트라인 콘택구조를 가진 NAND형 메모리 장치.
  2. 제1항에 있어서, 상기 콘택 패드층(6)에 의해 소오스/드레인 영역이 서로 연결된 트랜지스터는 공핍형 트랜지스터가 되고 서로 연결되지 않은 트랜지스터는 증가형 트랜지스터로 되는 NAND형 메모리 장치.
  3. 제1항 또는 2항에 있어서, 상기 콘택 패드층(6)은 폴리실리콘 또는 폴리사이드로 헝성되는 NAND형 메모리 장치 .
  4. NAND형 메모리 장치를 제조하는 방법에 있어서, 반도체 기판(1)위에 게이트 산화물(2)을 성장시킨후, 제1폴리층(3)을 증착 및 도핑하고 소정의 질화막(4)을 증착한 다음, 마스크를 이용하여 상기 질화막(4) 및 제 1폴리층(3)을 식각하는 단계와, n+이온 주입 및 열처리 공정을 통하여 소오스/드레인 영역을 형성시키는 단계와, 소정의 산화물을 증착한 후 비등방성 식각을 하여 스페이서(5)를 형성시킨 다옴, 콘택 패드층(6)을 증착 및 도핑하되, 스페 이서와 스페이서 사이의 n+영역의 표면은 노출되게 하여 콘택 패드층(6)과 직접 접촉하게 하는 단계와, 전체적으로 포토레지스트(7)를 바른후에 마스크 공정을 통하여 콘택패드층(6)을 선택적으로 식각하는 단계와, 남아있는 포토레지스트(7)를 전부 제거한 후 소정 의 산화물층 (8)을 형성시 킨 다음 콘택 마스크를 이용하여 비트라인 콘택을 형성시키는 단계와, 금속층(9)을 증착시키고 식각하여 비트라인을 형성시키는 단계를 포함하는 NAND형 메모리 장치 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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US8021978B2 (en) 2005-10-04 2011-09-20 Samsung Electronics Co., Ltd. Methods of fabricating flash memory devices having shared sub active regions

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US8021978B2 (en) 2005-10-04 2011-09-20 Samsung Electronics Co., Ltd. Methods of fabricating flash memory devices having shared sub active regions
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