KR100193896B1 - 박막 트랜지스터 제조방법 - Google Patents

Abstract

본 발명은 박막 트랜지스터(TFT) 제조방법을 제공하는 것으로 , 실리콘기판상에 질화막 패턴을 형성한 후 채널 및 소스/드레인 영역으로 사용되는 폴리실리콘층을 형성하여 채널 굴곡지게 하므로써 채널길이를 증가시켜 소자의 전기적 특성이 향상되고, LDD 구조를 갖는 접합영역을 형성시켜 온/오프비를 증대시킬 수 있는 효과가 있다.

Description

박막 트랜지스터 제조방법

제1a도 내지 제1e도는 본 발명에 따른 박막 트랜지스터 제조방법을 설명 하기 위한 소자의 단면도.

* 도면의 주요부분에 대한 부호의 설명

1 : 실리콘기판 2 : 질화막 패턴

3 : 제1폴리실리콘층 4 : 게이트 산화막

5 : 제2폴리실리콘층 6A : LDD 접합영역

6B : 소스/드레인 접합영역 7 : 산화막 패턴

본 발명은 박막 트랜지스터(Thin Film Transistor : TFT)제조방법에 관한 것으로 특히, 질화막 패턴을 이용하여 TFT의 채널길이를 길게 형성할 수 있는 박막 트랜지스터 제조방법에 관한 것이다.

TFT는 SRAM 및 LCD 장치에 사용되는데, 종래에는 게이트 산화막상에 게이트 전극으로 사용되는 폴리실리콘층을 형성하고, 패터닝한 후 폴리실리콘층을 마스크로 이용하여 불순물 이온을 주입한다. 이렇게 하여 형성된 접합영역간의 채널은 TFT의 오동작을 방지하기 위하여 일정길이가 확보되어야 하는데, TFT의 고집적화를 실현하기 위해서 소자의 면적은 좁게 형성시켜야 하며 따라서 좁은 면적상에 일정길이의 채널을 확보하는데는 여러 가지 어려운 문제점이 발생한다.

따라서 본 발명은 실리콘기판상에 질화막 패턴을 형성한 후 채널 및 소스/드레인 영역으로 사용되는 폴리실리콘층을 형성하여 채널이 굴곡지게 하므로써 일정면적하에서 채널의 길이를 증가시켜 상기한 문제점을 해소할 수 있는 박막 트랜지스터 제조방법을 제공하는데 그 목적이 있다.

상기한 목적을 달성하기 위한 본 발명은 실리콘기판상에 질화막 패턴을 형성하는 단계와, 상기 단계로부터 실리콘기판의 전체 상부면에 제1폴리실리콘층을 형성하는 단계와, 상기 단계로부터 제1폴리 실리콘층상에 게이트 산화막 및 제2폴리 실리콘층을 순차적으로 형성한 후 불순물 이온을 주입하는 단계와, 상기 단계로부터 제2폴리 실리콘층 및 게이트 산화막을 순차적으로 패터닝 한 후 LDD(Lightly Doped Drain)이온을 주입하여 LDD접합영역을 형성하는 단계와, 상기 단계로부터 제2폴리 실리콘층의 측벽 및 상부면에 산화막이 남도록 패턴한 후 소스/드레인 접합영역을 형성하는 단계로 이루어지는 것을 특징으로 한다.

이하, 본 발명에 따른 박막 트랜지스터 제조방법을 첨부도면을 참조하여 상세히 설명하면 다음과 같다.

제1a도 내지 제 1e도는 본 발명에 따른 박막 트랜지스터 제조방법을 설명하기 위한 소자의 단면도로서,

제1a도는 실리콘기판(1)상에 질화막 패턴(2)을 형성한 상태를 도시한다. 질화막 패턴(2)은 LPCVD(Low Pressure CVD)방법으로 1300 내지 1500Å의 두께가 되도록 질화막을 증착한 후 패턴하므로서 형성된다.

제1b도는 실리콘기판(1)의 전체 상부면에 제1폴리실리콘층(3)을 형성한 상태를 도시한다. 제1폴리 실리콘층(3)은 LPCVD 방법으로 2500내지 3500Å의 두께로 형성된다.

제1c도는 제1폴리 실리콘층(3)상에 게이트 산화막(4)및 제2폴리실리콘층(5)을 순차적으로 형성한 후 불순물 이온을 주입한 상태를 도시한다. 여기서 게이트 산화막(4)은 베어 웨이퍼(Bare Wafer)상에서 70Å 정도로 형성시키면 실제 게이트 산화막(4)의 두께는 그 하층에 형성된 제1폴리 실리콘층(3)이 산화되어 160Å의 두께가 된다. 제2폴리 실리콘층(5)은 2500 내지 3500Å정도의 두께가 되도록 형성한 후 인(P) 이온을 주입한다.

제1d도는 제2폴리 실리콘층(5) 및 게이트 산화막(4)을 순차적으로 패터닝 한 후 LDD 이온을 주입하여 LDD접합영역(6A)을 형성한 상태를 도시한다. 즉, 패터닝된 제2폴리 실리콘층(5)을 마스크로 이용하여 LDD이온을 주입하므로써 제1폴리 실리콘층(3)내에 LDD접합영역(6A)이 형성된다.

제 1e도는 제2폴리 실리콘층(5)이 덮히도록 산화막 패턴(7)을 형성한 후 소스/드레인 접합영역(6B)을 형성한 상태를 도시한다. 산화막 패턴(7)은 실리콘기판(1)의 전체 상부면에 산화막을 2500 내지 3000Å의 두께로 형성한 후 선택적 백 에치(Back Etch)를 실시하여 형성되는데, 제2폴리 실리콘층(5)의 측벽에서는 스페이서 형태로 형성되고, 상부면에는 80 내지 120Å의 두께가 남도록 형성된다.

즉, 이렇게하여 형성된 채널길이는 실리콘기판(1)상에 형성된 질화막 패턴(2)으로 인하여 채널을 이루는 제1폴리 실리콘층(3)이 굴곡지게 되므로써 질화막 패턴(2)의 높이 만큼 길어지게 된다.

상술한 바와같이 본 발명에 의하면 실리콘기판상에 질화막 패턴을 형성한 후 채널 및 소스/드레인 영역으로 사용되는 폴리실리콘층을 형성하여 채널이 굴곡지게 하므로써 채널길이를 증가시켜 소자의 전기적 특성이 향상되고, LDD구조를 갖는 접합영역을 형성시켜 온/오프비를 증대시킬 수 있는 탁월한 효과가 있다.

Claims (5)

1. 박막 트랜지스터 제조방법에 있어서, 실리콘기판상에 질화막 패턴을 형성하는 단계와, 상기 단계로부터 실리콘기판의 전체 상부면에 제1폴리실리콘층을 형성하는 단계와, 상기 단계로부터 상기 제1폴리 실리콘층상에 게이트 산화막 및 제2폴리 실리콘층을 순차적으로 형성한 후 불순물 이온을 주입하는 단계와, 상기 단계로부터 상기 제2폴리 실리콘층 및 게이트 산화막을 순차적으로 패터닝한 후 LDD이온을 주입하여 LDD접합영역을 형성하는 단계와, 상기 단계로부터 상기 제2폴리 실리콘층의 측벽 및 상부면에 산화막이 남도록 산화막 패턴을 형성한 후 소스/드레인 접합영역을 형성하는 단계로 이루어지는 것을 특징으로 하는 박막 트랜지스터 제조방법.
2. 제1항에 있어서, 상기 질화막 패턴은 LPCVD방법으로 1300 내지 1500Å의 두께로 형성되는 것을 특징으로 하는 박막 트랜지스터 제조방법.
3. 제1항에 있어서, 상기 제1폴리 실리콘층은 LPCVD방법으로 2500 내지 3500Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 박막 트랜지스터 제조방법.
4. 제1항에 있어서, 상기 제2폴리 실리콘층 2500 내지 3500Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 박막 트랜지스터 제조방법.
5. 제1항에 있어서, 상기 산화막 패턴은 실리콘 기판의 전체상부면에 산화막을 2500 내지 3000Å의 두께로 형성한 후 선택적 백 에치를 실시하여 제2폴리 실리콘층의 측벽에서는 스페이서 형태로 형성되고, 상기 제2폴리 실리콘층의 상부 면에서 는 그 두꼐가 80 내지 120Å으로 형성되는 것을 특징으로 하는 반도체 소자의 박막 트랜지스터 제조 방법.