KR940010568B1 - 전계효과 트랜지스터 및 그 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제 1 도는 종래의 전계효과트랜지스터의 제조공정도.
제 2 도는 본 발명의 전계효과트랜지스터의 제조공정도.
* 도면의 주요부분에 대한 부호의 설명
11 : 실리콘 기판 12 : 필스 산화막
13 : 제1게이트 절연막 14 : 제1폴리게이트
15 : 식각정지층 16 : CVD산화막
17 : 얇게 도핑된 부분 18 : 제2게이트 절연막
19 : PR 20 : 제2폴리게이트
21 : 사이드월 22 : 절연물질
본 발명은 전계효과트랜지스터 및 그 제조방법에 관한 것으로 특히 게이트가 소오스와 드레인을 충분히 덮는 구조, 즉 FOG(Fully Overlapped Source Drain by Gate) MOSFET에 관한 것이다. 그래서 핫 캐리어(Hot Carrier)를 억제시키고 게이트에 의한 드레인 누설전류(GIDL : Gate Induced Drain Leakage라 한다)를 감소시키기에 적합하며, 전계효과트랜지스터(MOSFET) 제조공정을 단순화한 전계효과트랜지스터 및 그 제조방법에 관한 것이다.
종래의 FOG MOSFET 구조의 제조방법은 제 1 도에 도시된 바와 같이, 먼저 P형 실리콘 기판(1)에 게이트 산화막(2)을 형성하고, 제1폴리실리콘층(3)을 데포지션한다. 이어서 공기중에서 산화시키므로서 자연 산화막(4)을 5~10A정도 형성하고, 제2폴리실리콘층(5)을 데포지션한 후, 제1산화막(6)을 증착하고 게이트마스크를 이용한 사진식각공정으로 게이트가 될 영역위의 제1산화막(6)을 남기고 기타의 제1산화막을 에치한다(제 1a 도).
계속해서 상기 자연 산화막(4)까지 제2폴리실리콘(5)을 등방성에치한 후, 저농도불순물(n-) 이온주입을 실시하여 LDD 영역(9)를 형성한다(제 1b 도).
그후 제2실리콘산화막(7)을 데포지션한 후, 에치백하여 사이드 월을 형성한다. 이때 제2실리콘산화막 사이드월 하부의 얇은 자연 산화막(4) 및 제1폴리실리콘층(3)까지 식각시킨다(제 1c 도).
이어서 고농도불순물(n+) 이온주입을 실시하여 소스/드레인 영역(10)을 형성시킨다. 이때 SELOCS(Selective Oxide Coating of Silicon-gate) 산화막(8)을 함께 형성한다(제 1d 도).
이와 같은 구조의 전계효과 트랜지스터는, 소자를 만들기 위한 공정이 복잡하며 소스 및 드레인 전체를 게이트가 덮기 때문에 오버랩(Overlap) 캐패시턴스가 증가하게 되며, GIDL이 증가하게 되는 문제점이 있다.
본 발명은 이와 같은 문제점을 해결하기 위한 전계효과트랜지스터의 제조방법으로서, 실리콘 기판에 필드산화막, 제1게이트산화막층, 제1폴리실리콘층, 식각정지층, 산화막층을 차례로 형성하고, 사진식각공정으로 제1폴리실리콘층, 식각정지층, 산화막층을 식각하여 제1폴리게이트를 형성한 후 저농도불순물이온을 주입하여 저농도소스/드레인영역을 형성하는 단계(a)와, 게이트전극 상부의 산화막층을 제거하고, 제2게이트절연막층을 형성시키는 단계(b)와, 유동성물질을 데포지션하고 제1폴리게이트 상부 이하까지 에치백한 후, 상기 제1폴리게이트 위의 제2게이트절연막층 및 측면 상부의 일부 제2게이트절연막층을 에치하는 단계(c)와, 제2폴리실리콘층을 데포지션 시킨 후, 절연층을 데포지션하고 에치백하여 사이드월을 형성시키고, 상기 제2폴리실리콘층을 데포지션시킨 후, 절연층을 데포지션하고 에치백하여 사이드월을 형성시키고, 상기 제2폴리실리콘층을 에치백하여 제2폴리게이트를 형성하고, 고농도불순물이온을 주입하여 소스/드레인영역을 형성하는 단계(d)와, 절연물질을 데포지션한 후, 소스, 드레인 및 게이트 영역을 접속시키는 메탈 배선을 형성하는 단계(e)를 포함하여 구성된다.
또 본 발명은 소오스영역과 드레인영역 사이의 채널위에 게이트 전극을 가지는 전계효과트랜지스터의 구조에 있어서, 상기 게이트전극은 제1폴리게이트와 제2폴리게이트로 이루어지고, 상기 제1폴리게이트는 제1게이트산화막으로 실리콘 기판과 절연되고, 상기 제1폴리게이트의 측면에는 제2게이트절연막이 형성되고, 제2게이트절연막 상부에는 제2폴리게이트가 형성되어 상기 제1폴리게이트와 전기적으로 접속되며, 제2폴리게이트는 제2게이트절연막으로 실리콘 기판과 절연되는 구조로 형성된다.
첨부된 도면 제 2 도를 참조하여 본 발명을 설명한다.
먼저 제 2a 도와 같이, 실리콘 기판(11)위에 국부산화공정인 LOCOS 공정으로 필드 산화막(12)을 형성시키고, 제1게이트 절연막(13)을 열산화 또는 CVD 방법으로 형성한 다음 제1폴리실리콘층(14)과 에치스토퍼(etch stopper)로 사용되는 얇은 식각정지층(예로서 질화막층)(145) 및 CVD 산화막층(16)을 차례로 데포지션한다.
그 후 제 2b 도와 같이, 게이트 마스크를 이용한 사진식각공정으로 제1폴리실리콘층(14), 식각정지층(15) 및 CVD 산화막층(16)을 에치하여 제1폴리게이트(14')를 형성한 후, 저농도불순물(n- 또는 P-)이온을 주입하여 소스/드레인영역의 LDD 영역(얇게 도핑(Lightly dopping)된 부분)(17)을 형성한다.
계속해서 제 2c 도와 같이, CVD 산화막(16')을 에치한 후, 제2게이트절연막층(18)을 열산화 또는 CVD 방법에 의해 형성시킨다.
그 후 제 2d 도와 같이 제2게이트 절연막층(18)과 큰 선택비를 갖은 유동성이 큰 물질 SOG 또는 PR(19) 등을 데포지션하고 에치백한 후 제1폴리게이트(14') 위의 제2게이트절연막층(18) 및 게이트 측면의 절연막 일부(18)를 에치하고 SOG 또는 PR로 덮인 부분의 제2게이트절연막층(1)은 남긴다.
이어서 제 2e 도와 같이, 제2폴리실리콘층을 데포지션한 후, 절연체를 데포지션하고 에치백하여 제2폴리실리콘층의 게치트부분 측면에 계단형상의 사이드월(21)을 형성시킨다. 그리고 제1폴리실리콘층을 에치백하여 게이트측면에 제2폴리게이트(20)를 형성시키고, 고농도불순물이온(n+)을 주입하여 소스/드레인(23)을 형성시킨다.
마지막으로 제 2f 도와 같이 에치스토퍼로써 역할을 하던 식각정지층(15')과 노출된 제2게이트절연막층(18')을 에치한 후, SOG 또는 BPSG 등의 절연물질(22)을 데포지션한 후 소스, 드레인 및 게이트를 연결할 부분에 콘택홀을 열고 메틸(예를들면 알루미늄, 텅스텐 등)(24) 배선을 형성한다.
이와 같이 제조되는 본 발명의 MOSFET는, 제1폴리게이트(14')는 제1게이트산화막(13)으로 실리콘 기판과 절연되고, 상기 제1폴리게이트(14')의 측면에는 제2게이트절연막(18")이 형성되고, 상기 제2게이트절연막(18") 상부에는 제2폴리게이트(20)가 형성되어 제1폴리게이트와 전기적으로 접속되면, 상기 제2폴리게이트(20)는 제2게이트절연막으로 실리콘기판과 절연되는 구조로 형성된 MOSFET 구조를 갖는다.
이와 같은 구조의 본 발명을 사용하므로써, 제2폴리실리콘층을 데포지션하기전에 제2게이트절연막(18)을 형성시킬 때 두께를 조절할 수 있으므로, 이를 두껍게 하면 GIDL 전류를 줄일 수 있다. 그리고, 제2게이트절연막(18")의 두께를 두껍게하므로 게이트 오버랩 캐패시턴스를 종래 구조에 비해 줄일 수 있다.
Claims (6)
- 전계효과트랜지스터의 제조방법에 있어서, 실리콘 기판에 필드 산화막, 제1게이트산화막층, 제1폴리실리콘층, 식각정지층, 산화막층을 차례로 형성하고, 사진식각공정으로 제1폴리실리콘층, 식각정지층, 산화막층을 식각하여 제1폴리게이트를 형성한 후 저농도불순물이온을 주입하여 저농도소스/드레인영역을 형성하는 단계(a)와, 게이트전극 상부의 산화막층을 제거하고, 제2게이트절연막층을 형성시키는 단계(b)와, 유동성물질을 데포지션하고 제1폴리게이트 상부 이하까지 에치백한 후, 상기 제1폴리게이트 위의 제2게이트절연막층 및 측면 상부의 일부 제2게이트절연막층을 에치하는 단계(c)와, 제2폴리실리콘층을 데포지션시킨 후, 절연층을 데포지션하고 에치백하여 사이드월을 형성시키고, 상기 제2폴리실리콘층을 에치백하여 제2폴리게이트를 형성하고, 고농도불순물이온을 주입하여 소스/드레인영역을 형성하는 단계(d)와, 절연물질을 데포지션한 후, 소스, 드레인 및 게이트 영역을 접속시키는 메탈배선을 형성하는 단계(e)를 포함하는 것을 특징으로 하는 전계효과트랜지스터의 제조방법.
- 제 1 항에 있어서, 상기 c)단계에서 유동성물질은 제2게이트절연막과 큰 식각 선택비를 갖는 물질인 PR, SOG를 사용하는 것을 특징으로 하는 전계효과트랜지스터 제조방법.
- 제 1 항에 있어서, 제2게이트절연막은 제1게이트산화막보다 두껍게 형성하는 것을 특징으로 하는 전계효과트랜지스터 제조방법.
- 제 1 항에 있어서, 식각정지막은 실리콘질화막을 사용하는 것을 특징으로 하는 전계효과트랜지스터 제조방법.
- 소오스영역과 드레인영역 사이의 채널위에 게이트전극을 가지는 전계효과트랜지스터에 있어서, 상기 게이트전극은 제1폴리게이트와 제2폴리게이트로 이루어지고, 상기 제1폴리게이트는 제1게이트산화막으로 실리콘 기판과 절연되고, 상기 제1폴리게이트의 측면에는 제2게이트절연막이 형성되고, 상기 제2게이트절연막 상부에는 제2폴리게이트가 형성되어 상기 제1폴리게이트와 전기적으로 접속되며, 상기 제2폴리게이트는 제2게이트절연막으로 실리콘 기판과 절연되는 구조로 형성된 것이 특징인 전계효과트랜지스터.
- 제 5 항에 있어서, 상기 제2게이트절연막은 계단형으로 형성되는 것을 특징으로 하는 전계효과트랜지스터.
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