JPH03101231A - 半導体装置及びその形成方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置に関し、特にＰ型半導体領域の主
面に配線を接続する半導体装置に適用して有効な技術に
関するものである。

〔従来の技術〕

半導体装置の配線として、アルミニウム膜またはアルミ
ニウム合金膜が使用されている。この配線は、半導体基
板の主面上の絶縁膜に設けられた開口を通して、この絶
縁膜の下層の配線の表面または半導体基板（半導体領域
）の主面に接続される。前記配線上を含む基板全面には
、半導体装置の表面保護膜であるプラズマＣＶＤ法によ
って堆積した窒化珪素膜が設けられている。この窒化珪
素膜は、酸化珪素膜に比べて内部応力が大きいので、前
記配線は、ストレスマイグレーションによって断線する
。

前記配線のストレスマイグレーションによる断線を防止
するには、配線に加わる応力を低減することが必要であ
り、このため、前記配線幅を小さくしている。しかし、
前記配線幅が小さくなると、絶縁膜上に堆積したアルミ
ニウムの結晶粒の大きさが配ｌｌ１ｌＩと同程度になり
、結晶粒の境界面で配線が断線し易い。この断線は、エ
レクトロマイグレーションによるものである。

そこで、前記配線は、アルミニウム膜またはアルミニウ
ム合金膜とその下地に形成された下地金属膜例えばＴｉ
Ｎ膜やＴｉＮ膜から成る積層配線で構成される傾向にあ
る。この積層配線は、下地金属膜でアルミニウムの結晶
粒の成長を抑制し、前述のエレクトロマイグレーション
による断線を低減することができる。

しかし、ｐチャネルＭＯＳＦＥＴのソース領域、ドレイ
ン領域として使用されるｐ型半導体領域の主面に前記積
層配線を直接接続した場合、積層配線の下地金属膜であ
るＴｉＮ膜またはＴｉＮ膜は。

Ｐ型半導体領域との仕事関数差がｎ型半導体領域との仕
事関数差と比べて以上に大きくなる。このため、前記積
層配線とｐ型半導体領域との間の接触抵抗値が増大する
。そこで、前記ＴｉＮ膜またはＴｉＮ膜とｐ型半導体領
域との間の接触抵抗値を低減する目的で、前記ＴｉＮ膜
またはＴｉＮ膜とｐ型半導体領域との間に、ＰｔＳｉ膜
を介在させる方法が提案されている。

このＰｔＳｉ膜の形成方法を、以下に簡単に説明する。

まず、半導体基板の主面上の絶縁膜に、半導体基板の主
面部に形成されたｐ型半導体領域の主面を露出する開口
を形成する。次に、前記開口から露出するＰ型半導体領
域の主面上を含む絶縁膜の全面に、Ｐｔ膜を堆積する。

次に、熱処理によって、前記開口内のｐ型半導体領域の
主面とＰｔ膜とを化合させて、ｐ型半導体領域の主面上
にＰｔＳｉ膜を形成する。この後、未反応のＰｔ膜を王
水によって除去し、ｐ型半導体領域の主面上にのみ選択
的にＰｔＳｉ膜を残存させる。次に、前記ＰｔＳｉ膜上
を含む絶縁膜上の全面に下地金属膜。

アルミニウム合金膜の夫々を堆積し、パターンニングす
ることによって、前記積層配線を形成する。

また、ｐ型半導体領域と前記積層配線の下地金属膜との
間の接触抵抗値を低減する他の方法として、前記ｐ型半
導体領域の不純物濃度を高める方法が提案されている。

ｐ型半導体領域の不純物濃度を高めると、ＴｉＮ膜また
はＴｉＮ膜とｐ型半導体領域との界面からｐ型半導体領
域側に形成される空乏層の幅は小さくなり、両者間のキ
ャリアの流出が顕著に行なわれるので、ＴｉＮ膜または
ＴｉＮ膜とＰ型半導体領域との間の接触抵抗値を低減す
ることができる。

〔発明が解決しようとする課題〕

しかしながら、本発明者は、前記従来技術を検討した結
果、以下のような問題点を見出した。

前述のＰｔＳｉ膜を前記積層配線の下地金属膜（ＴｉＮ
膜またはＴｉＮ膜）とＰ型半導体領域との間に介在させ
る方法では、Ｐｔ膜を堆積する工程、及び未反応のＰｔ
膜を王水によって除去する工程に相当する分、半導体装
置の製造工程数が増加するという問題があった。

また、前述のｐ型半導体領域の不純物濃度を高める方法
では、例えばｐチャネルＭＯＳＦＥＴのソース領域とド
レイン領域の不純物濃度が高くなり、ゲート電極下への
不純物の回り込み量が大きくなり、短チヤネル効果を生
じるので、半導体装置の高集積化を図ることができない
という問題があった。

本発明の目的は、ｐ型半導体領域の主面に配線を接続す
る半導体装置において、高集積化を図ると共に、前記配
線とｐ型半導体領域との間の接触抵抗値を低減すること
が可能な技術を提供することにある。

本発明の他の目的は、前記ｐ型半導体領域の主面に配線
を接続する半導体装置において、製造工程数を低減する
ことが可能な技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は１本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、以下のとおりである。

（１）ｐ型半導体領域の主面に配線を接続する半導体装
置において、前記配線を、アルミニウム膜又はアルミニ
ウム合金膜と、この下層に形成されるＴｉＷ、ＴｉＮ、
Ｗ又はＭｏで構成される下地金属膜との積層構造で構成
し、該配線の下地金属膜と前記ｐ型半導体領域との間に
、前記下地金属膜とｐ型半導体領域との化合物膜を設け
る。

（２）前記（１）の化合物膜は、ｐ型半導体領域上に下
地金属膜を堆積し、アニール法によって前記ｐ型半導体
領域と下地金属膜とを化合させて形成する。

〔作　　用〕

前述した手段（１）によれば、前記下地金属膜とｐ型半
導体領域との間の仕事関数差を小さくできるので、前記
配線とＰ型半導体領域との間の接触抵抗値を低減するこ
とができると共に、この接触抵抗値の低減で前記ｐ型半
導体領域の不純物濃度を低くすることができるので、ｐ
チャネルＭＩＳＦＥＴの短チヤネル効果を防止し、半導
体装置の高集積化を図ることができる。

前述した手段（２）によれば、前述したＰｔＳｉ膜を形
成する工程よりも、未反応のｐｔ膜を王水相当する分工
程数を低減することができる。

〔発明の実施例〕

以下１本発明の一実施例を図面を用いて具体的に説明す
る。

なお、実施例を説明するための全回において。

同一機能を有するものは、同一符号を付け、その繰り返
しの説明は省略する。

本発明の一実施例であるＭＩＳＦＥＴを有する半導体装
置の概略構成を、第１図（要部断面図）を用いて説明す
る。

第１図に示すように、実施例の半導体装置は、ｎ−型半
導体基板１で構成されている。この「型半導体基板工は
、例えば単結晶珪素で構成されている。この「型半導体
基板１の非活性領域の主面には、素子間分離絶縁膜３が
設けられている。この素子間分離絶縁膜３の下の前記ｎ
°型半導体基板１の主面部には、ｎ型のチャネルストッ
パ領域２が設けられている。

前記半導体装置は、同第１図に示すように、ｐチャネル
ＭＩＳＦＥＴＱＰは、前記ｎ−型半導体基板１の活性領
域の主面部に設けられている。このｐチャネルＭＩＳＦ
ＥＴＱｐは、前記素子間分離絶縁膜３でその周囲を規定
されている。

前記ｐチャネルＭＩＳＦＥＴＱＰは、主に、前記ざ型半
導体基板１の主面上に設けられたゲート絶縁膜４、この
ゲート絶縁膜４上に設けられたゲート電極５（５ａ及び
５ｂ）、このゲート電極５の側部に設けられた一対のｐ
型半導体領域６と一対のｐ゛型半導体領域８を備えてい
る。

前記ゲート絶縁膜４は、例えば酸化珪素膜で構成されて
いる。

前記ゲート電極５は、導電膜５ａ例えば多結晶珪素膜と
、導電膜５ｂ例えば高融点金属シリサイド膜（ＷＳｉｘ
、ＴｉＳｉｘ等）との積層構造で構成されている。また
、前記導電膜５ｂは、例えば高融点金属膜（Ｗ、Ｔｉ等
）で構成することも可能である。

また、前記ゲート電極５を、前記導電膜５ａの単層膜で
構成することも可能である。

このゲート電極６の側壁には、サイドウオールスペーサ
７が設けられている。このサイドウオールスペーサ７は
、例えば酸化珪素膜で構成されている。

前記ｐ型半導体領域６は、これに限定されないが、前記
ＰチャネルＭＩＳＦＥＴＱＰのソース領域とドレイン領
域をＬＤＤ　（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄ−ｒａ
ｉｎ）構造にしている。

前記ｐ°型半導体領域８の主面には、層間絶縁膜９の開
口１０を通して、配線１４が接続されている。

このｐ′型半導体領域８と前記配４９１１４との間には
、化合物膜１２が設けられている。

前記配線１４は、前記ｎ−型半導体基板１の主面側から
、下地金属膜１１と導電膜１３とを順次積層した積層構
造で構成されている。

前記導電膜１３は、配線１４の主体として構成され、例
えばアルミニウム膜、または、アルミニウム合金膜で構
成されている。このアルミニウム合金膜には、ＳＬ、Ｃ
ｕ等が添加されている。

前記下地金属膜１１は、例えばＴｉＷ膜で構成されてい
る。また、この下地金属膜１１は、例えばＴｉＮ膜、Ｗ
膜またはＭｏ膜で構成することも可能である。この下地
金属膜１１は、前記導電膜１３を構成するアルミニウム
の結晶粒の成長を抑制し、エレクトロマイグレーション
を低減する目的で設けられている。

前記化合物膜１２は、開口１０で規定された領域内にお
いて、前記ｐ゛型半導体領域８の主面部に設けられてい
る。後述するが、この化合物膜１２は、前記下地金属膜
１１と前記ｐ゛型半導体領域８とを、ランプアニール法
によって化合させる（シリサイド化させる）ことにより
形成されている。従って。

本実施例では前記下地金属膜１１を’ｒｉｗｎｌ（で構
成しているので、この化合物膜１２は、ＴｉＳｉｘ膜と
ＷＳｉｘ膜との混合物膜で構成されている。この化合物
膜１２を設けたことにより、前記ｐ°型半導体領域８と
前記配線１４の下地金属膜１１どの間の仕事関数差は小
さくなり、前記配線１４とｐ゛型半導体領域８との間の
接触抵抗値を低減することができる。

前記配線１４及び層間絶縁膜９の上層には、図示してい
ないが、例えばプラズマＣＶＤ法によって堆積した保護
膜としての窒化珪素膜が設けられている。窒化珪素膜は
、耐湿性に優れている。

以上説明したように１本実施例によれば、Ｐ・型半導体
領域８の主面に配線１４を接続する半導体装置において
、前記配線１４を、アルミニウム膜又はアルミニウム合
金膜１３と、ＴｉＷ、ＴｉＮ、Ｗ又はＭＯで構成される
下地金属膜！１との積層構造で構成し、該配線１４の下
地金属膜１１とｐ゛型半導体領域８との間に、下地金属
膜１１とｐ°型半導体領域８との化合物膜１２を設ける
。この構成によれば、下地金属膜（ＴｉＷ膜）１１とｐ
°型半導体領域８との間の仕事関数差を小さくできるの
で、配線１４とｐ゛型半導体領域８との間の接触抵抗値
を低減することができると共に、この接触抵抗値の低減
で前記Ｐ゛型半導体領域８の不純物濃度を低減すること
ができるので、ｐチャネルＭＩ　５ＦＥＴＱｐの短チヤ
ネル効果を防止し、半導体装置の高集積化を図ることが
できる。

また、図示していないが、前記ゲート電極５には、前記
素子間分離絶縁膜３上の領域において、前記層間絶縁膜
９の開口工０を通して前記配線！４が接続される。この
ゲート電極５と配線１４との間には、前述のように化合
物膜１２が設けられる。

次に、前記半導体装置の形成方法を、第２図乃至第４図
（ＩＩ造工程毎に示す要部断面図）を用いて簡単に説明
する。

まず、ｎ−型半導体基板１の非活性領域の主面を選択的
に酸化し、素子間分離絶縁膜３を形成する。

また、この素子量分ｌＩｌ絶縁膜３を形成する工程と実
質的に同一の工程で、前記素子間分離絶縁ｌＩ３の下の
ｎ−型半導体基板１の主面部に、ｎ型のチャネルストッ
パ領域２を形成する。

次に、前記素子間分離絶縁膜３で周囲を規定された領域
内において、前記ｎ−型半導体基板１の活性領域の主面
を熱酸化し、ゲート絶縁膜４を形成する。

次に、ｎ−型半導体基板１の全面に導電膜５ａ例えば多
結晶珪素膜を堆積する。この後、この多結晶珪素膜の上
層に、導電膜５ｂ例えば高融点金属ａと６ｂの積層膜を
フォトリソグラフィ技術によってパターンニングし、ゲ
ート電極５を形成する。

次に、ｐチャネルＭＩＳＦＥＴＱＰを形成する領域にお
いて、主に前記ゲート電極５をマスクとして、ｐ型不純
物例えばＢＦ、をイオン打込みによって前記ｎ°型半導
体基板１の主面部に導入し、ｐ型半導体領域６を形成す
る。

次に、前記ｎ−型半導体基板工の全面に例えば酸化珪素
膜を堆積する。この後、この酸化珪素膜を。

堆積した膜厚に相当する全異方性エツチングによってエ
ツチングし、サイドウオールスペーサ７を形成する。こ
の工程で、前記ゲート電極５及びサイドウオールスペー
サ７で覆われていないゲート絶縁膜４は、同時に除去さ
れ、前記ｐ型半導体領域６の主面が露出する。この後、
前記ｎ′型半導体基板ｌの全面に、熱酸化によって、薄
い絶縁膜（バッファ酸化膜）を形成する。

次に、ｐチャネルＭＩＳＦＥＴＱＰを形成する領域にお
いて、主に前記ゲート電極５及びサイドウオールスペー
サ７をマスクとして、ｐ型不純物例えばＢＦ、をイオン
打込みによって、前記ｐ型半導体領域６の主面から導入
し、第２図に示すように、ｐ°型半導体領域８を形成す
る。この工程によって、前記ｐチャネルＭＩＳＦＥＴＱ
ｐは完成する。この後、前記薄い絶縁膜（バッファ酸化
膜）を除去する。

次に、前記ゴ型半導体基板１の全面に、層間絶縁膜９例
えば酸化珪素膜を、ＣＶＤ法によって堆積する。この後
、この層間＃＠縁膜９をフォトリソグラフィ技術によっ
てパターンニングし、開口１Ｇを形成する。この工程に
よって、この開口１０内において、前記ｐ゛型半導体領
域８の主面が露出する。

次に、第３図に示すように、前記開口１０内において露
出するｐ°型半導体領域８上を含む層間絶縁膜９の全面
に、下地金属膜１１例えばＴｉＷ膜をスパッタリング法
によって堆積する。このＴｉＷ膜の膜厚は、例えば２０
０　［ｎ＋＊］程度である。このＴｉＷ膜中のＴｉの重
量パーセントは、例えば５乃至ｌＱ［ｖｔ％］程度であ
る。このＴｉＷ膜は、前述したように導電膜１３を構成
するアルミニウムの結晶粒の成長を抑制する目的で設け
られている。ここで、本発明者が使用中のスパッタリン
グ装置の場合、例えば、スパッタリングのターゲットと
して使用されるＴｉＷ中のＴｉの重量パーセントが１０
［ｗｔ％］の場合、堆積されたＴｉＷ膜中のＴｉの重量
パーセントは５　［ｗｔ％］程度になる。このターゲッ
トのＴｉＷ中のＴｉの重量パーセントと、ＴｉＷ膜中の
Ｔｉの重量パーセントとの差は、各スパッタリング装置
毎に異なるため、ターゲットのＴｉＷ中のＴｉの重量パ
ーセントは、ＴｉＷ膜中のＴｉの重量パーセントが５乃
至１０　［ｗｔ％］程度になるように設定する。

次に、第４図に示すように、ランプアニール法によって
、前記ＴｉＷ膜中のＴｉ、Ｗの夫々と、前記ｐ°型半導
体領域８の主面部のＳｉとを化合させて（シリサイド化
させて）、前記ｐ°型半導体領域８の主面部に自己整合
で化合物膜１２　（ＴｉＳｉｘ膜とＷＳｉｘ膜の混合物
膜）を形成する。このＴｉまたはＷとＳｉが化合する際
には、Ｓｉ中にＴｉまたはＷが入り込んで化合物膜１２
が形成されるので。

この化合物膜１２は、前記開口１０の内壁にほとんどは
い上がらない。

また、ランプアニール法によって形成された化合物膜１
２は、Ｔｉの酸化による下地金属膜（ＴＬＷ膜）１１の
組成の変化を防止することができる。

このランプアニール法による加熱温度は１例え＋ｆ　６
００乃至６５０　［℃］程度である。ここで、ＴｉとＳ
ｉとの反応は、６００　［’Ｃ］程度で発生する。

一方、Ｗと　Ｓｉとの反応は、６５０［’Ｃ］程度で発
生する。つまり、温度を変化させることによって。

前記ｐ°型半導体領域８の主面部に形成される化合物膜
１２を、ＴｉＳｉｘ膜とＷＳｉｘ膜のうちどちらかを主
体にして形成することができる。実際には、Ｔｉの方が
Ｗよりも反応活性が高いので、基本的には、前記化合物
膜１２は、　ＴｉＳｉｘ膜が主体で形成される。

次に、前記化合物膜１２を形成した後、この化合物膜１
２の全面に、導電膜１３例えばアルミニウム合金膜をス
パッタリング法によって堆積する。

次に、前記下地金属膜１１と導電膜１３との積層膜をフ
ォトリソグラフィ技術によってパターンニングし、前記
第１図に示すように、配線１４を形成する。

この後、前記配線１４上を含む前記層間絶縁膜９の全面
上に、プラズマＣＶＤ法によって保護膜（ファイナルパ
ッシベーション膜）としての窒化珪素膜を堆積すること
により実施例の半導体装置は完成する。

以上説明したように、本実施例によれば、Ｐ゛型半導体
領域８の主面に配線１４を接続する半導体装置において
、前記ｐ°型半導体領域８と前記配線１４との間に設け
られる化合物膜１２を、ｐ°型半導体領域８上に下地金
属膜１１を堆積し、ランプアニール法によって前記ｐ°
型半導体領域８と下地金属膜１１とを化合させて形成す
る。この構成によれば、Ｐｔ５ｉ膜を配線１４とｐ゛型
半導体領域８との間に形成する場合と比較して、未反応
のＰｔ膜を王水で除去する工程及び下地金属膜を堆積す
る工程に相当する分、製造工程数を低減することができ
る。

次に、前記ランプアニール法によって、前記化金物膜１
２を形成する前と後での、配線１４とｐ°型半導体領域
８との間の接触抵抗値の変化を、第５図（開口１０の面
積の逆数に対する接触抵抗値の変化を示す図）に示す、
第５図中、横軸は、開口１０の面積の逆数を示し、縦軸
は、抵抗値を示している。

横軸中、ｄは、平面方形状で形成された前記開口ｌＯの
一辺の長さを示す。ランプアニール法を行なう前をＢで
示し、ランプアニール法を行なった後をＡで示す。

同第５図に示すように、ランプアニール法によって、前
記化合物膜！２を形成したことにより、前記配線１４と
ｐ゛型半導体領域８との間の接触抵抗値を、約−桁低減
することができる。

また、前記ランプアニール法によって、前記化合物膜１
２を形成する前と後での、前記配８１４とｐ。

型半導体領域８との間の電流−電圧特性を第６図（電流
−電圧特性図）に示す、第６図中、横軸は、電圧［Ｖ］
を示し、縦軸は、電流［鳳Ａ］を示している。ランプア
ニール法を行なう前をＢで示し、ランプアニールを行な
った後をＡで示す。

同第６図に示すように、前記ランプアニール法によって
、前記化合物膜１２を形成したことにより、前記配線１
４とｐ°型半導体領域８との間の接続を。

電圧の増加に対して電流が直線的に増加する（オーミン
クな接続にする）ことができる。

以上、本発明を実施例にもとづき具体的に説明したが１
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。

例えば、本実施例では、ｎ型半導体基板の主面部にｐチ
ャネルＭＩＳＦＥＴＱｐを設けた例を示したが、本発明
は、ｐ型半導体基板の主面部にｎ型ウェル領域を設け、
このｎ型ウェル領域の主面部に前記ｐチャネルＭＩＳＦ
ＥＴＱＰを設けることもできる。

また、本実施例では、ｐチャネルＭＩＳＦＥＴＱｐを有
する半導体装置を示したが、本発明は、相補型ＭＩＳＦ
ＥＴを有する半導体装置に適用することもできる。

また、本発明は、バイポーラトランジスタを有する半導
体装置に適用することもできる。この場合、ｐ型半導体
領域の主面に前記積層構造の配線が接続される部分、ま
たは、Ｐ型半導体領域に接続されたｐ型の多結晶珪素膜
等で構成される配線と前記積層構造の配線が接続される
部分に本発明を適用すれば、同様な効果を奏することが
できる。

〔発明の効果〕

水頭において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。

ｐ型半導体領域の主面に配線を接続する半導体装置にお
いて、高集積化を図ると共に、前記配線とｐ型半導体領
域との間の接触抵抗値を低減することができる。

前記Ｐ型半導体領域の主面に配線を接続する半導体装置
の形成方法において、製造工程数を低減することができ
る。

【図面の簡単な説明】

第１図は５本発明の一実施例であるＭＩＳＦＥＴを有す
る半導体装置の概略構成を示す要部断面図、 第２図乃至第４図は、前記半導体装置を製造工程毎に示
す要部断面図、 第５図は、ランプアニール法を行なう前後での接触抵抗
値の変化を示す図、 第６図は、ランプアニール法を行なう前後での電流−電
圧特性図である。 図中、工・・・ｎ“型半導体基板、８・・・ｐ゛型半導
体領域、１０・・・開口、１１・・・下地金属膜、１２
・・・化合物膜、１３・・・導電膜、！４・・・配線で
ある。 エ・・・ｎ′型半導体基板 ８・・・ｐ°型半導体領域 １０・・・開口 １１・・・下地金属膜 １ｚ・・・化合物膜 １３・・・導電膜 １４・・配線 第４図 １ ］（７１つ 第２図 第３図 １ １（ルつ 第５ ０．５ １／ｄ２ １．０ 第６図

Claims (1)

1. 【特許請求の範囲】 １、ｐ型半導体領域の主面に配線を接続する半導体装置
   において、前記配線を、アルミニウム膜又はアルミニウ
   ム合金膜と、この下層に形成されるＴｉＷ、ＴｉＮ、Ｗ
   又はＭｏで構成される下地金属膜との積層構造で構成し
   、該配線の下地金属膜と前記ｐ型半導体領域との間に、
   前記下地金属膜とｐ型半導体領域との化合物膜を設けた
   ことを特徴とする半導体装置。 ２、前記化合物膜は、ｐ型半導体領域上に下地金属膜を
   堆積し、アニール法によって前記ｐ型半導体領域と下地
   金属膜とを化合させて形成したことを特徴とする請求項
   １に記載の半導体装置の形成方法。