JPH05267335A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05267335A JPH05267335A JP5871692A JP5871692A JPH05267335A JP H05267335 A JPH05267335 A JP H05267335A JP 5871692 A JP5871692 A JP 5871692A JP 5871692 A JP5871692 A JP 5871692A JP H05267335 A JPH05267335 A JP H05267335A
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- silicon
- amorphous
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Abstract
(57)【要約】
【目的】 本発明は、半導体装置の製造方法に関し、ゲ
ート電極となる単結晶導電体膜とソース／ドレイン引出
し配線となる単結晶導電体膜をショートさせることなく
確実に絶縁分離することができる半導体装置の製造方法
を提供することを目的とする。 【構成】 第１の非晶質導電体膜を異方性エッチングし
て導電性膜パターン４側壁に対応する絶縁膜５部分に側
壁非晶質導電体膜６を形成し、該側壁非晶質導電体膜６
をマスクとして、該絶縁膜５をエッチングして導電体基
板１及び該導電性膜パターン４を露出させ、該導電性膜
パターン４及び該導電体基板１を覆うように第２の非晶
質導電体膜７を形成した後、熱処理することにより、該
導電性膜パターン４、該側壁非晶質導電体膜６及び該第
２の非晶質導電体膜７を再結晶化して、導電性単結晶導
電体膜パターン８、側壁単結晶導電体膜９及び第２の単
結晶導電体膜10を形成し、該第２の単結晶導電体膜10及
び該側壁単結晶導電体膜10をエッチバックして該絶縁膜
５を露出させる工程を含むように構成する。
ート電極となる単結晶導電体膜とソース／ドレイン引出
し配線となる単結晶導電体膜をショートさせることなく
確実に絶縁分離することができる半導体装置の製造方法
を提供することを目的とする。 【構成】 第１の非晶質導電体膜を異方性エッチングし
て導電性膜パターン４側壁に対応する絶縁膜５部分に側
壁非晶質導電体膜６を形成し、該側壁非晶質導電体膜６
をマスクとして、該絶縁膜５をエッチングして導電体基
板１及び該導電性膜パターン４を露出させ、該導電性膜
パターン４及び該導電体基板１を覆うように第２の非晶
質導電体膜７を形成した後、熱処理することにより、該
導電性膜パターン４、該側壁非晶質導電体膜６及び該第
２の非晶質導電体膜７を再結晶化して、導電性単結晶導
電体膜パターン８、側壁単結晶導電体膜９及び第２の単
結晶導電体膜10を形成し、該第２の単結晶導電体膜10及
び該側壁単結晶導電体膜10をエッチバックして該絶縁膜
５を露出させる工程を含むように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体の製造方法に係
り、詳しくは、ＭＯＳ型電界効果トランジスタの製造方
法に適することができ、特に、ゲート電極となる単結晶
シリコン膜とソース／ドレイン引出し配線となる単結晶
シリコン膜とをショートさせることなく確実に絶縁分離
することができる半導体の製造方法に関する。
り、詳しくは、ＭＯＳ型電界効果トランジスタの製造方
法に適することができ、特に、ゲート電極となる単結晶
シリコン膜とソース／ドレイン引出し配線となる単結晶
シリコン膜とをショートさせることなく確実に絶縁分離
することができる半導体の製造方法に関する。
【０００２】近年、ＬＳＩの集積度の向上に伴ない、構
成素子の大きさも縮小化の一途を辿っている。近年、ゲ
ート電極とソース／ドレイン引出し配線を単結晶シリコ
ンで構成した半導体の製造方法においては、ゲート電極
となる単結晶シリコン膜とソース／ドレイン引出し配線
となる単結晶シリコン膜をショートさせることなく確実
に絶縁分離することができるものが要求されている。
成素子の大きさも縮小化の一途を辿っている。近年、ゲ
ート電極とソース／ドレイン引出し配線を単結晶シリコ
ンで構成した半導体の製造方法においては、ゲート電極
となる単結晶シリコン膜とソース／ドレイン引出し配線
となる単結晶シリコン膜をショートさせることなく確実
に絶縁分離することができるものが要求されている。
【０００３】
【従来の技術】従来、例えばＭＯＳ型集積回路の集積度
向上の基礎となったものには多結晶シリコンゲート技術
が挙げられる。これによって、ゲート電極とソースまた
はドレインの重なり容量を最小にすることができる他、
位置合わせ余裕度を考えなくて済むようになった。
向上の基礎となったものには多結晶シリコンゲート技術
が挙げられる。これによって、ゲート電極とソースまた
はドレインの重なり容量を最小にすることができる他、
位置合わせ余裕度を考えなくて済むようになった。
【０００４】ここで、この多結晶シリコンゲート電極を
使用した場合のゲート酸化膜の信頼性について、例えば
多結晶シリコン技術を使用しない場合を考えてみる。自
己整合技術が導入される前はアルミニウムが使用されて
おり、この場合、ゲート電極とアルミニウムは、４Ａｌ
＋３ＳｉＯ2 →２Ａｌ2 Ｏ3 ＋３Ｓｉというように反応
してゲート酸化膜の信頼性を劣化させていた。これが多
結晶シリコンゲート電極にとってかわるとゲート電極材
料とゲート酸化膜反応は抑制されて信頼性は飛躍的に向
上した。
使用した場合のゲート酸化膜の信頼性について、例えば
多結晶シリコン技術を使用しない場合を考えてみる。自
己整合技術が導入される前はアルミニウムが使用されて
おり、この場合、ゲート電極とアルミニウムは、４Ａｌ
＋３ＳｉＯ2 →２Ａｌ2 Ｏ3 ＋３Ｓｉというように反応
してゲート酸化膜の信頼性を劣化させていた。これが多
結晶シリコンゲート電極にとってかわるとゲート電極材
料とゲート酸化膜反応は抑制されて信頼性は飛躍的に向
上した。
【０００５】ところが、このゲート電極材料の多結晶シ
リコンとゲート酸化膜が場合によっては反応を起こして
信頼性を劣化させる事態が生じた。これについては以下
の理由によるものが考えられている。多結晶シリコンに
は導電層として機能するために不純物としてリンがドー
プされるが、このリンは多結晶シリコンのグレイン間に
集まり易く、このグレインの境界と接している酸化膜に
リンをドープすると、酸化膜が熱による粘性流動を起こ
し、グレイン境界に正に「集まり」、そこの形状がグレ
イン境界の中にあたかも突き出した形になってしまい、
この突出形状の影響を受けて酸化膜に電界集中が生じ
て、酸化膜自身の寿命が劣化してしまう。この現象はオ
キサイドリッジ（Ｏxide Ｒidge) と言われているが、
この現象は熱処理のかかり具合が多ければ多い程顕著に
なる傾向にある。
リコンとゲート酸化膜が場合によっては反応を起こして
信頼性を劣化させる事態が生じた。これについては以下
の理由によるものが考えられている。多結晶シリコンに
は導電層として機能するために不純物としてリンがドー
プされるが、このリンは多結晶シリコンのグレイン間に
集まり易く、このグレインの境界と接している酸化膜に
リンをドープすると、酸化膜が熱による粘性流動を起こ
し、グレイン境界に正に「集まり」、そこの形状がグレ
イン境界の中にあたかも突き出した形になってしまい、
この突出形状の影響を受けて酸化膜に電界集中が生じ
て、酸化膜自身の寿命が劣化してしまう。この現象はオ
キサイドリッジ（Ｏxide Ｒidge) と言われているが、
この現象は熱処理のかかり具合が多ければ多い程顕著に
なる傾向にある。
【０００６】さて、この現象を避ける方法には、以下２
通りの方法が挙げられる。 ＬＳＩのトータル熱処理を減少させる。 ゲート電極そのものを単結晶化する。 ここで、まず、上記の方法について考えてみる。これ
からの素子は微細化が益々進んでいくため、拡散層の再
分布を抑制するためにもこの熱処理を減少させるのは非
常に有効である。しかしながら、あくまでも多結晶シリ
コンであるため、このオキサイドリッジは存在し、それ
ゆえ酸化膜の劣化を完全に防止することはできない。
通りの方法が挙げられる。 ＬＳＩのトータル熱処理を減少させる。 ゲート電極そのものを単結晶化する。 ここで、まず、上記の方法について考えてみる。これ
からの素子は微細化が益々進んでいくため、拡散層の再
分布を抑制するためにもこの熱処理を減少させるのは非
常に有効である。しかしながら、あくまでも多結晶シリ
コンであるため、このオキサイドリッジは存在し、それ
ゆえ酸化膜の劣化を完全に防止することはできない。
【０００７】次に、上記の方法についえ考えてみる。
この場合は非常に理想的であって、オキサイドリッジを
全く気にする必要はない。このの方法における単純な
ものには以下のようなものが挙げられる。シリコン基板
上に熱酸化あるいはＣＶＤ法等の堆積法によりシリコン
酸化膜を形成し、その一部のシリコン酸化膜を除去した
後、アモルファスシリコンを堆積してアモルファスシリ
コン膜を形成する。この状態で低温、例えば500 〜600
℃程度で長時間アニールすることによって、アモルファ
スシリコン膜をシリコン基板に接しているところから除
々に再結晶化して単結晶シリコン膜にする。
この場合は非常に理想的であって、オキサイドリッジを
全く気にする必要はない。このの方法における単純な
ものには以下のようなものが挙げられる。シリコン基板
上に熱酸化あるいはＣＶＤ法等の堆積法によりシリコン
酸化膜を形成し、その一部のシリコン酸化膜を除去した
後、アモルファスシリコンを堆積してアモルファスシリ
コン膜を形成する。この状態で低温、例えば500 〜600
℃程度で長時間アニールすることによって、アモルファ
スシリコン膜をシリコン基板に接しているところから除
々に再結晶化して単結晶シリコン膜にする。
【０００８】この、アモルファスシリコン膜を再結晶し
て単結晶シリコン膜にする方法では、必然的に横方向の
再結晶成長を伴うが、この横方向にきちんと再結晶する
長さは極めて短いため、再結晶の出発点となる部分はゲ
ート電極にできるだけ近いところでなければならない。
このため、再結晶化の終点も短いものでなければならな
い。
て単結晶シリコン膜にする方法では、必然的に横方向の
再結晶成長を伴うが、この横方向にきちんと再結晶する
長さは極めて短いため、再結晶の出発点となる部分はゲ
ート電極にできるだけ近いところでなければならない。
このため、再結晶化の終点も短いものでなければならな
い。
【０００９】さて、この方法を実際のＭＯＳＦＥＴに適
用すると、以下の２通りの方法が挙げられる。 Ｓｉ基板上にゲート酸化膜を形成し、このゲート酸
化膜上にアモルファスシリコンを堆積してアモルファス
シリコン膜を形成し、アモルファスシリコン膜内に不純
物を導入した後、アモルファスシリコン膜を電極形状に
エッチングしてアモルファスシリコン膜パターンを形成
する。次いで、低温ＣＶＤ法により電極となるアモルフ
ァスシリコン膜パターンを覆うようにシリコン酸化膜を
堆積した後、このシリコン酸化膜を異方性エッチングし
てアモルファスシリコン膜パターン側壁に側壁シリコン
酸化膜を形成するとともに、このエッチングの際のエン
ドポイントとなるＳｉ基板とアモルファスシリコン膜パ
ターンを露出させる。そして、アモルファスシリコン膜
パターン及びシリコン基板を覆うようにアモルファスシ
リコンを堆積してアモルファスシリコン膜を形成し、こ
のアモルファスシリコン膜をエッチングして側壁シリコ
ン酸化膜を露出させた後、500 ℃〜600 ℃にて熱処理す
ることによりアモルファスシリコン膜パターン及びアモ
ルファスシリコン膜を再結晶して単結晶シリコン膜パタ
ーンおよび単結晶シリコン膜を形成する。 Ｓｉ基板上にゲート酸化膜を形成し、ゲート酸化膜
上にアモルファスシリコンを堆積してアモルファスシリ
コン膜を形成した後、アモルファスシリコン膜及びゲー
ト酸化膜をＳｉ基板が露出するように部分的にエッチン
グしてコンタクトホールを形成する。そして、Ｓｉ基板
が露出されたコンタクトホール内にアモルファスシリコ
ン膜を埋め込み、熱処理することによりこのアモルファ
スシリコン膜を再結晶化して単結晶シリコン膜を形成す
る。そして、ゲート電極部分が残るように単結晶シリコ
ン膜をエッチングして基板を露出させた後、と同様の
工程を行う。
用すると、以下の２通りの方法が挙げられる。 Ｓｉ基板上にゲート酸化膜を形成し、このゲート酸
化膜上にアモルファスシリコンを堆積してアモルファス
シリコン膜を形成し、アモルファスシリコン膜内に不純
物を導入した後、アモルファスシリコン膜を電極形状に
エッチングしてアモルファスシリコン膜パターンを形成
する。次いで、低温ＣＶＤ法により電極となるアモルフ
ァスシリコン膜パターンを覆うようにシリコン酸化膜を
堆積した後、このシリコン酸化膜を異方性エッチングし
てアモルファスシリコン膜パターン側壁に側壁シリコン
酸化膜を形成するとともに、このエッチングの際のエン
ドポイントとなるＳｉ基板とアモルファスシリコン膜パ
ターンを露出させる。そして、アモルファスシリコン膜
パターン及びシリコン基板を覆うようにアモルファスシ
リコンを堆積してアモルファスシリコン膜を形成し、こ
のアモルファスシリコン膜をエッチングして側壁シリコ
ン酸化膜を露出させた後、500 ℃〜600 ℃にて熱処理す
ることによりアモルファスシリコン膜パターン及びアモ
ルファスシリコン膜を再結晶して単結晶シリコン膜パタ
ーンおよび単結晶シリコン膜を形成する。 Ｓｉ基板上にゲート酸化膜を形成し、ゲート酸化膜
上にアモルファスシリコンを堆積してアモルファスシリ
コン膜を形成した後、アモルファスシリコン膜及びゲー
ト酸化膜をＳｉ基板が露出するように部分的にエッチン
グしてコンタクトホールを形成する。そして、Ｓｉ基板
が露出されたコンタクトホール内にアモルファスシリコ
ン膜を埋め込み、熱処理することによりこのアモルファ
スシリコン膜を再結晶化して単結晶シリコン膜を形成す
る。そして、ゲート電極部分が残るように単結晶シリコ
ン膜をエッチングして基板を露出させた後、と同様の
工程を行う。
【００１０】
【発明が解決しようとする課題】上記したの半導体装
置の製造方法では、ソース、ドレイン部分の単結晶シリ
コン膜部分とゲート電極となる単結晶シリコン膜部分と
をエッチングにより露出された側壁シリコン酸化膜で分
離していたが、この側壁シリコン酸化膜の側壁はなだら
かな形状をしているため、エッチングのエンドポイント
次第ではソース、ドレイン部がゲート電極部ときちんと
分離することができず、ショートしてしまう恐れがあっ
た。
置の製造方法では、ソース、ドレイン部分の単結晶シリ
コン膜部分とゲート電極となる単結晶シリコン膜部分と
をエッチングにより露出された側壁シリコン酸化膜で分
離していたが、この側壁シリコン酸化膜の側壁はなだら
かな形状をしているため、エッチングのエンドポイント
次第ではソース、ドレイン部がゲート電極部ときちんと
分離することができず、ショートしてしまう恐れがあっ
た。
【００１１】次に、上記したの半導体装置の製造方法
では、まず、再結晶化する部分の長さが現状条件では十
分とれ難い他、基板コンタクト部とゲート電極部が自己
整合で形成することができず、ショートを避けるために
位置合わせ余裕度を十分にとらねばならないうえ、上記
の製造方法よりも工程数が多く面倒であった。そこ
で、本発明は、ゲート電極となる単結晶シリコン膜とソ
ース／ドレイン引出し配線となる単結晶シリコン膜をシ
ョートさせることなく確実に絶縁分離することができる
半導体の製造方法を提供することを目的としている。
では、まず、再結晶化する部分の長さが現状条件では十
分とれ難い他、基板コンタクト部とゲート電極部が自己
整合で形成することができず、ショートを避けるために
位置合わせ余裕度を十分にとらねばならないうえ、上記
の製造方法よりも工程数が多く面倒であった。そこ
で、本発明は、ゲート電極となる単結晶シリコン膜とソ
ース／ドレイン引出し配線となる単結晶シリコン膜をシ
ョートさせることなく確実に絶縁分離することができる
半導体の製造方法を提供することを目的としている。
【００１２】
【課題を解決するための手段】本発明による半導体の製
造方法は上記目的達成のため、導電体基板上にゲート絶
縁膜および導電性膜を順次形成する工程と、次いで、該
導電性膜および該ゲート絶縁膜をゲート電極となる領域
が残るようにエッチングして導電性膜パターンを形成す
る工程と、次いで、該導電性膜パターンを覆うように絶
縁膜及び第１の非晶質導電体膜を順次形成する工程と、
次いで、該第１の非晶質導電体膜を異方性エッチングし
て該導電性膜パターン側壁に対応する該絶縁膜部分に側
壁非晶質導電体膜を形成する工程と、次いで、該側壁非
晶質導電体膜をマスクとして、該絶縁膜をエッチングし
て該導電体基板及び該導電性膜パターンを露出させる工
程と、次いで、該導電性膜パターン及び該導電体基板を
覆うように第２の非晶質導電体膜を形成する工程と、次
いで、熱処理することにより、該導電性膜パターン、該
側壁非晶質導電体膜及び該第２の非晶質導電体膜を再結
晶化して、導電性単結晶導電体膜パターン、側壁単結晶
導電体膜及び第２の単結晶導電体膜を形成する工程と、
次いで、該第２の単結晶導電体膜及び該側壁単結晶導電
体膜をエッチバックして該絶縁膜を露出させる工程とを
含むものである。
造方法は上記目的達成のため、導電体基板上にゲート絶
縁膜および導電性膜を順次形成する工程と、次いで、該
導電性膜および該ゲート絶縁膜をゲート電極となる領域
が残るようにエッチングして導電性膜パターンを形成す
る工程と、次いで、該導電性膜パターンを覆うように絶
縁膜及び第１の非晶質導電体膜を順次形成する工程と、
次いで、該第１の非晶質導電体膜を異方性エッチングし
て該導電性膜パターン側壁に対応する該絶縁膜部分に側
壁非晶質導電体膜を形成する工程と、次いで、該側壁非
晶質導電体膜をマスクとして、該絶縁膜をエッチングし
て該導電体基板及び該導電性膜パターンを露出させる工
程と、次いで、該導電性膜パターン及び該導電体基板を
覆うように第２の非晶質導電体膜を形成する工程と、次
いで、熱処理することにより、該導電性膜パターン、該
側壁非晶質導電体膜及び該第２の非晶質導電体膜を再結
晶化して、導電性単結晶導電体膜パターン、側壁単結晶
導電体膜及び第２の単結晶導電体膜を形成する工程と、
次いで、該第２の単結晶導電体膜及び該側壁単結晶導電
体膜をエッチバックして該絶縁膜を露出させる工程とを
含むものである。
【００１３】本発明においては、前記導電性膜パター
ン、前記側壁非晶質導電体膜及び前記第２の非晶質導電
体膜の再結晶化を、予め再結晶化促進用の不純物を導入
した後で行う場合であってもよく、この場合、効率よく
再結晶化を促進させることができ好ましい。本発明にお
いては、前記再結晶化の熱処理温度は、 450℃以上600
℃以下である場合が好ましく、450℃より低温にする
と、再結晶化が進み難くなり好ましくなく、また、600
℃より高温にすると、単結晶シリコンではなく多結晶シ
リコンになってしまい好ましくない。
ン、前記側壁非晶質導電体膜及び前記第２の非晶質導電
体膜の再結晶化を、予め再結晶化促進用の不純物を導入
した後で行う場合であってもよく、この場合、効率よく
再結晶化を促進させることができ好ましい。本発明にお
いては、前記再結晶化の熱処理温度は、 450℃以上600
℃以下である場合が好ましく、450℃より低温にする
と、再結晶化が進み難くなり好ましくなく、また、600
℃より高温にすると、単結晶シリコンではなく多結晶シ
リコンになってしまい好ましくない。
【００１４】本発明においては、前記導電性膜パターン
を覆うように形成する絶縁膜は、プラズマ低温ＣＶＤ法
により形成するのが好ましく、この場合、熱酸化する場
合のように多結晶シリコンにしないで済ませることがで
きる。なお、熱酸化して多結晶化シリコンにしてもよい
が、この場合は熱処理によって非晶質シリコンになるよ
うに熱処理前に予め不純物導入を行うようにする。
を覆うように形成する絶縁膜は、プラズマ低温ＣＶＤ法
により形成するのが好ましく、この場合、熱酸化する場
合のように多結晶シリコンにしないで済ませることがで
きる。なお、熱酸化して多結晶化シリコンにしてもよい
が、この場合は熱処理によって非晶質シリコンになるよ
うに熱処理前に予め不純物導入を行うようにする。
【００１５】
【作用】本発明者等は、上記したの方法の製造方法が
やや複雑ではあるが性質のよい単結晶シリコンゲート電
極を形成することができる可能性を有していることに着
目し、この方法の最大の問題はサイドウォールの側壁シ
リコン酸化膜形状であるので、この部分の形状さえ改良
できればこの方法は有効であると考えた。
やや複雑ではあるが性質のよい単結晶シリコンゲート電
極を形成することができる可能性を有していることに着
目し、この方法の最大の問題はサイドウォールの側壁シ
リコン酸化膜形状であるので、この部分の形状さえ改良
できればこの方法は有効であると考えた。
【００１６】そこで、本発明では、後述する図１、２に
示すように、ゲート電極となる単結晶膜パターン８とソ
ース／ドレイン引き出し配線となる側壁単結晶シリコン
膜９及び単結晶シリコン膜10との絶縁分離を膜厚が略一
定なシリコン酸化膜５により行うようにしたため、従来
のなだからな形状の側壁シリコン酸化膜により絶縁分離
する場合よりもゲート電極となる単結晶膜パターン８と
ソース／ドレイン引き出し配線となる側壁単結晶シリコ
ン膜９及び単結晶シリコン膜10とをショートし難くする
ことができる。
示すように、ゲート電極となる単結晶膜パターン８とソ
ース／ドレイン引き出し配線となる側壁単結晶シリコン
膜９及び単結晶シリコン膜10との絶縁分離を膜厚が略一
定なシリコン酸化膜５により行うようにしたため、従来
のなだからな形状の側壁シリコン酸化膜により絶縁分離
する場合よりもゲート電極となる単結晶膜パターン８と
ソース／ドレイン引き出し配線となる側壁単結晶シリコ
ン膜９及び単結晶シリコン膜10とをショートし難くする
ことができる。
【００１７】
【実施例】以下、本発明を図面に基づいて説明する。図
１、２は本発明の一実施例に則した半導体装置の製造方
法を説明する図である。図１、２において、１はシリコ
ン基板であり、２はこのシリコン基板１が選択酸化され
形成されたＳｉＯ2 等のフィールド酸化膜であり、３は
シリコン基板１が酸化され形成されたＳｉＯ2 等のゲー
ト酸化膜である。次いで、４はゲート酸化膜３上に形成
されたゲート電極となるアモルファスシリコン膜パター
ンであり、５はアモルファスシリコン膜パターン４を覆
うように形成されたＳｉＯ2 等のシリコン酸化膜であ
り、６はアモルファスシリコン膜パターン４側壁に対応
するシリコン酸化膜５部分に形成された側壁アモルファ
スシリコン膜である。次いで、７はアモルファスシリコ
ン膜パターン４及びシリコン基板１を覆うように形成さ
れたアモルファスシリコン膜であり、８はアモルファス
シリコン膜パターン４が熱処理により再結晶化された単
結晶シリコン膜パターンであり、９は側壁アモルファス
シリコン膜６が熱処理により再結晶化された側壁単結晶
シリコン膜であり、10はアモルファスシリコン膜７が熱
処理により再結晶化された単結晶シリコン膜である。そ
して、11、12は各々シリコン基板１内に形成された低濃
度拡散層、高濃度拡散層であり、この底濃度拡散層11及
び高濃度拡散層12からＬＤＤ構造のソース／ドレイン拡
散層が構成されている。
１、２は本発明の一実施例に則した半導体装置の製造方
法を説明する図である。図１、２において、１はシリコ
ン基板であり、２はこのシリコン基板１が選択酸化され
形成されたＳｉＯ2 等のフィールド酸化膜であり、３は
シリコン基板１が酸化され形成されたＳｉＯ2 等のゲー
ト酸化膜である。次いで、４はゲート酸化膜３上に形成
されたゲート電極となるアモルファスシリコン膜パター
ンであり、５はアモルファスシリコン膜パターン４を覆
うように形成されたＳｉＯ2 等のシリコン酸化膜であ
り、６はアモルファスシリコン膜パターン４側壁に対応
するシリコン酸化膜５部分に形成された側壁アモルファ
スシリコン膜である。次いで、７はアモルファスシリコ
ン膜パターン４及びシリコン基板１を覆うように形成さ
れたアモルファスシリコン膜であり、８はアモルファス
シリコン膜パターン４が熱処理により再結晶化された単
結晶シリコン膜パターンであり、９は側壁アモルファス
シリコン膜６が熱処理により再結晶化された側壁単結晶
シリコン膜であり、10はアモルファスシリコン膜７が熱
処理により再結晶化された単結晶シリコン膜である。そ
して、11、12は各々シリコン基板１内に形成された低濃
度拡散層、高濃度拡散層であり、この底濃度拡散層11及
び高濃度拡散層12からＬＤＤ構造のソース／ドレイン拡
散層が構成されている。
【００１８】次に、この半導体装置の製造方法について
説明する。まず、Ｐ型10Ωcm（100 ）シリコン基板１を
例えば1000℃でドライ酸化して膜厚100 Åのシリコン酸
化膜を形成し、ＣＶＤ法によりシリコン酸化膜上に膜厚
1200Å程度のシリコン窒化を形成した後、このシリコン
窒化膜上にチャネルストッパー形成用のレジストマスク
を形成し、このレジストマスクを用いてシリコン窒化膜
をエッチングしてチャネルストッパー領域に対応する部
分に開口部を形成した後、この開口部を介してボロンイ
オンを例えば25kev 、１×1013cm-2シリコン基板１内に
注入してチャネルストッパーを形成する。次いで、レジ
ストマスクを除去し、ＬＯＣＯＳによりシリコン基板１
を例えば1000℃でウェット酸化して膜厚4000Åのフィー
ルド軟化膜２を形成し、ウェットエッチングにてシリコ
ン窒化膜を除去した後、例えば、950 ℃にてシリコン基
板１を熱酸化して膜厚200 Åのシリコン酸化膜を形成す
る。この熱酸化は次のゲート酸化工程での絶縁耐圧の信
頼性向上のために行うものである。次いで、このシリコ
ン酸化膜をウェットエッチング（HF) にて除去した後、
例えば1000℃にてシリコン基板１を熱酸化して膜厚150
Åのゲート酸化膜３を形成し、低温ＣＶＤ法等によりア
モルファスシリコンを堆積して膜厚1000Åのアモルファ
スシリコン膜を形成し、ゲート酸化膜３とアモルファス
シリコン膜をゲート電極となる領域が残るようにエッチ
ングしてアモルファスシリコン膜パターン４を形成した
後、このアモルファスシリコン膜パターン４をマスクと
してＬＤＤの低濃度拡散層形成のために例えばリンイオ
ンを40keV 、３×1013cm-2でシリコン基板１内に注入す
る（図１（ａ））。
説明する。まず、Ｐ型10Ωcm（100 ）シリコン基板１を
例えば1000℃でドライ酸化して膜厚100 Åのシリコン酸
化膜を形成し、ＣＶＤ法によりシリコン酸化膜上に膜厚
1200Å程度のシリコン窒化を形成した後、このシリコン
窒化膜上にチャネルストッパー形成用のレジストマスク
を形成し、このレジストマスクを用いてシリコン窒化膜
をエッチングしてチャネルストッパー領域に対応する部
分に開口部を形成した後、この開口部を介してボロンイ
オンを例えば25kev 、１×1013cm-2シリコン基板１内に
注入してチャネルストッパーを形成する。次いで、レジ
ストマスクを除去し、ＬＯＣＯＳによりシリコン基板１
を例えば1000℃でウェット酸化して膜厚4000Åのフィー
ルド軟化膜２を形成し、ウェットエッチングにてシリコ
ン窒化膜を除去した後、例えば、950 ℃にてシリコン基
板１を熱酸化して膜厚200 Åのシリコン酸化膜を形成す
る。この熱酸化は次のゲート酸化工程での絶縁耐圧の信
頼性向上のために行うものである。次いで、このシリコ
ン酸化膜をウェットエッチング（HF) にて除去した後、
例えば1000℃にてシリコン基板１を熱酸化して膜厚150
Åのゲート酸化膜３を形成し、低温ＣＶＤ法等によりア
モルファスシリコンを堆積して膜厚1000Åのアモルファ
スシリコン膜を形成し、ゲート酸化膜３とアモルファス
シリコン膜をゲート電極となる領域が残るようにエッチ
ングしてアモルファスシリコン膜パターン４を形成した
後、このアモルファスシリコン膜パターン４をマスクと
してＬＤＤの低濃度拡散層形成のために例えばリンイオ
ンを40keV 、３×1013cm-2でシリコン基板１内に注入す
る（図１（ａ））。
【００１９】次に、低温ＣＶＤ法等によりアモルファス
シリコン膜パターン４を覆うようにＳｉＯ2 を堆積して
膜厚1200Åのシリコン酸化膜５を形成し、再度低温ＣＶ
Ｄ法等によりシリコン酸化膜５上にアモルファスシリコ
ンを堆積して膜厚のアモルファスシリコン膜を形成した
後、このアモルファスシリコン膜を異方性エッチングし
てアモルファスシリコン膜パターン４側壁に対応するシ
リコン酸化膜５部分に側壁アモルファスシリコン膜６を
形成する（図１（ｂ））。
シリコン膜パターン４を覆うようにＳｉＯ2 を堆積して
膜厚1200Åのシリコン酸化膜５を形成し、再度低温ＣＶ
Ｄ法等によりシリコン酸化膜５上にアモルファスシリコ
ンを堆積して膜厚のアモルファスシリコン膜を形成した
後、このアモルファスシリコン膜を異方性エッチングし
てアモルファスシリコン膜パターン４側壁に対応するシ
リコン酸化膜５部分に側壁アモルファスシリコン膜６を
形成する（図１（ｂ））。
【００２０】次に、側壁アモルファスシリコン膜６をマ
スクとしてシリコン酸化膜５を異方性エッチングしてシ
リコン基板１及びアモルファスシリコン膜パターン４を
露出させる（図１（ｃ））。なお、ここでのエッチング
のエンドポイントはシリコン基板１とし、ここでの低温
ＣＶＤ法での成長温度は約≦400 ℃とし、Ｓｉ2 Ｈ6法
あるいは更に低温のグロー放電法を利用する。
スクとしてシリコン酸化膜５を異方性エッチングしてシ
リコン基板１及びアモルファスシリコン膜パターン４を
露出させる（図１（ｃ））。なお、ここでのエッチング
のエンドポイントはシリコン基板１とし、ここでの低温
ＣＶＤ法での成長温度は約≦400 ℃とし、Ｓｉ2 Ｈ6法
あるいは更に低温のグロー放電法を利用する。
【００２１】次に、低温ＣＶＤ法等によりアモルファス
シリコン膜パターン４及びシリコン基板１を覆うように
アモルファスシリコンを堆積して膜厚1000Åのアモルフ
ァスシリコン膜７形成した後、アモルファスシリコンの
再結晶化促進のためにアモルファスシリコン膜７及び側
壁アモルファスシリコン膜６と単結晶シリコン膜パター
ン８内にリンイオンを30keV 、４×1015cm-2を注入す
る。
シリコン膜パターン４及びシリコン基板１を覆うように
アモルファスシリコンを堆積して膜厚1000Åのアモルフ
ァスシリコン膜７形成した後、アモルファスシリコンの
再結晶化促進のためにアモルファスシリコン膜７及び側
壁アモルファスシリコン膜６と単結晶シリコン膜パター
ン８内にリンイオンを30keV 、４×1015cm-2を注入す
る。
【００２２】次に、500 ℃〜600 ℃で５〜10時間熱処理
することにより、アモルファスシリコン膜パターン４、
側壁アモルファスシリコン膜６及びアモルファスシリコ
ン膜７を再結晶化して単結晶シリコン膜パターン８、側
壁単結晶シリコン膜９及び単結晶シリコン膜10を形成す
る（図２（ｅ））。次に、シリコンとエッチングレート
が同じになるレジストを塗布し、異方性エッチングによ
ってエッチバックを行ってシリコン酸化膜５を露出さ
せ、ゲート電極となる単結晶シリコン膜パターン８とソ
ース／ドレイン引き出し配線となる側壁単結晶シリコン
膜９及び単結晶シリコン膜10とを絶縁分離する（図２
（ｆ））。
することにより、アモルファスシリコン膜パターン４、
側壁アモルファスシリコン膜６及びアモルファスシリコ
ン膜７を再結晶化して単結晶シリコン膜パターン８、側
壁単結晶シリコン膜９及び単結晶シリコン膜10を形成す
る（図２（ｅ））。次に、シリコンとエッチングレート
が同じになるレジストを塗布し、異方性エッチングによ
ってエッチバックを行ってシリコン酸化膜５を露出さ
せ、ゲート電極となる単結晶シリコン膜パターン８とソ
ース／ドレイン引き出し配線となる側壁単結晶シリコン
膜９及び単結晶シリコン膜10とを絶縁分離する（図２
（ｆ））。
【００２３】次に、ＬＤＤの高濃度拡散層形成のために
砒素イオンを10keV 、１×1015cm-2注入し、900 ℃のＮ
2 雰囲気で30分の活性化アニールを行って、予めシリコ
ン基板１内に導入された不純物イオンを活性化してＬＤ
Ｄ構造のソース／ドレイン拡散層となる低濃度拡散層11
と高濃度拡散層12を形成する（図２（ｆ））。そして、
ＣＶＤ法により全面にシリコン酸化膜を膜厚2000Åで堆
積し、更にＢＰＳＧ膜を5000Å堆積した後、850 ℃のＯ
2 雰囲気にてＢＰＳＧ膜のフローを行う。そして、ＢＰ
ＳＧ膜とシリコン酸化膜を異方性エッチングしてソース
／ドレイン引き出し配線となる単結晶シリコン膜10が露
出されるコンタクトホール形成し、このコンタクトホー
ル内の単結晶シリコン膜10とコンタクトするように全面
にＴＩＮ膜及びＡｌ／Ｃｕ／Ｓｌ膜をスパッタした後、
この配線となるＡｌ／Ｃｕ／Ｓｉ膜及びバリアメタルと
なるＴｉＮ膜を異方性エッチングによりパターニングし
て配線構造を形成することにより、半導体装置を得るこ
とができる。
砒素イオンを10keV 、１×1015cm-2注入し、900 ℃のＮ
2 雰囲気で30分の活性化アニールを行って、予めシリコ
ン基板１内に導入された不純物イオンを活性化してＬＤ
Ｄ構造のソース／ドレイン拡散層となる低濃度拡散層11
と高濃度拡散層12を形成する（図２（ｆ））。そして、
ＣＶＤ法により全面にシリコン酸化膜を膜厚2000Åで堆
積し、更にＢＰＳＧ膜を5000Å堆積した後、850 ℃のＯ
2 雰囲気にてＢＰＳＧ膜のフローを行う。そして、ＢＰ
ＳＧ膜とシリコン酸化膜を異方性エッチングしてソース
／ドレイン引き出し配線となる単結晶シリコン膜10が露
出されるコンタクトホール形成し、このコンタクトホー
ル内の単結晶シリコン膜10とコンタクトするように全面
にＴＩＮ膜及びＡｌ／Ｃｕ／Ｓｌ膜をスパッタした後、
この配線となるＡｌ／Ｃｕ／Ｓｉ膜及びバリアメタルと
なるＴｉＮ膜を異方性エッチングによりパターニングし
て配線構造を形成することにより、半導体装置を得るこ
とができる。
【００２４】このように、本実施例では、ゲート電極と
なる単結晶シリコン膜パターン８とソース／ドレイン引
き出し配線となる側壁単結晶シリコン膜９及び単結晶シ
リコン膜10との絶縁分離を膜厚が略一定なシリコン酸化
膜５により行うようにしたため、従来のなだらかな形状
の側壁シリコン酸化膜により絶縁分離する場合よりもゲ
ート電極となる単結晶シリコン膜パターン８とソース／
ドレイン引き出し配線となる側壁単結晶シリコン膜９及
び単結晶シリコン膜10とをショートし難くすることがで
き、確実に絶縁分離することができる。
なる単結晶シリコン膜パターン８とソース／ドレイン引
き出し配線となる側壁単結晶シリコン膜９及び単結晶シ
リコン膜10との絶縁分離を膜厚が略一定なシリコン酸化
膜５により行うようにしたため、従来のなだらかな形状
の側壁シリコン酸化膜により絶縁分離する場合よりもゲ
ート電極となる単結晶シリコン膜パターン８とソース／
ドレイン引き出し配線となる側壁単結晶シリコン膜９及
び単結晶シリコン膜10とをショートし難くすることがで
き、確実に絶縁分離することができる。
【００２５】また、本実施例では、ゲート電極を単結晶
シリコン膜パターン８で形成したため、オキサイドリッ
ジの問題から開放することができ、これに起因するゲー
ト酸化膜３の寿命の劣化を防止することができる。そし
て、自動的にソース、ドレインは積み上げられた形に形
成することができるため、ショートチャネル効果防止の
ために必要以上に熱処理、特にＢＰＳＧ膜のフロー温度
を故意に下げて形状を劣化させないで済ませることがで
き、Ａｌ系の配線寿命の増大に寄与することができる。
シリコン膜パターン８で形成したため、オキサイドリッ
ジの問題から開放することができ、これに起因するゲー
ト酸化膜３の寿命の劣化を防止することができる。そし
て、自動的にソース、ドレインは積み上げられた形に形
成することができるため、ショートチャネル効果防止の
ために必要以上に熱処理、特にＢＰＳＧ膜のフロー温度
を故意に下げて形状を劣化させないで済ませることがで
き、Ａｌ系の配線寿命の増大に寄与することができる。
【００２６】
【発明の効果】本発明によれば、ゲート電極となる単結
晶シリコン膜とソース／ドレイン引き出し配線となる単
結晶シリコン膜とをショートさせることなく確実に絶縁
分離することができるという効果がある。
晶シリコン膜とソース／ドレイン引き出し配線となる単
結晶シリコン膜とをショートさせることなく確実に絶縁
分離することができるという効果がある。
【図１】本発明の一実施例に則した半導体装置の製造方
法を説明する図である。
法を説明する図である。
【図２】本発明の一実施例に則した半導体装置の製造方
法を説明する図である。
法を説明する図である。
１ シリコン基板 ２ フィールド酸化膜 ３ ゲート酸化膜 ４ アモルファスシリコン膜パターン ５ シリコン酸化膜 ６ 側壁アモルファスシリコン膜 ７ アモルファスシリコン膜 ８ 単結晶シリコン膜パターン ９ 側壁単結晶シリコン膜 10 単結晶シリコン膜 11 低濃度拡散層 12 高濃度拡散層
Claims (3)
- 【請求項１】 導電体基板（１）上にゲート絶縁膜
（３）および導電性膜を順次形成する工程と、 次いで、該導電性膜および該ゲート絶縁膜（３）をゲー
ト電極となる領域が残るようにエッチングして導電性膜
パターン（４）を形成する工程と、 次いで、該導電性膜パターン（４）を覆うように絶縁膜
（５）及び第１の非晶質導電体膜を順次形成する工程
と、 次いで、該第１の非晶質導電体膜を異方性エッチングし
て該導電性膜パターン（４）側壁に対応する該絶縁膜
（５）部分に側壁非晶質導電体膜（６）を形成する工程
と、 次いで、該側壁非晶質導電体膜（６）をマスクとして、
該絶縁膜（５）をエッチングして該導電体基板（１）及
び該導電性膜パターン（４）を露出させる工程と、 次いで、該導電性膜パターン（４）及び該導電体基板
（１）を覆うように第２の非晶質導電体膜（７）を形成
する工程と、 次いで、熱処理することにより、該導電性膜パターン
（４）、該側壁非晶質導電体膜（６）及び該第２の非晶
質導電体膜（７）を再結晶化して、導電性単結晶導電体
膜パターン（８）、側壁単結晶導電体膜（９）及び第２
の単結晶導電体膜（10）を形成する工程と、 次いで、該第２の単結晶導電体膜（10）及び該側壁単結
晶導電体膜（10）をエッチバックして該絶縁膜（５）を
露出させる工程とを含むことを特徴とする半導体装置の
製造方法。 - 【請求項２】 前記導電性膜パターン（４）、前記側壁
非晶質導電体膜（６）及び前記第２の非晶質導電体膜
（７）の再結晶化を、予め再結晶化促進用の不純物を導
入した後で行うことを特徴とする請求項１記載の半導体
装置の製造方法。 - 【請求項３】 前記再結晶化の熱処理温度は、450℃以
上600 ℃以下であることを特徴とする請求項１乃至２記
載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04058716A JP3131491B2 (ja) | 1992-03-17 | 1992-03-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04058716A JP3131491B2 (ja) | 1992-03-17 | 1992-03-17 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05267335A true JPH05267335A (ja) | 1993-10-15 |
| JP3131491B2 JP3131491B2 (ja) | 2001-01-31 |
Family
ID=13092221
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04058716A Expired - Fee Related JP3131491B2 (ja) | 1992-03-17 | 1992-03-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3131491B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5804499A (en) * | 1996-05-03 | 1998-09-08 | Siemens Aktiengesellschaft | Prevention of abnormal WSix oxidation by in-situ amorphous silicon deposition |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101594325B1 (ko) * | 2014-06-10 | 2016-02-17 | 주식회사 경인엠제이시스템 | 너트 공급장치 |
-
1992
- 1992-03-17 JP JP04058716A patent/JP3131491B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5804499A (en) * | 1996-05-03 | 1998-09-08 | Siemens Aktiengesellschaft | Prevention of abnormal WSix oxidation by in-situ amorphous silicon deposition |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3131491B2 (ja) | 2001-01-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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