KR100355231B1 - 반도체 메모리 소자 개구부 제조용 포토마스크, 이를 사용한 사진 식각 방법 및 이 방법에 의해 제조된 개구부를 포함하는 반도체 메모리 소자 - Google Patents

반도체 메모리 소자 개구부 제조용 포토마스크, 이를 사용한 사진 식각 방법 및 이 방법에 의해 제조된 개구부를 포함하는 반도체 메모리 소자 Download PDF

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Abstract

본 발명에 따른 작은 피치의 개구부 이미지들을 구비하는 반도체 메모리 소자 개구부 제조용 포토마스크는 일정 피치로 배열된 복수개의 개구부 이미지들을 구비하여 이 개구부 이미지들을 포토레지스트막에 전사하며, 포토레지스트 플로우 공정을 채용한 사진 식각 공정에 사용된다. 이 포토마스크에 배열된 개구부 이미지들의 중심간의 간격은 상기 피치보다 크다. 본 발명은 또한 감소된 크기의 개구부들을 제조하기 위한 사진 식각 방법 및 이 방법에 의해 제조된 개구부를 포함하는 반도체 메모리 소자를 제공한다.

Description

반도체 메모리 소자 개구부 제조용 포토마스크, 이를 사용한 사진 식각 방법 및 이 방법에 의해 제조된 개구부를 포함하는 반도체 메모리 소자{Photomask for fabricating opening of semiconductor memory device, photolithographic method using the same, and semiconductor memory device fabricated by the same method}
본 발명은 작은 피치의 개구부를 제조하는데 사용되는 포토마스크, 이를 이용한 사진식각 방법 및 이 사진식각 방법에 의해 제조된 반도체 메모리 소자에 관한 것이다.
반도체 메모리 소자가 고집적화됨에 따라 배선의 선폭 또한 작아지게 되었다. 배선 선폭의 감소에 따라 도전 영역과 배선 또는 배선들을 전기적으로 연결하기 위한 개구부들, 즉 콘택홀 또는 비아홀의 크기와 피치 또한 감소하게 되었다. 그런데, 광학적 한계로 인하여 i-라인(365nm)을 광원으로 사용할 경우 해상할 수 있는 정방형 개구부의 한변의 길이는 0.35㎛, 심자외선(DUV)(248nm)의 경우에는 0.30㎛ 정도이다.
따라서, 한계 해상도 이하의 미세 개구부를 형성하기 위한 새로운 방법으로포토레지스트 플로우 공정이 도입되었다. 구체적으로, 포토레지스트 플로우 공정은 포토마스크의 개구부 이미지를 포토레지스트막에 전사하는 단계와 포토레지스트의 유리 전이 온도 이상의 온도에서 소정 시간 동안 열 에너지를 포토레지스트막에 가하여 포토레지스트를 플로우시켜 개구부 이미지의 크기를 감소시키는 단계로 구성된다.
그러나, 포토레지스트 플로우 공정을 적용하기 위해서는 개구부 이미지 사이에 일정량의 포토레지스트가 존재해야 한다. 예컨대, 포토레지스트막을 0.8㎛ 내지 1.2㎛ 두께로 형성할 경우 개구부 이미지 사이의 간격이 최소 0.25㎛ 이상이 되어야만 포토레지스트가 플로우된다. 이는 일정량 이상의 포토레지스트가 개구부 이미지 주변에 있어야 포토레지스트가 플로우될 수 있음을 의미한다.
그러나, 종래의 고집적 소자에서는 개구부들의 크기가 작아짐과 동시에 개구부들간의 피치 또한 작아져서 플로우 공정에 필요한 포토레지스트양이 개구부 주변에 존재하지 않으므로 포토레지스트 플로우 공정 적용이 불가능하다.
본 발명이 이루고자 하는 기술적 과제는 포토레지스트 플로우 공정 적용이 가능하도록 배열된 개구부 이미지들을 구비하여 작은 피치의 미세 개구부들의 형성을 가능하게 하는 포토마스크를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 작은 피치의 미세 개구부들을 형성할 수 있는 사진식각 방법을 제공하는 것이다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 작은 피치의 미세 개구부들을 구비하는 반도체 메모리 소자를 제공하는 것이다.
도 1은 본 발명의 제1 실시예에 따른 포토마스크의 비트 라인 콘택홀 이미지들이 도시된 NOR형 비휘발성 메모리 소자의 레이아웃도이다.
도 2a 및 2b는 본 발명의 제1 실시예에 따른 포토마스크와 이로부터 전사된 비트 라인 콘택홀 이미지들을 구비하는 포토레지스트막이 형성된 NOR형 비휘발성 메모리 소자의 단면도들로, 도 2a는 도 1 의 A-A'선을 따라, 도 2b는 도 1의 B-B'선을 따라 자른 단면도들이다.
도 2c는 도 1의 C 영역에 형성되고, 포토마스크로부터 전사된 비트라인 콘택홀 이미지들을 구비하는 포토레지스트막의 평면도를 나타낸다.
도 3a 및 3b는 도 2a 및 2b에 도시된 포토레지스트막을 플로우시킨 결과물을 나타내는 NOR형 비휘발성 메모리 소자의 단면도들이다.
도 3c는 플로우 공정에 의해 감소된 크기의 개구부 이미지들을 구비하는 포토레지스트막의 평면도이다.
도 4는 본 발명의 제2 실시예에 따른 포토마스크의 비트 라인 콘택홀 이미지들이 도시된 NAND형 비휘발성 메모리 소자의 레이아웃도이다.
도 5는 본 발명의 제3 실시예에 따른 포토마스크의 스토리지 노드 콘택홀 이미지들이 도시된 DRAM 소자의 레이아웃도이다.
도 6은 콘택홀의 가로 길이와 콘택홀 간의 거리의 비와 포토레지스트의 플로우 양간의 관계를 측정한 결과를 나타내는 막대 그래프이다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 포토마스크는 일 방향으로 일정 피치로 배열된 복수개의 개구부 이미지를 구비하여 상기 개구부 이미지를 포토레지스트막에 전사하며, 포토레지스트 플로우 공정을 채용한 사진 식각 공정에 사용되는 반도체 메모리 소자 제조용 포토마스크이다. 이 포토마스크에 배열된 개구부 이미지들의 중심간의 간격은 상기 피치보다 크다.
상기 피치는 상기 개구부 이미지들이 상기 일방향으로 일렬로 배열되어 상기 포토레지스트막에 전사되면 상기 전사된 개구부 이미지들을 구비하는 상기 포토레지스트막이 플로우될 수 없는 피치이다.
상기 다른 기술적 과제를 달성하기 위한 사진식각 방법에 따르면, 일 방향으로 일정 피치로 배열된 복수개의 개구부 이미지들을 구비하는 포토레지스트막을 형성한다. 이 때, 상기 포토레지스트막의 개구부 이미지들은 중심간의 간격이 상기 피치보다 크도록 상기 포토레지스트막에 배열된다. 이어서, 상기 포토레지스트막을 플로우시켜 상기 개구부 이미지들의 크기를 감소시킨다. 마지막으로, 상기 플로우된 포토레지스트막의 개구부 이미지들을 사용하여 감소된 크기의 개구부들을 형성한다.
상기 다른 기술적 과제를 달성하기 위한 반도체 메모리 소자는 상술한 사진 식각 방법에 의해 제조된 감소된 크기의 개구부를 구비하는 비휘발성 메모리 소자 또는 DRAM 소자이다. 비휘발성 메모리 소자의 경우, 상기 개구부는 비트라인 콘택홀이다. DRAM 소자의 경우, 상기 개구부는 스토리지 전극 콘택홀이다.
이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록하며, 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 첨부된 도면에서 여러 막과 영역들의 두께는 명료성을 위해서 강조되었다. 또한 어느 한 막이 다른 막 또는 기판위에 존재하는 것으로 지칭될 때, 다른 막 또는 기판 바로 위에 있을 수도 있고, 층간막이 존재할 수도 있다. 도면에서 동일참조부호는 동일부재를 나타낸다.
도 1은 NOR 형 비휘발성 메모리 소자의 셀 어레이 영역 일 부분의 레이아웃도이다. 도면 부호 111은 활성 영역 이미지를, 113은 플로팅 게이트 이미지를, 115는 워드 라인으로 기능하는 콘트롤 게이트 이미지를, 117은 비트 라인 콘택홀 이미지를, 127은 비트 라인 이미지를 각각 나타낸다.
비트라인 콘택홀 이미지(117)들은 본 발명의 제1 실시예에 따른 포토마스크에 의해 정의된다. 고집적화된 NOR형 비휘발성 메모리 소자의 디자인 룰에 따라, 비트 라인 콘택홀 이미지(117)들이 X축 방향으로 일정 피치로 일렬로 배열되어 포토레지스트막에 전사되면 전사된 콘택홀 이미지들을 구비하는 포토레지스트막이 플로우될 수 없다. 그러므로, 본 발명의 제1 실시예에 따른 포토마스크는 중심간의 간격(Dc)이 X축 방향 피치(Px)보다 크도록 배열된 복수개의 비트라인 콘택홀 이미지(117)들을 구비한다. 바람직하기로는 비트라인 콘택홀 이미지(117)들은 X 축 방향으로 지그 재그로 배열된다. X 축 방향 피치(Px)는 비트 라인 이미지(127)들간의 피치와 동일하거나 이와 비례한다. 따라서, 비트라인 콘택홀 이미지(117)들이 포토레지스트막에 전사되었을 경우 전사된 비트라인 콘택홀 이미지(도 2c의 117' 참고)들 각각의 주변에 충분한 양의 포토레지스트가 존재하여 포토레지스트 플로우가 가능하게 된다(도 3a 및 도 3c 참고). 도 1에서는 비트라인 콘택홀 이미지(117)의 1/2 영역만이 인접하는 비트라인 콘택홀 이미지(117)와 나란히 배치되고 나머지 1/2 영역에는 인접하는 비트라인 콘택홀 이미지(117)가 없도록 중심이 이동되어 있다. 그러나, 중심의 이동 정도는 플로우에 필요한 포토레지스트의 정도를 고려하여 적절하게 조절할 수 있다. 또, 본 실시예와 같이 비트라인 콘택홀 이미지(117)들의 X축 방향 피치(Px)가 매우 작고 Y축 방향 피치(Py)가 상대적으로 큰 경우에는 피치가 작은 쪽의 길이(Lx)는 작게하고 피치가 큰 쪽의 길이(Ly)는 크게하면 비트라인 콘택홀 이미지(도 2c의 117' 참고) 주변에 플로우에 충분한 양의 포토레지스트를 확보하면서도, 콘택홀 이미지에 의해 최종적으로 기판상에 형성되는 콘택홀의 접촉 면적은 동일하게 유지할수 있다.
이하 도 2a 내지 도 3을 참고하여 본 발명의 제1 실시예에 따른 포토마스크를 사용하여 감소된 크기의 미세 비트 라인 콘택홀을 구비하는 NOR형 비휘발성 메모리 소자를 제조하는 방법을 설명한다.
먼저, 도 2a 및 2b를 참고하면, 반도체 기판(101)상에 활성 영역 이미지(111)를 구비하는 포토마스크를 사용하여 필드 산화막(110)을 형성한다. 이어서, 필드 산화막(110)에 의해 정의되는 활성 영역상에 플로팅 게이트이미지(113)를 구비하는 포토마스크 및 콘트롤 게이트 이미지(115)를 구비하는 포토마스크를 차례대로 사용하여 게이트 산화막(112), 플로팅 게이트(113), 게이트간 절연막(114) 및 콘트롤 게이트(115)가 차례대로 적층된 적층 게이트를 형성한다. 소오스 영역(S) 및 드레인 영역(D)을 형성한 후, 층간절연막(116)을 적층 게이트상에 형성한다. 이어서, 드레인 영역(D)을 노출시키는 비트라인 콘택홀을 형성하기 위한 사진 식각 공정을 진행한다.
먼저, 층간절연막(116) 전면에 포토레지스트막을 형성한다. 다음에, 투명 기판(201)상에 복수개의 비트라인 콘택홀 이미지(117)들을 구비하는 차광막(208)이 형성된 포토마스크(200)를 사용하여 포토레지스트막을 노광한다. 그 결과 포토마스크(200)의 비트라인 콘택홀 이미지(117)가 포토레지스트막에 전사된다. 현상 공정을 통해 마스크로부터 전사된 비트라인 콘택홀 이미지(117')들을 구비하는 포토레지스트 패턴(118)이 완성된다. 포토레지스트 패턴(118)으로 전사된 비트라인 콘택홀 이미지(117')의 X축 길이(Lx)와 Y축 길이(Ly)는 사진 공정으로 해상할 수 있는 크기로, 최종적으로 층간절연막(116)내에 형성하고자 하는 비트라인 콘택홀(120)의 X축 길이(L'x) 및 Y축 길이(L'y)보다 크다. 전사된 비트라인 콘택홀 이미지(117')를 구비하는 포토레지스트 패턴(118)의 평면도인 도 2c에 도시되어 있는 바와 같이, 비트라인 콘택홀 이미지(117')의 중심간의 거리(Dc)가 비트라인 콘택홀 이미지(117')의 피치(Px)보다 크기 때문에 비트라인 콘택홀 이미지(117')의 주변에 플로우에 충분한 양의 포토레지스트가 존재하게 된다.
이어서, 도 3a 내지 3c에 도시되어 있는 바와 같이 포토레지스트 플로우 공정을 실시하여 포토레지스트 패턴(118)의 비트라인 콘택홀 이미지(117')를 감소시킨다. 이 때, 감소된 비트라인 콘택홀 이미지(119)의 크기는 사진 공정의 한계 해상도 이하의 크기(가로: L'x, 세로: L'y)인 것이 바람직하다. 포토레지스트 플로우 공정은 포토레지스트의 유리 전이 온도(Tg) 이상에서 소정 시간 동안 열에너지를 포토레지스트막(118)에 가함으로써 진행된다. 마지막으로 감소된 비트라인 콘택홀 이미지(119)를 구비하는 포토레지스트 패턴(118')을 식각 마스크로 사용하여 층간 절연막(116)을 식각하여 비트라인 콘택홀(120)을 완성한다.
도 4는 NAND 형 비휘발성 메모리 소자의 셀 어레이 영역 일 부분의 레이아웃도이다. 도면 부호 1은 활성 영역 이미지를, CSL은 공통 소오스 라인 이미지를, SSL은 활성 영역(1)을 가로지르는 스트링 선택라인 이미지를, WL은 워드 라인 이미지를, GSL은 접지 선택 라인 이미지를 그리고 CT는 비트 라인 콘택홀 이미지를 각각 나타낸다.
비트 라인 콘택홀 이미지(CT)는 본 발명의 제2 실시예에 의한 포토마스크에 의해 정의되며, 제1 실시예에 의한 포토마스크에 의해 정의된 NOR형 비휘발성 메모리 소자의 비트라인 콘택홀 이미지(도 1의 117 참고)들과 마찬가지로 비트라인 콘택홀 이미지(CT)들의 중심간의 거리(Dc)가 X축 방향 피치(P'x)보다 크도록 배열된다. NOR형 비휘발성 메모리 소자에 비해 NAND형 비휘발성 메모리 소자의 경우에는 X축 방향 피치 즉, 비트 라인 피치가 비트 라인 콘택홀 이미지(CT)들의 간격에 영향을 미치는 주된 요인이다. 따라서, 비트 라인 콘택홀 이미지(CT)의 가로 길이:세로 길이의 비를 제1 실시예의 경우에 비해 크게 할 수 있다.
도 5는 DRAM 소자의 셀 어레이 영역 일 부분의 레이아웃도이다. 도면 부호 111은 활성 영역 이미지를, 113은 게이트 전극 이미지를, 121은 스토리지 전극 콘택홀 이미지를, 123은 스토리지 전극 이미지를, 139는 비트라인 이미지를 각각 나타낸다.
스토리지 전극 콘택홀 이미지(121)는 본 발명의 제3 실시예에 의한 포토마스크에 의해 정의되며, Y축 방향 피치(Py)에 고집적화를 위한 최소 디자인 룰이 적용된다. 따라서, 제3 실시예에 의한 포토마스크는, 스토리지 전극 콘택홀을 형성하기 위한 사진 식각 공정에 포토레지스트 플로우 공정을 적용하기 위해서, 중심간의 거리(Dc)가 Y축 방향 피치(Py)보다 크도록 배열된 스토리지 전극 콘택홀 이미지(121)들을 구비한다. X축 방향으로는 스토리지 전극 콘택홀 이미지(121)간의 간격이 여유가 있기 때문에 스토리지 전극 콘택홀 이미지(121)의 X축 길이(Lx)가 Y축 길이(Ly)보다 크게 형성되는 것이 바람직하다.
본 발명의 제3 실시예에 따른 포토마스크를 사용하고 포토레지스트 플로우 공정을 채용하는 사진 식각 공정을 실시하여 DRAM 소자를 제조하면, 한계 해상도 이하의 크기로 축소된 스토리지 전극 콘택홀을 구비하는 DRAM 소자를 제조할 수 있다.
상술한 실시예들에서는 콘택홀 이미지를 구비하는 포토마스크에 대하여 설명하였으나, 배선간 연결을 위한 비아홀 이미지를 구비하는 포토마스크, 즉 다양한 종류의 개구부 이미지를 구비하는 포토마스크에도 본 발명이 적용 가능함은 물론이다.
본 발명은 하기의 실험예를 참고로 더욱 상세히 설명되며, 이 실험예가 본 발명을 제한하려는 것은 아니다.
<실험예 1>
복수개의 콘택홀 이미지들이 일방향으로 일정 피치로 일렬로 배열될 경우 콘택홀 이미지들간의 간격이 포토레지스트의 플로우에 미치는 영향을 다음과 같은 실험을 통하여 측정하였다. 가로 세로의 길이가 각각 0.25㎛인 복수개의 콘택홀 이미지들을 구비하되 콘택홀 이미지들간의 간격이 각각 1.5㎛, 0.65㎛, 0.375㎛, 0.25㎛, 0.2㎛로 서로 다른 5장의 포토마스크를 준비하였다. 이어서, 5장의 포토마스크별로 사진 공정을 실시하여 1㎛ 두께의 포토레지스트막에 콘택홀의 이미지를 전사한후, 포토레지스트 플로우 공정을 150℃에서 180초간 실시한 후, 포토레지스트(PR) 플로우 양을 측정하였다. 그 결과가 도 6에 도시되어 있다. 도 6의 결과로부터 콘택홀 이미지들간의 간격이 0.25㎛ 이하인 경우에는 포토레지스트 플로우가 일어나지 않음을 알 수 있었다.
<실험예 2>
가로 0.24㎛, 세로 0.40㎛인 콘택홀 이미지들이 0.48㎛ 피치로 배열되되, 도 1에 도시되어 있는 바와 같이 콘택홀 이미지들 중심간의 거리가 상기 피치보다 크도록 지그 재그 형태로 배열된 콘택홀 이미지들을 구비하는 포토마스크를 준비하였다. 특히, 콘택홀 이미지들간의 1/2 영역만이 상기 피치 방향으로 나란히 겹치도록 배열하였다. 기판상에 포토레지스트(SE4103P, shinessu 제품)를 1㎛ 두께로 도포하고, 90℃에서 베이킹한 후, 노광원으로 DUV를 사용하고 상기 포토마스크를 사용하여 포토레지스트막을 노광하였다. 이어서 포스트 베이킹을 110℃에서 실시한 후, 현상액으로 노광 부분을 제거하여 전사된 콘택홀 이미지들을 구비하는 포토레지스트 패턴을 형성하였다. 다음에 포토레지스트의 유리 전이 온도 이상의 온도인 150℃ 에서 180 초간 열처리하였다. 플로우후의 포토레지스트 패턴내의 콘택홀 이미지의 크기를 측정하였다. 그 결과 포토레지스트 패턴내의 콘택홀 이미지의 크기가 가로 0.16㎛, 세로 0.17㎛로 포토마스크상의 콘택홀 이미지의 크기보다 감소하였음을 알 수 있었다.
본 발명에 따른 포토마스크는 중심간의 거리가 피치보다 크도록 배열된 복수개의 개구부 이미지들을 구비한다. 따라서, 포토마스크의 고집적화된 개구부 이미지들이 포토레지스트막에 전사되더라도, 포토레지스트의 플로우가 가능하므로, 개구부 이미지의 크기를 감소시킬 수 있다. 따라서, 한계 해상도 이하의 작은 개구부들을 형성하는 것이 가능하다.

Claims (14)

  1. 일 방향으로 일정 피치로 배열된 복수개의 개구부 이미지들을 구비하여 상기 개구부 이미지들을 포토레지스트막에 전사하는 반도체 메모리 소자 개구부 제조용 포토마스크로,
    상기 포토마스크는 포토레지스트 플로우 공정을 채용하는 사진 식각 공정에 사용되는 포토마스크이고,
    상기 피치는 상기 개구부 이미지들이 상기 일 방향으로 상기 피치로 일렬로 배열되어 상기 포토레지스트막에 전사되면 상기 전사된 개구부 이미지들을 구비하는 포토레지스트 패턴이 플로우될 수 없는 피치이고,
    상기 개구부 이미지들은 상기 개구부 이미지들의 중심간의 간격이 상기 피치보다 크도록 배열된 것을 특징으로 하는 반도체 메모리 소자 개구부 제조용 포토마스크.
  2. 삭제
  3. 제 1항에 있어서, 상기 복수개의 개구부 이미지들은 지그 재그 형태로 배열된 것을 특징으로 하는 포토마스크.
  4. 제 1항에 있어서, 상기 개구부 이미지는 상기 일 방향 길이보다 이에 수직한 타 방향 길이가 더 큰 것을 특징으로 하는 포토마스크.
  5. 제1 항에 있어서, 상기 반도체 메모리 소자는 비휘발성 메모리 소자이고, 상기 개구부 이미지는 비트라인 콘택홀 이미지인 것을 특징으로 하는 포토마스크.
  6. 제 1항에 있어서, 상기 반도체 메모리 소자는 DRAM 소자이고, 상기 개구부 이미지는 스토리지 전극 콘택홀 이미지인 것을 특징으로 하는 포토마스크.
  7. 개구부들이 형성될 막을 구비하는 기판상에 포토레지스트막을 형성하는 단계;
    일 방향으로 일정 피치로 배열된 복수개의 개구부 이미지들을 구비하되, 상기 개구부 이미지들의 중심간의 간격이 상기 피치보다 큰 개구부 이미지들을 구비하는 포토마스크를 사용하여 상기 포토레지스트막에 상기 복수개의 개구부 이미지들을 전사하여, 중심간의 간격이 상기 피치보다 크도록 배열된 상기 복수개의 개구부 이미지들을 구비하는 포토레지스트 패턴을 형성하는 단계;
    상기 전사된 복수개의 개구부 이미지들을 구비하는 포토레지스트 패턴을 플로우시켜 상기 개구부 이미지들의 크기를 감소시키는 단계; 및
    상기 플로우된 포토레지스트 패턴을 식각마스크로 사용하여 상기 막을 식각하여 개구부들을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 개구부를 제조하기 위한 사진 식각 방법.
  8. 삭제
  9. 삭제
  10. 제 7항에 있어서, 상기 복수개의 개구부 이미지들은 지그 재그 형태로 배열된 것을 특징으로 하는 사진 식각 방법.
  11. 제 7항에 있어서, 상기 개구부 이미지는 상기 일 방향 길이보다 이에 수직한타 방향 길이가 더 큰 것을 특징으로 하는 사진 식각 방법.
  12. 제 7항에 있어서, 상기 반도체 메모리 소자는 비휘발성 메모리 소자이고, 상기 개구부 이미지는 비트라인 콘택홀 이미지인 것을 특징으로 하는 사진 식각 방법.
  13. 제 7항에 있어서, 상기 반도체 메모리 소자는 DRAM 소자이고, 상기 개구부 이미지는 스토리지 전극 콘택홀 이미지인 것을 특징으로 하는 사진 식각 방법.
  14. 제 7항 내지 제 13항의 어느 한 항의 방법에 의해 제조된 개구부들을 포함하는 것을 특징으로 하는 반도체 메모리 소자.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6548224B1 (en) * 2000-03-07 2003-04-15 Kulicke & Soffa Holdings, Inc. Wiring substrate features having controlled sidewall profiles
JP2005055537A (ja) * 2003-08-07 2005-03-03 Toshiba Corp 設計パターンの作成方法、フォトマスクの製造方法、レジストパターンの形成方法及び半導体装置の製造方法
US7166533B2 (en) * 2005-04-08 2007-01-23 Infineon Technologies, Ag Phase change memory cell defined by a pattern shrink material process
KR100766236B1 (ko) * 2006-05-26 2007-10-10 주식회사 하이닉스반도체 플래시 메모리 소자의 제조방법
KR100915067B1 (ko) * 2007-10-31 2009-09-02 주식회사 하이닉스반도체 리소그래피용 마스크 및 이를 이용한 반도체 소자의 형성방법
US20090302472A1 (en) * 2008-06-05 2009-12-10 Samsung Electronics Co., Ltd. Non-volatile memory devices including shared bit lines and methods of fabricating the same
US20150194305A1 (en) * 2014-01-09 2015-07-09 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950019907A (ko) * 1993-12-27 1995-07-24 문정환 위상반전층을 갖는 사진식각용 마스크 제조방법
KR970002487A (ko) * 1995-06-29 1997-01-24 가네꼬 히사시 반투명 보조패턴으로 보조된 주패턴을 정확히 전사하기 위하여 노광장치에 사용된 포토마스크와 그 제조방법

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4762805A (en) * 1985-12-17 1988-08-09 Advanced Micro Devices, Inc. Nitride-less process for VLSI circuit device isolation
JP3368002B2 (ja) 1993-08-31 2003-01-20 三菱電機株式会社 半導体記憶装置
KR100278659B1 (ko) * 1998-10-30 2001-01-15 윤종용 작은임계치수의개구부를정의하는포토레지스트패턴의제조방법및이를이용한반도체장치의제조방법
JP3348786B2 (ja) * 2000-01-11 2002-11-20 日本電気株式会社 フォトマスク、パターン形成方法、半導体集積回路

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950019907A (ko) * 1993-12-27 1995-07-24 문정환 위상반전층을 갖는 사진식각용 마스크 제조방법
KR970002487A (ko) * 1995-06-29 1997-01-24 가네꼬 히사시 반투명 보조패턴으로 보조된 주패턴을 정확히 전사하기 위하여 노광장치에 사용된 포토마스크와 그 제조방법

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