JP2019139075A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】半導体装置の性能を向上させることのできる半導体装置およびその製造方法を提供する。【解決手段】絶縁層ＣＬ上に、半導体層ＳＬ１を形成し、半導体層ＳＬ１の上面および側面を覆うように、絶縁膜ＩＦ１を形成する。次に、少なくとも半導体層ＳＬ１の上面の一部が露出するように、絶縁膜ＩＦ１に開口部ＯＰ１を形成する。次に、開口部ＯＰ１内において、半導体層ＳＬ１に直接接するように、エピタキシャル層ＥＰ１を形成する。半導体層ＳＬ１およびエピタキシャル層ＥＰ１は、それぞれ、光導波路ＷＯ１の一部を構成する。【選択図】図５

Description

本発明は、半導体装置およびその製造方法に関し、例えば、光デバイスを有する半導体装置およびその製造方法に好適に利用できるものである。

近年、シリコンフォトニクス技術が開発されている。このシリコンフォトニクス技術は、半導体基板上に、シリコンなどを材料とした光信号用の伝送線路を形成し、この光信号用の伝送線路により形成される種々の光デバイスと電子デバイスとを集積することにより、光通信用モジュールとしての半導体装置を実現する技術である。このような半導体装置の中には、光信号用の伝送線路として、半導体基板上に絶縁層を介して形成された半導体層からなる光導波路と、絶縁層上に光導波路を覆うように形成された絶縁膜と、を有するものがある。このとき、光導波路は、コア層として機能し、絶縁層および絶縁膜は、クラッド層として機能する。

特許文献１には、光方向性結合器の光導波路において、光導波路を構成する半導体層の側面のラインエッジラフネス（ＬＥＲ：Line Edge Roughness）を、光導波路の特定箇所で変化させる技術が開示されている。

特許文献２には、フォトレジスト膜をマスクとしてドライエッチング処理を行うことで、半導体層を選択的にパターニングして、光導波路を形成する技術が開示されている。

特開２０１６−４５２９４号公報 特開２０１７−１８１８４９号公報

光導波路を有する光デバイスでは、光導波路を構成する半導体層を加工する工程において、加工面の粗さ（ラフネス）が増加する問題がある。また、リブ構造のコア層では、光導波路の形状を所望の形状に加工することが難しい。これらの問題から、光導波路における伝播損失の劣化などの光学特性の悪化が発生する。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

一実施の形態である半導体装置の製造方法は、基板と、基板上に形成された絶縁層と、絶縁層上に形成された第１半導体層と、を準備する工程と、第１半導体層を選択的にパターニングすることで、第２半導体層を形成する工程と、第２半導体層の上面および側面を覆うように、第１絶縁膜を形成する工程と、を有する。また、半導体装置の製造方法は、少なくとも第２半導体層の上面の一部が露出するように、第１絶縁膜に第１開口部を形成する工程と、第１開口部内において、第２半導体層に直接接するように、第３半導体層を形成する工程を有する。ここで、第２半導体層および第３半導体層は、それぞれ、第１光導波路の一部を構成する。

一実施の形態によれば、半導体装置の性能を向上させることができる。

実施の形態１の半導体装置の要部平面図である。 実施の形態１の半導体装置の製造工程を示す要部断面図である。 図２に続く製造工程を示す断面図である。 図３に続く製造工程を示す断面図である。 図４に続く製造工程を示す断面図である。 図５に続く製造工程を示す断面図である。 図６に続く製造工程を示す断面図である。 実施の形態１の変形例の半導体装置の要部平面図である。 実施の形態２の半導体装置の製造工程を示す要部断面図である。 図９に続く製造工程を示す断面図である。 図１０に続く製造工程を示す断面図である。 図１１に続く製造工程を示す断面図である。 図１２に続く製造工程を示す断面図である。 図１３に続く製造工程を示す断面図である。 実施の形態３の半導体装置の要部平面図である。 実施の形態３の半導体装置の要部断面図である。 検討例の半導体装置の製造工程を示す要部断面図である。 図１７に続く製造工程を示す断面図である。 図１８に続く製造工程を示す断面図である。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップなども含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合などを除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素などの形状、位置関係などに言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合などを除き、実質的にその形状などに近似または類似するものなどを含むものとする。このことは、上記数値および範囲についても同様である。

以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。

また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、断面図が平面図と対応する場合においても、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。

また、実施の形態で用いる図面においては、図面を見易くするためにハッチングを省略する場合もある。

また、本実施の形態において、ｐ型の半導体とは、ボロン（Ｂ）または二フッ化ボロン（ＢＦ_２）などの不純物が導入された半導体を意味し、ｎ型の半導体とは、ヒ素（Ａｓ）またはリン（Ｐ）などの不純物が導入された半導体を意味する。また、本実施の形態において、ｉ型の半導体とは、真性半導体、若しくは、１×１０^１５／ｃｍ^３未満の不純物濃度を有するｐ型またはｎ型の半導体を意味する。

（実施の形態１）
本実施の形態の半導体装置は、シリコンフォトニクス技術に関連し、例えば、光信号の伝送線路である光導波路と、電気信号を光信号に変換する光変調部と、光信号を電気信号に変換する光電変換部とを有する。ここで、本実施の形態の半導体装置の特徴は、光導波路にあるため、以下では、主に、光導波路の構造および製造方法についての説明を行い、光電変換部および光変調部など、他の構造については、詳しい説明を省略する。光電変換部および光変調部などについては、例えば、シリコンフォトニクス技術において採用されている公知の構成を適用することができる。

図１は、光導波路の要部平面図を示している。本実施の形態では、それぞれ独立した光導波路として設けられた、３つの光導波路ＷＯ１〜ＷＯ３を有する半導体装置を例示する。なお、本実施の形態では、３つの光導波路ＷＯ１〜ＷＯ３の全てを有する半導体装置に限定されず、これらのうち少なくとも１つを有する半導体装置にも適用できる。

図１では、コア層として機能する光導波路ＷＯ１〜ＷＯ３のみが示され、クラッド層として機能する絶縁層ＣＬ、絶縁膜ＩＦ１および絶縁膜ＩＦ２については、図示を省略している。

図１に示されるように、本実施の形態では、光導波路ＷＯ１〜ＷＯ３が、Ｙ方向に延在している場合を例示している。光導波路ＷＯ１〜ＷＯ３は、内部を通る光の進行方向を規定する。すなわち、光導波路ＷＯ１〜ＷＯ３は、内部を通る光の進行方向、または、光路に沿って延在する。光導波路ＷＯ１〜ＷＯ３は、クラッド層（絶縁層ＣＬ、絶縁膜ＩＦ１および絶縁膜ＩＦ２）により覆われている。光導波路ＷＯ１〜ＷＯ３の屈折率は、絶縁層ＣＬ、絶縁膜ＩＦ１及び絶縁膜ＩＦ２の屈折率より大きい。

光導波路ＷＯ１は、半導体層ＳＬ１とエピタキシャル層（半導体層）ＥＰ１とを有するリブ構造の光導波路である。ここで、リブ構造とは、コア層の一部に突起部を有する構造であり、断面形状が凸形状の構造である。本実施の形態では、エピタキシャル層ＥＰ１がコア層の上層部である突起部を構成しており、少なくとも半導体層ＳＬ１の上面の一部上に位置している。また、半導体層ＳＬ１が、コア層の下層部を構成している。そして、半導体層ＳＬ１とエピタキシャル層ＥＰ１とは一体化している。また、半導体層ＳＬ１およびエピタキシャル層ＥＰ１は、Ｙ方向（光導波路の長さ方向かつ延在方向）に延在しており、Ｘ方向（光導波路の幅方向）において、エピタキシャル層ＥＰ１の幅は、半導体層ＳＬ１の幅よりも小さい。本実施の形態では、光導波路ＷＯ１の下面は、絶縁層ＣＬにより覆われている。光導波路ＷＯ１（半導体層ＳＬ１およびエピタキシャル層ＥＰ１）の側面と、半導体層ＳＬ１の上面とは、絶縁膜ＩＦ１により覆われている。エピタキシャル層ＥＰ１の上面は、絶縁膜ＩＦ２により覆われている。

光導波路ＷＯ２は、半導体層ＳＬ２とエピタキシャル層（半導体層）ＥＰ２とを有する光導波路であり、半導体層ＳＬ２の上面および側面が、エピタキシャル層ＥＰ２に覆われた構造の光導波路である。すなわち、エピタキシャル層ＥＰ２がコア層の上層部を構成し、半導体層ＳＬ２がコア層の下層部を構成している。そして、半導体層ＳＬ２とエピタキシャル層ＥＰ２とは一体化している。また、半導体層ＳＬ２およびエピタキシャル層ＥＰ２は、Ｙ方向に延在しており、Ｘ方向において、エピタキシャル層ＥＰ２の幅は、半導体層ＳＬ２の幅よりも大きい。また、絶縁層ＣＬの上面から光導波路ＷＯ２の上面までの高さは、絶縁層ＣＬの上面から光導波路ＷＯ１の突起部の上面までの高さと、ほぼ同じである。本実施の形態では、光導波路ＷＯ２の下面は、絶縁層ＣＬにより覆われている。光導波路ＷＯ２の側面および上面は、絶縁膜ＩＦ１により覆われている。

光導波路ＷＯ３は、半導体層ＳＬ３を有する光導波路である。半導体層ＳＬ３は、Ｙ方向に延在している。また、絶縁層ＣＬの上面から光導波路ＷＯ３の上面までの高さは、絶縁層ＣＬの上面から光導波路ＷＯ１の突起部の上面までの高さ、および、絶縁層ＣＬの上面から光導波路ＷＯ２の上面までの高さよりも低い。本実施の形態では、光導波路ＷＯ３の下面は、絶縁層ＣＬにより覆われている。光導波路ＷＯ３の側面および上面は、絶縁膜ＩＦ１により覆われている。また、絶縁層ＣＬの上面から光導波路ＷＯ３の上面までの高さは、絶縁層ＣＬの上面から光導波路ＷＯ１の半導体層ＳＬ１の上面までの高さと同等である。

以下に、図１のＡ−Ａ線、Ｂ−Ｂ線およびＣ−Ｃ線に沿った各々の断面構造を、図２〜図７を用いて説明する。図２〜図７は、本実施の形態の半導体装置の製造方法を説明するための断面図であり、Ａ−Ａ断面は光導波路ＷＯ１が形成される領域であり、Ｂ−Ｂ断面は光導波路ＷＯ２が形成される領域であり、Ｃ−Ｃ断面は光導波路ＷＯ３が形成される領域である。

まず、図２に示されるように、支持基板である半導体基板（基板）ＳＢと、半導体基板ＳＢ上に形成された絶縁層ＣＬと、絶縁層ＣＬを介して半導体基板ＳＢ上に形成された半導体層ＳＬと、を有するＳＯＩ（Silicon on Insulator）基板を準備する。

半導体基板ＳＢは、例えば面方位が（１００）であり、抵抗率が５〜５０Ωｃｍ程度であるｐ型のシリコン（Ｓｉ）単結晶基板からなる。ただし、支持基板は、シリコン単結晶基板に限定されるものではなく、例えば、ＳＯＳ（Silicon on Sapphire）基板のように、支持基板として機能する絶縁層（サファイア）上に半導体層を設けた２層構造の基板であってもよい。絶縁層ＣＬは、例えば酸化シリコンからなる。半導体層ＳＬは、例えば面方位が（１００）、抵抗率が５〜５０Ωｃｍ程度のｉ型のシリコン単結晶基板が薄化されたものである。絶縁層ＣＬの厚さは、光導波路ＷＯ１〜ＷＯ３の外部に染み出しながら光導波路ＷＯ１〜ＷＯ３内部を進行する光の染み出し距離より大きいことが好ましい。絶縁層ＣＬの厚さは、例えば１〜３μｍ程度であり、２〜３μｍ程度であることが好ましい。半導体層ＳＬの厚さは、例えば１２０〜２８０ｎｍ程度であり、１５０〜２００ｎｍ程度であることが好ましい。

このようなＳＯＩ基板を準備する工程の一例を以下に説明する。ＳＯＩ基板は、例えば、貼り合わせ法により形成することができる。貼り合わせ法では、シリコンからなる第１半導体基板の表面を酸化することで絶縁層ＣＬを形成した後、その絶縁層ＣＬに、シリコンからなる第２半導体基板を高温下で圧着することにより貼り合わせる。その後、第２半導体基板を薄膜化する。この場合、絶縁層ＣＬ上に残存する第２半導体基板の薄膜が半導体層ＳＬとなり、絶縁層ＣＬ下の第１半導体基板が半導体基板ＳＢとなる。

次に、半導体層ＳＬを選択的に覆うように、半導体層ＳＬ上にレジストパターンＲＰ１を形成する。

図３は、半導体層ＳＬ１〜ＳＬ３の形成工程を示している。

まず、レジストパターンＲＰ１（図２参照）をマスクとして、ドライエッチング処理を行うことで、半導体層ＳＬを選択的に除去する。このドライエッチング処理は、例えばハロゲンガスを用いたプラズマエッチングにより行われる。これにより、図３に示されるように、半導体層ＳＬが選択的にパターニングされ、半導体層ＳＬ１〜ＳＬ３が形成される。また、後で説明するが、半導体層ＳＬ１は光導波路ＷＯ１の一部を構成し、半導体層ＳＬ２は光導波路ＷＯ２の一部を構成し、半導体層ＳＬ３は光導波路ＷＯ３を構成する。

半導体層ＳＬ１〜ＳＬ３の幅は、それぞれ３００〜５００ｎｍ程度である。ここで説明する半導体層ＳＬ１〜ＳＬ３の幅とは、図１に示されるように、平面視において、光導波路ＷＯ１〜ＷＯ３の各々が延在するＹ方向と直交するＸ方向の長さである。

その後、レジストパターンＲＰ１をアッシング処理などにより除去する。このアッシング処理は、例えば酸素プラズマによる処理である。

なお、図示はしないが、この工程によって、半導体層ＳＬが選択的にパターニングされ、光変調部の一部、および、光電変換部の一部を構成する各半導体層も形成される。その後、これらの半導体層には、イオン注入によって、ｐ型またはｎ型の不純物が導入される。

図４は、絶縁膜ＩＦ１、開口部ＯＰ１および開口部ＯＰ２の形成工程を示している。

まず、半導体層ＳＬ１〜ＳＬ３上に、例えばＣＶＤ（Chemical Vapor Deposition）法の一種であるＬＰＣＶＤ（Low Pressure CVD）法によって、例えば酸化シリコンからなる絶縁膜ＩＦ１を形成する。絶縁膜ＩＦ１は、エピタキシャル層を形成すべきでない領域を覆い、エピタキシャル層の形成位置を規定する膜である。絶縁膜ＩＦ１の厚さは、上記目的を達成できればよく、例えば、１５０〜３００ｎｍ程度である。次に、フォトリソグラフィ法およびドライエッチング処理を用いて、絶縁膜ＩＦ１を選択的にパターニングすることで、絶縁膜ＩＦ１に開口部ＯＰ１および開口部ＯＰ２を形成する。これにより、開口部ＯＰ１内において、半導体層ＳＬ１の上面の一部が露出し、開口部ＯＰ２内において、半導体層ＳＬ２の上面および側面が露出する。言い換えれば、半導体層ＳＬ１の側面と、半導体層ＳＬ３の上面および側面とが、絶縁膜ＩＦ１によって覆われ、半導体層ＳＬ１の上面の一部と、半導体層ＳＬ２の上面および側面とが、絶縁膜ＩＦ１から露出する。

図５は、エピタキシャル層（半導体層）ＥＰ１およびエピタキシャル層（半導体層）ＥＰ２の形成工程を示している。

まず、絶縁膜ＩＦ１から露出している半導体層ＳＬ１の一部、および、半導体層ＳＬ２に対して、エピタキシャル成長を行うことで、例えばシリコン（Ｓｉ）からなるエピタキシャル層を形成する。すなわち、半導体層ＳＬ１の上面の一部上にエピタキシャル層ＥＰ１が形成され、半導体層ＳＬ２の上面上および側面上にエピタキシャル層ＥＰ２が形成される。また、半導体層ＳＬ３の上面および側面は、絶縁膜ＩＦ１で覆われているため、半導体層ＳＬ３の上面上および側面上には、エピタキシャル層が形成されない。

また、半導体層ＳＬ１の上面からエピタキシャル層ＥＰ１の上面までの厚さ、および、半導体層ＳＬ２の上面からエピタキシャル層ＥＰ２の上面までの厚さは、それぞれ８０〜１２０ｎｍ程度である。

このようにして、半導体層ＳＬ１およびエピタキシャル層ＥＰ１を有する光導波路ＷＯ１と、半導体層ＳＬ２およびエピタキシャル層ＥＰ２を有する光導波路ＷＯ２とが形成される。ここで、リブ構造である光導波路ＷＯ１の突起部は、エピタキシャル層ＥＰ１によって構成される。

また、エピタキシャル層ＥＰ１は、半導体層ＳＬ１と同じ材料で構成され、エピタキシャル層ＥＰ２は、半導体層ＳＬ２と同じ材料で構成されている。このため、エピタキシャル層ＥＰ１は、半導体層ＳＬ１と直接接するように形成され、半導体層ＳＬ１と一体化し、エピタキシャル層ＥＰ２は、半導体層ＳＬ２と直接接するように形成され、半導体層ＳＬ２と一体化する。

これらの材料は、本実施の形態ではシリコンであるが、互いに同じ材料であればゲルマニウム（Ｇｅ）またはシリコンゲルマニウム（ＳｉＧｅ）など、他の半導体材料を用いてもよい。このように、上層のエピタキシャル層ＥＰ１、ＥＰ２が、下層の半導体層ＳＬ１、ＳＬ２と同じ材料で構成されていれば、光導波路ＷＯ１内および光導波路ＷＯ２内を伝播する光の減衰を抑制することができる。例えば、エピタキシャル層ＥＰ１と、半導体層ＳＬ１とが別々の材料で構成されていると、光導波路ＷＯ１内で光の屈折率が変化し、光導波路ＷＯ１内を伝播する光が減衰する恐れがある。

また、エピタキシャル層ＥＰ１は、半導体層ＳＬ１と同じ導電型で構成され、エピタキシャル層ＥＰ２は、半導体層ＳＬ２と同じ導電型で構成されている。本実施の形態では、これらの導電型はｉ型である。このため、光導波路ＷＯ１内および光導波路ＷＯ２内を伝播する光の減衰を抑制することができる。

本実施の形態においては、半導体層ＳＬ１〜ＳＬ３の上面は（１００）面であるが、半導体層ＳＬ１〜ＳＬ３の側面は（１００）面よりも高指数面である。なお、本実施の形態では、結晶学の視点から、（１００）面は、（００１）面および（０１０）面と等価な結晶面として扱う。

一般的に、（１００）面では、その他の高指数面よりも、エピタキシャル成長の核となるシリコン原子を捕獲しやすい部位が多く、エピタキシャル成長における成長速度が速い。このため、半導体層ＳＬ１および半導体層ＳＬ２の各々の上面に形成されるエピタキシャル層の成長速度は、半導体層ＳＬ２の側面に形成されるエピタキシャル層の成長速度よりも早くなる。従って、例えば、半導体層ＳＬ２の側面上に形成されるエピタキシャル層ＥＰ２の厚さは、半導体層ＳＬ２の上面上に形成されるエピタキシャル層ＥＰ２の厚さよりも薄くなる。

図１のＢ−Ｂ断面に示されるように、エピタキシャル層ＥＰ２（図５）は、開口部ＯＰ２内において、絶縁膜ＩＦ１と接しないように形成されている。すなわち、光導波路ＷＯ２の幅は、開口部ＯＰ２の幅よりも小さい。仮に、開口部ＯＰ２の幅が小さすぎる場合には、エピタキシャル層ＥＰ２は、途中までは開口部ＯＰ２の側面である絶縁膜ＩＦ１に沿って形成され、その後、エピタキシャル層ＥＰ２は、開口部ＯＰ２の外部の絶縁膜ＩＦ１の上面に沿って形成されることになる。

本実施の形態のエピタキシャル成長では、以下に示す主原料ガスと、ＨＣｌガスと、Ｈ_２ガスとを有する混合ガスが用いられる。ＨＣｌガスは、主に、エピタキシャル成長における選択性を確保するために用いられ、Ｈ_２ガスは、主に、混合ガス雰囲気中にできるだけ水分または酸素を含まないようにするために用いられる。本実施の形態では、主原料ガスとして、Ｓｉ_２Ｈ_２Ｃｌ_２ガス、Ｓｉ_２Ｈ_６ガス、ＳｉＨ_４ガス、ＳｉＨＣｌ_３ガスまたはＳｉＣｌ_４ガスが用いられる。このような混合ガスを用いたエピタキシャル成長では、シリコンの成長中に、Ｃｌによるエッチング作用が働くので、エピタキシャル層の形状がファセット構造となる。ここで、「ファセット構造」とは、断面視において、テーパ形状を意味し、特に、急な傾きの傾斜面から構成される端部形状を意味する。すなわち、エピタキシャル層がファセット構造を有する場合、エピタキシャル層の高さ方向に沿う断面において、エピタキシャル層の中心部の高さは、エピタキシャル層の周辺部の高さより大きい。

また、上記混合ガスにおいて、Ｓｉ元素が多い方が低温での成長が可能であり、Ｃｌ元素が多い方が高温での成長が可能である。これらの条件は、所望のエピタキシャル層の厚さ、または、所望のファセット構造の形状などによって、適宜、変更可能である。エピタキシャル成長工程における上記支持基板の熱処理の温度は、例えば、６５０〜７００℃程度である。

本実施の形態のエピタキシャル層ＥＰ１およびエピタキシャル層ＥＰ２の各々の上面は、ファセット構造を有する。具体的には、図５に示されるように、エピタキシャル層ＥＰ１上面は、中央部に（１００）面である結晶面Ｓ１ａと、端部に（３１１）面または（１１１）面である結晶面Ｓ１ｂとを有する。エピタキシャル層ＥＰ２は、中央部に（１００）面である結晶面Ｓ２ａと、端部に（３１１）面または（１１１）面である結晶面Ｓ２ｂとを有する。

ここで、数学的に、（１００）面を水平方向とした時、（１００）面と（３１１）面とが成す最小角度は約２５度であり、（１００）面と（１１１）面とが成す最小角度は約５５度である。

このため、本実施の形態では、光導波路ＷＯ１が延在する方向と垂直な断面において、結晶面Ｓ１ａと結晶面Ｓ１ｂとが成す角度は、鈍角であり、約１５５度または約１２５度である。また、光導波路ＷＯ２が延在する方向と垂直な断面において、結晶面Ｓ２ａと結晶面Ｓ２ｂとが成す角度は、鈍角であり、約１５５度または約１２５度である。

言い換えれば、光導波路ＷＯ１が延在する方向と垂直な断面において、光導波路ＷＯ１の突出部の上部の角部は鈍角であるため、上記断面において、絶縁層ＣＬの上面から光導波路ＷＯ１の上面（エピタキシャル層ＥＰ１の上面）までの高さは、光導波路ＷＯ１の中央部に比べて、光導波路ＷＯ１の端部の方が低くなっている。また、光導波路ＷＯ２が延在する方向と垂直な断面において、光導波路ＷＯ２の上部の角部は鈍角であるため、上記断面において、絶縁層ＣＬの上面から光導波路ＷＯ２の上面（エピタキシャル層ＥＰ２の上面）までの高さは、光導波路ＷＯ２の中央部に比べて、光導波路ＷＯ２の端部の方が低くなっている。

このように、光導波路ＷＯ１および光導波路ＷＯ２において、各々の上部に鈍角の角部を設けることで、光の伝播損失を小さくすることができる。理想的には、光導波路ＷＯ１および光導波路ＷＯ２の形状を円形状とすることが、光の伝播損失を最も小さくできるが、光導波路ＷＯ１および光導波路ＷＯ２に上記の鈍角の角度を設けることによっても、ある程度、その効果が期待できる。

以下に、図５に続く製造工程を、図６を用いて説明する。図６は、絶縁膜ＩＦ２の形成工程を示している。

まず、エピタキシャル層ＥＰ１上、エピタキシャル層ＥＰ２上および絶縁膜ＩＦ１上に、例えばＳＡＣＶＤ（Sub Atmospheric CVD）法を用いて、例えば酸化シリコンからなる絶縁膜ＩＦ２を形成する。この絶縁膜ＩＦ２は、具体的には、オゾン（Ｏ_３）−ＴＥＯＳ（TEtraethOxySilane）膜である。

ここで、図５において、エピタキシャル層ＥＰ２は、開口部ＯＰ２の側面である絶縁膜ＩＦ１に接しないように形成されていた。従って、エピタキシャル層ＥＰ２と絶縁膜ＩＦ１との間には、隙間が形成されていた。上記隙間を絶縁膜ＩＦ２によって埋め込むため、図６の工程では、図４の絶縁膜ＩＦ１形成工程で使用したＬＰＣＶＤ法よりも、埋め込み性の高いＳＡＣＶＤ法を採用している。

しかしながら、Ｏ_３−ＴＥＯＳ膜は、例えば絶縁膜ＩＦ１のような酸化シリコン膜よりも、緻密性が低い膜である。従って、その緻密性を高めるために、絶縁膜ＩＦ２の形成工程後に、６５０〜８５０℃程度の熱処理工程を実施する。この熱処理工程により、絶縁膜ＩＦ２の緻密性を高めることができる。

図７は、絶縁膜ＩＦ２の研磨工程を示している。

図６で説明した熱処理工程後に、例えばＣＭＰ（Chemical Mechanical Polishing）法によって、絶縁膜ＩＦ２を研磨することで、絶縁膜ＩＦ２の上面を平坦化する。

その後、図示は省略するが、絶縁膜ＩＦ２上に、アルミニウム等を主体とする配線層、および、層間絶縁膜などを複数形成することで、本実施の形態の半導体装置が製造される。

＜検討例について＞
以下に、図１７〜図１９を用いて、本願発明者が検討した検討例の半導体装置およびその製造方法を説明する。

検討例の半導体装置は、３種類の光導波路ＷＯａ１〜ＷＯａ３を有する。これらの光導波路ＷＯａ１〜ＷＯａ３は、それぞれ、本実施の形態の光導波路ＷＯ１〜ＷＯ３と類似した構造となっている。

光導波路ＷＯａ１は、半導体層ＳＬａ１の一部に突起部が形成されたリブ構造の光導波路である。光導波路ＷＯａ２は、相対的に厚さの大きい半導体層ＳＬａ２からなる光導波路である。光導波路ＷＯａ３は、相対的に厚さの小さい半導体層ＳＬａ３からなる光導波路である。

図１７〜図１９は、検討例の半導体装置の製造方法の一部を示している。また、各図に示されるＡ−Ａ断面、Ｂ−Ｂ断面およびＣ−Ｃ断面は、本実施の形態と同様の箇所を示している。

まず、図１７に示されるように、支持基板である半導体基板ＳＢと、半導体基板ＳＢ上に形成された絶縁層ＣＬと、絶縁層ＣＬを介して半導体基板ＳＢ上に形成された半導体層ＳＬａと、を有するＳＯＩ基板を準備する。検討例の半導体層ＳＬａの厚さは、本実施の形態の半導体層ＳＬの厚さよりも厚く、例えば２００〜４００ｎｍ程度である。

次に、半導体層ＳＬａを選択的に覆うように、半導体層ＳＬａ上にレジストパターンＲＰ２を形成する。

次に、図１８に示されるように、レジストパターンＲＰ２をマスクとして、ドライエッチング処理を行うことで、レジストパターンＲＰ２に覆われていない半導体層ＳＬａの高さを低くする。その後、レジストパターンＲＰ２をアッシング処理などによって除去する。

次に、図１９に示されるように、半導体層ＳＬａ上にレジストパターンＲＰ３を形成する。次に、レジストパターンＲＰ３をマスクとして、ドライエッチング処理を行うことで、半導体層ＳＬａを選択的に除去する。これにより、半導体層ＳＬａが、半導体層ＳＬａ１〜ＳＬａ３にパターニングされ、半導体層ＳＬａ１〜ＳＬａ３は、それぞれ光導波路ＷＯａ１〜ＷＯａ３となる。その後、レジストパターンＲＰ３をアッシング処理などによって除去する。

以下に、検討例の半導体装置の問題点を説明する。

まず、図１７に示されるように、検討例の半導体層ＳＬａの厚さは、本実施の形態の半導体層ＳＬの厚さよりも大きい。このため、図１８に示されるように、リブ構造の光導波路ＷＯａ１、および、相対的に厚さの小さい光導波路ＷＯａ３を形成するため、半導体層ＳＬａに対して１回目のドライエッチング処理を行う必要がある。

ここで、図１８のレジストパターンＲＰ２は、図１に示されるＡ−Ａ断面の突起部のような幅の狭いパターンと、Ｂ−Ｂ断面のような幅の広いパターンとを含む。ドライエッチング処理では被加工膜のパターン依存性の問題があり、この状態でドライエッチング処理を行うと、例えば、Ｂ−Ｂ断面の半導体層ＳＬａ２は所望の形状に加工されるが、Ａ−Ａ断面の突起部では、サブトレンチＳＴＲが形成される問題がある。サブトレンチＳＴＲが形成された箇所は、光が乱反射し易い箇所となる。また、同一ウェハ面内において、ドライエッチング処理される半導体層ＳＬａの処理後の厚さがばらつき易いという問題もある。これらの問題は、同一ウェハに形成される複数の半導体チップにおいて、各々の光学特性にばらつきが生じるということになる。

次に、図１８および図１９に示されるように、検討例では、２度のドライエッチング処理と、２度のアッシング処理とを行う必要がある。これらのドライエッチング処理は、例えばハロゲンガスを用いたプラズマエッチングにより行われ、これらのアッシング処理は、例えば酸素プラズマを用いたエッチングにより行われる。このため、各光導波路ＷＯａ１〜ＷＯａ３の上面および側面のラフネス（粗さ）が増加する問題がある。

光導波路ＷＯａ１のうち、半導体層ＳＬａ１の上面は、１度のドライエッチング処理および２度のアッシング処理に晒され、半導体層ＳＬａ１の側面は、１度のドライエッチング処理および１度のアッシング処理に晒される。

また、光導波路ＷＯａ１のうち、突起部を構成する半導体層ＳＬａ１の上面は、２度のアッシング処理に晒され、突起部を構成する半導体層ＳＬａ１の側面は、１度のドライエッチング処理および２度のアッシング処理に晒される。

光導波路ＷＯａ２では、半導体層ＳＬａ２の上面は、２度のアッシング処理に晒され、半導体層ＳＬａ２の側面は、１度のドライエッチング処理および１度のアッシング処理に晒される。

光導波路ＷＯａ３では、半導体層ＳＬａ３の上面は、１度のドライエッチング処理および２度のアッシング処理に晒され、半導体層ＳＬａ３の側面は、１度のドライエッチング処理および２度のアッシング処理に晒される。

光導波路ＷＯａ１〜ＷＯａ３の上面および側面は、光の反射が行われる箇所であるため、各面のラフネスが増加するということは、光の乱反射が発生し易くなり、光の伝播損失が増加することになる。

ここで、ラフネスとは、ラインエッジラフネス（ＬＥＲ）を意味する。例えば、各光導波路ＷＯａ１〜ＷＯａ３の側面のラフネスは、測長ＳＥＭ（CD-SEM：Critical Dimension-Scanning Electron Microscope）によって得られる平面画像において、図１のＸ方向における各光導波路ＷＯａ１〜ＷＯａ３の幅を、Ｙ方向で５ｎｍ毎に５０点測定した時、それらの幅のばらつきである標準偏差σを用いて、３σの値で定義される。すなわち、側面のラフネスとは、ある対象物の幅のばらつきである。

そして、各光導波路ＷＯａ１〜ＷＯａ３の上面のラフネスは、測長ＳＥＭによって得られる断面画像において、各光導波路ＷＯａ１〜ＷＯａ３の厚さを、Ｙ方向で５ｎｍ毎に５０点測定した時、それらの厚さのばらつきである標準偏差σを用いて、３σの値で定義される。すなわち、上面のラフネスとは、ある対象物の厚さのばらつきである。

また、測長ＳＥＭによって得られる画像に代えて、３Ｄ−ＡＦＭ（3D-Atomic Force Microscope）によって得られる画像を用いてもよい。また、表面粗さは、粗さの平均値の２乗の値であるＲｑで表すことができる。

以上のように、検討例の半導体装置では、光の伝播損失が増加し易いので、半導体装置の性能を十分に向上させることが困難であった。

＜本実施の形態の半導体装置の主な特徴について＞
本実施の形態の半導体装置では、図３に示されるように、ドライエッチング処理によって、半導体層ＳＬを半導体層ＳＬ１〜ＳＬ３にパターニングし、その後、レジストパターンＲＰ１をアッシング処理で除去している。このため、半導体層ＳＬ１〜ＳＬ３の側面は、１度のドライエッチング処理および１度のアッシング処理に晒され、半導体層ＳＬ１〜ＳＬ３の上面は、１度のアッシング処理に晒されることになる。しかし、その後は、図５に示されるように、エピタキシャル成長によって、光導波路ＷＯ１および光導波路ＷＯ３の一部を形成している。このため、本実施の形態の光導波路ＷＯ１〜ＷＯ３は、検討例の光導波路ＷＯａ１〜ＷＯａ３よりも、ラフネスの増加を抑制することができる。

本実施の形態のラフネスの定義は、検討例で説明したラフネスの定義とほぼ同じであり、ラインエッジラフネス（ＬＥＲ）を意味する。例えば、各光導波路ＷＯ１〜ＷＯ３の側面のラフネスは、測長ＳＥＭによって得られる平面画像において、図１のＸ方向における各光導波路ＷＯ１〜ＷＯ３の幅を、Ｙ方向で５ｎｍ毎に５０点測定した時、それらの幅のばらつきである標準偏差σを用いて、３σの値で定義される。そして、各光導波路ＷＯ１〜ＷＯ３の上面のラフネスは、測長ＳＥＭによって得られる断面画像において、各光導波路ＷＯ１〜ＷＯ３の厚さを、Ｙ方向で５ｎｍ毎に５０点測定した時、それらの厚さのばらつきである標準偏差σを用いて、３σの値で定義される。

また、本実施の形態では、各光導波路ＷＯ１〜ＷＯ３の上面のラフネスおよび側面のラフネスに、３σの値を用いたが、２σの値を用いてもよい。しかし、これらのラフネスは、２σの値に入る確率が約９６％であり、３σの値に入る確率が約９９．７％であることを考慮すると、これらのラフネスには、３σの値を用いることが好ましい。

また、測長ＳＥＭによって得られる画像に代えて、３Ｄ−ＡＦＭによって得られる画像を用いてもよい。また、表面粗さは、粗さの平均値の２乗の値であるＲｑで表すことができる。

ここで、光導波路ＷＯ１のうち、半導体層ＳＬ１の上面は、１度のアッシング処理に晒され、半導体層ＳＬ１の側面は、１度のドライエッチング処理および１度のアッシング処理に晒される。従って、半導体層ＳＬ１の上面におけるラフネスは、検討例と比較して、小さい。

また、光導波路ＷＯ１のうち、突起部を構成するエピタキシャル層ＥＰ１は、ドライエッチング処理およびアッシング処理に晒されること無く形成されている。従って、エピタキシャル層ＥＰ１の上面および側面は、半導体層ＳＬ１の上面および側面よりも、更にラフネスが小さい。すなわち、光導波路ＷＯ１の突起部の上面および側面におけるラフネスは、検討例と比較して、更に小さい。

光導波路ＷＯ２では、半導体層ＳＬ２の上面および側面を覆うように、エピタキシャル層ＥＰ２が形成されている。従って、半導体層ＳＬ２の上面および側面が、ドライエッチング処理およびアッシング処理に晒されていても、光導波路ＷＯ２は、これらの処理によるラフネスの増加の影響を受けない。すなわち、光導波路ＷＯ１〜ＷＯ３のうち、光導波路ＷＯ２は、ラフネスの増加が最も抑制された構造である。光導波路ＷＯ２の表面（上面および側面）のラフネスは、光導波路ＷＯ１の半導体層ＳＬ１の上面および側面のラフネスより小さい。また、光導波路ＷＯ２の表面（上面および側面）のラフネスは、光導波路ＷＯ３の表面（上面および側面）のラフネスより小さい。

光導波路ＷＯ３では、半導体層ＳＬ３の上面は、１度のアッシング処理に晒され、半導体層ＳＬ３の側面は、１度のドライエッチング処理および１度のアッシング処理に晒される。従って、半導体層ＳＬ３の上面および側面におけるラフネスは、検討例と比較して、小さい。また、ドライエッチング処理は、アッシング処理に比べてラフネスが増加する。このため、半導体層ＳＬ３の上面のラフネスは、半導体層ＳＬ３の側面におけるラフネスよりも小さくなっている。

以上のように、本実施の形態の光導波路ＷＯ１〜ＷＯ３の各々は、検討例の光導波路ＷＯａ１〜ＷＯａ３の各々と比較して、ラフネスの増加を抑制することができる。従って、半導体装置の性能を向上させることができる。

また、検討例の半導体装置では、図１８に示されるように、半導体層ＳＬａにドライエッチング処理を施して、半導体層ＳＬａの厚さを薄くする必要があった。このため、同一ウェハ面内において、ドライエッチング処理後の半導体層ＳＬａの厚さがばらつき易いという問題、および、突起部においてサブトレンチＳＴＲが発生し易いという問題があった。

これに対して、本実施の形態の半導体装置では、半導体層ＳＬの厚さが最初から薄い状態で製造されるため、半導体層ＳＬの厚さを薄くする工程を行う必要が無い。従って、本実施の形態の半導体装置では、同一ウェハ面内において、半導体層ＳＬの厚さの均一性が良く、サブトレンチＳＴＲが発生することも無い。このため、半導体装置の信頼性を向上させることができる。

また、本実施の形態の図５で説明したように、光導波路ＷＯ１および光導波路ＷＯ２において、エピタキシャル層ＥＰ１およびエピタキシャル層ＥＰ２をファセット構造とすることができる。このため、光導波路ＷＯ１および光導波路ＷＯ２の上部に、鈍角の角部を設けることができるので、光の伝播損失を更に小さくすることができる。

（実施の形態１の変形例）
以下に、実施の形態１の変形例の半導体装置を、本変形例の要部平面図である図８を用いて説明する。なお、以下の説明では、実施の形態１との相違点を主に説明する。

実施の形態１では、３つの光導波路ＷＯ１〜ＷＯ３は、それぞれ別の光導波路であり、互いに独立した光導波路として設けられていた。

これに対して、本変形例では、光導波路ＷＯ１〜ＷＯ３は、１つの光導波路ＷＯ４のうち互いに異なる箇所の構造となっている。例えば、図８に示されるように、１つの光導波路ＷＯ４では、Ｂ−Ｂ断面で示される光導波路ＷＯ２が形成される箇所と、Ｃ−Ｃ断面で示される光導波路ＷＯ３が形成される箇所と、が接続しており、光導波路ＷＯ４は、これらの箇所が一体となった構造である。

このように、光導波路ＷＯ４の断面構造は、必ずしも１種類である必要はなく、求められる製品要求に沿って、複数種類の断面構造に変更することができる。

また、本変形例では、複数種類の断面構造として、光導波路ＷＯ２（Ｂ−Ｂ断面）と光導波路ＷＯ３（Ｃ−Ｃ断面）の２種類を例示したが、本変形例の主旨はこれに限られない。例えば、複数種類の断面構造として、光導波路ＷＯ１と光導波路ＷＯ２とを組み合わせた構造、光導波路ＷＯ１と光導波路ＷＯ３とを組み合わせた構造、または、光導波路ＷＯ１〜光導波路ＷＯ３を組み合わせた構造を採用することも可能である。

（実施の形態２）
以下に、実施の形態２の半導体装置とその製造方法を、図９〜図１４を用いて説明する。なお、以下の説明では、実施の形態１との相違点を主に説明する。

実施の形態１では、図５で説明したように、開口部ＯＰ１内および開口部ＯＰ２内に、それぞれエピタキシャル層ＥＰ１およびエピタキシャル層ＥＰ２を形成していたが、エピタキシャル層ＥＰ１およびエピタキシャル層ＥＰ２の各々の厚さおよび形状は、エピタキシャル成長法の条件を適宜変更することで、調整していた。

これに対して、実施の形態２では、エピタキシャル層ＥＰ１およびエピタキシャル層ＥＰ２の各々の厚さおよび形状は、主に、絶縁膜ＩＦ４の厚さと、絶縁膜ＩＦ３および絶縁膜ＩＦ４に形成される開口部ＯＰ１および開口部ＯＰ２の各々の幅（大きさ）によって、調整される。

図９は、実施の形態１の図３に続く製造工程を示しており、絶縁膜ＩＦ３および絶縁膜ＩＦ４の形成工程を示している。絶縁層ＣＬ上には、半導体層ＳＬが選択的にパターニングされ、半導体層ＳＬ１〜ＳＬ３が形成されている。

まず、半導体層ＳＬ１〜ＳＬ３上および絶縁層ＣＬ上に、例えばＬＰＣＶＤ（Low Pressure CVD）法によって、例えば酸化シリコンからなる絶縁膜ＩＦ３を形成する。絶縁膜ＩＦ３の厚さは、５０〜１００ｎｍ程度である。次に、絶縁膜ＩＦ３上に、例えばＳＡＣＶＤ法によって、例えばＯ_３−ＴＥＯＳ膜である絶縁膜ＩＦ４を形成する。絶縁膜ＩＦ４の厚さは、３００〜５００ｎｍ程度である。その後、絶縁膜ＩＦ４の緻密性を高めるために、６５０〜８５０℃程度の熱処理工程を実施する。

ここで、絶縁膜ＩＦ３の厚さと、絶縁膜ＩＦ４の厚さとの合計が、少なくとも半導体層ＳＬ１〜ＳＬ３の各々の厚さよりも大きくなるようにする。

図１０は、絶縁膜ＩＦ４の研磨工程を示している。

例えばＣＭＰ法によって、絶縁膜ＩＦ４を研磨することで、絶縁膜ＩＦ４の上面を平坦化する。ここで、研磨後の絶縁膜ＩＦ４の上面の位置は、半導体層ＳＬ１〜ＳＬ３の各々の上面の位置よりも、高い位置となるように、研磨される絶縁膜ＩＦ４の厚さが調整されている。

図１１は、開口部ＯＰ１および開口部ＯＰ２の形成工程を示している。

フォトリソグラフィ法およびドライエッチング処理を用いて、絶縁膜ＩＦ４および絶縁膜ＩＦ３を選択的に順次除去することで、絶縁膜ＩＦ４および絶縁膜ＩＦ３に、開口部ＯＰ１および開口部ＯＰ２を形成する。開口部ＯＰ１は、半導体層ＳＬ１の上面の一部を露出するように形成され、開口部ＯＰ２は、半導体層ＳＬ２の上面および側面を露出するように形成される。すなわち、開口部ＯＰ２内において、半導体層ＳＬ２が、絶縁膜ＩＦ３および絶縁膜ＩＦ４と接しないように、開口部ＯＰ２が形成される。

図１２は、エピタキシャル層ＥＰ１およびエピタキシャル層ＥＰ２の形成工程を示している。

実施の形態１のエピタキシャル成長法と同様の手法によって、エピタキシャル層ＥＰ１およびエピタキシャル層ＥＰ２を形成する。ただし、実施の形態２においては、エピタキシャル層ＥＰ１は、開口部ＯＰ１内を埋め込み、且つ、開口部ＯＰ１外の絶縁膜ＩＦ４上に至るように形成される。また、実施の形態２においては、エピタキシャル層ＥＰ２は、絶縁膜ＩＦ４と接し、開口部ＯＰ２内を埋め込み、且つ、開口部ＯＰ２外の絶縁膜ＩＦ４上に至るように形成される。例えば、実施の形態１のエピタキシャル成長法と比較して、ガスの供給量を多くしたり、熱処理の温度を高くしたりすることによって、エピタキシャル層ＥＰ２が、絶縁膜ＩＦ４と接し、かつ開口部ＯＰ２外の絶縁膜ＩＦ４上に至るように、エピタキシャル層ＥＰ２を形成し易くなる。

図１３は、エピタキシャル層ＥＰ１およびエピタキシャル層ＥＰ２の研磨工程を示している。

例えばＣＭＰ法によって、開口部ＯＰ１外に形成されているエピタキシャル層ＥＰ１、および、開口部ＯＰ２外に形成されているエピタキシャル層ＥＰ２を除去する。これにより、エピタキシャル層ＥＰ１および半導体層ＳＬ１を有する光導波路ＷＯ１が形成され、エピタキシャル層ＥＰ２および半導体層ＳＬ２を有する光導波路ＷＯ２が形成される。また、開口部ＯＰ１内に埋め込まれたエピタキシャル層ＥＰ１の上面、開口部ＯＰ２内に埋め込まれたエピタキシャル層ＥＰ２の上面、および、絶縁膜ＩＦ４の上面は、それぞれ、ほぼ同じ高さとなる。

図１４は、絶縁膜ＩＦ５の形成工程を示している。

エピタキシャル層ＥＰ１上、エピタキシャル層ＥＰ２上および絶縁膜ＩＦ４上に、例えばＬＰＣＶＤ法を用いて、例えば酸化シリコンからなる絶縁膜ＩＦ５を形成する。実施の形態２では、絶縁膜ＩＦ３〜ＩＦ５および絶縁層ＣＬが、クラッド層として機能する。絶縁膜ＩＦ３〜ＩＦ５の合計膜厚は、光導波路ＷＯ１〜ＷＯ３内部を進行する光の染み出し距離より大きいことが好ましい。絶縁膜ＩＦ３〜ＩＦ５の合計膜厚は、例えば１〜３μｍ程度であり、２〜３μｍ程度であることが好ましい。

その後、図示は省略するが、絶縁膜ＩＦ５上に、アルミニウム等を主体とする配線層、および、層間絶縁膜などを複数形成することで、実施の形態２の半導体装置が製造される。

以上のように、実施の形態２では、エピタキシャル層ＥＰ１およびエピタキシャル層ＥＰ２を、それぞれ、開口部ＯＰ１内および開口部ＯＰ２内を埋め込むように、開口部ＯＰ１外および開口部ＯＰ２外まで成長させている。そして、その後、開口部ＯＰ１外のエピタキシャル層ＥＰ１、および、開口部ＯＰ２外のエピタキシャル層ＥＰ２を、ＣＭＰ法による研磨工程によって除去している。

このため、エピタキシャル層ＥＰ１およびエピタキシャル層ＥＰ２の各々の厚さは、絶縁膜ＩＦ４の厚さに依存し、絶縁膜ＩＦ４の上面の位置によって決定される。また、光導波路ＷＯ１の突起部を構成するエピタキシャル層ＥＰ１の幅は、開口部ＯＰ１の幅によって決定され、光導波路ＷＯ２自体の幅となるエピタキシャル層ＥＰ２の幅は、開口部ＯＰ２の幅によって決定される。

すなわち、実施の形態２では、光導波路ＷＯ１および光導波路ＷＯ２の高さおよび形状を、エピタキシャル成長法によって制御する必要が無い。また、ＣＭＰ法による研磨工程を使用するため、同一ウェハ面内における光導波路ＷＯ１および光導波路ＷＯ２の高さのばらつきが小さい。従って、半導体装置の信頼性を向上させることができる。

なお、実施の形態２に開示した技術は、実施の形態１の変形例にも適用することができる。

また、本実施の形態では、絶縁膜ＩＦ３および絶縁膜ＩＦ４を形成する場合について説明したが、絶縁膜ＩＦ３および絶縁膜ＩＦ４の合計膜厚に相当する膜厚を有する１つの絶縁膜を形成してもよい。

（実施の形態３）
以下に、実施の形態３の半導体装置を、図１５および図１６を用いて説明する。なお、以下の説明では、実施の形態１との相違点を主に説明する。

実施の形態１では、半導体層ＳＬ１およびエピタキシャル層ＥＰ１を、リブ構造の光導波路ＷＯ１に適用していた。

実施の形態３では、これらの技術思想を、クレーティングカプラ（Grating Coupler）ＧＣに適用した例について説明する。

実施の形態３におけるグレーティングカプラＧＣは、光導波路の１種であり、光導波路を伝搬する光に、外部から入射するレーザ光を結合したり、光導波路を伝搬する光を外部へ出射する領域である。グレーティングカプラＧＣを伝搬する光は、光導波路面に、伝搬方向に沿って設けられた凹部および凸部により、周期的屈折率変調（導波路グレーティング）が行われ、ある特定の方向に回析放射される。また、グレーティングカプラＧＣは、例えば実施の形態１の光導波路ＷＯ１〜ＷＯ３に接続されている。ここでは、グレーティングカプラＧＣが、光導波路ＷＯ３に接続されている場合で説明する。

図１５は、グレーティングカプラＧＣの要部平面図であり、図１６は、図１５のＤ−Ｄ線に沿った断面図である。また、図１５では、実施の形態１の図１と同様に、クラッド層として機能する絶縁層ＣＬ、絶縁膜ＩＦ１および絶縁膜ＩＦ２については、図示を省略している。

グレーティングカプラＧＣは、主に、半導体層ＳＬ４と、半導体層ＳＬ４に一体化した突起部である複数のエピタキシャル層ＥＰ１とから構成される。複数のエピタキシャル層ＥＰ１は、半導体層ＳＬ４の幅方向に沿うように延在し、且つ、互いに並列している。半導体層ＳＬ４は、半導体層ＳＬがパターニングされた層であり、実施の形態１の図３の工程において、半導体層ＳＬ１〜ＳＬ３などと共に形成される。

上述のように、グレーティングカプラＧＣは、光導波路ＷＯ３と接続されているので、半導体層ＳＬ４は、半導体層ＳＬ３と一体化しているが、ここでは、両者を区別して説明する。このため、図１６では、半導体層ＳＬ４と半導体層ＳＬ３との境界を破線で示している。なお、半導体層ＳＬ４も、半導体層ＳＬ１〜ＳＬ３と同様に、ｉ型の導電型を有する。

図１５に示されるように、平面視において、グレーティングカプラＧＣの突起部を構成するエピタキシャル層ＥＰ１は、Ｘ方向に延在するように形成されており、複数のエピタキシャル層ＥＰ１が、Ｙ方向に隣接して形成されている。このため、グレーティングカプラＧＣは、凹部である半導体層ＳＬ４と、凸部（突起部）であるエピタキシャル層ＥＰ１とが、交互に配置されて構成されている。

実施の形態１と異なり、グレーティングカプラＧＣが形成される領域の絶縁膜ＩＦ１には、複数の開口部ＯＰ１が形成されており、この複数の開口部ＯＰ１の各々の内部に、グレーティングカプラＧＣの突起部を構成するエピタキシャル層ＥＰ１が形成されている。断面視において、実施の形態３のグレーティングカプラＧＣのエピタキシャル層ＥＰ１と、実施の形態１の光導波路ＷＯ１のエピタキシャル層ＥＰ１とは、各々の幅が異なること以外は、基本的に同じ構造である。具体的には、実施の形態３のグレーティングカプラＧＣのエピタキシャル層ＥＰ１の各々の幅は、実施の形態１の光導波路ＷＯ１のエピタキシャル層ＥＰ１の幅よりも小さい。また、グレーティングカプラＧＣのエピタキシャル層ＥＰ１は、光導波路ＷＯ１のエピタキシャル層ＥＰ１と同様の製造工程で形成される。

以上のように、実施の形態１の技術思想を、クレーティングカプラＧＣに適用することもできる。従って、グレーティングカプラＧＣにおいても、突起部にエピタキシャル層ＥＰ１を適用しているため、突起部の上面および側面のラフネスの増加を抑制することができる。よって、半導体装置の性能を向上させることができる。

また、クレーティングカプラＧＣのエピタキシャル層ＥＰ１の各々は、実施の形態２の技術を適用して形成されてもよく、ＣＭＰ法によって、開口部ＯＰ１内に埋め込まれた構造としてもよい。

また、クレーティングカプラＧＣに接続する光導波路としては、上述の光導波路ＷＯ３の他に、実施の形態１の光導波路ＷＯ１または光導波路ＷＯ２、若しくは、実施の形態１の変形例の光導波路ＷＯ４を用いてもよい。また、これらの光導波路ＷＯ１〜ＷＯ４に、実施の形態２に開示した技術を適用してもよい。

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。

ＣＬ 絶縁層
ＥＰ１、ＥＰ２ エピタキシャル層（半導体層）
ＧＣ グレーティングカプラ
ＩＦ１〜ＩＦ５ 絶縁膜
ＯＰ１、ＯＰ２ 開口部
ＲＰ１〜ＰＲ３ レジストパターン
Ｓ１ａ、Ｓ１ｂ、Ｓ２ａ、Ｓ２ｂ 結晶面
ＳＢ 半導体基板（基板）
ＳＬ、ＳＬ１〜ＳＬ４、ＳＬａ、ＳＬａ１〜ＳＬａ３ 半導体層
ＳＴＲ サブトレンチ
ＷＯ１〜ＷＯ４、ＷＯａ１〜ＷＯａ３ 光導波路

Claims (20)

1. （ａ）絶縁層と、前記絶縁層上に形成された第１半導体層と、を準備する工程、
   （ｂ）前記第１半導体層を選択的にパターニングすることで、第２半導体層を形成する工程、
   （ｃ）前記第２半導体層の上面および側面を覆うように、第１絶縁膜を形成する工程、
   （ｄ）少なくとも前記第２半導体層の前記上面の一部が露出するように、前記第１絶縁膜に第１開口部を形成する工程、
   （ｅ）前記第１開口部内において、前記第２半導体層に直接接するように、エピタキシャル成長法によって第３半導体層を形成する工程、
   を有し、
   前記第２半導体層および前記第３半導体層は、それぞれ、第１光導波路の一部を構成する、半導体装置の製造方法。
2. 請求項１に記載の半導体装置の製造方法において、
   前記第２半導体層は、前記第３半導体層と同じ材料からなり、
   前記第２半導体層に含まれる不純物の導電型は、前記第３半導体層に含まれる不純物の導電型と同じである、半導体装置の製造方法。
3. 請求項１に記載の半導体装置の製造方法において、
   平面視において、前記第２半導体層および前記第３半導体層は、第１方向に延在し、
   平面視において、前記第１方向と直交する第２方向における前記第３半導体層の幅は、前記第２方向における前記第２半導体層の幅よりも小さい、半導体装置の製造方法。
4. 請求項１に記載の半導体装置の製造方法において、
   前記（ｄ）工程において、前記第１開口部は、前記第２半導体層の前記上面および前記側面を露出するように形成され、
   前記（ｅ）工程において、前記第３半導体層は、前記第２半導体層の前記上面および前記側面を覆うように形成される、半導体装置の製造方法。
5. 請求項４に記載の半導体装置の製造方法において、
   前記（ｅ）工程において、前記第３半導体層は、前記第１開口部内において、前記第１絶縁膜に接しないように形成される、半導体装置の製造方法。
6. 請求項１に記載の半導体装置の製造方法において、
   前記（ｅ）工程は、
   （ｅ１）前記第１開口部内を埋め込み、且つ、前記第１開口部外の前記第１絶縁膜上に至るように、前記第３半導体層を形成する工程、
   （ｅ２）前記（ｅ１）工程後に、ＣＭＰ法を用いることで、前記第１開口部外の前記第１絶縁膜上に形成されている前記第３半導体層を除去する工程、
   を有する、半導体装置の製造方法。
7. 請求項１に記載の半導体装置の製造方法において、
   前記絶縁層の上面から前記第３半導体層の上面までの高さは、前記第３半導体層の中央部より、前記第３半導体層の端部の方が低い、半導体装置の製造方法。
8. 請求項１に記載の半導体装置の製造方法において、
   前記（ｄ）工程において、互いに並列する複数の前記第１開口部が、前記第１絶縁膜に形成され、
   前記（ｅ）工程において、複数の前記第３半導体層の各々が、前記複数の第１開口部の各々の内部に形成される、半導体装置の製造方法。
9. 請求項１に記載の半導体装置の製造方法において、
   前記（ｂ）工程では、前記第１半導体層を選択的にパターニングすることで、前記第２半導体層および第４半導体層を形成し、
   前記（ｃ）工程では、前記第１絶縁膜を、前記第４半導体層の上面および側面も覆うように形成し、
   前記（ｅ）工程では、前記第４半導体層の前記上面および前記側面は、前記第１絶縁膜によって覆われている、半導体装置の製造方法。
10. 請求項９に記載の半導体装置の製造方法において、
    前記第４半導体層は、前記第１光導波路とは別の第２光導波路を構成する、半導体装置の製造方法。
11. 請求項９に記載の半導体装置の製造方法において、
    前記第４半導体層は、前記第１光導波路の一部であり、前記第２半導体層および前記第３半導体層が形成されている箇所とは、別の箇所に形成される、半導体装置の製造方法。
12. 絶縁層と、
    前記絶縁層上に形成された第１光導波路と、
    を有し、
    前記第１光導波路は、第１下層部と、少なくとも前記第１下層部の上面の一部上に位置し、且つ、前記第１下層部と一体化している第１上層部と、を含み、
    前記第１上層部の上面のラフネスまたは側面のラフネスは、前記第１下層部の側面のラフネスよりも小さい、半導体装置。
13. 請求項１２に記載の半導体装置において、
    前記第１上層部は、前記第１下層部と同じ材料からなり、
    前記第１上層部に含まれる不純物の導電型は、前記第１下層部に含まれる不純物の導電型と同じである、半導体装置。
14. 請求項１２に記載の半導体装置において、
    前記絶縁層の上面から前記第１上層部の前記上面までの高さは、前記第１上層部の中央部より、前記第１上層部の端部の方が低い、半導体装置。
15. 請求項１２に記載の半導体装置において、
    前記第１下層部上には、互いに並列する複数の前記第１上層部が形成されている、半導体装置。
16. 請求項１２に記載の半導体装置において、
    平面視において、前記第１上層部および前記第１下層部は、第１方向に延在し、
    前記第１上層部の前記上面のラフネスは、前記第１上層部の厚さを、前記第１方向で５ｎｍ毎に５０点測定した時、それらのばらつきである標準偏差σを用いて、３σの値で定義され、
    前記第１上層部の前記側面のラフネスは、前記第１方向と直交する第２方向における前記第１上層部の幅を、前記第１方向で５ｎｍ毎に５０点測定した時、それらのばらつきである標準偏差σを用いて、３σの値で定義され、
    前記第１下層部の前記側面のラフネスは、前記第２方向における前記第１下層部の幅を、前記第１方向で５ｎｍ毎に５０点測定した時、それらのばらつきである標準偏差σを用いて、３σの値で定義される、半導体装置。
17. 絶縁層と、
    前記絶縁層上に形成された第１光導波路と、
    を有し、
    前記第１光導波路の上面のラフネスは、前記第１光導波路の側面のラフネスよりも小さい、半導体装置。
18. 請求項１７に記載の半導体装置において、
    前記絶縁層上には、更に、第２光導波路が形成され、
    前記絶縁層の上面から前記第２光導波路の上面までの高さは、前記絶縁層の前記上面から前記第１光導波路の前記上面までの高さよりも高く、
    前記第２光導波路の前記上面および側面のラフネスは、それぞれ、前記第１光導波路の前記上面および前記側面のラフネスよりも小さい、半導体装置。
19. 請求項１８に記載の半導体装置において
    前記第２光導波路の上層部の角部を構成する互いに隣り合う２つの面のなす角度は、鈍角である、半導体装置。
20. 請求項１７に記載の半導体装置において、
    平面視において、前記第１光導波路は、第１方向に延在し、
    前記第１光導波路の前記上面のラフネスは、前記第１光導波路の厚さを、前記第１方向で５ｎｍ毎に５０点測定した時、それらのばらつきである標準偏差σを用いて、３σの値で定義され、
    前記第１光導波路の前記側面のラフネスは、前記第１方向と直交する第２方向における前記第１光導波路の幅を、前記第１方向で５ｎｍ毎に５０点測定した時、それらのばらつきである標準偏差σを用いて、３σの値で定義される、半導体装置。

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