JP2020201386A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】光導波路を有する半導体装置の特性を向上させる。【解決手段】半導体装置は、絶縁層、光導波路およびＬＯＣＯＳ層を有する。光導波路は、絶縁層上に形成されている。ＬＯＣＯＳ層は、絶縁層上に形成されており、かつ光導波路の幅方向において、光導波路を挟むように形成されている。【選択図】図２

Description

実施の形態は、半導体装置およびその製造方法に関し、例えば、光導波路を有する半導体装置およびその製造方法に関する。

光通信技術として、シリコンフォトニクス技術が知られている。シリコンフォトニクス技術が採用された半導体装置は、例えば、光を伝達するための光導波路を有する（例えば、特許文献１参照）。

特許文献１に記載の光導波路は、フォトレジストマスクを用いたドライエッチング法によって半導体層をパターニングすることによって形成される。これにより、所望のパターンを有する光導波路が形成され得る。

特開２０１７−１８１８４９号公報

しかしながら、光導波路がドライエッチング法によって形成される場合、光導波路のうち、エッチングされた側面はある程度粗くなる。これにより、光導波路内を伝搬する光は、粗い上記側面によって散乱される。結果として、光の伝搬損失が大きくなる。このように、従来の光導波路では、半導体装置の特性を高める観点から、改善の余地がある。

実施の形態の課題は、半導体装置の特性を高めることである。その他の課題および新規な特徴は、本明細書および図面の記載から明らかになる。

実施の形態に係る半導体装置は、絶縁層、光導波路およびＬＯＣＯＳ層を有する。光導波路は、絶縁層上に形成されている。ＬＯＣＯＳ層は、絶縁層上に形成されており、かつ光導波路の幅方向において、光導波路を挟むように形成されている。

実施の形態に係る半導体装置の第１製造方法は、絶縁層および半導体層を有する半導体ウェハを準備する工程と、上記半導体層の一部を酸化させて、上記絶縁層上にＬＯＣＯＳ層を形成する工程と、を含む。上記半導体層のうち、上記ＬＯＣＯＳ層で挟まれた部分は、光導波路を構成している。

実施の形態に係る半導体装置の第２製造方法は、絶縁層および半導体層を有する半導体ウェハを準備する工程と、上記半導体層の一部を酸化させて、第１ＬＯＣＯＳ膜を形成する工程と、上記半導体層の一部を酸化させて、第２ＬＯＣＯＳ膜を形成する工程と、を含む。上記半導体層のうち、上記第１ＬＯＣＯＳ膜および上記第２ＬＯＣＯＳ膜で挟まれた部分は、光変調部を構成している。

実施の形態によれば、半導体装置の特性を向上させることができる。

図１は、実施の形態に係る光電気混載装置の回路構成の一例を示すブロック図である。 図２は、実施の形態に係る半導体装置の要部断面図である。 図３は、実施の形態に係る半導体装置の製造方法に含まれる工程の一例を示す要部断面図である。 図４は、実施の形態に係る半導体装置の製造方法に含まれる工程の一例を示す要部断面図である。 図５は、実施の形態に係る半導体装置の製造方法に含まれる工程の一例を示す要部断面図である。 図６は、実施の形態に係る半導体装置の製造方法に含まれる工程の一例を示す要部断面図である。 図７は、実施の形態に係る半導体装置の製造方法に含まれる工程の一例を示す要部断面図である。 図８は、実施の形態に係る半導体装置の製造方法に含まれる工程の一例を示す要部断面図である。 図９は、実施の形態に係る半導体装置の製造方法に含まれる工程の一例を示す要部断面図である。 図１０は、実施の形態に係る半導体装置の製造方法に含まれる工程の一例を示す要部断面図である。 図１１は、実施の形態に係る半導体装置の製造方法に含まれる工程の一例を示す要部断面図である。 図１２は、実施の形態に係る半導体装置の製造方法に含まれる工程の一例を示す要部断面図である。 図１３は、実施の形態に係る半導体装置の製造方法に含まれる工程の一例を示す要部断面図である。 図１４は、実施の形態に係る半導体装置の製造方法に含まれる工程の一例を示す要部断面図である。 図１５は、実施の形態の変形例に係る半導体装置の要部断面図である。

以下、一実施の形態に係る半導体装置について、図面を参照して詳細に説明する。なお、明細書および図面において、同一の構成要件または対応する構成要件には、同一の符号を付し、重複する説明は省略する。また、図面では、説明の便宜上、構成を省略または簡略化している場合もある。

［光電気混載装置の回路構成］
図１は、本実施の形態に係る光電気混載装置ＬＥの回路構成の一例を示すブロック図である。

図１に示されるように、光電気混載装置ＬＥは、第１電子回路ＥＣ１、半導体装置ＳＤ、光源ＬＳおよびＩＣチップＣＰを有する。本実施の形態に係る半導体装置ＳＤは、光導波路ＯＷ、光変調部ＯＭ、光出力部ＬＯ、光入力部ＬＩおよび受光部ＯＲを有する。ＩＣチップＣＰは、第２電子回路ＥＣ２および第３電子回路ＥＣ３を有する。半導体装置ＳＤの構成の詳細については、後述する。

第１電子回路ＥＣ１は、第２電子回路ＥＣ２および第３電子回路ＥＣ３をそれぞれ制御するための電気信号（制御信号）を出力する。また、第１電子回路ＥＣ１は、第３電子回路ＥＣ３から出力された電気信号を受信する。第１電子回路ＥＣ１は、第２電子回路ＥＣ２および第３電子回路ＥＣ３に電気的に接続されている。第１電子回路ＥＣ１は、例えば、制御回路および記憶回路を含む公知のＣＰＵ（Central Processing Unit）またはＦＰＧＡ（Field-Programmable gate array）によって構成されている。

光源ＬＳは、光を出射する。光源ＬＳの種類の例には、レーザダイオードが含まれる。光源ＬＳからの出射光の波長は、当該出射光が光導波路ＯＷの内部を透過できればよく、光導波路ＯＷを構成する材料に応じて適宜設定され得る。たとえば、光源ＬＳからの出射光のピーク波長は、１．０μｍ以上かつ１．６μｍ以下である。光源ＬＳは、光導波路ＯＷを介して光変調部ＯＭに光学的に接続されている。

第２電子回路ＥＣ２は、光変調部ＯＭの動作を制御するための電気信号（制御信号）を出力する。より具体的には、第２電子回路ＥＣ２は、第１電子回路ＥＣ１から受信した制御信号に基づいて、光変調部ＯＭを制御する。第２電子回路ＥＣ２は、光変調部ＯＭに電気的に接続されている。第２電子回路ＥＣ２は、例えば、制御回路を含む公知のトランシーバＩＣによって構成されている。

光変調部ＯＭは、第２電子回路ＥＣ２から受信した制御信号に基づいて、光源ＬＳから出射された光の位相を変調する。光変調部ＯＭは、当該制御信号に含まれる情報を含んだ光信号を生成する。光変調部ＯＭの種類は、マッハツェンダ型光変調部である。光変調部ＯＭは、電気制御型光変調部であってもよいし、電気制御および熱制御を併用した併用型光変調部であってもよい。光変調部ＯＭは、光導波路ＯＷを介して、光出力部ＬＯに光学的に接続されている。

光出力部ＬＯは、光変調部ＯＭで変調された光信号を、半導体装置ＳＤの外部に出力する。たとえば、光出力部ＬＯは、光信号を外部の光ファイバに向けて出射する。光出力部ＬＯの種類の例には、グレーティングカプラおよびスポットサイズコンバータが含まれる。

光入力部ＬＩは、外部からの光を半導体装置ＳＤの内部に入力する。たとえば、外部の光ファイバから出射された光信号を半導体装置ＳＤの内部に入力する。光入力部ＬＩの種類の例には、グレーティングカプラおよびスポットサイズコンバータが含まれる。光入力部ＬＩは、光導波路ＯＷを介して、受光部ＯＲに光学的に接続されている。

受光部ＯＲは、光入力部ＬＩから受信した光信号に基づいて、電子正孔対を生成する。受光部ＯＲは、光信号を電気信号に変換する。受光部ＯＲは、光電変換特性を有していればよい。受光部ＯＲの種類の例には、アバランシェフォトダイオード型受光部が含まれる。受光部ＰＲは、第３電子回路ＥＣ３に電気的に接続されている。

第３電子回路ＥＣ３は、受光部ＯＲから受信した電気信号を処理するとともに、処理された電気信号を第１電子回路ＥＣ１に出力する。より具体的には、第３電子回路ＥＣ３は、受光部ＯＲから受信した電気信号を増幅し、第１電子回路ＥＣ１に出力する。第３電子回路ＥＣ３は、例えば、増幅回路を含む公知のレシーバＩＣによって構成されている。

（光電気混載装置の動作）
次いで、本実施の形態に係る光電気混載装置ＬＥの動作例について説明する。

まず、光電気混載装置ＬＥの送信用部分について説明する。光源ＬＳからの出射光は、光導波路ＯＷを介して光変調部ＯＭに到達する。第２電子回路ＥＣ２は、第１電子回路ＥＣ１から受信した制御信号に基づいて光変調部ＯＭの動作を制御する。これにより、光変調部ＯＭに到達した光が変調される。結果として、電気信号は、光信号に変換される。そして、当該光信号は、光導波路ＯＷを介して光出力部ＬＯに到達し、光出力部ＬＯにおいて半導体装置ＳＤの外部に出射される。半導体装置ＳＤから出力された光信号は、光ファイバなどを介して他の半導体装置に導光される。

次いで、光電気混載装置ＬＥの受信用部分について説明する。光ファイバなどを介して他の半導体装置から導光された光信号は、光入力部ＬＩに到達する。当該光信号は、光入力部ＬＩにおいて光導波路ＯＷの内部に導かれる。上記光信号は、光導波路ＯＷを介して受光部ＯＲに到達し、電気信号に変換される。そして、当該電気信号は、第３電子回路ＥＣ３で処理された後、第１電子回路ＥＣ１に送信される。

（半導体装置の構成）
次いで、本実施の形態に係る半導体装置ＳＤの構成について説明する。

図２は、半導体装置ＳＤの要部断面図である。換言すると、図２は、半導体装置ＳＤにおいて、光導波路ＯＷの延在方向に直交し、かつ光導波路ＯＷおよび光変調部ＯＭを通る要部断面図である。

図２に示されるように、半導体装置ＳＤは、基板ＳＵＢ、絶縁層ＩＬ、光導波路ＯＷ、光変調部ＯＭ、ＬＯＣＯＳ層ＬＬおよび配線層ＷＬを有する。配線層ＷＬは、層間絶縁層ＩＩＬ、第１プラグＰＬ１および第２プラグＰＬ２を有する。光変調部ＯＭは、コア層（光導波路）ＣＲＬ、一対のスラブ部ＳＬＢ、誘電体層ＤＬおよび導電層ＣＬを有する。コア層ＣＲＬは、光導波路ＯＷと同様の機能を有する。そこで、光導波路ＯＷについてのみ説明し、コア層ＣＲＬについて重複した説明は行わない。

基板ＳＵＢは、絶縁層ＩＬを介して光導波路ＯＷおよび光変調部ＯＭを支持する支持体である。基板ＳＵＢの種類の例には、シリコン基板が含まれる。当該シリコン基板は、例えば、ホウ素（Ｂ）およびリン（Ｐ）などの不純物を含むシリコン単結晶基板である。たとえば、当該シリコン基板の主面の面方位は（１００）であり、当該シリコン基板の抵抗率は５Ω・ｃｍ以上かつ５０Ω・ｃｍ以下である。基板ＳＵＢの厚さは、例えば、１００μｍ以上かつ９００μｍ以下である。

絶縁層ＩＬは、基板ＳＵＢ上に形成されている。絶縁層ＩＬは、光導波路ＯＷの内部を伝搬する光を、光導波路ＯＷの内部に実質的に閉じ込めるためのクラッド層である。絶縁層ＩＬの材料は、光導波路ＯＷの材料の屈折率より小さい屈折率を有する。絶縁層ＩＬの材料の例には、酸化シリコン（ＳｉＯ_２）が含まれる。絶縁層ＩＬの材料の屈折率は、例えば、１．４６である。なお、本明細書における屈折率は、波長１．５μｍの光に対する数値である。

絶縁層ＩＬの厚さは、光導波路ＯＷからの光の染み出し距離より大きいことが好ましい。半導体装置ＳＤに加わる応力を低減させる観点と、半導体装置ＳＤの製造時における静電チャックによる半導体ウェハの貼りつきを抑制する観点とから、絶縁層ＩＬの厚さは、小さいことが好ましい。たとえば、絶縁層ＩＬの厚さは、２μｍ以上かつ３μｍ以下である。

なお、絶縁層ＩＬが支持体として機能する場合には、半導体装置ＳＤは、基板ＳＵＢを有していなくてもよい。この場合、絶縁層ＩＬは、例えば、サファイヤ基板である。

光導波路ＯＷは、その内部を光が伝搬可能な経路である。光導波路ＯＷは、絶縁層ＩＬ上に形成されている。光導波路ＯＷは、絶縁層ＩＬ、ＬＯＣＯＳ層ＬＬ、層間絶縁層ＩＩＬにより、直接的または間接的に覆われている。実施の形態１では、光導波路ＯＷの上面は、誘電体層ＤＬと直接的に接している。光導波路の両側面は、ＬＯＣＯＳ層ＬＬと直接的に接している。光導波路ＯＷの下面は、絶縁層ＩＬと直接的に接している。

光導波路ＯＷは、絶縁層ＩＬ、ＬＯＣＯＳ層ＬＬ、誘電体層ＤＬおよび導電層ＣＬによって覆われている。絶縁層ＩＬ、ＬＯＣＯＳ層ＬＬ、誘電体層ＤＬおよび導電層ＣＬは、光導波路ＯＷの材料の屈折率より小さい屈折率を有する材料で構成されている。これにより、光は、光導波路ＯＷの内部に実質的に閉じ込められた状態で、光導波路ＯＷの内部を進行できる。ただし、当該光は、当該光の波長オーダ分、光導波路ＯＷの外部に染み出しながら、光導波路ＯＷの内部を進行する。

光導波路ＯＷの延在方向に直交する断面における光導波路ＯＷの断面形状は、光導波路ＯＷの内部を光が伝搬できる形状であればよい。光導波路ＯＷの側面は、平面であってもよいし、曲面であってもよい。本実施の形態では、光導波路ＯＷの側面は、平面である。光導波路ＯＷの側面が曲面である場合、光導波路ＯＷの側面の形状は、いわゆる、バーズビーク形状である（後述の図１５参照）。

光導波路ＯＷの幅および厚さ（高さ）は、光導波路ＯＷの内部を光が適切に伝搬できる大きさであればよい。光導波路ＯＷの幅および厚さは、光導波路ＯＷの内部を通過する光の波長、および当該光のモードなどの条件に応じて適宜設定され得る。光導波路ＯＷの幅は、例えば、３００ｎｍ以上かつ５００ｎｍ以下である。光導波路ＯＷの厚さは、例えば、２００ｎｍ以上かつ３００ｎｍ以下である。

なお、光導波路ＯＷの幅は、光導波路ＯＷの両側面の間隔であり、光導波路ＯＷの幅方向における、光導波路ＯＷの上面の長さである。光導波路ＯＷの厚さは、光導波路ＯＷの下面と、光導波路ＯＷの上面との間隔である。

光導波路ＯＷの材料は、光導波路ＯＷの内部を通る光に対して透明な半導体材料である。光導波路ＯＷの材料の例には、シリコンおよびゲルマニウムが含まれる。光導波路ＯＷの材料の結晶構造は、単結晶であってもよいし、多結晶であってもよい。光導波路ＯＷの材料の屈折率は、例えば、３．５である。

実施の形態１に係る光変調部ＯＭは、マッハツェンダ型光変調部である。すなわち、光変調部ＯＭは、入力用光導波路と、当該入力用光導波路から分岐した一対の分岐導波路と、出力用光導波路と、を有する。図２は、本実施の形態に係る半導体装置ＳＤの要部として、一対の分岐導波路のうちの一方の分岐導波路の近傍領域を示している。

光変調部ＯＭは、コア層ＣＲＬ、一対のスラブ部ＳＬＢ、誘電体層ＤＬおよび導電層ＣＬを有する。

コア層ＣＲＬは、光変調部ＯＭにおいて、その内部を光が伝搬可能な経路である。コア層ＣＲＬは、第１導電型を有する半導体層である。当該第１導電型は、ｎ型であってもよいし、ｐ型であってもよい。上記第１導電型がｎ型である場合、コア層ＣＲＬは、ヒ素（Ａｓ）およびリン（Ｐ）などのｎ型不純物を含む。上記第１導電型がｐ型である場合、コア層ＣＲＬは、ホウ素（Ｂ）および二フッ化ボロン（ＢＦ_２）などのｐ型不純物を含む。コア層ＣＲＬの不純物濃度は、例えば、１×１０^１７／ｃｍ^３以上である。

コア層ＣＲＬの延在方向に直交する断面におけるコア層ＣＲＬの断面形状は、光導波路ＯＷの内部を光が伝搬できる形状であればよい。コア層ＣＲＬの側面は、平面であってもよいし、曲面であってもよい。本実施の形態では、コア層ＣＲＬの側面は、平面である。コア層ＣＲＬの側面が曲面である場合、コア層ＣＲＬの側面の形状は、いわゆる、バーズビーク形状である。

コア層ＣＲＬの幅、高さおよび材料の例は、それぞれ光導波路ＯＷの幅、高さおよび材料と同様である。

スラブ部ＳＬＢは、第１絶縁層ＩＬ上に形成されている。スラブ部ＳＬＢは、コア層ＣＲＬの幅方向において、コア層ＣＲＬと隣接するように第１絶縁層ＩＬ上に形成されている。スラブ部ＳＬＢは、コア層ＣＲＬと一体として形成されている。一対のスラブ部ＳＬＢは、コア層ＣＲＬを挟んで互いに対向している。

スラブ部ＳＬＢは、突出部ＰＰを有する。突出部ＰＰは、コア層ＣＲＬおよび突出部ＰＰがＬＯＣＯＳ層ＬＬの一部（第２ＬＯＣＯＳ膜ＬＬ２）を挟むように形成されている。突出部ＰＰは、スラブ部ＳＬＢと一体として形成されている。突出部ＰＰおよびスラブ部ＳＬＢの厚さの合計は、コア層ＣＲＬの厚さと同程度である。スラブ部ＳＬＢが突出部ＰＰを有することによって、第１プラグＰＬ１の高さを小さくすることができる。

スラブ部ＳＬＢ（突出部ＰＰ）の側面形状は、特に限定されない。スラブ部ＳＬＢの側面は、平面であってもよいし、曲面であってもよい。本実施の形態では、スラブ部ＳＬＢの側面は、平面である。スラブ部ＳＬＢの側面が曲面である場合、スラブ部ＳＬＢの側面の形状は、いわゆる、バーズビーク形状である。

スラブ部ＳＬＢの厚さは、コア層ＣＲＬの内部に光を適切に閉じ込める観点から、コア層ＣＲＬの厚さより小さいことが好ましい。スラブ部ＳＬＢの厚さは、１００ｎｍ程度であることが好ましい。

スラブ部ＳＬＢの材料の例は、コア層ＣＲＬの材料と同様である。スラブ部ＳＬＢに含まれる不純物の種類の例も、コア層ＣＲＬに含まれる不純物の例と同様である。スラブ部ＳＬＢにおける電圧降下を抑制する観点と、第１プラグＰＬ１およびスラブ部ＳＬＢの間でオーミック接合を形成する観点とから、スラブ部ＳＬＢの不純物濃度は、コア層ＣＲＬの不純物濃度より大きいことが好ましい。

誘電体層ＤＬは、コア層ＣＲＬの上に形成されている。本実施の形態では、誘電体層ＤＬは、光導波路ＯＷおよび突出部ＰＰの上にも形成されている。誘電体層ＤＬは、コア層ＣＲＬおよび導電層ＣＬを電気的に絶縁する。誘電体層ＤＬの厚さは、当該機能を発揮できればよい。例えば、１０ｎｍ以上かつ３０ｎｍ以下である。誘電体層ＤＬの材料は、例えば、酸化シリコン（ＳｉＯ_２）である。

導電層ＣＬは、誘電体層ＤＬおよび第２ＬＯＣＯＳ膜ＬＬ２上に亘って形成されている。導電層ＣＬは、光変調部ＯＭにおける電極を構成している。導電層ＣＬの導電率は、例えば、３００μΩｃｍ以上かつ７００μΩｃｍ以下である。導電層ＣＬの材料は、例えば、不純物を含むポリシリコンである。導電層ＣＬに含まれる不純物は、ヒ素（Ａｓ）およびリン（Ｐ）などのｎ型不純物と、ホウ素（Ｂ）および二フッ化ボロン（ＢＦ_２）などのｐ型不純物とを含む。導電層ＣＬの不純物濃度は、例えば、１×１０^１７／ｃｍ^３以上である。

導電層ＣＬの厚さは、コア層ＣＲＬから染み出した光が、第２プラグＰＬ２に到達し、散乱されることを抑制する観点から、大きいことが好ましい。たとえば、導電層ＣＬの厚さは、３５０ｎｍ以上かつ４５０ｎｍ以下であることが好ましい。

導電層ＣＬは、第２導電型を有する。当該第２導電型は、ｎ型であってもよいし、ｐ型であってもよい。すなわち、上記第１導電型および上記第２導電型は、互いに同じであってもよいし、異なっていてもよい。本実施の形態では、当該第２導電型は、ｎ型である。導電層ＣＬに含まれる不純物の例は、コア層ＣＲＬに含まれる不純物の例と同様である。導電層ＣＬの不純物濃度は、１×１０^１７／ｃｍ^３以上である。導電層ＣＬの材料の例は、例えば、多結晶シリコンである。

導電層ＣＬの幅は、コア層ＣＲＬの幅より大きいことが好ましい。これにより、平面視において、コア層ＣＲＬと重ならない位置に第２プラグＰＬ２を形成することができる。プラズモン共鳴に起因して生じる光導波路ＯＷから染み出た光の損失と、コンタクトリークの増大とを抑制することができる。なお、導電層ＣＬの幅は、コア層ＣＲＬの幅方向における導電層ＣＬの両側面の間隔である。

ＬＯＣＯＳ層ＬＬは、絶縁層ＩＬ上に形成されている。本実施の形態に係るＬＯＣＯＳ層ＬＬは、第１ＬＯＣＯＳ膜ＬＬ１および第２ＬＯＣＯＳ膜ＬＬ２を有する。

第１ＬＯＣＯＳ膜ＬＬ１は、光導波路ＯＷの幅方向において、光導波路ＯＷを挟むように形成されている。また、第１ＬＯＣＯＳ膜ＬＬ１は、光変調部ＯＭのコア層ＣＲＬの幅方向において、光変調部ＯＭを挟むように形成されている。より具体的には、第１ＬＯＣＯＳ膜ＬＬ１は、スラブ部ＳＬＢの側面と直接的に接している。

第１ＬＯＣＯＳ膜ＬＬ１の厚さは、光導波路ＯＷの高さと同程度である。第１ＬＯＣＯＳ膜ＬＬ１の厚さは、例えば、２００ｎｍ以上かつ３００ｎｍ以下である。第１ＬＯＣＯＳ膜ＬＬ１は、光導波路ＯＷの内部を伝搬する光を、光導波路ＯＷの内部に実質的に閉じ込めるためのクラッド層である。第１ＬＯＣＯＳ膜ＬＬ１の材料は、光導波路ＯＷの材料の屈折率より小さい屈折率を有する。第１ＬＯＣＯＳ膜ＬＬ１の材料の例には、酸化シリコン（ＳｉＯ_２）が含まれる。

第２ＬＯＣＯＳ膜ＬＬ２は、コア層ＣＲＬの幅方向において、コア層ＣＲＬを挟むように形成されている。第２ＬＯＣＯＳ膜ＬＬ２は、光導波路ＯＷの側面と、スラブ部ＳＬＢの上面と、突出部ＰＰの側面とに直接的に接している。

第２ＬＯＣＯＳ膜ＬＬ２の上面と、誘電体層ＤＬの上面との段差は、２０ｎｍ以下であることが好ましい。これにより、ＬＯＣＯＳ層ＬＬの上面を平坦化処理することなく、導電層ＣＬがＬＯＣＯＳ層ＬＬ上に適切に形成され得る。

第２ＬＯＣＯＳ膜ＬＬ２の厚さは、第１ＬＯＣＯＳ膜ＬＬ１の厚さより小さい。第２ＬＯＣＯＳ膜ＬＬ２の厚さは、例えば、１００ｎｍ以上かつ１６０ｎｍ以下である。第２ＬＯＣＯＳ膜ＬＬ２は、コア層ＣＲＬの内部を伝搬する光を、コア層ＣＲＬの内部に実質的に閉じ込めるためのクラッド層である。第２ＬＯＣＯＳ膜ＬＬ２の材料の例は、第１ＬＯＣＯＳ膜ＬＬ１の材料と同様である。

配線層ＷＬは、２つ以上の配線層により構成された層である。配線層ＷＬは、ＬＯＣＯＳ層ＬＬ上に形成されている。配線層ＷＬは、層間絶縁層と、当該層間絶縁層内に形成された配線およびビア（「プラグ」ともいう）の一方または両方と、を有する層である。当該ビアは、互いに異なる層に形成された２つの配線を電気的に接続する導電体である。本実施の形態では、配線層ＷＬは、層間絶縁層ＩＩＬ、第１プラグＰＬ１および第２プラグＰＬ２を有する。

層間絶縁層ＩＩＬは、導電層ＣＬを覆うようにＬＯＣＯＳ層ＬＬ上に形成されている。層間絶縁層ＩＩＬの材料は、例えば、酸化シリコン（ＳｉＯ_２）が含まれる。層間絶縁層ＩＩＬの厚さは、２μｍ程度であることがより好ましい。

第１プラグＰＬ１は、スラブ部ＳＬＢの突出部ＰＰに達するように、かつ層間絶縁層ＩＩＬに形成された貫通孔を埋めるように形成されている。第１プラグＰＬ１は、スラブ部ＳＬＢの突出部ＰＰと電気的に接続されている。第１プラグＰＬ１は、スラブ部ＳＬＢの突出部ＰＰと、配線（不図示）とを互いに電気的に接続している。第１プラグＰＬ１は、層間絶縁層ＩＩＬの厚さ方向に沿って延在している。第１プラグＰＬ１については、半導体技術においてプラグとして採用されている公知の構成が採用され得る。第１プラグＰＬ１の材料の例には、タングステン（Ｗ）が含まれる。

第２プラグＰＬ２は、導電層ＣＬに達するように、かつ層間絶縁層ＩＩＬに形成された貫通孔を埋めるように形成されている。第２プラグＰＬ２は、導電層ＣＬと電気的に接続されている。第２プラグＰＬ２は、導電層ＣＬおよび配線（不図示）を互いに電気的に接続している。第２プラグＰＬ２は、層間絶縁層ＩＩＬの厚さ方向に沿って延在している。第２プラグＰＬ２は、平面視において、光導波路ＯＷと異なる位置に形成されていることが好ましい。本実施の形態では、第２プラグＰＬ２は、導電層ＣＬのうち、第２ＬＯＣＯＳ膜ＬＬ２上に位置する部分と接触している。

第２プラグＰＬ２についても、半導体技術においてプラグとして採用されている公知の構成が採用され得る。第２プラグＰＬ２の材料の例には、第１プラグＰＬ１と同様である。

（半導体装置の製造方法）
次いで、本実施の形態に係る半導体装置ＳＤの製造方法の一例について説明する。図３〜図１４は、半導体装置ＳＤの製造方法に含まれる工程の一例を示す要部断面図である。

本実施の形態に係る半導体装置ＳＤの製造方法は、（１）半導体ウェハＳＷの準備工程、（２）誘電体層ＤＬの形成工程、（３）マスクＭＫの形成工程、（４）マスクＭＫの第１パターニング工程、（５）第１凹部ＲＰ１の形成工程、（６）第１ＬＯＣＯＳ膜ＬＬ１の形成工程、（７）マスクＭＫの第２パターニング工程、（８）第２凹部ＲＰ２の形成工程、（９）第２ＬＯＣＯＳ膜ＬＬ２の形成工程、（１０）導電層ＣＬの形成工程、および（１１）配線層ＷＬの形成工程を含む。

（１）半導体ウェハＳＷの準備
まず、図３に示されるように、基板ＳＵＢと、基板ＳＵＢ上に形成された第１絶縁層ＩＬと、第１絶縁層ＩＬ上に形成された半導体層ＳＬと、を有する半導体ウェハＳＷを準備する。

半導体ウェハＳＷは、製造されてもよいし、市販品として購入されてもよい。半導体ウェハＳＷは、例えば、ＳＯＩ（Silicon On Insulator）基板である。ＳＯＩ基板の製造方法としては、公知の製造方法から適宜選択され得る。ＳＯＩ基板の製造方法の例には、ＳＩＭＯＸ（Separation by Implantation of Oxygen）法およびスマートカット法が含まれる。

基板ＳＵＢおよび不純物の材料の例は、前述の通りである。半導体層ＳＬの材料の例には、シリコンおよびゲルマニウムが含まれる。半導体層ＳＬの材料の結晶構造は、単結晶であってもよいし、多結晶であってもよい。

（２）誘電体層ＤＬの形成
次いで、図４に示されるように、半導体層ＳＬの上に誘電体層ＤＬを形成する。誘電体層ＤＬの形成方法の例には、ＣＶＤ法および熱酸化法が含まれる。

（３）マスクＭＫの形成
次いで、図５に示されるように、誘電体層ＤＬの上にマスクＭＫを形成する。マスクＭＫの形成方法は、例えば、ＣＶＤ法が含まれる。マスクＭＫの材料および厚さは、マスクとしての機能を有していればよい。マスクＭＫの材料は、例えば、窒化シリコン（ＳｉＮ）である。マスクＭＫの厚さは、例えば、５０ｎｍである。

（４）マスクＭＫの第１パターニング
次いで、図６に示されるように、マスクＭＫをパターニングする。マスクＭＫは、例えば、フォトリソグラフィ技術およびエッチング技術によって行われ得る。本工程では、マスクＭＫのうち、光導波路ＯＷおよび光変調部ＯＭが形成されるべき領域上に位置する部分が残るように、マスクＭＫをパターニングする。

（５）第１凹部ＲＰ１の形成
次いで、図７に示されるように、半導体層ＳＬの上面に第１凹部ＲＰ１を形成する。具体的には、マスクＭＫをエッチングマスクとして用いて、半導体層ＳＬの上面のうち、マスクＭＫから露出する部分に第１凹部ＲＰ１を形成する。第１凹部ＲＰ１の形成方法は、例えば、エッチング法である。

第１凹部ＲＰ１の深さは、光導波路ＯＷおよび光変調部ＯＭの形状に応じて適宜調整され得る。たとえば、第１凹部ＲＰ１の深さは、半導体層ＳＬの厚さの３０％以上かつ半導体層ＳＬの厚さの４０％以下であることが好ましく、半導体層ＳＬの厚さの約３４％であることがより好ましい。

（６）第１ＬＯＣＯＳ膜ＬＬ１の形成
次いで、図８に示されるように、マスクＭＫを選択マスクとして用いて、第１ＬＯＣＯＳ膜ＬＬ１を形成する。具体的には、半導体層ＳＬのうち、マスクＭＫから露出し、かつ第１凹部ＲＰ１内に露出する部分を酸化させて、第１ＬＯＣＯＳ膜ＬＬ１を形成する。

（７）マスクＭＫの第２パターニング
次いで、図９に示されるように、マスクＭＫをパターニングする。マスクＭＫは、例えば、フォトリソグラフィ技術およびエッチング技術によって行われ得る。本工程では、マスクＭＫのうち、光導波路ＯＷと、光変調部ＯＭにおけるコア層ＣＲＬおよび突出部ＰＰとが形成されるべき領域上に位置する部分が残るように、マスクＭＫをパターニングする。結果として、マスクＭＫには、互いに離間し、かつ導電層ＤＬの一部を露出する第１貫通部ＰＰ１および第２貫通部ＰＰ２が形成される。

（８）第２凹部ＲＰ２の形成
次いで、図１０に示されるように、半導体層ＳＬの上面に第２凹部ＲＰ２を形成する。具体的には、マスクＭＫをエッチングマスクとして用いて、半導体層ＳＬの上面のうち、マスクＭＫから露出する部分に第２凹部ＲＰ２を形成する。本実施の形態では、半導体層ＳＬの上面のうち、マスクＭＫの第１貫通部ＰＰ１および第２貫通部ＰＰ２内に露出する部分に第２凹部ＲＰ２を第１形成する。第２凹部ＲＰ２の形成方法は、例えば、エッチング法である。

第２凹部ＲＰ２の深さは、光変調部ＯＭの形状に応じて適宜調整され得る。たとえば、第２凹部ＲＰ２の深さは、半導体層ＳＬの厚さの１５％以上かつ半導体層ＳＬの厚さの２０％以下であることが好ましく、半導体層ＳＬの厚さの約１７％であることがより好ましい。

（９）第２ＬＯＣＯＳ膜ＬＬ２の形成
次いで、図１１に示されるように、マスクＭＫを選択マスクとして用いて、第２ＬＯＣＯＳ膜ＬＬ２を形成する。具体的には、半導体層ＳＬのうち、第２凹部ＲＰ２内に露出する部分を酸化させて、第２ＬＯＣＯＳ膜ＬＬ２を形成する。これにより、第１ＬＯＣＯＳ膜ＬＬ１および第２ＬＯＣＯＳ膜ＬＬ２を有するＬＯＣＯＳ層ＬＬが形成される。なお、マスクＭＫは、例えば、ドライエッチング法およびウェットエッチング法などによって除去され得る。

（１０）導電層ＣＬの形成
次いで、図１２に示されるように、誘電体層ＤＬおよび第２ＬＯＣＯＳ膜ＬＬ２の上に導電層ＣＬを形成する。導電層ＣＬは、誘電体層ＤＬおよび第２ＬＯＣＯＳ膜ＬＬ２の上に導電膜を形成した後、当該導電膜を所望の形状にパターニングすることによって、形成され得る。上記導電膜の形成方法は、例えば、スパッタリング法である。上記導電膜は、フォトリソグラフィ技術およびエッチング技術によって、パターニングされ得る。

（１１）配線層ＷＬの形成
次いで、配線層ＷＬをＬＯＣＯＳ層ＬＬ上に形成する。配線層ＷＬの形成工程は、層間絶縁層ＩＩＬの形成工程と、第１プラグＰＬ１および第２プラグＰＬ２の形成工程とを含む。

まず、図１３に示されるように、導電層ＣＬを覆うように、層間絶縁層ＩＩＬをＬＯＣＯＳ層ＬＬおよび誘電体層ＤＬの上に形成する。層間絶縁層ＩＩＬの形成方法は、例えば、ＣＶＤ法である。なお、層間絶縁層ＩＩＬの上面は、例えば、ＣＭＰ法によって平坦化処理されてもよい。

次いで、図１４に示されるように、第１プラグＰＬ１および第２プラグＰＬ２を形成する。具体的には、層間絶縁層ＩＩＬを貫通し、スラブ部ＳＬＢの突出部ＰＰに達する貫通孔を形成した後に、当該貫通孔を埋めるように導電膜を形成することによって、第１プラグＰＬ１が形成され得る。また、層間絶縁層ＩＩＬを貫通し、導電層ＣＬに達する貫通孔を形成した後に、当該貫通孔を埋めるように導電膜を形成することによって、第２プラグＰＬ２が形成され得る。第１プラグＰＬ１および第２プラグＰＬ２は、共通の工程で同じタイミングで形成され得る。第１プラグＰＬ１および第２プラグＰＬ２の形成方法は、特に限定されず、公知の方法から適宜選択され得る。

最後に、半導体ウェハＳＷをダイシングすることによって、個片化された複数の半導体装置ＳＤが得られる。

以上の製造方法により、本実施の形態に係る半導体装置ＳＤが製造され得る。なお、本実施の形態に係る半導体装置ＳＤの製造方法は、必要に応じて、他の工程をさらに含んでいてもよい。たとえば、他の工程の例には、光源としてのレーザダイオードの配置工程、グレーティングカプラの形成工程、スポットサイズコンバータの形成工程、および受光部の形成工程が含まれる。当該他の工程は、シリコンフォトニクス技術において公知の形成方法から適宜採用され得る。

また、第１ＬＯＣＯＳ膜ＬＬ１の形成工程と、第２ＬＯＣＯＳ膜ＬＬ２の形成工程とは、いわゆるＳＷＡＭＩ法により行われてもよい（例えば、米国特許第５９７６９５０号明細書参照）。この場合、第１ＬＯＣＯＳ膜ＬＬ１の形成工程の前に、第１凹部ＲＰ１の側面を覆うマスクが形成される。また、第２ＬＯＣＯＳ膜ＬＬ２の形成工程の前に、第２凹部ＲＰ２の側面を覆うマスクが形成される。上記マスクは、例えば、窒化シリコン（ＳｉＮ）である。これにより、光導波路ＯＷの側面の曲率が、より一層低減される。すなわち、光導波路ＯＷの端部の丸みが抑制される。結果として、意図しないモードの光が生じることを抑制でき、シングルモードの光の維持特性が高くなる。

（ＬＯＣＯＳ層ＬＬの役割）
ここで、本実施の形態に係る半導体装置ＳＤにおけるＬＯＣＯＳ層ＬＬの役割について説明する。

光導波路ＯＷの側面は、ＬＯＣＯＳ層ＬＬの第１ＬＯＣＯＳ膜ＬＬ１によって覆われている。光変調部ＯＭにおけるコア層ＣＲＬの側面は、ＬＯＣＯＳ層ＬＬの第２ＬＯＣＯＳ膜ＬＬ２によって覆われている。前述のとおり、第１ＬＯＣＯＳ膜ＬＬ１および第２ＬＯＣＯＳ膜ＬＬ２は、半導体層ＳＬのＬＯＣＯＳ酸化によって形成されている。このため、光導波路ＯＷおよび光変調部ＯＭが半導体層ＳＬのエッチングによって形成される場合と比較して、光変調部ＯＷの側面とコア層ＣＲＬの側面との粗さが、より低減される。この結果として、本実施の形態に係る半導体装置ＳＤでは、粗い光導波路の側面に起因する光の伝搬損失が低減され得る。すなわち、本実施の形態によれば、半導体装置の特性を高めることができる。

また、図１３に示されるように、導電層ＣＬが形成される前の状態において、導電層ＣＬの形成面である第２ＬＯＣＯＳ膜ＬＬ２の上面と、誘電体層ＤＬの上面との段差は、小さい。これは、上記段差が小さくなるように、ＬＯＣＯＳ層ＬＬが、半導体層ＳＬのＬＯＣＯＳ酸化によって形成されるためである。ここで、光導波路ＯＷおよび光変調部ＯＭを覆う絶縁層を、ＬＯＣＯＳ酸化ではなくＣＶＤ法によって形成する場合、導電層ＣＬの形成面を平坦化する観点からは、半導体層ＳＬを覆うように形成された絶縁層の上面をＣＭＰ法によって研磨する必要がある。一方で、上記のとおり、本実施の形態に係る半導体装置ＳＤの製造方法では、選択エピタキシャル法により、上記段差が小さくなるように、導電層ＣＬの形成面が形成されるため、上記導電層ＣＬの形成面を平坦化するための処理が必要ない。この結果として、本実施の形態に係る半導体装置ＳＤは、低コストに製造され得る。

さらに、導電層ＣＬの形成面をＣＭＰ法によって平坦化する場合、導電層ＣＬの厚さが不十分であると、所望の研磨精度が得られないことがある。このため、コア層ＣＲＬ内を進行する光の導波モードを調整することが難しい。これに対して、本実施の形態に係る半導体装置ＳＤでは、導電層ＣＬの形成面をＣＭＰ法によって平坦化する必要がないため、コア層ＣＲＬ内を進行する光の導波モードを調整する自由度が高められる。

（効果）
本実施の形態に係る半導体装置ＳＤにおいて、光導波路ＯＷおよび光変調部ＯＭなどの光学素子の側面は、ＬＯＣＯＳ層ＬＬによって覆われている。このため、光学素子の表面粗さが小さい。結果として、光の伝搬損失が抑制され得る。すなわち、半導体装置の特性を高めることができる。

［変形例］
上記実施の形態では、第１ＬＯＣＯＳ膜ＬＬ１の形成工程の前に、第１凹部ＲＰ１が形成され、かつ第２ＬＯＣＯＳ膜ＬＬ２の形成工程の前に、第２凹部ＲＰ２が形成される場合について説明した。しかしながら、第１凹部ＲＰ１および第２凹部ＲＰ２は、形成されなくてもよい。変形例では、第１ＬＯＣＯＳ膜ＬＬ１の形成工程は、マスクＭＫの第１パターニング工程の後、他の工程を介することなく行われる。また、第２ＬＯＣＯＳ膜ＬＬ２の形成工程は、マスクＭＫの第２パターニング工程の後、他の工程を介することなく行われる。

図１５は、本実施の形態の変形例に係る半導体装置ｍＳＤの要部断面図である。図１５に示されるように、半導体装置ｍＳＤは、半導体装置ＳＤのＬＯＣＯＳ層ＬＬと比較して、より緩やかに傾斜した側面を有するＬＯＣＯＳ層ｍＬＬを有する。このため、変形例に係る半導体装置ｍＳＤでは、半導体装置ＳＤの光導波路ＯＷと比較して、光導波路ＯＷは、より緩やかに傾斜した側面を有する。

光導波路ＯＷの側面の曲率をより小さくして、光の伝搬損を低減する観点からは、半導体装置の製造方法は、第１凹部ＲＰ１の形成工程および第２凹部ＲＰ２の形成工程を含むことが好ましい（上記実施の形態）。一方で、光導波路ＯＷの側面の曲率をより大きくして、製造工程を簡素化し、製造コストを低減する観点からは、半導体装置の製造方法は、第１凹部ＲＰ１の形成工程および第２凹部ＲＰ２の形成工程を含まないことが好ましい（上記実施の形態の変形例）。

なお、本発明は、上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更され得る。たとえば、上記実施の形態に係る半導体装置ＳＤは、光学素子として、光導波路ＯＷおよび光変調部ＯＭを有する態様について説明したが、必要に応じてグレーティングカプラ、スポットサイズコンバータ、および受光部などの他の光学素子を有していてもよい。当該他の光学素子は、光導波路ＯＷと同様の材料で構成され得る。

また、特定の数値例について記載した場合であっても、理論的に明らかにその数値に限定される場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値であってもよい。また、成分については、「Ａを主要な成分として含むＢ」などの意味であり、他の成分を含む態様を排除するものではない。

ＣＬ 導電層
ＣＰ ＩＣチップ
ＣＲＬ コア層
ＤＬ 誘電体層
ＥＣ１ 第１電子回路
ＥＣ２ 第２電子回路
ＥＣ３ 第３電子回路
ＩＬ 絶縁層
ＩＩＬ 層間絶縁層
ＬＩ 光入力部
ＬＥ 光電気混載装置
ＬＬ、ｍＬＬ ＬＯＣＯＳ層
ＬＬ１ 第１ＬＯＣＯＳ膜
ＬＬ２ 第２ＬＯＣＯＳ膜
ＭＫ マスク
ＯＭ 光変調部
ＯＷ 光導波路
ＰＬ１ 第１プラグ
ＰＬ２ 第２プラグ
ＰＰ 突出部
ＰＰ１ 第１貫通部
ＰＰ２ 第２貫通部
ＲＰ１ 第１凹部
ＲＰ２ 第２凹部
ＳＤ、ｍＳＤ 半導体装置
ＳＬ 半導体層
ＳＬＢ スラブ部
ＳＵＢ 基板
ＳＷ 半導体ウェハ

Claims (15)

1. 絶縁層と、
   前記絶縁層上に形成された光導波路と、
   前記絶縁層上に形成されており、かつ前記光導波路の幅方向において、前記光導波路を挟むように形成されているＬＯＣＯＳ層と、
   を有する、半導体装置。
2. 前記ＬＯＣＯＳ層は、前記光導波路の側面と直接的に接している、請求項１に記載の半導体装置。
3. 前記光導波路の側面は、曲面である、請求項１に記載の半導体装置。
4. 前記光導波路を挟んで互いに対向している一対のスラブ部をさらに有し、
   前記ＬＯＣＯＳ層は、
   前記スラブ部の側面と直接的に接している第１ＬＯＣＯＳ膜と、
   前記光導波路の側面と、前記スラブ部の上面とに直接的に接している第２ＬＯＣＯＳ膜と、
   を有する、請求項１に記載の半導体装置。
5. 前記第２ＬＯＣＯＳ膜の厚さは、前記第１ＬＯＣＯＳ膜の厚さより小さい、請求項４に記載の半導体装置。
6. 前記光導波路上に形成された誘電体層と、
   前記誘電体層および前記第２ＬＯＣＯＳ膜上に亘って形成された導電層と、
   をさらに有する、請求項４に記載の半導体装置。
7. 前記スラブ部と電気的に接続された第１プラグと、
   前記導電層と電気的に接続された第２プラグと、
   をさらに有し、
   前記第２プラグは、前記導電層のうち、前記第２ＬＯＣＯＳ膜上に位置する部分と接触している、請求項６に記載の半導体装置。
8. 前記第２ＬＯＣＯＳ膜の上面と、前記誘電体層の上面との段差は、２０ｎｍ以下である、請求項６に記載の半導体装置。
9. 前記光導波路の側面は、曲面であり、かつ、
   前記スラブ部の側面は、曲面である、
   請求項４に記載の半導体装置。
10. （ａ）絶縁層と、前記絶縁層上に形成された半導体層とを有する半導体ウェハを準備する工程と、
    （ｂ）前記半導体層の一部上にマスクを形成する工程と、
    （ｃ）前記半導体層のうち、前記マスクから露出する部分を酸化させて、前記絶縁層上にＬＯＣＯＳ層を形成する工程と、
    を含み、
    前記半導体層のうち、前記ＬＯＣＯＳ層で挟まれた部分は、光導波路を構成している、
    半導体装置の製造方法。
11. 前記（ｃ）は、
    （ｃ１）前記半導体層のうち、前記マスクから露出する部分に凹部を形成する工程と、
    （ｃ２）前記半導体層のうち、前記凹部内に露出する部分を酸化させて、前記ＬＯＣＯＳ層を形成する工程と、
    を含む、請求項１０に記載の半導体装置の製造方法。
12. （ａ）絶縁層と、前記絶縁層上に形成された半導体層とを有する半導体ウェハを準備する工程と、
    （ｂ）前記半導体層上に誘電体層を形成する工程と、
    （ｃ）前記誘電体層上にマスクを形成する工程と、
    （ｄ）前記マスクをパターニングする工程と、
    （ｅ）前記半導体層のうち、前記誘電体層を介して前記マスクから露出する部分を酸化させて、第１ＬＯＣＯＳ膜を形成する工程と、
    （ｆ）互いに離間した第１貫通部および第２貫通部を前記マスクに形成する工程と、
    （ｇ）前記半導体層のうち、前記第１貫通部から露出する第１部分と、前記第２貫通部から露出する第２部分とを酸化させて、第２ＬＯＣＯＳ膜を形成する工程と、
    を含み、
    前記（ｇ）では、前記半導体層の厚さ方向において、前記第１部分の一部と前記第２部分の一部とを酸化させ、
    前記半導体層のうち、前記第１ＬＯＣＯＳ膜および前記第２ＬＯＣＯＳ膜で挟まれた部分は、光変調部を構成している、半導体装置の製造方法。
13. 前記（ｅ）は、
    （ｅ１）前記半導体層のうち、前記マスクから露出する部分に第１凹部を形成する工程と、
    （ｅ２）前記半導体層のうち、前記第１凹部内に露出する部分を酸化させて、前記第１ＬＯＣＯＳ膜を形成する工程と、
    を含む、請求項１２に記載の半導体装置の製造方法。
14. 前記（ｇ）は、
    （ｇ１）前記半導体層のうち、前記第１貫通部内に露出する部分に第２凹部を形成するとともに、前記半導体層のうち、前記第２貫通部内に露出する部分に第３凹部を形成する工程と、
    （ｇ２）前記半導体層のうち、前記第２凹部内に露出する部分と、前記第３凹部内に露出する部分とを酸化させて、前記第２ＬＯＣＯＳ膜を形成する工程と、
    を含む、請求項１３に記載の半導体装置の製造方法。
15. （ｈ）前記誘電体層および前記第２ＬＯＣＯＳ膜上に導電層を形成する工程と、
    （ｉ）前記半導体層と電気的に接続された第１プラグと、前記導電層と電気的に接続された第２プラグと、を形成する工程と、
    をさらに有する、請求項１２に記載の半導体装置の製造方法。

Images