KR102632526B1 - 광 집적 회로 - Google Patents

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Abstract

광 집적 회로는, 단결정 반도체 물질을 포함하는 기판, 상기 기판 상에 형성된 트렌치 내에 배치된 제1 클래딩, 상기 기판의 상면과 동일하거나 더 낮은 높이에 형성된 저면을 갖도록 상기 제1 클래딩 상에 형성되며, 상기 기판과 동일한 단결정 반도체 물질을 포함하는 제1 코어를 갖는 능동 소자, 및 상기 제1 코어와 이격되도록 배치된 제2 코어를 갖는 제1 수동 소자를 포함할 수 있으며, 상기 제2 코어는 상기 제1 코어보다 낮은 굴절률을 갖는다.

Description

광 집적 회로{OPTICAL INTEGRATED CIRCUITS}
본 발명은 광 집적 회로에 관한 것이다.
전기 집적 회로를 통한 데이터 전송 속도 향상이 한계에 다다름에 따라 광 집적 회로를 통한 데이터 전송 방법이 개발되고 있다. 광 집적 회로를 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판 상에 형성할 경우, 상기 SOI 기판의 높은 가격 때문에 생산 비용이 증가하므로, 최근에는 벌크(bulk) 실리콘 기판에 상기 광 집적 회로를 제조하는 방법이 연구되고 있다. 벌크 실리콘 기판에 광 집적 회로를 제조하기 위해서, 비정질 실리콘을 증착한 후 이를 재성장시켜 광 소자들을 형성할 수 있지만, 상기 광 소자들의 광 손실이 큰 문제가 있다.
본 발명의 목적은 우수한 특성을 갖는 광 집적 회로를 제공하는 것이다.
본 발명의 목적을 달성하기 위한 실시예들에 따른 광 집적 회로는, 단결정 반도체 물질을 포함하는 기판, 상기 기판 상에 형성된 트렌치 내에 배치된 제1 클래딩, 상기 기판의 상면과 동일하거나 더 낮은 높이에 형성된 저면을 갖도록 상기 제1 클래딩 상에 형성되며, 상기 기판과 동일한 단결정 반도체 물질을 포함하는 제1 코어를 갖는 능동 소자, 및 상기 제1 코어와 이격되도록 배치된 제2 코어를 갖는 제1 수동 소자를 포함할 수 있으며, 상기 제2 코어는 상기 제1 코어보다 낮은 굴절률을 갖는 물질을 포함할 수 있다.
본 발명의 목적을 달성하기 위한 다른 실시예들에 따른 광 집적 회로는, 단결정 실리콘을 포함하는 기판, 상기 기판 상에 형성된 트렌치를 적어도 부분적으로 채우는 제1 클래딩, 상기 제1 클래딩의 상면에 접촉하고 상기 기판의 상면에 수직한 수직 방향을 따라 전체 부분이 상기 제1 클래딩에 오버랩되며, 단결정 실리콘을 포함하는 제1 코어, 상기 기판 및 상기 제1 클래딩 상에 형성되어 상기 제1 코어를 커버하는 제2 클래딩, 및 상기 제2 클래딩 상에 형성되어 상기 수직 방향을 따라 상기 제1 코어와 적어도 부분적으로 오버랩되며, 실리콘 질화물을 포함하는 제2 코어를 구비할 수 있다.
본 발명의 목적을 달성하기 위한 또 다른 실시예들에 따른 광 집적 회로는, 단결정 반도체 물질을 포함하는 기판, 상기 기판 상에 형성된 트렌치를 적어도 부분적으로 채우는 제1 클래딩, 상기 제1 클래딩의 상면에 접촉하고, 상기 기판의 상면에 수직한 수직 방향을 따라 전체 부분이 상기 제1 클래딩에 오버랩되며, 상기 기판과 동일한 단결정 반도체 물질을 포함하는 제1 코어, 상기 제1 클래딩의 상면에 접촉하고, 상기 수직 방향을 따라 전체 부분이 상기 제1 클래딩에 오버랩되며, 상기 기판 상면에 평행한 수평 방향으로 상기 제1 코어와 서로 이격되고, 상기 제1 코어보다 낮은 굴절률을 갖는 물질을 포함하는 제2 코어, 및 상기 기판 및 상기 제1 클래딩 상에 형성되어 상기 제1 및 제2 코어들을 커버하는 제2 클래딩을 포함할 수 있다.
예시적인 실시예들에 따르면, 고속 전송 특성이 필요한 능동 소자의 경우 단결정 실리콘을 포함하도록 형성하는 반면, 광 손실 특성이 중요한 수동 소자의 경우 부분적으로 혹은 전체적으로 굴절률이 낮은 물질, 예를 들어 실리콘 질화물을 포함하도록 형성함으로써, 상기 광 집적 회로가 전체적으로 개선된 특징을 가질 수 있다.
도 1a는 예시적인 실시예들에 따른 광 집적 회로를 설명하기 위한 평면도 및 단면도이고, 도 1b는 다른 실시예들에 따른 광 집적 회로를 설명하기 위한 단면도이다.
도 2 내지 도 4는 예시적인 실시예들에 따른 광 집적 회로의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
도 5는 예시적인 실시예들에 따른 광 집적 회로를 설명하기 위한 평면도 및 단면도이다.
도 6 및 도 7은 예시적인 실시예들에 따른 광 집적 회로의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
도 8은 예시적인 실시예들에 따른 광 집적 회로를 설명하기 위한 평면도 및 단면도이다.
도 9 내지 도 11은 예시적인 실시예들에 따른 광 집적 회로의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다. 상기 각 단면도들은 대응하는 각 평면도들의 II-II' 라인을 따라 절단한 것이다.
도 12는 예시적인 실시예들에 따른 광 집적 회로를 설명하기 위한 단면도이다.
도 13 및 도 14는 예시적인 실시예들에 따른 광 집적 회로를 설명하기 위한 평면도들 및 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 1a는 예시적인 실시예들에 따른 광 집적 회로를 설명하기 위한 평면도 및 단면도이고, 도 1b는 다른 실시예들에 따른 광 집적 회로를 설명하기 위한 단면도이다. 상기 각 단면도들은 대응하는 각 평면도들의 I-I' 라인을 따라 절단한 것이다.
도 1a를 참조하면, 상기 광 집적 회로는 기판(100) 상에 형성된 트렌치(110) 내에 배치된 제1 클래딩(cladding)(120), 제1 클래딩(120) 상에 형성된 제1 코어(135), 기판(100) 및 제1 클래딩(120) 상에 형성되어 제1 코어(135)를 커버하는 제2 클래딩(140), 제2 클래딩(140) 상에 형성되어 기판(100) 상면에 수직한 수직 방향을 따라 제1 코어(135)와 부분적으로 오버랩되는 제2 코어(150), 및 제2 클래딩(140) 상에 형성되어 제2 코어(150)를 커버하는 제3 클래딩(160)을 포함할 수 있다.
기판(100)은 예를 들어, 실리콘, 게르마늄 등과 같은 반도체 물질을 포함할 수 있다. 예시적인 실시예들에 있어서, 기판(100)은 (100) 단결정 실리콘 웨이퍼(wafer)일 수 있다.
트렌치(110)는 예를 들어, 기판(100) 상면에 평행한 제1 방향으로 연장될 수 있다.
예시적인 실시예들에 있어서, 제1 클래딩(120)의 상면은 트렌치(110)가 형성되지 않은 기판(100) 부분의 상면과 실질적으로 동일한 높이를 가질 수 있다. 제1 클래딩(120)은 실리콘보다 굴절률이 낮은 물질, 예를 들어, 실리콘 산화물 혹은 실리콘 산질화물을 포함할 수 있다. 트렌치(110)의 연장 방향에 따라, 제1 클래딩(120) 역시 상기 제1 방향으로 연장될 수 있다.
이와는 달리, 도 1b를 함께 참조하면, 제1 클래딩(120)의 상면이 기판(100)의 상면보다 낮은 높이를 가질 수도 있다.
예시적인 실시예들에 있어서, 제1 코어(135)는 제1 클래딩(120) 상에서 상기 제1 방향으로 연장될 수 있다. 이에 따라, 기판(100) 상면에 수직한 수직 방향을 따라 제1 코어(135)의 전체 부분이 제1 클래딩(120)에 오버랩될 수 있다. 일 실시예에 있어서, 제1 코어(135)의 일단은 테이퍼진(tapered) 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 제1 클래딩(120)의 상면에 직접 접촉하는 제1 코어(135)의 저면은 제1 클래딩(120)이 형성되지 않은 기판(100) 부분의 상면과 실질적으로 동일한 높이를 가질 수 있다. 이와는 달리, 도 1b를 함께 참조하면, 제1 코어(135)의 저면은 제1 클래딩(120)이 형성되지 않은 기판(100) 부분의 상면보다 낮은 높이를 가질 수도 있다.
제2 클래딩(140)은 실리콘보다 굴절률이 낮은 물질, 예를 들어, 실리콘 산화물 혹은 실리콘 산질화물을 포함할 수 있다. 이에 따라, 제2 클래딩(140)은 제1 클래딩(120)과 실질적으로 동일한 물질을 포함할 수도 있으며, 이 경우 이들은 서로 병합될 수 있다.
예시적인 실시예들에 있어서, 제2 코어(150)는 제1 코어(135)보다는 낮고 제1 내지 제3 클래딩들(120, 140, 160)보다는 높은 굴절률을 갖는 물질을 포함하도록 형성될 수 있다. 이에 따라, 제2 코어(150)는 예를 들어, 실리콘 질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 제2 코어(150)는 제2 클래딩(140) 상에서 상기 제1 방향으로 연장될 수 있으며, 상기 수직 방향을 따라 제2 코어(150)의 전체 부분이 제1 클래딩(120)에 오버랩될 수 있다.
예시적인 실시예들에 있어서, 제2 코어(150)의 적어도 일부는 제1 코어(135)와 상기 수직 방향을 따라 오버랩될 수 있으며, 이에 따라 제1 및 제2 코어들(135, 150) 사이에 광 신호가 효과적으로 전달될 수 있다. 도면 상에서는, 제2 코어(150)의 일단이 테이퍼진 제1 코어(135)의 일단과 상기 수직 방향으로 서로 오버랩되는 것이 도시되어 있다.
제3 클래딩(160)은 실리콘보다 굴절률이 낮은 물질, 예를 들어, 실리콘 산화물 혹은 실리콘 산질화물을 포함할 수 있다. 이에 따라, 제3 클래딩(160)은 제2 클래딩(140)과 실질적으로 동일한 물질을 포함할 수도 있으며, 이 경우 이들은 서로 병합될 수 있다.
예시적인 실시예들에 있어서, 제1 코어(135) 및 이를 둘러싸는 제1 및 제2 클래딩들(120, 140)은 상기 광 집적 회로의 능동 소자를 구성할 수 있다. 이에 따라, 도시되지는 않았으나, 제1 코어(135)에는 이에 전원을 공급하는 배선이 연결될 수 있다. 상기 능동 소자는 예를 들어, 위상 변조기(phase shifter), 광 변조기(optical modulator) 등을 포함할 수 있다.
예시적인 실시예들에 있어서, 제2 코어(150) 및 이를 둘러싸는 제2 및 제3 클래딩들(140, 160)은 상기 광 집적 회로의 제1 수동 소자를 구성할 수 있다. 상기 제1 수동 소자는 예를 들어, 광 도파로(optical waveguide)를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 능동 소자를 구성하는 제1 코어(135)는 단결정 반도체 물질, 예를 들어 단결정 실리콘을 포함할 수 있지만, 상기 제1 수동 소자를 구성하는 제2 코어(150)는 제1 코어(135)보다는 낮고 제1 내지 제3 클래딩들(120, 140, 160)보다는 높은 굴절률을 갖는 물질, 예를 들어 실리콘 질화물을 포함할 수 있다.
이에 따라, 제2 코어(150) 역시 제1 코어(135)와 같이 단결정 실리콘을 포함하도록 형성되는 경우에 비해서, 제2 코어(150)를 통해 광 신호가 전달될 때 발생하는 광 손실이 감소할 수 있다. 즉, 제2 코어(150)가 단결정 실리콘을 포함하는 경우, 비정질 실리콘을 결정화하여 단결정 실리콘을 형성하는 결정화 공정의 불완전성에 의해서, 혹은 제2 코어(150) 형성을 위한 식각 공정에 따라 형성되는 측벽의 거칠기에 의해서, 광 손실이 크게 발생할 수 있다. 하지만, 예시적인 실시예들에 따르면, 제2 코어(150)는 결정화 공정이 필요 없고 또한 낮은 굴절률을 갖는 실리콘 질화물을 포함하므로, 제2 코어(150)를 통한 광 손실이 감소될 수 있다.
이에 따라, 본 발명의 개념에 따르면, 고속 전송 특성이 필요한 능동 소자의 경우 단결정 실리콘을 포함하도록 형성하는 반면, 광 손실 특성이 중요한 수동 소자의 경우 부분적으로 혹은 전체적으로 굴절률이 낮은 물질, 예를 들어 실리콘 질화물을 포함하도록 형성함으로써, 상기 광 집적 회로가 전체적으로 개선된 특징을 가질 수 있다.
도 2 내지 도 4는 예시적인 실시예들에 따른 광 집적 회로의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다. 상기 각 단면도들은 대응하는 각 평면도들의 I-I' 라인을 따라 절단한 것이다.
도 2를 참조하면, 기판(100) 상에 트렌치(110)를 형성하고, 트렌치(110) 내에 제1 클래딩(120)을 형성할 수 있다.
트렌치(110)는 제1 포토레지스트 패턴(도시되지 않음)을 사용하는 건식 식각 공정을 통해 형성될 수 있다. 트렌치(110)는 예를 들어, 기판(100) 상면에 평행한 제1 방향으로 연장되도록 형성될 수 있다.
제1 클래딩(120)은 트렌치(110)를 채우는 제1 절연막을 기판(100) 상에 형성하고, 기판(100) 상면이 노출될 때까지 상기 제1 절연막을 평탄화함으로써 형성할 수 있다. 이에 따라, 제1 클래딩(120)의 상면은 트렌치(110)가 형성되지 않은 기판(100) 부분의 상면과 실질적으로 동일한 높이를 가질 수 있다. 예시적인 실시예들에 있어서, 상기 평탄화 공정은 화학 기계적 연마(Chemical Mechanical Polishing: CMP) 공정 및/또는 에치 백(etch back) 공정을 통해 수행될 수 있다.
상기 제1 절연막은 예를 들어, 실리콘 산화물 혹은 실리콘 산질화물을 포함할 수 있으며, 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정, 원자층 적층(Atomic Layer Deposition: ALD) 공정, 물리 기상 증착(Physical Vapor Deposition: PVD) 공정 등을 통해 형성될 수 있다.
트렌치(110)의 연장 방향에 따라, 제1 클래딩(120)은 상기 제1 방향으로 연장되도록 형성될 수 있다.
이와는 달리, 도 1b를 함께 참조하면, 트렌치(110) 상부에 형성된 상기 제1 절연막 부분들을 추가로 제거함으로써, 제1 클래딩(120)의 상면이 기판(100)의 상면보다 낮은 높이를 갖도록 형성될 수도 있다. 이때, 상기 제1 절연막 부분들은 예를 들어, 에치 백 공정에 의해 제거될 수 있다.
도 3을 참조하면, 기판(100)의 상면 및 제1 클래딩(120) 상면에 비정질 반도체 막을 형성한 후, 기판(100) 상면을 씨드(seed)로 하여 상기 비정질 반도체 막을 결정화시킴으로써 단결정 반도체 막(130)을 형성할 수 있다.
상기 비정질 반도체 막은 예를 들어, 실리콘, 게르마늄과 같은 반도체 물질을 포함하도록 형성할 수 있다. 예시적인 실시예들에 있어서, 상기 비정질 반도체 막은 실리콘을 포함하도록, CVD 공정, ALD 공정, PVD 공정 등을 통해 형성될 수 있다.
단결정 반도체 막(130)은 상기 비정질 반도체 막에 열을 가하거나 혹은 레이저를 조사함으로써 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 결정화 공정은 고상 에피택시(Solid Phase Epitaxy; SPE) 공정, 레이저 에피택시얼 성장(Laser Epitaxial Growth; LEG) 공정 등을 통해 수행될 수 있다.
도 4를 참조하면, 단결정 반도체 막(130)을 패터닝하여 제1 코어(135)를 형성한 후, 제1 코어(135)를 커버하는 제2 클래딩(140)을 기판(100) 상면 및 제1 클래딩(120) 상면에 형성할 수 있다.
제1 코어(135)는 제2 포토레지스트 패턴(도시되지 않음)을 사용하는 건식 식각 공정을 통해 단결정 반도체 막(130)을 식각함으로써 형성될 수 있다.
예시적인 실시예들에 있어서, 제1 코어(135)는 제1 클래딩(120) 상에서 상기 제1 방향으로 연장될 수 있다. 이에 따라, 기판(100) 상면에 수직한 수직 방향을 따라 제1 코어(135)의 전체 부분이 제1 클래딩(120)에 오버랩될 수 있다. 일 실시예에 있어서, 제1 코어(135)의 일단은 테이퍼진(tapered) 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 제1 클래딩(120) 상면에 직접 접촉하는 제1 코어(135)의 저면은 제1 클래딩(120)이 형성되지 않은 기판(100) 부분의 상면과 실질적으로 동일한 높이를 가질 수 있다. 이와는 달리, 도 1b를 함께 참조하면, 제1 코어(135)의 저면은 제1 클래딩(120)이 형성되지 않은 기판(100) 부분의 상면보다 낮은 높이를 가질 수도 있다.
제2 클래딩(140)은 제1 코어(135)를 커버하는 제2 절연막을 기판(100) 및 제1 클래딩(120) 상에 형성하고, 이를 평탄화함으로써 형성할 수 있다. 경우에 따라, 상기 평탄화 공정은 생략될 수도 있다.
상기 제2 절연막은 예를 들어, 실리콘 산화물 혹은 실리콘 산질화물을 포함할 수 있으며, CVD 공정, ALD 공정, PVD 공정 등을 통해 형성될 수 있다. 제2 클래딩(140)은 제1 클래딩(120)과 실질적으로 동일한 물질을 포함할 수도 있으며, 이 경우 이들은 서로 병합될 수 있다.
다시 도 1a를 참조하면, 제2 클래딩(140) 상에 제2 코어(150)를 형성한 후, 이를 커버하는 제3 클래딩(160)을 제2 클래딩(140) 상에 형성함으로써, 상기 광 집적 회로를 완성할 수 있다.
제2 코어(150)는 제2 클래딩(140) 상에 제2 코어 막을 형성한 후, 이를 패터닝함으로써 형성할 수 있다. 예시적인 실시예들에 있어서, 제2 코어(150)는 제1 코어(135)보다는 낮고 제1 내지 제3 클래딩들(120, 140, 160)보다는 높은 굴절률을 갖는 물질을 포함하도록 형성될 수 있다. 이에 따라, 제2 코어(150)는 예를 들어, 실리콘 질화물을 포함할 수 있다.
만약 제2 코어(150) 역시 제1 코어(135)와 유사하게 비정질 실리콘을 증착하고 이를 결정화한 후 식각 공정을 통해 패터닝함으로써 형성되는 경우, 상기 결정화 공정의 불완전성 및 상기 식각 공정에 의해 형성되는 측벽의 거칠기에 의해서, 제2 코어(150)를 통해 광 신호가 전달되는 경우 광 손실이 발생할 수 있다. 하지만, 예시적인 실시예들에 있어서, 제2 코어(150)는 결정화 공정을 거치지 않고 또한 굴절률이 낮은 실리콘 질화물을 포함하도록 형성되므로, 이를 통해 광 신호 전달 시 그 광 손실이 감소될 수 있다.
예시적인 실시예들에 있어서, 제2 코어(150)는 제2 클래딩(140) 상에서 상기 제1 방향으로 연장될 수 있으며, 상기 수직 방향을 따라 제2 코어(150)의 전체 부분이 제1 클래딩(120)에 오버랩될 수 있다. 예시적인 실시예들에 있어서, 제2 코어(150)의 적어도 일부는 제1 코어(135)와 상기 수직 방향을 따라 오버랩될 수 있다. 도면 상에서는, 제2 코어(150)의 일단이 테이퍼진 제1 코어(135)의 일단과 상기 수직 방향으로 서로 오버랩되는 것이 도시되어 있다.
한편, 제3 클래딩(160)은 제2 코어(150)를 커버하는 제3 절연막을 제2 클래딩(140) 상에 형성하고, 이를 평탄화함으로써 형성할 수 있다. 경우에 따라, 상기 평탄화 공정은 생략될 수도 있다.
상기 제3 절연막은 예를 들어, 실리콘 산화물 혹은 실리콘 산질화물을 포함할 수 있으며, CVD 공정, ALD 공정, PVD 공정 등을 통해 형성될 수 있다. 제3 클래딩(160)은 제2 클래딩(140)과 실질적으로 동일한 물질을 포함할 수도 있으며, 이 경우 이들은 서로 병합될 수 있다.
도 5는 예시적인 실시예들에 따른 광 집적 회로를 설명하기 위한 평면도 및 단면도이다. 상기 단면도는 대응하는 평면도의 I-I' 라인을 따라 절단한 것이다.
상기 광 집적 회로는 제1 및 제2 코어들의 위치 관계를 제외하고는, 도 1a 및 도 1b를 참조로 설명한 광 집적 회로와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 5를 참조하면, 상기 광 집적 회로는 기판(100) 상에 형성된 트렌치(110) 내에 배치된 제1 클래딩(120), 제1 클래딩(120) 상에 형성되고 서로 이격된 제1 및 제3 코어들(135, 155), 기판(100) 및 제1 클래딩(120) 상에 순차적으로 적층되어 제1 및 제3 코어들(135, 155)를 커버하는 제2 및 제3 클래딩들(140, 160)을 포함할 수 있다.
예시적인 실시예들에 있어서, 제3 코어(155)는 상기 제1 방향으로 연장될 수 있으며, 기판(100) 상면에 평행하고 상기 제1 방향과 교차하는 제2 방향을 따라 제1 코어(135)와 부분적으로 오버랩될 수 있다. 이에 따라, 제1 및 제3 코어들(135, 155) 사이에 광 신호가 효과적으로 전달될 수 있다. 예시적인 실시예들에 있어서, 상기 제2 방향은 상기 제1 방향과 직교할 수 있다.
예시적인 실시예들에 있어서, 제3 코어(155)는 제1 코어(135)보다는 낮고 제1 내지 제3 클래딩들(120, 140, 160)보다는 높은 굴절률을 갖는 물질, 예를 들어 실리콘 질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 코어(135) 및 이를 둘러싸는 제1 및 제2 클래딩들(120, 140)은 상기 광 집적 회로의 능동 소자를 구성할 수 있으며, 제3 코어(155) 및 이를 둘러싸는 제2 및 제3 클래딩들(140, 160)은 상기 광 집적 회로의 제2 수동 소자를 구성할 수 있다.
예시적인 실시예들에 있어서, 상기 능동 소자를 구성하는 제1 코어(135)는 단결정 반도체 물질, 예를 들어 단결정 실리콘을 포함할 수 있는 반면, 상기 제2 수동 소자를 구성하는 제3 코어(155)는 제1 코어(135)보다는 낮고 제1 내지 제3 클래딩들(120, 140, 160)보다는 높은 굴절률을 갖는 물질, 예를 들어 실리콘 질화물을 포함할 수 있으며, 이에 따라 제3 코어(155)를 통해 광 신호가 전달될 때 발생하는 광 손실이 감소할 수 있다.
도 6 및 도 7은 예시적인 실시예들에 따른 광 집적 회로의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다. 상기 각 단면도들은 대응하는 각 평면도들의 I-I' 라인을 따라 절단한 것이다.
상기 광 집적 회로의 제조 방법은 도 2 내지 4, 및 도 1a 및 1b를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함할 수 있으며. 이에 따라 이들에 대한 자세한 설명은 생략한다.
도 6을 참조하면, 도 2 내지 도 4를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하되, 제2 클래딩(140)은 형성하지 않을 수 있다.
이에 따라, 기판(100) 상의 트렌치(110)를 채우는 제1 클래딩(120) 상에 상기 제1 방향으로 연장되는 제1 코어(135)가 형성될 수 있다.
도 7을 참조하면, 제1 코어(135)를 커버하는 제2 클래딩(140)을 제1 클래딩(120) 상에 형성한 후, 제2 클래딩(140)을 관통하는 제3 코어(155)를 형성할 수 있다.
제3 코어(155)는 제2 클래딩(140)을 관통하며 제1 클래딩(120) 상면을 노출시키는 제1 개구(145)를 제1 코어(135)와 서로 이격되도록 형성하고, 제1 개구(145)를 채우는 제3 코어 막을 노출된 제1 클래딩(120) 상면 및 제2 클래딩(140) 상면에 형성한 후, 제2 클래딩(140) 상면이 노출될 때까지 상기 제3 코어 막을 평탄화함으로써 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 개구(145)는 상기 제1 방향으로 연장될 수 있으며, 이에 따라 제1 개구(145) 내에 형성되는 제3 코어(155) 역시 상기 제1 방향으로 연장될 수 있다. 한편, 제1 개구(145) 및 제3 코어(155)는 상기 제2 방향을 따라 제1 코어(135)와 부분적으로 오버랩될 수 있다.
예시적인 실시예들에 있어서, 제3 코어(155)는 제1 코어(135)보다는 낮고 제1 및 제2 클래딩들(120, 140)보다는 높은 굴절률을 갖는 물질, 예를 들어 실리콘 질화물을 포함하도록 형성될 수 있다. 한편, 제2 클래딩(140)은 제1 클래딩(120)과 실질적으로 동일한 물질을 포함할 수도 있으며, 이 경우 이들은 서로 병합될 수 있다.
다시 도 5를 참조하면, 제2 클래딩(140) 및 제3 코어(155) 상에 제3 클래딩(160)을 형성함으로써, 상기 광 집적 회로를 완성할 수 있다.
제3 클래딩(160)은 제2 클래딩(140)과 실질적으로 동일한 물질을 포함할 수도 있으며, 이 경우 이들은 서로 병합될 수 있다.
도 8은 예시적인 실시예들에 따른 광 집적 회로를 설명하기 위한 평면도 및 단면도이다. 상기 단면도는 대응하는 평면도의 II-II' 라인을 따라 절단한 것이다.
상기 광 집적 회로는 제3 및 제4 수동 소자들을 제외하면, 도 1a 및 도 1b를 참조로 설명한 광 집적 회로와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 8을 참조하면, 상기 광 집적 회로는 기판(100) 상에 형성된 트렌치(110) 내에 배치된 제1 클래딩(120), 제1 클래딩(120) 상에 형성되고 서로 연결된 제1 및 제4 코어들(135, 137), 기판(100) 및 제1 클래딩(120) 상에 형성되어 제1 및 제4 코어들(135, 137)를 커버하는 제2 클래딩(140), 제2 클래딩(140) 상에 형성되고 서로 연결된 제2 및 제5 코어들(150, 152), 및 제2 클래딩(140) 상에 형성되어 제2 및 제5 코어들(150, 152)을 커버하는 제3 클래딩(160)을 포함할 수 있다.
제4 코어(137)는 제1 코어(135)의 상기 제1 방향으로의 일단에 연결되어, 제1 코어(135)와 동일한 물질을 포함할 수 있다. 제4 코어(137)는 상면에 복수의 제1 리세스들(136)을 포함할 수 있다.
제2 클래딩(140) 상부에는 제4 코어(137)에 대응하여 상기 수직 방향으로 상부를 향해 돌출된 돌출부들(142)이 형성될 수 있으며, 이에 따라 돌출부들(142) 사이에는 제2 리세스들(141)이 형성될 수 있다.
예시적인 실시예들에 있어서, 각 돌출부들(142)은 상기 수직 방향을 따라 제4 코어(137)의 적어도 일부와 오버랩될 수 있으며, 각 돌출부들(142)의 상기 제2 방향으로의 폭은 제4 코어(137)의 상기 제2 방향으로의 폭보다 클 수 있다.
제5 코어(152)는 제2 코어(150)의 상기 제1 방향으로의 일단에 연결되어 제2 리세스들(141)을 채울 수 있으며, 제2 코어(150)와 동일한 물질을 포함할 수 있다.
제5 코어(152)는 제2 클래딩(140) 상부에 형성된 돌출부들(142)의 두께보다 더 두꺼운 두께를 가져 이들의 상면을 커버할 수 있으며, 제5 코어(152)의 저면에는 돌출부들(142)에 대응하는 제3 리세스들(151)이 형성될 수 있다. 예시적인 실시예들에 있어서, 제2 및 제5 코어들(150, 152)의 상기 제2 방향으로의 폭은 제2 클래딩(140) 상부의 돌출부들(142)의 상기 제2 방향으로의 폭과 실질적으로 동일할 수 있다.
예시적인 실시예들에 있어서, 제2 및 제5 코어들(150, 152)은 제1 및 제4 코어들(135, 137)보다는 낮고 제1 및 제2 클래딩들(120, 140)보다는 높은 굴절률을 갖는 물질, 예를 들어 실리콘 질화물을 포함할 수 있다.
제4 코어(137) 및 이를 둘러싸는 제1 및 제2 클래딩들(120, 140)은 제3 수동 소자를 구성할 수 있으며, 제5 코어(152) 및 이를 둘러싸는 제2 및 제3 클래딩들(140, 160)은 제4 수동 소자를 구성할 수 있다. 이때, 상기 각 제3 및 제4 수동 소자들은 각각 제1 및 제2 광 커플러들을 형성할 수 있다. 이에 따라, 상기 수직 방향으로 제1 거리(D1)만큼 서로 이격되고 상기 수직 방향으로 적어도 부분적으로 오버랩되는 상기 제1 및 제2 광 커플러들 사이에는 광 신호가 직접 전달될 수 있다.
전술한 바와 같이, 제2 및 제5 코어들(150, 152)은 예를 들어, 실리콘 질화물을 포함할 수 있으며, 이에 따라 낮은 광 손실을 구현할 수 있다.
도 9 내지 도 11은 예시적인 실시예들에 따른 광 집적 회로의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다. 상기 각 단면도들은 대응하는 각 평면도들의 II-II' 라인을 따라 절단한 것이다.
상기 광 집적 회로의 제조 방법은 도 2 내지 4, 및 도 1a 및 1b를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함할 수 있으며. 이에 따라 이들에 대한 자세한 설명은 생략한다.
도 9를 참조하면, 도 2 내지 도 4를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하되, 제2 클래딩(140)은 형성하지 않을 수 있다.
이에 따라, 기판(100) 상의 트렌치(110)를 채우는 제1 클래딩(120) 상에 상기 제1 방향으로 연장되는 제1 코어(135)가 형성될 수 있다.
한편, 제1 코어(135)의 상기 제1 방향으로의 일단에는 제1 코어(135)와 동일한 물질을 포함하는 제4 코어(137)가 더 형성될 수 있다. 제4 코어(137)는 상면에 복수의 제1 리세스들(136)을 포함할 수 있다.
도 10을 참조하면, 제1 및 제4 코어들(135, 137)을 커버하는 제2 클래딩(140)을 기판(100) 및 제1 클래딩(120) 상에 형성할 수 있다.
다만, 제2 클래딩(140) 상부에는 제4 코어(137)에 대응하여 상기 수직 방향으로 상부를 향해 돌출된 돌출부들(142)이 형성될 수 있으며, 이에 따라 돌출부들(142) 사이에는 제2 리세스들(141)이 형성될 수 있다.
예시적인 실시예들에 있어서, 각 돌출부들(142)은 상기 수직 방향을 따라 제4 코어(137)의 적어도 일부와 오버랩될 수 있으며, 각 돌출부들(142)의 상기 제2 방향으로의 폭은 제4 코어(137)의 상기 제2 방향으로의 폭보다 클 수 있다.
도 11을 참조하면, 제2 클래딩(140) 상에 상기 제1 방향으로 연장되는 제2 코어(150)를 형성할 수 있으며, 제2 코어(150)의 상기 제1 방향으로의 일단에는 제2 리세스들(141)을 채우며 제2 코어(150)와 동일한 물질을 포함하는 제5 코어(152)가 더 형성될 수 있다.
제5 코어(152)는 제2 클래딩(140) 상부에 형성된 돌출부들(142)의 두께보다 더 두껍게 형성되어 이들의 상면을 커버할 수 있으며, 제5 코어(152)의 저면에는 돌출부들(142)에 대응하는 제3 리세스들(151)이 형성될 수 있다. 예시적인 실시예들에 있어서, 제2 및 제5 코어들(150, 152)의 상기 제2 방향으로의 폭은 제2 클래딩(140) 상부의 돌출부들(142)의 상기 제2 방향으로의 폭과 실질적으로 동일할 수 있다.
예시적인 실시예들에 있어서, 제2 및 제5 코어들(150, 152)은 제1 및 제4 코어들(135, 137)보다는 낮고 제1 및 제2 클래딩들(120, 140)보다는 높은 굴절률을 갖는 물질, 예를 들어 실리콘 질화물을 포함하도록 형성될 수 있다.
다시 도 8을 참조하면, 제2 및 제5 코어들(150, 152)을 커버하는 제3 클래딩(160)을 제2 클래딩(140) 상에 형성함으로써, 상기 광 집적 회로를 완성할 수 있다.
도 12는 예시적인 실시예들에 따른 광 집적 회로를 설명하기 위한 단면도이다.
상기 광 집적 회로는 제5 수동 소자 및 반사판을 제외하면, 도 8을 참조로 설명한 광 집적 회로와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 12를 참조하면, 상기 광 집적 회로는 기판(100) 상에 형성된 트렌치(110) 내에 배치된 제1 클래딩(120), 제1 클래딩(120) 상에 형성되고 서로 연결된 제1 및 제4 코어들(135, 137), 기판(100) 및 제1 클래딩(120) 상에 형성되어 제1 및 제4 코어들(135, 137)를 커버하는 제2 클래딩(140), 제2 클래딩(140) 상에 형성되고 서로 연결된 제2 및 제6 코어들(150, 154), 제2 클래딩(140) 상에 형성되어 제2 및 제6 코어들(150, 154)을 커버하는 제3 클래딩(160), 제3 클래딩(160) 상에 형성된 제4 클래딩(170), 제4 클래딩(170)을 관통하는 반사판(180), 및 제4 클래딩(170) 및 반사판(180) 상에 형성된 제5 클래딩(190)을 포함할 수 있다.
제6 코어(154)는 제2 코어(150)의 상기 제1 방향으로의 일단에 연결되어, 제2 코어(150)와 동일한 물질을 포함할 수 있다. 제6 코어(154)는 상면에 복수의 제4 리세스들(153)을 포함할 수 있다. 예시적인 실시예들에 있어서, 제6 코어(154)는 제4 코어(137)와 상기 수직 방향으로 서로 오버랩되지 않을 수 있으며, 상기 수직 방향을 따라 제2 거리(D2)만큼 서로 이격될 수 있다. 이때, 제2 거리(D2)는 도 8을 참조로 설명한 광 집적 회로에서 제4 및 제5 코어들(137, 152) 사이의 이격 거리인 제1 거리(D1)에 비해 더 클 수 있다.
예시적인 실시예들에 있어서, 제2 및 제6 코어들(150, 154)은 제1 및 제4 코어들(135, 137)보다는 낮고 제1 내지 제5 클래딩들(120, 140, 160, 170, 190)보다는 높은 굴절률을 갖는 물질, 예를 들어 실리콘 질화물을 포함할 수 있다. 한편, 제4 및 제5 클래딩들(170, 190)은 제1 내지 제3 클래딩들(120, 140, 160)과 실질적으로 동일한 물질을 포함할 수 있으며, 이에 따라 이들 중 일부 혹은 전부와 병합될 수도 있다.
반사판(180)은 상기 수직 방향을 따라 제4 및 제6 코어들(137, 154)과 부분적으로 오버랩될 수 있다. 반사판(180)은 예를 들어, 구리, 알루미늄 등과 같은 금속을 포함할 수 있다.
제4 코어(137) 및 이를 둘러싸는 제1 및 제2 클래딩들(120, 140)은 제3 수동 소자를 형성할 수 있으며, 제6 코어(154) 및 이를 둘러싸는 제2 및 제3 클래딩들(140, 160)은 제5 수동 소자를 포함할 수 있다. 이때, 제4 및 제5 수동 소자들은 각각 제1 및 제3 광 커플러들을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 수직 방향으로 제2 거리(D2)만큼 서로 이격된 상기 제1 및 제3 광 커플러들 중 어느 하나에서 방출된 광 신호는 반사판(180)을 통해 반사되어 이들 중 나머지 하나로 전달될 수 있다.
전술한 바와 같이, 제2 및 제6 코어들(150, 154)은 예를 들어, 실리콘 질화물을 포함할 수 있으며, 이에 따라 낮은 광 손실을 구현할 수 있다.
도 13은 예시적인 실시예들에 따른 광 집적 회로를 설명하기 위한 평면도 및 단면도이다.
상기 광 집적 회로는 제6 클래딩 및 제7 코어를 제외하면, 도 1a을 참조로 설명한 광 집적 회로와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 13을 참조하면, 상기 광 집적 회로는 도 1a에 도시된 제1 클래딩(120) 및 제2 코어(150) 대신에 제6 클래딩(125) 및 제7 코어(210)를 각각 포함할 수 있다.
제6 클래딩(125)은 상기 제1 및 제2 방향들을 따라 각각 연장될 수 있다. 제1 코어(135)는 제6 클래딩(125) 상에서 상기 제1 방향으로 연장될 수 있으며, 제7 코어(210)는 제2 클래딩(140) 상에서 상기 제1 방향과 교차하는 상기 제2 방향으로 연장될 수 있다. 이에 따라, 제7 코어(210)는 제1 코어(135)와 다른 층에 형성되어 제3 거리(D3)만큼 이격되어 이와 교차할 수 있으며, 또한 전체적으로 상기 수직 방향을 따라 제6 클래딩(125)과 오버랩될 수 있다.
제1 및 제7 코어들(135, 210)과 같이 서로 평행하게 연장되지 않고 서로 교차하는 방향으로 연장되는 경우에는, 이들 사이의 간섭이 거의 발생하지 않으므로, 보다 자유로운 레이아웃으로 이들을 형성할 수 있다.
도 14는 예시적인 실시예들에 따른 광 집적 회로를 설명하기 위한 평면도 및 단면도이다.
상기 광 집적 회로는 제6 클래딩을 제외하면, 도 13을 참조로 설명한 광 집적 회로와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 14를 참조하면, 상기 광 집적 회로는 도 13에 도시된 제6 클래딩(125) 대신에 도 1a에 도시된 제1 클래딩(120)을 포함할 수 있다.
즉, 비록 상기 제1 방향으로 연장되는 제1 코어(135) 상에 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제7 코어(210)가 형성되지만, 기판(100) 상에는 상기 제1 및 제2 방향들 각각으로 연장되는 제6 클래딩(125) 대신에 상기 제1 방향으로만 연장되는 제1 클래딩(120)이 형성될 수 있다. 이에 따라, 제7 코어(210) 전체 부분이 제1 클래딩(120)과 상기 수직 방향을 따라 오버랩되지는 않을 수 있다.
이는 상기 수직 방향을 따라 제7 코어(210)가 제1 코어(135)와 제3 거리(D3)보다 큰 제4 거리(D4)만큼 이격되어, 제7 코어(210) 하부에 형성된 제2 클래딩(140)이 충분한 두께로 형성되므로, 제7 코어(210) 하부에 굳이 제1 클래딩(120)까지 형성될 필요가 없기 때문이다.
이에 따라, 예를 들어 단결정 실리콘을 포함하는 능동 소자와 다른 층에 형성되는 수동 소자의 경우, 상기 능동 소자와 상기 수동 소자 사이의 거리가 충분히 크면, 상기 수동 소자는 기판 상에 형성된 트렌치의 레이아웃과 무관하게 형성할 수 있다.
100: 기판 110: 트렌치
120, 140, 160, 170, 190, 125: 제1 내지 제6 클래딩
130: 단결정 반도체 막
135, 150, 155, 137, 152, 154, 210: 제1 내지 제7 코어
180: 반사판

Claims (10)

  1. 단결정 반도체 물질을 포함하는 기판;
    상기 기판 상에 형성된 트렌치 내에 배치된 제1 클래딩;
    상기 기판의 상면보다 더 낮은 높이에 형성된 저면을 갖도록 상기 제1 클래딩 상에 형성되며, 상기 기판과 동일한 단결정 반도체 물질을 포함하는 제1 코어를 갖는 능동 소자; 및
    상기 제1 코어와 이격되도록 배치된 제2 코어를 갖는 제1 수동 소자를 포함하며,
    상기 제2 코어는 상기 제1 코어보다 낮은 굴절률을 갖는 물질을 포함하며,
    상기 제1 코어는 테이퍼진 말단을 갖고 상기 제2 코어는 테이퍼지지 않은 말단을 갖는 광 집적 회로.
  2. 제1항에 있어서, 상기 제1 코어는 단결정 실리콘을 포함하고, 상기 제2 코어는 실리콘 질화물을 포함하는 광 집적 회로.
  3. 제1항에 있어서, 상기 제1 및 제2 코어들은 상기 기판 상면에 수직한 수직 방향으로 서로 이격되며, 상기 수직 방향을 따라 적어도 부분적으로 서로 오버랩되는 광 집적 회로.
  4. 제1항에 있어서, 상기 제1 및 제2 코어들은 상기 기판 상면에 수직한 수직 방향으로 서로 이격되며,
    상기 능동 소자에 연결된 제2 수동 소자; 및
    상기 제1 수동 소자에 연결되어 상기 제2 수동 소자와 상기 수직 방향으로 적어도 부분적으로 오버랩되는 제3 수동 소자를 더 포함하는 광 집적 회로.
  5. 제1항에 있어서, 상기 제1 및 제2 코어들은 상기 기판 상면에 평행한 수평 방향으로 서로 이격되며, 상기 수평 방향을 따라 적어도 부분적으로 서로 오버랩되는 광 집적 회로.
  6. 제1항에 있어서, 상기 제1 코어는 상기 기판 상면에 평행한 제1 방향으로 연장되고, 상기 제2 코어는 상기 기판 상면에 평행하고 상기 제1 방향과 교차하는 제2 방향으로 연장되는 광 집적 회로.
  7. 제6항에 있어서, 상기 제2 코어의 적어도 일부는 상기 기판 상면에 수직한 수직 방향을 따라 상기 제1 클래딩에 오버랩되지 않는 광 집적 회로.
  8. 제1항에 있어서, 상기 기판 및 상기 제1 클래딩 상에 형성되어 상기 제1 및 제2 코어들의 적어도 일부를 감싸는 제2 클래딩을 더 포함하는 광 집적 회로.
  9. 단결정 실리콘을 포함하는 기판;
    상기 기판 상에 형성된 트렌치를 적어도 부분적으로 채우는 제1 클래딩;
    상기 제1 클래딩의 상면에 접촉하고 상기 기판의 상면에 수직한 수직 방향을 따라 전체 부분이 상기 제1 클래딩에 오버랩되며, 단결정 실리콘을 포함하는 제1 코어;
    상기 기판 및 상기 제1 클래딩 상에 형성되어 상기 제1 코어를 커버하는 제2 클래딩; 및
    상기 제2 클래딩 상에 형성되어 상기 수직 방향을 따라 상기 제1 코어와 적어도 부분적으로 오버랩되며, 실리콘 질화물을 포함하는 제2 코어를 구비하며,
    상기 제1 코어는 테이퍼진 말단을 갖고 상기 제2 코어는 테이퍼지지 않은 말단을 갖는 광 집적 회로.
  10. 단결정 반도체 물질을 포함하는 기판;
    상기 기판 상에 형성된 트렌치를 적어도 부분적으로 채우는 제1 클래딩;
    상기 제1 클래딩의 상면에 접촉하고, 상기 기판의 상면에 수직한 수직 방향을 따라 전체 부분이 상기 제1 클래딩에 오버랩되며, 상기 기판과 동일한 단결정 반도체 물질을 포함하는 제1 코어;
    상기 제1 클래딩의 상면에 접촉하고, 상기 수직 방향을 따라 전체 부분이 상기 제1 클래딩에 오버랩되며, 상기 기판 상면에 평행한 수평 방향으로 상기 제1 코어와 서로 이격되고, 상기 제1 코어보다 낮은 굴절률을 갖는 물질을 포함하는 제2 코어; 및
    상기 기판 및 상기 제1 클래딩 상에 형성되어 상기 제1 및 제2 코어들을 커버하는 제2 클래딩을 포함하며,
    상기 제1 코어는 테이퍼진 말단을 갖고 상기 제2 코어는 테이퍼지지 않은 말단을 갖는 광 집적 회로.
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