KR102125277B1 - 광 집적 회로, 이를 포함하는 반도체 장치 및 그 제조 방법 - Google Patents

광 집적 회로, 이를 포함하는 반도체 장치 및 그 제조 방법 Download PDF

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Abstract

광 집적 회로는, 단결정 반도체 물질을 포함하는 기판, 기판의 <100> 결정 방향으로 기판 상에 연장되고, 단결정 반도체 물질을 포함하는 수동 소자 및 기판의 <110> 결정 방향으로 기판 상에 연장되고, 단결정 반도체 물질을 포함하는 능동 소자를 구비한다.

Description

광 집적 회로, 이를 포함하는 반도체 장치 및 그 제조 방법 {OPTICAL INTEGRATED CIRCUITS, SEMICONDUCTOR DEVICES INCLUDING THE SAME, AND METHODS OF MANUFACTURING THE SAME}
본 발명은 광 집적 회로, 이를 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
전기 집적 회로를 통한 데이터 전송 속도 향상이 한계에 다다름에 따라 광 집적 회로를 통한 데이터 전송 방법이 개발되고 있다. 광 집적 회로를 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판 상에 형성할 경우, 상기 SOI 기판의 높은 가격 때문에 생산 비용이 증가하므로, 최근에는 벌크(bulk) 실리콘 기판에 상기 광 집적 회로를 제조하는 방법이 연구되고 있다. 벌크 실리콘 기판에 광 집적 회로를 제조하기 위해서는, 비정질 실리콘 막을 형성하고 이를 결정화시키는 공정이 수행되는데, 상기 광 집적 회로의 각 부분들은 실리콘의 결정화 정도에 따라 그 특성이 좌우될 수 있다.
본 발명의 일 목적은 우수한 특성을 갖는 광 집적 회로를 제공하는 것이다.
본 발명의 다른 목적은 상기 광 집적 회로를 포함하는 반도체 장치를 제공하는 것이다.
본 발명의 다른 목적은 우수한 특성을 갖는 광 집적 회로의 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은 상기 광 집적 회로를 포함하는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 일 목적을 달성하기 위한 본 발명의 실시예들에 따른 광 집적 회로는, 단결정 반도체 물질을 포함하는 기판, 상기 기판의 <100> 결정 방향으로 상기 기판 상에 연장되고, 상기 단결정 반도체 물질을 포함하는 수동 소자 및 상기 기판의 <110> 결정 방향으로 상기 기판 상에 연장되고, 상기 단결정 반도체 물질을 포함하는 능동 소자를 구비한다.
예시적인 실시예들에 있어서, 상기 수동 소자는 광 도파로(optical waveguide)를 포함할 수 있고, 상기 능동 소자는 상기 광 도파로에 연결된 위상 변조기를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 광 도파로는, 상기 단결정 반도체 물질을 포함하며, 상기 기판의 <100> 결정 방향으로 연장된 제1 코어(core) 및 상기 제1 코어보다 낮은 굴절률을 가지며, 상기 제1 코어를 감싸는 제1 클래딩(cladding)을 포함할 수 있고, 상기 위상 변조기는, 상기 단결정 반도체 물질을 포함하고, 상기 기판의 <110> 결정 방향으로 연장되어 상기 제1 코어에 연결된 제2 코어, 상기 제2 코어보다 낮은 굴절률을 가지며, 상기 제2 코어를 감싸는 제2 클래딩 및 상기 제2 코어에 전기적으로 연결된 전극을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 수동 소자는 상기 광 도파로에 연결된 광 커플러(optical coupler)를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 광 도파로는 제1 도파로 및 제2 도파로를 포함할 수 있고, 상기 제1 도파로는 상기 위상 변조기에 연결될 수 있다.
예시적인 실시예들에 있어서, 상기 기판은 (100) 실리콘 웨이퍼 혹은 (110) 실리콘 웨이퍼일 수 있다.
본 발명의 일 목적을 달성하기 위한 본 발명의 실시예들에 따른 광 집적 회로는, 단결정 반도체 물질을 포함하는 기판, 상기 기판의 상면에 평행한 제1 방향으로 상기 기판 상에 연장된 수동 소자 및 상기 기판의 상면에 평행하고 상기 제1 방향과 예각을 이루는 제2 방향으로 상기 기판 상에 연장된 능동 소자를 구비한다.
예시적인 실시예들에 있어서, 상기 제1 방향은 상기 기판의 <100> 결정 방향에 평행할 수 있고, 상기 제2 방향은 상기 기판의 <110> 결정 방향에 평행할 수 있다.
예시적인 실시예들에 있어서, 상기 수동 소자는, 상기 단결정 반도체 물질을 포함하고, 상기 제1 방향으로 연장된 제1 코어 및 상기 제1 코어보다 낮은 굴절률을 가지며, 상기 제1 코어를 감싸는 제1 클래딩을 포함하는 광 도파로를 구비할 수 있고, 상기 능동 소자는, 상기 단결정 반도체 물질을 포함하고, 상기 제2 방향으로 연장되어 상기 제1 코어에 연결된 제2 코어, 상기 제2 코어보다 낮은 굴절률을 가지며, 상기 제2 코어를 감싸는 제2 클래딩 및 상기 제2 코어에 전기적으로 연결된 전극을 포함하는 위상 변조기를 구비할 수 있다.
본 발명의 일 목적을 달성하기 위한 본 발명의 실시예들에 따른 광 집적 회로는, 광 도파로 및 광 변조기를 구비한다. 상기 광 도파로는 단결정 반도체 물질을 포함하는 제1 코어 및 상기 제1 코어보다 낮은 굴절률을 가지며, 상기 제1 코어를 감싸는 제1 클래딩을 포함한다. 상기 광 변조기는 상기 단결정 반도체 물질을 포함하되 상기 제1 코어에 비해 많은 결정 결함을 가지며, 상기 제1 코어에 연결된 제2 코어, 상기 제1 코어보다 낮은 굴절률을 가지며, 상기 제2 코어를 감싸는 제2 클래딩 및 상기 제2 코어에 전기적으로 연결된 전극을 포함한다.
예시적인 실시예들에 있어서, 상기 제1 코어의 연장 방향과 상기 제2 코어의 연장 방향은 서로 45도 혹은 135도의 각도를 형성할 수 있다.
본 발명의 다른 목적을 달성하기 위한 본 발명의 실시예들에 따른 반도체 장치는, 광 집적 회로 및 전기 집적 회로를 포함한다. 상기 광 집적 회로는, 단결정 반도체 물질을 포함하는 기판, 상기 기판의 <100> 결정 방향으로 상기 기판 상에 연장되고, 상기 단결정 반도체 물질을 포함하는 수동 소자 및 상기 기판의 <110> 결정 방향으로 상기 기판 상에 연장되고, 상기 단결정 반도체 물질을 포함하는 능동 소자를 구비한다. 상기 전기 집적 회로는 상기 기판의 <110> 결정 방향으로 상기 기판 상에 연장되는 게이트 구조물 및 상기 게이트 구조물이 연장되는 방향에 수직한 방향을 따라 상기 기판의 상기 게이트 구조물 전후 각각에 형성된 소스 및 드레인 영역들을 구비한다.
예시적인 실시예들에 있어서, 상기 수동 소자는 광 도파로를 포함할 수 있고, 상기 능동 소자는 상기 광 도파로에 연결된 위상 변조기를 포함할 수 있다.
본 발명의 다른 목적을 달성하기 위한 본 발명의 실시예들에 따른 광집적 회로의 제조 방법에서, 단결정 반도체 물질을 포함하는 기판 상에, 상기 단결정 반도체 물질을 포함하고 상기 기판의 <100> 결정 방향으로 연장되는 수동 소자를 형성한다. 상기 기판 상에, 상기 단결정 반도체 물질을 포함하고 상기 기판의 <110> 결정 방향으로 연장되는 능동 소자를 형성한다.
예시적인 실시예들에 있어서, 상기 수동 소자를 형성할 때, 광 도파로를 형성할 수 있고, 상기 능동 소자를 형성할 때, 상기 광 도파로에 연결되는 위상 변조기를 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 광 도파로를 형성하고 상기 위상 변조기를 형성할 때, 상기 기판 상에 상기 <100> 결정 방향으로 연장되는 제1 트렌치 및 상기 <110> 결정 방향으로 연장되는 제2 트렌치를 형성하고, 상기 제1 및 제2 트렌치들을 채우는 비정질 반도체 막을 형성하며, 상기 비정질 반도체 막을 결정화시켜 상기 트렌치들에 의해 노출된 상기 기판 부분들과 동일한 결정 방향들을 갖는 제1 및 제2 단결정 반도체 막 패턴들을 상기 제1 및 제2 트렌치들 내부에 각각 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 비정질 반도체 막을 결정화시킬 때, 상기 비정질 반도체 막에 고상 에피택시(SPE) 공정 혹은 레이저 에피택시얼 성장(LEG) 공정을 수행할 수 있다.
예시적인 실시예들에 있어서, 상기 광 도파로를 형성하고 상기 위상 변조기를 형성할 때, 상기 제1 및 제2 트렌치들을 채우는 상기 비정질 반도체 막을 형성하기 이전에, 상기 제1 및 제2 트렌치들 하부에 각각 제1 및 제2 절연막 패턴들을 형성할 수 있고, 상기 제1 및 제2 단결정 반도체 막 패턴들을 상기 제1 및 제2 트렌치들 내부에 각각 형성한 이후에, 상기 제1 및 제2 단결정 반도체 막 패턴들을 부분적으로 식각하여 각각 제1 및 제2 코어들을 형성하고, 상기 제1 및 제2 코어들의 측벽 및 상면을 감싸는 절연막을 형성할 수 있다.
본 발명의 다른 목적을 달성하기 위한 본 발명의 실시예들에 따른 반도체 장치 제조 방법에서, 단결정 반도체 물질을 포함하는 기판 상에, 상기 단결정 반도체 물질을 포함하고 상기 기판의 <100> 결정 방향으로 상기 기판 상에 연장되는 광 집적 회로의 수동 소자를 형성한다. 상기 기판 상에, 상기 단결정 반도체 물질을 포함하고 상기 기판의 <110> 결정 방향으로 연장되는 광 집적 회로의 능동 소자를 형성한다. 상기 기판 상에, 상기 기판의 <110> 결정 방향으로 연장되는 액티브 층을 형성한다. 상기 액티브 층 상에 상기 액티브 층이 연장되는 방향과 수직한 방향으로 연장되는 게이트 구조물을 형성한다. 상기 액티브 층이 연장되는 방향을 따라 상기 액티브 층의 상기 게이트 구조물 전후 각각에 소스 및 드레인 영역들을 형성한다.
예시적인 실시예들에 있어서, 상기 수동 소자를 형성할 때, 광 도파로를 형성할 수 있고, 상기 능동 소자를 형성할 때, 상기 광 도파로에 연결되는 위상 변조기를 형성할 수 있다.
본 발명의 실시예들에 따르면, 광 집적 회로의 수동 소자는 상대적으로 결정 결함이 적은 단결정 반도체 물질을 포함하고, 광 집적 회로의 능동 소자는 상대적으로 결정 결함이 많은 단결정 반도체 물질을 포함할 수 있다. 이에 따라, 상기 수동 소자는 광 신호 전송에 있어서 저손실 특성을 가질 수 있고, 상기 능동 소자는 광 신호 전송에 있어서 고속 전송 특성을 가질 수 있다.
도 1은 예시적인 실시예들에 따른 광 집적 회로를 설명하기 위한 평면도이고, 도 2는 상기 광 집적 회로를 I-I' 라인을 따라 절단한 단면도이다.
도 3, 5, 7, 9, 11, 13, 15 및 17은 예시적인 실시예들에 따른 광 집적 회로의 제조 방법을 설명하기 위한 평면도들이고, 도 4, 6, 8, 10, 12, 14 및 16은 상기 광 집적 회로의 제조 방법을 설명하기 위한 단면도들이다.
도 18은 예시적인 실시예들에 따른 광 집적 회로를 설명하기 위한 단면도이다.
도 19 내지 도 21은 예시적인 실시예들에 따른 광 집적 회로의 제조 방법을 설명하기 위한 단면도들이다.
도 22는 예시적인 실시예들에 따른 광 집적 회로를 설명하기 위한 단면도이다.
도 23 내지 도 25는 예시적인 실시예들에 따른 광 집적 회로의 제조 방법을 설명하기 위한 단면도들이다.
도 26은 예시적인 실시예들에 따른 광 집적 회로를 설명하기 위한 평면도이다.
도 27은 예시적인 실시예들에 따른 광 집적 회로를 설명하기 위한 평면도이다.
도 28은 예시적인 실시예들에 따른 광 집적 회로를 설명하기 위한 평면도이다.
도 29는 예시적인 실시예들에 따른 광 집적 회로 및 전기 집적 회로를 구비하는 반도체 장치를 설명하기 위한 평면도이고, 도 30은 상기 광 집적 반도체 장치를 II-II' 라인을 따라 절단한 단면도이다.
도 31 내지 도 35는 예시적인 실시예들에 따른 광 집적 회로 및 전기 집적 회로를 구비하는 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 36은 예시적인 실시예들에 따른 광 집적 회로 및 전기 집적 회로를 구비하는 반도체 장치를 설명하기 위한 평면도이다.
도 37은 예시적인 실시예들에 따른 광 집적 회로 및 전기 집적 회로를 구비하는 반도체 장치를 설명하기 위한 평면도이다.
도 38은 예시적인 실시예들에 따른 광 집적 회로 및 전기 집적 회로를 구비하는 반도체 장치를 설명하기 위한 평면도이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도 1은 예시적인 실시예들에 따른 광 집적 회로를 설명하기 위한 평면도이고, 도 2는 상기 광 집적 회로를 I-I' 라인을 따라 절단한 단면도이다. 설명의 편의를 위해, 도 1에서 제2 절연막(190) 즉, 제4 내지 제6 절연막 패턴들(192, 194, 196)은 도시되지 않고 있다.
도 1 및 도 2를 참조하면, 상기 광 집적 회로는 제1 기판(100) 상에 형성된 수동 소자 및 외부로부터 전원을 공급받는 능동 소자를 포함한다. 예시적인 실시예들에 있어서, 상기 수동 소자는 광 커플러(optical coupler)(300) 및 광 도파로(optical waveguide)(400)를 포함하고, 상기 능동 소자는 위상 변조기(phase shifter)(500)를 포함한다.
제1 기판(100)은 실리콘, 게르마늄과 같은 반도체 물질을 포함할 수 있다. 예시적인 실시예들에 있어서, 제1 기판(100)은 (100) 단결정 실리콘 웨이퍼일 수 있다.
제1 기판(100)이 포함하는 실리콘의 결정 방향에 따라 제1 내지 제4 방향들이 제1 기판(100) 상에 정의될 수 있다. 즉, [100] 결정 방향에 평행한 방향은 제1 방향으로, [110] 결정 방향에 평행한 방향은 제2 방향으로, [010] 결정 방향에 평행한 방향은 제3 방향으로, [-110] 결정 방향에 평행한 방향은 제4 방향으로 정의될 수 있다. 또한, [-100] 결정 방향에 평행한 방향은 상기 제1 방향으로, [-1-10] 결정 방향에 평행한 방향은 상기 제2 방향으로, [0-10] 결정 방향에 평행한 방향은 상기 제3 방향으로, [1-10] 결정 방향에 평행한 방향은 상기 제4 방향으로 정의될 수 있다.
이때, [100], [010], [-100] 및 [0-10] 결정 방향들은 모두 <100> 결정 방향으로 정의될 수 있고, [110], [-110], [-1-10] 및 [1-10] 결정 방향들은 모두 <110> 결정 방향으로 정의될 수 있다. 이에 따라, 상기 제1 및 제3 방향들은 <100> 결정 방향에 평행할 수 있고, 상기 제2 및 제4 방향들은 <110> 결정 방향에 평행할 수 있다.
도 1 및 도 2를 참조로 정의한 상기 방향들은 이후 모든 도면에서도 그대로 적용된다.
한편, [100] 결정 방향으로 제1 기판(100)의 에지(edge) 부분에는 제1 노치(notch)(103)가 형성될 수 있다.
광 커플러(300)는 제1 커플러(302) 및 제2 커플러(304)를 포함할 수 있다. 제1 커플러(302)를 통해 입력되는 광 신호는 제2 커플러(304)를 통해 출력될 수 있다.
광 커플러(300)는 제1 및 제2 코어들(132, 134)과 제1 클래딩(202)을 포함할 수 있다. 구체적으로, 제1 커플러(302)는 제1 코어(132) 및 제1 코어(132)를 감싸는 제1 클래딩(202)을 포함할 수 있으며, 제2 커플러(304)는 제2 코어(134) 및 제2 코어(134)를 감싸는 제1 클래딩(202)을 포함할 수 있다.
제1 및 제2 코어들(132, 134)은 단결정 반도체 물질을 포함할 수 있다. 예시적인 실시예들에 있어서, 제1 및 제2 코어들(132, 134)은 제1 기판(100)의 {100} 결정면을 시드(seed)로 하여 비정질 실리콘으로부터 재성장한 단결정 실리콘을 포함할 수 있다. 이때, 상기 단결정 실리콘은 적은 결정 결함을 가지며, 이에 따라 우수한 결정성을 가질 수 있다.
예시적인 실시예들에 있어서, 제1 및 제2 코어들(132, 134)은 제1 기판(100) 상에 상기 제3 방향으로 일정한 거리만큼 연장될 수 있다. 즉, 제1 기판(100) 상에 상기 제3 방향으로 일정한 거리만큼 연장되도록 형성된 제1 트렌치(102)의 상부를 부분적으로 채우며, 상기 제3 방향으로 연장될 수 있다. 예시적인 실시예들에 있어서, 제1 및 제2 코어들(132, 134)은, 상기 제1 방향으로 연장되면서 상기 제3 방향을 따라 복수 개로 형성된 리세스들(131)을 그 상면에 가질 수 있다. 이에 따라, 제1 및 제2 코어들(132, 134)의 상부에는 상기 제3 방향을 따라 복수 개의 요철들이 배열될 수 있다.
제1 클래딩(202)은 제1 절연막 패턴(112) 및 제4 절연막 패턴(192)을 포함할 수 있다. 제1 및 제4 절연막 패턴들(112, 192)은 제1 및 제2 코어들(132, 134)보다 낮은 굴절률을 갖는 절연 물질을 포함할 수 있다. 예를 들어, 제1 및 제4 절연막 패턴들(112, 192)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄소 질화물 등을 포함할 수 있다. 예시적인 실시예들에 있어서, 제1 및 제4 절연막 패턴들(112, 192)은 실질적으로 동일한 물질을 포함할 수 있다.
제1 및 제2 코어들(132, 134)이 상기 제3 방향으로 연장됨에 따라, 제1 및 제2 코어들(132, 134)을 감싸는 제1 클래딩(202) 역시 상기 제3 방향으로 일정한 거리만큼 연장될 수 있다. 이때, 제1 절연막 패턴(112)은 제1 트렌치(102)의 하부를 채우며, 이에 따라 제1 및 제2 코어들(132, 134)의 저면은 제1 절연막 패턴(112)에 의해 커버될 수 있다. 한편, 제4 절연막 패턴(192)은 제1 트렌치(102)의 측부를 채우면서 제1 및 제2 코어들(132, 134) 및 제1 기판(100) 상에 형성된다. 이에 따라, 제1 및 제2 코어들(132, 134)의 측벽 및 상면은 제4 절연막 패턴(192)에 의해 커버될 수 있다.
광 도파로(400)는 제1 도파로(402) 및 제2 도파로(404)를 포함할 수 있다. 즉, 제1 커플러(302)를 통과한 광의 일부는 제1 도파로(402)를 통해 이동할 수 있으며, 상기 광의 나머지는 제2 도파로(404)를 통해 이동할 수 있다. 제1 도파로(402)를 통해 이동한 상기 광 부분은 위상 변조기(500)를 통과하게 되고, 제2 도파로(404)를 통해 이동한 상기 광 부분은 제2 커플러(304)로 직접 입사하게 된다.
광 도파로(400)는 제3 및 제4 코어들(142, 144)과 제2 클래딩(204)을 포함할 수 있다. 구체적으로, 제1 도파로(402)는 제3 코어(142) 및 제3 코어(142)를 감싸는 제2 클래딩(204)을 포함할 수 있고, 제2 도파로(404)는 제4 코어(144) 및 제4 코어(144)를 감싸는 제2 클래딩(204)을 포함할 수 있다.
제3 및 제4 코어들(142, 144)은 단결정 반도체 물질을 포함할 수 있다. 예시적인 실시예들에 있어서, 제3 및 제4 코어들(142, 144)은 제1 기판(100)의 {100} 결정면을 시드로 하여 비정질 실리콘으로부터 재성장한 단결정 실리콘을 포함할 수 있다. 이때, 상기 단결정 실리콘은 적은 결정 결함을 가지며, 이에 따라 우수한 결정성을 가질 수 있다.
예시적인 실시예들에 있어서, 제3 및 제4 코어들(142, 144)은 제1 기판(100) 상에 상기 제3 방향으로 일정한 거리만큼 연장될 수 있고 또한 상기 제1 방향으로 일정한 거리만큼 연장될 수 있다. 즉, 제1 기판(100) 상에 상기 제3 방향으로 일정한 거리만큼 연장되고 또한 상기 제1 방향으로 일정한 거리만큼 연장되도록 형성된 제2 트렌치(104)의 상부를 부분적으로 채우며, 이에 따라 상기 제3 방향 및 제1 방향으로 연장될 수 있다.
제2 클래딩(204)은 제2 절연막 패턴(114) 및 제5 절연막 패턴(194)을 포함할 수 있다. 제2 및 제5 절연막 패턴들(114, 194)은 제3 및 제4 코어들(142, 144)보다 낮은 굴절률을 갖는 절연 물질을 포함할 수 있다. 예를 들어, 제2 및 제5 절연막 패턴들(114, 194)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄소 질화물 등을 포함할 수 있다. 예시적인 실시예들에 있어서, 제2 및 제5 절연막 패턴들(114, 194)은 실질적으로 동일한 물질을 포함할 수 있으며, 또한 제1 및 제4 절연막 패턴들(112, 192)과도 실질적으로 동일한 물질을 포함할 수 있다.
제3 및 제4 코어들(142, 144)이 상기 제3 방향 및 상기 제1 방향으로 연장됨에 따라, 제3 및 제4 코어들(142, 144)을 감싸는 제2 클래딩(204) 역시 상기 제3 방향 및 상기 제1 방향으로 각각 일정한 거리만큼 연장될 수 있다. 이때, 제2 절연막 패턴(114)은 제2 트렌치(104)의 하부를 채우며, 이에 따라 제3 및 제4 코어들(142, 144)의 저면은 제2 절연막 패턴(114)에 의해 커버될 수 있다. 한편, 제5 절연막 패턴(194)은 제2 트렌치(104)의 측부를 채우면서 제3 및 제4 코어들(142, 144) 및 제1 기판(100) 상에 형성된다. 이에 따라, 제3 및 제4 코어들(142, 144)의 측벽 및 상면은 제5 절연막 패턴(194)에 의해 커버될 수 있다.
위상 변조기(500)는 제1 도파로(402)에 연결될 수 있다. 예시적인 실시예들에 있어서, 위상 변조기(500)는 제1 도파로(402)의 가운데에 개재되도록 형성될 수 있다. 이에 따라, 제1 도파로(402)를 통해 이동한 광은 위상 변조기(500)를 통과하면서 위상이 변할 수 있으며, 이후 다시 제1 도파로(402)를 통해 제2 커플러(304)로 입사할 수 있다.
위상 변조기(500)는 제5 코어(156), 제3 클래딩(206), 전극들(220) 및 플러그들(210)을 포함할 수 있다.
제5 코어(156)는 단결정 반도체 물질을 포함할 수 있다. 예시적인 실시예들에 있어서, 제5 코어(156)는 제1 기판(100)의 {110} 결정면을 시드로 하여 비정질 실리콘으로부터 재성장한 단결정 실리콘을 포함할 수 있다. 이때, 상기 단결정 실리콘은 제1 내지 제4 코어들(132, 134, 142, 144)이 포함하는 단결정 실리콘에 비해 상대적으로 많은 결정 결함을 가질 수 있다.
예시적인 실시예들에 있어서, 제5 코어(156)는 제1 기판(100) 상에 상기 제2 방향으로 일정한 거리만큼 연장될 수 있다. 즉, 제1 기판(100) 상에 상기 제2 방향으로 일정한 거리만큼 연장되도록 형성된 제3 트렌치(106)의 상부를 부분적으로 채우며, 이에 따라 상기 제2 방향으로 연장될 수 있다.
예시적인 실시예들에 있어서, 제5 코어(156)는 중앙부와 상기 제2 방향을 기준으로 상기 중앙부의 양측에 형성된 측부들을 포함할 수 있으며, 이때 상기 측부들은 상기 중앙부에 비해 작은 두께를 가질 수 있다. 예시적인 실시예들에 있어서, 상기 측부들은 상기 중앙부의 하부 양측에 형성된다. 예시적인 실시예들에 있어서, 상기 측부들에는 제1 및 제2 불순물 영역들(156a, 156b)이 각각 형성될 수 있다. 이에 따라, 제1 및 제2 불순물 영역들(156a, 156b)은 제5 코어(156)의 양측 하부에 형성될 수 있다. 제1 및 제2 불순물 영역들(156a, 156b)은, 예를 들어, 붕소, 갈륨과 같은 p형 불순물 및 인, 비소와 같은 n형 불순물을 각각 포함할 수 있다.
제3 클래딩(206)은 제3 절연막 패턴(116) 및 제6 절연막 패턴(196)을 포함할 수 있다. 제3 및 제6 절연막 패턴들(116, 196)은 제5 코어(156)보다 낮은 굴절률을 갖는 절연 물질을 포함할 수 있다. 예를 들어, 제3 및 제6 절연막 패턴들(116, 196)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄소 질화물 등을 포함할 수 있다. 예시적인 실시예들에 있어서, 제3 및 제6 절연막 패턴들(116, 196)은 실질적으로 동일한 물질을 포함할 수 있으며, 또한 제1, 제2, 제4 및 제5 절연막 패턴들(112, 114, 192, 194)과도 실질적으로 동일한 물질을 포함할 수 있다.
제5 코어(156)가 상기 제2 방향으로 연장됨에 따라, 제5 코어(156)를 감싸는 제3 클래딩(206) 역시 상기 제2 방향으로 일정한 거리만큼 연장될 수 있다. 이때, 제3 절연막 패턴(116)은 제3 트렌치(106)의 하부를 채우며, 이에 따라 제5 코어(156)의 저면은 제3 절연막 패턴(116)에 의해 커버될 수 있다. 한편, 제6 절연막 패턴(196)은 제3 트렌치(106)의 측부를 채우면서 제5 코어(156) 및 제1 기판(100) 상에 형성된다. 이에 따라, 제5 코어(156)의 측벽 및 상면은 제6 절연막 패턴(196)에 의해 커버될 수 있다.
전극들(220)은 제6 절연막 패턴(196) 상에 형성되어, 제6 절연막 패턴(196)을 관통하는 플러그들(210)을 통해 제1 및 제2 불순물 영역들(156a, 156b)에 전기적으로 연결될 수 있다. 전극들(220)을 통해 인가된 전압에 의해 제1 및 제2 불순물 영역들(156a, 156b) 사이에 전자의 이동이 발생하며, 이에 따라 제5 코어(156)의 상기 중앙부를 통해 이동하는 광 신호의 위상이 변할 수 있다.
각 전극들(220) 및 플러그들(210)은, 예를 들어, 도핑된 폴리실리콘, 금속, 금속 질화물 및/또는 금속 실리사이드를 포함할 수 있다.
한편, 제1 커플러(302), 제1 도파로(402) 및 제2 도파로(404)가 만나는 부분을 제1 간섭계(602)로 정의할 수 있고, 제2 커플러(304), 제1 도파로(402) 및 제2 도파로(404)가 만나는 부분을 제2 간섭계(604)로 정의할 수 있으며, 제1 및 제2 간섭계들(602, 604)은 함께 광 간섭계(600)로 통칭될 수 있다.
즉, 제1 커플러(302)로 입사한 광 신호는 제1 간섭계(602)를 통과하면서 두 부분으로 나뉘어져 각각 제1 및 제2 도파로들(402, 404)을 통해 이동할 수 있으며, 제1 도파로(402)를 통해 이동하는 광 신호 부분은 위상 변조기(500)를 통과하면서 그 위상이 변이되는 반면, 제2 도파로(404)를 통해 이동하는 광 신호 부분은 그 위상이 그대로 유지된다. 상기 위상이 변한 광 신호 부분과 상기 위상이 유지된 광 신호 부분은 제2 간섭계(604)를 통과하면서 서로 간섭 현상을 일으켜 상쇄 간섭 혹은 보강 간섭이 발생한다. 이후 상기 서로 간섭된 광 신호는 제2 커플러(304)를 통해 외부로 전송될 수 있다.
상기 광 집적 회로의 수동 소자들, 즉 광 커플러(300) 및 광 도파로(400)는 <100> 결정 방향으로 성장된 단결정 반도체 물질, 예를 들어, 단결정 실리콘을 포함하며, 이에 따라 결정성이 우수하여 결정 결함이 적다. 따라서 광 신호 전송에 있어서 손실이 적은 특성을 가질 수 있다. 한편, 상기 광 집적 회로의 능동 소자 즉, 위상 변조기(500)는 <110> 결정 방향으로 성장된 반도체 물질, 예를 들어, 단결정 실리콘을 포함하며, 이에 따라 상대적으로 많은 결정 결함을 갖는다. 따라서 전극들(220)에 의해 내부로 주입되는 전자의 수명이 길지 않으므로, 신호의 고속 전송이 가능한 특성을 가질 수 있다.
도 1 및 도 2에서는 예시적으로, 상기 수동 소자와 상기 능동 소자가 각각 상기 제3 방향(혹은 제1 방향)과 제2 방향으로 연장되어, 상기 연장 방향들이 서로 45도 혹은 135도의 각도를 형성하는 것을 도시하고 있다. 하지만, 상기 수동 소자와 상기 능동 소자의 각 연장 방향들은 반드시 이에 한정되는 것은 아니며 서로 평행하거나 수직하지 않은 임의의 각도, 예를 들어, 임의의 예각을 이룰 수 있다.
즉, 상기 수동 소자를 형성하기 위한 제1 및 제2 트렌치들(102, 104)이 <100> 결정 방향에 평행한 상기 제3 방향 혹은 상기 제1 방향으로 연장되도록 형성되는 경우, 상기 능동 소자를 형성하기 위한 제3 트렌치(106)는 <110> 결정 방향에 평행한 상기 제2 방향으로 연장되도록 반드시 형성될 필요는 없으며, 예를 들어, <1√30> 결정 방향에 평행한 제5 방향으로 연장될 수도 있다. 이때, 제1 및 제2 트렌치들(102, 104) 내부에 형성되는 상기 수동 소자와, 제3 트렌치(106) 내부에 형성되는 상기 능동 소자의 연장 방향들은 서로 30도 혹은 60도의 각도를 형성할 수 있다.
이에 따라, 제1 및 제2 트렌치들(102, 104)에 의해 노출된 제1 기판(100) 부분을 시드로 하여 <100> 결정 방향으로 성장한 단결정 실리콘을 포함하는 상기 수동 소자는 상대적으로 적은 결정 결함을 가지므로, 상기 수동 소자를 통과하는 광 신호의 전송 손실이 적을 수 있으며, 제3 트렌치(106)에 의해 노출된 제1 기판(100) 부분을 시드로 하여 <1√30> 결정 방향으로 성장한 단결정 실리콘을 포함하는 상기 능동소자는 상대적으로 많은 결정 결함을 가짐에 따라 상기 광 신호의 고속 전송이 가능하다.
나아가, 상기 수동 소자를 형성하기 위한 제1 및 제2 트렌치들(102, 104) 역시 반드시 <100> 결정 방향에 평행한 상기 제3 방향 혹은 상기 제1 방향으로 연장되도록 형성될 필요는 없을 수 있다. 즉, 제1 및 제2 트렌치들(102, 104)에 의해 노출된 제1 기판(100) 부분을 시드로 하여 제1 결정 방향으로 성장한 단결정 실리콘이 제3 트렌치(106)에 의해 노출된 제1 기판(100) 부분을 시드로 하여 제2 결정 방향으로 성장한 단결정 실리콘에 비해 상대적으로 적은 결정 결함을 가지기만 한다면, 제1 및 제2 트렌치들(102, 104) 내부에 형성되는 상기 수동 소자는 상기 능동 소자에 비해 상대적으로 적은 신호 전송 손실 특성을 가질 수 있으며, 또한 제3 트렌치(106) 내부에 형성되는 상기 능동 소자는 상기 수동 소자에 비해 상대적으로 고속 신호 전송 특성을 가질 수 있게 되므로, 이는 본원 발명의 범위에 포함될 수 있다.
즉, 상기 수동 소자가 포함하는 단결정 반도체 물질이 상기 능동 소자가 포함하는 단결정 반도체 물질보다 그 결정 결함이 상대적으로 적기만 하면, 이는 본원 발명의 범위에 포함될 수 있다. 이에 따라, 상기 수동 소자와 상기 능동 소자의 연장 방향들이 서로 45도 혹은 135도인 경우가 가장 바람직할 수는 있지만 반드시 이에 한정되는 것은 아니며, 서로 평행하거나 수직하지만 않으면, 임의의 각도이어도 본원 발명의 범위에 포함될 수 있다고 할 것이다.
한편, 도 1 및 도 2는 예시적으로 상기 광 집적 회로로서 마하 젠더(Mach Zehnder) 광 변조기를 도시하고 있으나, 수동 소자 및 능동 소자를 포함하는 다양한 유형의 광 집적 회로에 본원 발명의 사상이 적용될 수 있음은 당연하다 할 것이다.
도 3, 5, 7, 9, 11, 13, 15 및 17은 예시적인 실시예들에 따른 광 집적 회로의 제조 방법을 설명하기 위한 평면도들이고, 도 4, 6, 8, 10, 12, 14 및 16은 상기 광 집적 회로의 제조 방법을 설명하기 위한 단면도들이다. 이때, 도 4, 6, 8, 10, 12, 14 및 16은 각각 도 3, 5, 7, 9, 11, 13 및 15에 도시된 I-I' 라인을 따라 절단한 단면도들이다. 상기 제조 방법은 도 1 및 도 2에 도시된 광 집적 회로를 제조하는 데 사용될 수 있으나, 반드시 이에 한정되는 것은 아니다.
도 3 및 도 4를 참조하면, 제1 기판(100) 상에 제1 내지 제3 트렌치들(102, 104, 106)을 형성한다.
제1 기판(100)은 실리콘, 게르마늄 등과 같은 반도체 물질을 포함할 수 있다. 예시적인 실시예들에 있어서, 제1 기판(100)은 (100) 단결정 실리콘 웨이퍼(wafer)일 수 있다.
예시적인 실시예들에 있어서, 제1 내지 제3 트렌치들(102, 104, 106)은 제1 포토레지스트 패턴(도시되지 않음)을 사용하는 건식 식각 공정을 통해 형성될 수 있다. 이때, 제1 트렌치(102)는 상기 제3 방향으로 일정한 거리만큼 연장되도록 형성될 수 있고, 제2 트렌치(104)는 상기 제3 방향 및 상기 제1 방향으로 각각 일정한 거리만큼 연장되도록 형성될 수 있으며, 제3 트렌치(106)는 상기 제2 방향으로 일정한 거리만큼 연장되도록 형성될 수 있다. 이에 따라, 제1 기판(100)의 {100}, {100} 및 {110} 결정면들이 제1, 제2 및 제3 트렌치들(102, 104, 106)에 의해 각각 노출될 수 있다.
예시적인 실시예들에 있어서, 제1 트렌치(102)는 제2 트렌치(104) 양단에 연통되도록 2개로 형성될 수 있다. 제2 트렌치(104)는 2갈래로 형성될 수 있으며, 각 갈래의 제2 트렌치(104)는 상기 제3 방향으로 일정 거리만큼 연장되고 상기 제1 방향으로 일정 거리만큼 연장되도록 형성될 수 있다. 이때, 제2 트렌치(104)의 한 갈래는 제3 트렌치(106)에 연통될 수 있다. 예시적인 실시예들에 있어서, 제3 트렌치(106)는 제2 트렌치(104)의 가운데에 개재되도록 형성될 수 있다.
도 5 및 도 6을 참조하면, 제1, 제2 및 제3 트렌치들(102, 104, 106) 하부에 각각 제1, 제2 및 제3 절연막 패턴들(112, 114, 116)을 형성한다.
예시적인 실시예들에 있어서, 제1, 제2 및 제3 트렌치들(102, 104, 106)을 채우는 제1 절연막을 제1 기판(100) 상에 형성하고, 제1 기판(100) 상면이 노출될 때까지 상기 제1 절연막을 평탄화한 후, 제1, 제2 및 제3 트렌치들(102, 104, 106) 상부에 형성된 상기 제1 절연막 부분들을 제거함으로써, 제1, 제2 및 제3 절연막 패턴들(112, 114, 116)을 형성할 수 있다. 예시적인 실시예들에 있어서, 상기 평탄화 공정은 화학 기계적 연마(Chemical Mechanical Polishing: CMP) 공정 및/또는 에치 백(etch back) 공정을 통해 수행될 수 있다. 또한, 제1, 제2 및 제3 트렌치들(102, 104, 106) 상부에 형성된 상기 제1 절연막 부분들은 에치 백 공정에 의해 제거될 수 있다.
상기 제1 절연막은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 탄소 질화물 등을 사용하여, 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정, 원자층 적층(Atomic Layer Deposition: ALD) 공정, 물리 기상 증착(Physical Vapor Deposition: PVD) 공정 등을 수행함으로써 형성될 수 있다.
제1, 제2 및 제3 트렌치들(102, 104, 106)의 연장 방향에 따라, 제1 절연막 패턴(112)은 상기 제3 방향으로 연장되도록 형성될 수 있고, 제2 절연막 패턴(114)은 상기 제3 및 제1 방향들로 연장되도록 형성될 수 있으며, 제3 절연막 패턴(116)은 상기 제2 방향으로 연장되도록 형성될 수 있다.
도 7 및 도 8을 참조하면, 제1, 제2 및 제3 트렌치들(102, 104, 106)의 나머지 부분을 충분히 채우는 비정질 반도체 막(120)을 제1, 제2 및 제3 절연막 패턴들(112, 114, 116) 및 제1 기판(100) 상에 형성한다.
비정질 반도체 막(120)은 실리콘, 게르마늄과 같은 반도체 물질을 사용하여 형성할 수 있다. 예시적인 실시예들에 있어서, 비정질 반도체 막(120)은 실리콘을 사용하여, CVD 공정, ALD 공정, PVD 공정 등을 통해 형성될 수 있다.
도 9 및 도 10을 참조하면, 제1 내지 제3 트렌치들(102, 104, 106)의 측벽에 의해 노출된 제1 기판(100) 부분들을 시드(seed)로 하여 비정질 반도체 막(120)을 결정화시킴으로써 단결정 반도체 막을 형성한 후, 제1 기판(100) 상면이 노출될 때까지 상기 단결정 반도체 막을 평탄화한다. 이에 따라, 제1, 제2 및 제3 트렌치들(102, 104, 106) 상부에는 제1, 제2 및 제3 단결정 반도체 막 패턴들(122, 124, 126)이 각각 형성될 수 있다.
이때, 제1, 제2 및 제3 트렌치들(102, 104, 106)의 연장 방향에 따라, 제1 단결정 반도체 막 패턴(122)은 상기 제3 방향으로 연장되도록 형성될 수 있고, 제2 단결정 반도체 막 패턴(124)은 상기 제3 및 제1 방향들로 연장되도록 형성될 수 있으며, 제3 단결정 반도체 막 패턴(126)은 상기 제2 방향으로 연장되도록 형성될 수 있다.
상기 단결정 반도체 막은 비정질 반도체 막(120)에 열을 가하거나 혹은 레이저를 조사함으로써 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 결정화 공정은 고상 에피택시(Solid Phase Epitaxy; SPE) 공정, 레이저 에피택시얼 성장(Laser Epitaxial Growth; LEG) 공정 등을 통해 수행될 수 있다.
예시적인 실시예들에 있어서, 제1, 제2 및 제3 트렌치들(102, 104, 106)에 의해 제1 기판(100)의 {100}, {100} 및 {110} 결정면들이 각각 노출되므로, 상기 노출된 결정면들을 시드로 하는 결정화 공정에 의해 형성되는 제1, 제2 및 제3 단결정 반도체 막 패턴들(122, 124, 126)은 <100>, <100> 및 <110> 결정 방향들로 각각 재성장할 수 있다. 이때, <110> 결정 방향에 비해 <100> 결정 방향으로의 성장 속도가 빠르며, 또한 <110> 결정 방향으로 성장한 제3 단결정 반도체 막 패턴(126)에 비해 <100> 결정 방향으로 성장한 제1 및 제2 단결정 반도체 막 패턴들(122, 124)은 적은 결정 결함을 가질 수 있다.
도 11 및 도 12를 참조하면, 제1 내지 제3 단결정 반도체 막 패턴들(122, 124, 126)을 부분적으로 식각하여 제1 내지 제5 코어들(132, 134, 142, 144, 156)을 형성한다.
예시적인 실시예들에 있어서, 제2 포토레지스트 패턴(도시되지 않음)을 사용하는 건식 식각 공정을 통해 제1, 제2 및 제3 단결정 반도체 막 패턴들(122, 124, 126)을 식각함으로써, 제1, 제2 및 제3 트렌치들(102, 104, 106)의 측벽 및 제1, 제2 및 제3 절연막 패턴들(112, 114, 116)의 가장자리 상면을 각각 노출시키는 제1, 제2 및 제3 개구들(135, 145, 155)을 형성한다.
상기 제2 포토레지스트 패턴을 제거한 후, 제3 포토레지스트 패턴(도시되지 않음)을 사용하는 건식 식각 공정을 통해 제1 및 제3 단결정 반도체 막 패턴들(122, 126)을 부분적으로 식각함으로써, 제1 단결정 반도체 막 패턴(122) 상에 리세스들(131)을 형성하고, 상기 제2 방향을 기준으로 제3 단결정 반도체 막 패턴(126)의 양 측부들의 두께를 감소시킨다. 예시적인 실시예들에 있어서, 각 리세스들(131)은 상기 제1 방향으로 연장되며, 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 한편, 제3 단결정 반도체 막 패턴(126)의 양 측부들이 부분적으로 제거되어 형성된 공간과 제3 개구(155)가 연통할 수 있으며, 이하에서는 상기 연통된 전체 공간을 제3 개구(155)로 통칭하기로 한다.
이와는 달리, 상기 제3 포토레지스트 패턴을 사용하는 건식 식각 공정을 먼저 수행한 후, 상기 제2 포토레지스트 패턴을 사용하는 건식 식각 공정을 수행할 수도 있다.
한편, 상기 건식 식각 공정들을 수행한 이후, 제1 트렌치(102) 내부에 잔류하는 제1 단결정 반도체 막 패턴(122)은 제1 및 제2 코어들(132, 134)로 정의될 수 있고, 제2 트렌치(104) 내부에 잔류하는 제2 단결정 반도체 막 패턴(124)은 제3 및 제4 코어들(142, 144)로 정의될 수 있으며, 제3 트렌치(106) 내부에 잔류하는 제3 단결정 반도체 막 패턴(126)은 제5 코어(156)로 정의될 수 있다.
이때, 제1 및 제2 코어들(132, 134)은 <100> 결정 방향과 평행한 상기 제3 방향으로 연장되도록 형성될 수 있고, 제3 및 제4 코어들(142, 144)은 <100> 결정 방향과 평행한 상기 제3 및 제1 방향으로 연장되도록 형성될 수 있으며, 제5 코어(156)는 <110> 결정 방향과 평행한 상기 제2 방향으로 연장되도록 형성될 수 있다.
도 13 및 도 14를 참조하면, 제1 내지 제3 개구들(135, 145, 155) 및 리세스들(131)을 충분히 매립하는 제2 절연막(190)을 제1 내지 제3 절연막 패턴들(112, 114, 116), 제1 내지 제5 코어들(132, 134, 142, 144, 156) 및 제1 기판(100) 상에 형성한다.
제2 절연막(190)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄소 질화물 등을 사용하여, CVD 공정, ALD 공정, PVD 공정 등에 의해 형성될 수 있다. 예시적인 실시예들에 있어서, 제2 절연막(190)은 상기 제1 절연막과 동일한 물질을 사용하여 형성할 수 있으며, 이에 따라 제1 내지 제3 절연막 패턴들(112, 114, 116)과 병합될 수 있다.
이하에서는, 제1 절연막 패턴(112) 상부의 제2 절연막(190) 부분을 제4 절연막 패턴(192)으로 정의하고, 제1 절연막 패턴(112) 및 제4 절연막 패턴(192)을 함께 제1 클래딩(202)으로 정의한다. 또한, 제2 절연막 패턴(114) 상부의 제2 절연막(190) 부분은 제5 절연막 패턴(194)으로 정의하고, 제2 절연막 패턴(114) 및 제5 절연막 패턴(194)을 함께 제2 클래딩(204)으로 정의한다. 나아가, 제3 절연막 패턴(116) 상부의 제2 절연막(190) 부분을 제6 절연막 패턴(196)으로 정의하고, 제3 절연막 패턴(116) 및 제6 절연막 패턴(196)을 함께 제3 클래딩(206)으로 정의한다.
한편, 제1 코어(132)와 제1 클래딩(202)은 제1 커플러(302)를 정의할 수 있고, 제2 코어(134)와 제1 클래딩(202)은 제2 커플러(304, 도 1 참조)를 정의할 수 있으며, 제1 및 제2 커플러들(302, 304)은 함께 광 커플러(300, 도 1 참조)를 형성할 수 있다.
또한, 제3 코어(142)와 제2 클래딩(204)은 제1 도파로(402, 도 1 참조)를 정의할 수 있고, 제4 코어(144)와 제2 클래딩(204)은 제2 도파로(404)를 정의할 수 있으며, 제1 및 제2 도파로들(402, 404)은 함께 광 도파로(400, 도 1 참조)를 형성할 수 있다.
도 15 및 도 16을 참조하면, 제6 절연막 패턴(196)을 부분적으로 제거하여, 제5 코어(156)를 노출시키는 제4 및 제5 개구들(191, 193)을 형성한다.
예시적인 실시예들에 있어서, 제4 및 제5 개구들(191, 193)은 서로 고립된 형상을 갖도록 형성되며, 두께가 감소된 제5 코어(156)의 양 측부들 상면을 각각 노출시킬 수 있다.
이후, 제4 및 제5 개구들(191, 193)을 통해 노출된 제5 코어(156)의 양 측부들에 불순물들을 주입하여 제1 및 제2 불순물 영역들(156a, 156b)을 형성할 수 있다. 예시적인 실시예들에 있어서, 상기 불순물들은 이온 주입 공정을 통해 주입될 수 있다.
예시적인 실시예들에 있어서, 제4 개구(191)를 통해 붕소, 갈륨과 같은 p형 불순물이 주입될 수 있고, 제5 개구(193)를 통해 인, 비소와 같은 n형 불순물이 주입될 수 있다. 이에 따라, 제1 불순물 영역(156a)에는 p형 불순물이 도핑될 수 있고, 제2 불순물 영역(156b)에는 n형 불순물이 도핑될 수 있다.
도 17 및 도 2를 참조하면, 제4 및 제5 개구들(191, 193)을 매립하는 플러그들(210)을 형성하고, 플러그들(210) 상에 각각 전극들(220)을 형성한다.
예시적인 실시예들에 있어서, 플러그들(210)은 제4 및 제5 개구들(191, 193)을 충분히 매립하는 플러그 막을 노출된 제5 코어(156)의 양 측부들 및 제2 절연막(190) 상에 형성하고, 제2 절연막(190) 상면이 노출될 때까지 상기 플러그 막을 평탄화함으로써 형성할 수 있다. 상기 플러그 막은, 예를 들어, 도핑된 폴리실리콘, 금속, 금속 질화물 및/또는 금속 실리사이드를 사용하여 형성할 수 있다.
예시적인 실시예들에 있어서, 전극들(220)은 플러그들(210) 및 제2 절연막(190) 상에 전극막을 형성하고, 각 플러그들(210)에 접촉하도록 상기 전극막을 패터닝함으로써 형성될 수 있다. 상기 전극막은, 예를 들어, 도핑된 폴리실리콘, 금속, 금속 질화물 및/또는 금속 실리사이드를 사용하여 형성할 수 있다.
이에 따라, 도 1 및 도 2를 참조하면, 제5 코어(156), 제3 클래딩(206), 플러그들(210) 및 전극들(220)을 포함하는 위상 변조기(500)가 형성될 수 있다.
전술한 공정들을 통해 광 커플러(300), 광 도파로(400) 및 위상 변조기(500)를 포함하는 상기 광 집적 회로가 제조될 수 있다. 이때, 광 커플러(300)와 광 도파로(400)가 서로 만나는 부분을 광 간섭계(600)로 정의할 수 있다. 구체적으로, 제1 커플러(302)와 제1 및 제2 도파로들(402, 404)이 만나는 부분은 제1 간섭계(602)로 정의될 수 있고, 제2 커플러(304)와 제1 및 제2 도파로들(402, 404)이 만나는 부분은 제2 간섭계(604)로 정의될 수 있다.
상기 광 집적 회로의 수동 소자들, 즉 광 커플러(300)와 광 도파로(400)는 <100> 결정 방향으로 재성장된 단결정 반도체 물질, 예를 들어, 단결정 실리콘을 포함하며, 이에 따라 결정성이 우수하여 결정 결함이 적다. 따라서 신호 전송에 있어서 손실이 적은 특성을 가질 수 있다. 한편, 상기 광 집적 회로의 능동 소자 즉, 위상 변조기(500)는 <110> 결정 방향으로 재성장된 단결정 반도체 물질, 예를 들어, 단결정 실리콘을 포함하며, 이에 따라 상대적으로 많은 결정 결함을 갖는다. 따라서 위상 변조기(500)로 주입되는 전자의 수명이 길지 않으므로, 신호의 고속 전송이 가능한 특성을 가질 수 있다.
도 18은 예시적인 실시예들에 따른 광 집적 회로를 설명하기 위한 단면도이다. 상기 광 집적 회로는 위상 변조기 및 클래딩의 구성을 제외하면, 도 1 및 도 2를 참조로 설명한 광 집적 회로와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 18을 참조하면, 상기 광 집적 회로는 제1 기판(100) 상에 형성된 광 커플러, 광 도파로, 위상 변조기(510) 및 간섭계를 포함한다.
상기 광 커플러는 제3 커플러(312) 및 제4 커플러(도시되지 않음)를 포함한다. 제3 커플러(312)는 제1 코어(132) 및 제4 클래딩(242)을 포함할 수 있다.
제4 클래딩(242)은 제1 절연막 패턴(112), 제7 절연막 패턴(182) 및 제10 절연막 패턴(232)을 포함할 수 있다. 제7 절연막 패턴(182)은 제1 절연막 패턴(112) 상에 형성되고 제1 코어(132) 측면을 커버하며 제1 리세스들(131)을 매립할 수 있다. 제10 절연막 패턴(232)은 제1 코어(132) 및 제7 절연막 패턴(182) 상에 형성될 수 있다. 제7 및 제10 절연막 패턴들(182, 232)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 탄소 질화물 등의 절연 물질을 포함할 수 있다. 예시적인 실시예들에 있어서, 제7 및 제10 절연막 패턴들(182, 232)은 제1 절연막 패턴(112)과 실질적으로 동일한 물질을 포함한다.
한편, 도시되지는 않았으나, 상기 제4 커플러는 제3 커플러(312)와 실질적으로 동일하거나 유사한 구조를 가질 수 있다. 다만 제3 커플러(312)는 상기 광 도파로의 일단에 연결될 수 있고, 상기 제4 커플러는 상기 광 도파로의 타단에 연결될 수 있다.
상기 광 도파로는 제3 도파로(도시되지 않음) 및 제4 도파로(414)를 포함한다. 제4 도파로(414)는 제4 코어(144) 및 제5 클래딩(244)을 포함할 수 있다.
제5 클래딩(244)은 제2 절연막 패턴(114), 제8 절연막 패턴(184) 및 제11 절연막 패턴(234)을 포함할 수 있다. 제8 절연막 패턴(184)은 제2 절연막 패턴(114) 상에 형성되고 제4 코어(144) 측면을 커버할 수 있다. 제11 절연막 패턴(234)은 제4 코어(144) 및 제8 절연막 패턴(184) 상에 형성될 수 있다. 제8 및 제11 절연막 패턴들(184, 234)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 탄소 질화물 등의 절연 물질을 포함할 수 있다. 예시적인 실시예들에 있어서, 제8 및 제11 절연막 패턴들(184, 234)은 제2 절연막 패턴(114)과 실질적으로 동일한 물질을 포함한다.
한편, 도시되지는 않았으나, 상기 제3 도파로는 제4 도파로(414)와 실질적으로 동일하거나 유사한 구조를 가질 수 있다. 다만 상기 제3 도파로는 위상 변조기(510)에 연결될 수 있다.
위상 변조기(510)는 제6 코어(166), 제6 클래딩(246), 채널층(168), 플러그들(210) 및 전극들(220)을 포함할 수 있다.
제6 코어(166)는 제5 코어(156)와는 달리 일정한 두께를 가질 수 있다.
제6 클래딩(246)은 제3 절연막 패턴(116), 제9 절연막 패턴(186) 및 제12 절연막 패턴(236)을 포함할 수 있다. 제9 절연막 패턴(186)은 제3 절연막 패턴(116) 상에 형성되고 제6 코어(166) 측면을 커버할 수 있다. 제12 절연막 패턴(236)은 제6 코어(166) 및 제9 절연막 패턴(186) 상에 형성된 채널층(168)을 커버할 수 있다. 제9 및 제12 절연막 패턴들(186, 236)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 탄소 질화물 등의 절연 물질을 포함할 수 있다. 예시적인 실시예들에 있어서, 제9 및 제12 절연막 패턴들(186, 236)은 제3 절연막 패턴(116)과 실질적으로 동일한 물질을 포함한다.
채널층(168)은 단결정 반도체 물질, 예를 들어, 단결정 실리콘을 포함할 수 있다. 상기 제2 방향을 기준으로 채널층(168)의 양 측부들에는 제3 및 제4 불순물 영역들(168a, 168b)이 형성될 수 있다. 예시적인 실시예들에 있어서, 제3 불순물 영역(168a)에는 붕소, 갈륨 등의 p형 불순물이 도핑될 수 있고, 제4 불순물 영역(168b)에는 인, 비소 등의 n형 불순물이 도핑될 수 있다.
플러그들(210)은 제12 절연막 패턴(236)을 관통하여 제3 및 제4 불순물 영역들(168a, 168b)에 접촉할 수 있다. 전극들(220)은 플러그들(210) 상면에 접촉하도록 제12 절연막 패턴(236) 상에 형성될 수 있다.
상기 광 집적 회로에 포함된 위상 변조기(510)는 도 1 및 도 2에 도시된 위상 변조기(500)와는 달리 광 신호가 통과하는 제6 코어(166) 상부에 채널층(168)이 형성되며, 채널층(168) 양 측부들에 외부로부터 전원이 공급되는 제3 및 제4 불순물 영역들(168a, 168b)이 형성된다. 채널층(168) 내부의 전자 이동에 따라 제6 코어(166)를 통해 이동하는 광 신호의 위상이 변할 수 있다.
도 19 내지 도 21은 예시적인 실시예들에 따른 광 집적 회로의 제조 방법을 설명하기 위한 단면도들이다. 상기 제조 방법은 도 18에 도시된 광 집적 회로를 제조하는 데 사용될 수 있으나, 반드시 이에 한정되는 것은 아니다. 한편, 상기 광 집적 회로의 제조 방법은 도 3 내지 도 17을 참조로 설명한 광 집적 회로의 제조 방법과 실질적으로 동일하거나 유사한 공정들을 포함한다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
먼저 도 3 내지 도 10을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
이후 도 19를 참조하면, 도 11 및 도 12를 참조로 설명한 공정들과 유사한 공정들을 수행한다. 다만, 제3 단결정 반도체 막 패턴(126)은 부분적으로 식각되어 제6 코어(166)를 형성할 수 있다.
이에 따라, 제3 트렌치(106)의 측벽 및 제3 절연막 패턴(116)의 가장자리 상면을 노출시키는 제6 개구(165)가 형성되며, 제6 코어(166)는 제5 코어(156)와는 달리 일정한 두께를 갖도록 형성될 수 있다. 이때, 제6 코어(166)는 <110> 결정 방향과 평행한 상기 제2 방향으로 연장되도록 형성될 수 있다.
도 20을 참조하면, 제1, 제2 및 제6 개구들(135, 145, 165) 및 리세스들(131)을 충분히 매립하는 제3 절연막을 제1 내지 제3 절연막 패턴들(112, 114, 116), 제1, 제2, 제3, 제4 및 제6 코어들(132, 134, 142, 144, 166) 및 제1 기판(100) 상에 형성하고, 제1 기판(100) 상면이 노출될 때까지 상기 제3 절연막을 평탄화한다. 이에 따라, 제1, 제2 및 제3 트렌치들(102, 104, 106)의 나머지 부분들을 채우는 제7, 제8 및 제9 절연막 패턴들(182, 184, 186)이 각각 형성된다.
상기 제3 절연막은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 탄소 질화물 등을 사용하여 형성할 수 있다. 예시적인 실시적인 실시예들에 있어서, 상기 제3 절연막은 제1 내지 제3 절연막 패턴들(112, 114, 116)과 실질적으로 동일한 물질을 사용하여 형성할 수 있다.
이후, 제6 코어(166)에 접촉하는 채널층(168)을 제9 절연막 패턴(186) 상에 형성한다. 예시적인 실시예들에 있어서, 채널층(168)은 제1, 제2, 제3, 제4 및 제6 코어들(132, 134, 142, 144, 166), 제7 내지 제9 절연막 패턴들(182, 184, 186) 및 제1 기판(100) 상에 비정질 혹은 다결정 반도체 막을 형성하고, 상기 비정질 혹은 다결정 반도체 막을 결정화한 후, 이를 패터닝함으로써 형성될 수 있다.
도 21을 참조하면, 채널층(168)을 커버하는 제4 절연막(230)을 제1, 제2, 제3, 제4 및 제6 코어들(132, 134, 142, 144, 166), 제7 내지 제9 절연막 패턴들(182, 184, 186) 및 제1 기판(100) 상에 형성한다.
제4 절연막(230)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 탄소 질화물 등의 절연 물질을 사용하여 형성할 수 있다. 예시적인 실시예들에 있어서, 제4 절연막(230)은 제1 내지 제3 절연막 패턴들(112, 114, 116) 및 제7 내지 제9 절연막 패턴들(182, 184, 186)과 실질적으로 동일한 물질을 사용하여 형성할 수 있다.
한편, 제7 절연막 패턴(182) 상부의 제4 절연막(230) 부분은 제10 절연막 패턴(232)으로 정의되고, 제8 절연막 패턴(184) 상부의 제4 절연막(230) 부분은 제11 절연막 패턴(234)으로 정의되며, 제9 절연막 패턴(186) 상부의 제4 절연막(230) 부분은 제12 절연막 패턴(236)으로 정의된다. 이에 따라, 제1, 제7 및 제10 절연막 패턴들(112, 182, 232)은 제4 클래딩(242)을 형성할 수 있고, 제2, 제8 및 제11 절연막 패턴들(114, 184, 234)은 제5 클래딩(244)을 형성할 수 있으며, 제3, 제9 및 제12 절연막 패턴들(116, 186, 236)은 제6 클래딩(246)을 형성할 수 있다.
한편, 제1 코어(132) 및 제4 클래딩(242)은 제3 커플러(312)로 정의될 수 있고, 제2 코어(134) 및 제4 클래딩(242)은 제4 커플러(도시되지 않음)로 정의될 수 있으며, 제3 커플러(312) 및 상기 제4 커플러는 함께 광 커플러를 형성할 수 있다.
또한, 제3 코어(142)와 제5 클래딩(244)은 제3 도파로(도시되지 않음)로 정의될 수 있고, 제4 코어(144)와 제5 클래딩(244)은 제4 도파로(414)로 정의될 수 있으며, 상기 제3 도파로 및 제4 도파로(414)는 함께 광 도파로를 형성할 수 있다.
도 18을 다시 참조하면, 도 15 내지 도 17 및 도 2를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
즉, 제12 절연막 패턴(236)을 부분적으로 제거하여, 채널층(168)의 양 측부들을 노출시키는 제7 및 제8 개구들(도시되지 않음)을 형성하고, 상기 제7 및 제8 개구들을 통해 노출된 채널층(168)의 양 측부들에 불순물들을 주입하여 제3 및 제4 불순물 영역들(168a, 168b)을 형성한다. 예시적인 실시예들에 있어서, 상기 제7 개구를 통해 붕소, 갈륨과 같은 p형 불순물이 주입될 수 있고, 상기 제8 개구를 통해 인, 비소와 같은 n형 불순물이 주입될 수 있다. 이에 따라, 제3 불순물 영역(168a)에는 p형 불순물이 도핑될 수 있고, 제4 불순물 영역(168b)에는 n형 불순물이 도핑될 수 있다.
이후, 상기 제7 및 제8 개구들을 매립하는 플러그들(210)을 형성하고, 플러그들(210) 상에 각각 전극들(220)을 형성한다. 이에 따라, 제6 코어(166), 제6 클래딩(246), 채널층(168), 플러그들(210) 및 전극들(220)을 포함하는 위상 변조기(510)가 형성될 수 있다.
도 22는 예시적인 실시예들에 따른 광 집적 회로를 설명하기 위한 단면도이다. 상기 광 집적 회로는 위상 변조기의 구성을 제외하면, 도 1 및 도 2를 참조로 설명한 광 집적 회로와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 22를 참조하면, 상기 광 집적 회로의 위상 변조기(520)는 제7 코어(176), 제3 클래딩(206), 플러그들(210) 및 전극들(220)을 포함할 수 있다.
제7 코어(176)는 제5 코어(156)와는 달리 일정한 두께를 가질 수 있으며, 도 18을 참조로 설명된 광 집적 회로의 위상 변조기(510)에 포함된 제6 코어(166)보다는 큰 폭을 가질 수 있다. 한편, 상기 제2 방향을 기준으로 제7 코어(176)의 양측 상부들에는 제5 및 제6 불순물 영역들(176a, 176b)이 형성될 수 있다. 예시적인 실시예들에 있어서, 제5 불순물 영역(176a)에는 붕소, 갈륨 등의 p형 불순물이 도핑될 수 있고, 제6 불순물 영역(176b)에는 인, 비소 등의 n형 불순물이 도핑될 수 있다.
상기 광 집적 회로에 포함된 위상 변조기(520)는 도 1 및 도 2에 도시된 위상 변조기(500)와는 달리 광 신호가 통과하는 제7 코어(176)의 양측 상부에 제5 및 제6 불순물 영역들(176a, 176b)이 형성될 수 있다.
도 23 내지 도 25는 예시적인 실시예들에 따른 광 집적 회로의 제조 방법을 설명하기 위한 단면도들이다. 상기 제조 방법은 도 22에 도시된 광 집적 회로를 제조하는 데 사용될 수 있으나, 반드시 이에 한정되는 것은 아니다. 한편, 상기 광 집적 회로의 제조 방법은 도 3 내지 도 17을 참조로 설명한 광 집적 회로의 제조 방법과 실질적으로 동일하거나 유사한 공정들을 포함한다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
먼저 도 3 내지 도 10을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
이후 도 23을 참조하면, 도 11 및 도 12를 참조로 설명한 공정들과 유사한 공정들을 수행한다. 다만, 제3 단결정 반도체 막 패턴(126)은 부분적으로 식각되어 제7 코어(176)를 형성할 수 있다.
즉, 제5 코어(156)와는 달리, 제7 코어(176)는 일정한 두께를 갖도록 형성된다. 다만, 도 18에 도시된 제6 코어(166)보다는 넓은 폭을 갖도록 식각될 수 있다. 이에 따라, 제3 트렌치(106)의 측벽 및 제3 절연막 패턴(116)의 가장자리 상면을 노출시키는 제9 개구(175)가 형성될 수 있다. 이때, 제7 코어(176)는 <110> 결정 방향과 평행한 상기 제2 방향으로 연장되도록 형성될 수 있다.
도 24를 참조하면, 도 13 및 도 14를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
이에 따라, 제1 개구(135) 및 리세스들(131)을 매립하면서 제1 코어(132) 및 제2 코어(도시되지 않음)의 상면을 커버하는 제4 절연막 패턴(192)이 형성될 수 있고, 제2 개구(145)를 매립하면서 제3 코어(도시되지 않음) 및 제4 코어(144)의 상면을 커버하는 제5 절연막 패턴(194)이 형성될 수 있으며, 제9 개구(175)를 매립하면서 제7 코어(176)의 상면을 커버하는 제6 절연막 패턴(196)이 형성될 수 있다.
도 25를 참조하면, 도 15 및 도 16을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
이에 따라, 제6 절연막 패턴(196)을 부분적으로 제거하여, 제7 코어(176)의 양 측부를 노출시키는 제4 및 제5 개구들(191, 193)을 형성하고, 제4 및 제5 개구들(191, 193)을 통해 노출된 제7 코어(176)의 양측 상부에 불순물들을 주입하여 제5 및 제6 불순물 영역들(176a, 176b)을 형성할 수 있다. 예시적인 실시예들에 있어서, 제5 불순물 영역(176a)에는 p형 불순물이 도핑될 수 있고, 제6 불순물 영역(176b)에는 n형 불순물이 도핑될 수 있다.
다시 도 22를 참조하면, 도 17 및 도 2를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
이에 따라, 제4 및 제5 개구들(191, 193)을 매립하는 플러그들(210)을 형성하고, 플러그들(210) 상에 각각 전극들(220)을 형성할 수 있다.
이때, 제7 코어(176), 제3 클래딩(206), 플러그들(210) 및 전극들(220)은 위상 변조기(520)를 형성할 수 있다.
도 26은 예시적인 실시예들에 따른 광 집적 회로를 설명하기 위한 평면도이다. 상기 광 집적 회로는 위상 변조기의 위치 및 연장 방향을 제외하면, 도 1 및 도 2를 참조로 설명한 광 집적 회로와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 26을 참조하면, 상기 광 집적 회로에 포함된 위상 변조기(530)는 제8 코어(157), 제7 클래딩(207), 플러그들(210) 및 전극들(220)을 포함한다.
예시적인 실시예들에 있어서, 제8 코어(157)는 제1 기판(100)의 {110} 결정면을 시드로 하여 비정질 실리콘으로부터 재성장한 단결정 실리콘을 포함할 수 있다. 이때, 상기 단결정 실리콘은 제1 내지 제4 코어들(132, 134, 142, 144)이 포함하는 단결정 실리콘에 비해 상대적으로 많은 결정 결함을 포함할 수 있다.
예시적인 실시예들에 있어서, 제8 코어(157)는 제1 기판(100) 상에 상기 제4 방향으로 일정한 거리만큼 연장될 수 있다. 즉, 제1 기판(100) 상에 상기 제4 방향으로 일정한 거리만큼 연장되도록 형성된 제4 트렌치(도시되지 않음)의 상부를 부분적으로 채우며, 이에 따라 상기 제4 방향으로 연장될 수 있다.
예시적인 실시예들에 있어서, 제8 코어(157)는 중앙부와 상기 제4 방향을 기준으로 상기 중앙부의 양측에 형성된 측부들을 포함할 수 있으며, 이때 상기 측부들은 상기 중앙부에 비해 작은 두께를 가질 수 있다. 예시적인 실시예들에 있어서, 상기 측부들은 상기 중앙부의 하부 양측에 형성된다. 예시적인 실시예들에 있어서, 상기 측부들에는 제7 및 제8 불순물 영역들(도시되지 않음)이 각각 형성될 수 있다.
제7 클래딩(207)은 제8 코어(157)보다 낮은 굴절률을 갖는 절연 물질을 포함할 수 있다. 예를 들어, 제7 클래딩(207)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄소 질화물 등을 포함할 수 있다. 제8 코어(157)가 상기 제4 방향으로 연장됨에 따라, 제8 코어(157)를 감싸는 제7 클래딩(207) 역시 상기 제4 방향으로 일정한 거리만큼 연장될 수 있다.
위상 변조기(530)는 제2 도파로(404)에 연결될 수 있다. 예시적인 실시예들에 있어서, 위상 변조기(530)는 제2 도파로(404)의 가운데에 개재되도록 형성될 수 있다. 이에 따라, 제2 도파로(404)를 통해 이동한 광은 위상 변조기(530)를 통과하면서 위상이 변할 수 있으며, 이후 다시 제2 도파로(404)를 통해 제2 커플러(304)로 입사할 수 있다.
즉, 제1 커플러(302)로 입사한 광 신호는 제1 간섭계(602)를 통과하면서 두 부분으로 나뉘어져 각각 제1 및 제2 도파로들(402, 404)을 통해 이동할 수 있으며, 제2 도파로(404)를 통해 이동하는 광 신호 부분은 위상 변조기(530)를 통과하면서 그 위상이 변이되는 반면, 제1 도파로(402)를 통해 이동하는 광 신호 부분은 그 위상이 그대로 유지된다. 상기 위상이 변한 광 신호 부분과 상기 위상이 유지된 광 신호 부분은 제2 간섭계(604)를 통과하면서 서로 간섭 현상을 일으켜 상쇄 간섭 혹은 보강 간섭이 발생한다. 이후 상기 서로 간섭된 광 신호는 제2 커플러(304)를 통해 외부로 전송될 수 있다.
도 27은 예시적인 실시예들에 따른 광 집적 회로를 설명하기 위한 평면도이다. 상기 광 집적 회로는 기판을 제외하면, 도 1 및 도 2를 참조로 설명한 광 집적 회로와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 27을 참조하면, 상기 광 집적 회로는 제2 기판(105) 상에 형성된 광 커플러(300), 광 도파로(400), 위상 변조기(500) 및 광 간섭계(600)를 포함한다.
예시적인 실시예들에 있어서, 제2 기판(105)은 (110) 단결정 실리콘 웨이퍼일 수 있다. 또한, [110] 결정 방향으로 제2 기판(105)의 에지(edge) 부분에는 제2 노치(notch)(107)가 형성되어 있다.
한편, 광 커플러(300), 광 도파로(400) 및 위상 변조기(500)는 도 1 및 도 2에 도시된 광 집적 회로와 동일한 구성 및 연장 방향을 가질 수 있다.
즉, 기판이 (100) 단결정 실리콘 웨이퍼인지 혹은 (110) 단결정 실리콘 웨이퍼인지에 관계없이, 광 집적 회로의 수동 소자는 결정 결함이 상대적으로 적은 단결정 반도체 물질을 포함하는 반면, 상기 광 집적 회로의 능동 소자는 결정 결함이 상대적으로 많은 단결정 반도체 물질을 포함할 수 있다. 또한, 상기 결정 특성을 구현하기 위하여, 상기 각 수동 소자 및 능동 소자는 도 1 및 도 2에 도시된 광 집적 회로와 동일한 연장 방향을 가질 수 있다.
도 28은 예시적인 실시예들에 따른 광 집적 회로를 설명하기 위한 평면도이다. 상기 광 집적 회로는 위상 변조기의 위치 및 연장 방향을 제외하면, 도 27을 참조로 설명한 광 집적 회로와 실질적으로 동일하거나 유사하다. 또한, 상기 위상 변조기의 위치 및 연장 방향은 도 26을 참조로 설명한 광 집적 회로와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 28을 참조하면, 상기 광 집적 회로는 제2 기판(105) 상에 형성된 광 커플러(300), 광 도파로(400), 위상 변조기(530) 및 광 간섭계(600)를 포함한다.
도 29는 예시적인 실시예들에 따른 광 집적 회로 및 전기 집적 회로를 구비하는 반도체 장치를 설명하기 위한 평면도이고, 도 30은 상기 광 집적 반도체 장치를 II-II' 라인을 따라 절단한 단면도이다. 상기 반도체 장치는 도 1 및 도 2를 참조로 설명한 광 집적 회로와 실질적으로 동일하거나 유사한 광 집적 회로를 포함한다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 29 및 도 30을 참조하면, 상기 반도체 장치의 광 집적 회로는 제1 기판(100)의 제1 영역(A)에 형성된다. 상기 광 집적 회로는 광 커플러(300), 광 도파로(400) 및 위상 변조기(500)를 포함한다.
상기 반도체 장치의 전기 집적 회로는 제1 기판(100)의 제2 영역(B)에 형성된다. 예시적인 실시예들에 있어서, 상기 전기 집적 회로는 액티브 층(129) 및 소자 분리막 패턴(119) 상에 형성된 게이트 구조물(250), 게이트 구조물(250)의 측벽에 형성된 스페이서(260) 및 게이트 구조물(250)에 인접한 액티브 층(129) 상부에 형성된 제9 불순물 영역들(270)을 포함하는 트랜지스터일 수 있다.
액티브 층(129)은 단결정 반도체 물질을 포함할 수 있다. 예시적인 실시예들에 있어서, 액티브 층(129)은 제1 기판(100)의 {110} 결정면을 시드로 하여 비정질 실리콘으로부터 재성장한 단결정 실리콘을 포함할 수 있다. 이때, 상기 단결정 실리콘은 많은 결정 결함을 가질 수 있다.
예시적인 실시예들에 있어서, 액티브 층(129)은 제1 기판(100) 상에 상기 제4 방향으로 일정한 거리만큼 연장될 수 있다. 즉, 제1 기판(100) 상에 상기 제4 방향으로 일정한 거리만큼 연장되도록 형성된 제5 트렌치(108)의 상부를 부분적으로 채우며, 상기 제4 방향으로 연장될 수 있다. 예시적인 실시예들에 있어서, 액티브 층(129)은 상기 제2 방향을 따라 복수 개로 형성될 수 있다.
소자 분리막 패턴(119)은 액티브 층들(129)의 측벽을 감쌀 수 있다. 예시적인 실시예들에 있어서, 소자 분리막 패턴(119)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄소 질화물 등과 같은 절연 물질을 포함할 수 있다.
게이트 구조물(250)은 액티브 층(129) 및 소자 분리막 패턴(119) 상에 순차적으로 적층된 게이트 절연막 패턴(252), 게이트 전극(254) 및 게이트 마스크(256)를 포함할 수 있다. 예시적인 실시예들에 있어서, 게이트 구조물(250)은 상기 제2 방향으로 연장되며, 상기 제4 방향을 따라 복수 개로 형성될 수 있다.
게이트 절연막 패턴(252)은 예를 들어, 실리콘 산화물을 포함할 수 있고, 게이트 전극(254)은 예를 들어, 도핑된 폴리실리콘, 금속, 금속 실리사이드 등을 포함할 수 있으며, 게이트 마스크(256)는 예를 들어, 실리콘 질화물을 포함할 수 있다.
스페이서(260)는 예를 들어, 실리콘 질화물을 포함할 수 있다.
제9 불순물 영역들(270)은 p형 혹은 n형 불순물이 도핑될 수 있다. 예시적인 실시예들에 있어서, 제9 불순물 영역들(270)은 상기 트랜지스터의 소스 영역 및 드레인 영역으로 기능할 수 있다.
상기 트랜지스터의 액티브 층(129)은 결정 결함이 많으므로, 제9 불순물 영역들(270) 사이에 형성되는 채널을 통해 이동하는 캐리어는 우수한 모빌리티(mobility)를 가질 수 있다. 이에 따라, 액티브 층(129)을 포함하는 상기 트랜지스터는 우수한 전기적 특성을 가질 수 있다.
도 31 내지 도 35는 예시적인 실시예들에 따른 광 집적 회로 및 전기 집적 회로를 구비하는 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 이때, 도 31 내지 도 35는 도 29 및 도 30에 도시된 II-II' 라인을 따라 절단한 단면도들이다. 상기 제조 방법은 도 29 및 도 30에 도시된 반도체 장치를 제조하는 데 사용될 수 있으나, 반드시 이에 한정되는 것은 아니다. 또한, 상기 제조 방법은 도 3 내지 도 17을 참조로 설명한 광 집적 회로의 제조 공정들과 실질적으로 동일하거나 유사한 공정들을 포함한다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 31을 참조하면, 도 3 및 도 4를 참조로 설명한 공정들과 유사한 공정들을 수행한다.
구체적으로, 제1 영역(A) 및 제2 영역(B)을 포함하는 제1 기판(100) 상에 제1, 제2, 제3 및 제5 트렌치들(102, 104, 106, 108)을 형성한다. 이때, 제1 영역(A)은 광 집적 회로가 형성되는 광 소자 영역이고, 제2 영역(B)은 전기 집적 회로가 형성되는 전기 소자 영역이다.
제1 트렌치(102)는 상기 제3 방향으로 일정한 거리만큼 연장되도록 형성될 수 있고, 제2 트렌치(104)는 상기 제3 방향 및 상기 제1 방향으로 각각 일정한 거리만큼 연장되도록 형성될 수 있으며, 제3 트렌치(106)는 상기 제2 방향으로 일정한 거리만큼 연장되도록 형성될 수 있고, 제5 트렌치(108)는 상기 제4 방향으로 일정한 거리만큼 연장되도록 형성될 수 있다. 이에 따라, 제1 기판(100)의 {100}, {100}, {110} 및 {110} 결정면들이 제1, 제2, 제3 및 제5 트렌치들(102, 104, 106, 108)에 의해 각각 노출될 수 있다.
도 32를 참조하면, 도 5 내지 도 10을 참조로 설명한 공정들과 유사한 공정들을 수행한다.
이에 따라, 제1, 제2, 제3 및 제5 트렌치들(102, 104, 106, 108)의 각 하부는 제1, 제2, 제3 및 제13 절연막 패턴들(122, 124, 126, 128)로 채워질 수 있다.
또한, 제1, 제2, 제3 및 제5 트렌치들(102, 104, 106, 108)의 측벽에 의해 노출된 제1 기판(100) 부분들을 시드로 하여 비정질 반도체 막을 결정화시킴으로써 단결정 반도체 막을 형성한 후, 제1 기판(100) 상면이 노출될 때까지 상기 단결정 반도체 막을 평탄화함에 따라, 제1, 제2, 제3 및 제5 트렌치들(102, 104, 106, 108) 상부는 제1, 제2, 제3 및 제4 단결정 반도체 막 패턴들(122, 124, 126, 128)로 채워질 수 있다.
이때, 제1, 제2, 제3 및 제5 트렌치들(102, 104, 106, 108)의 연장 방향에 따라, 제1 단결정 반도체 막 패턴(122)은 상기 제3 방향으로 연장되도록 형성될 수 있고, 제2 단결정 반도체 막 패턴(124)은 상기 제3 및 제1 방향들로 연장되도록 형성될 수 있으며, 제3 단결정 반도체 막 패턴(126)은 상기 제2 방향으로 연장되도록 형성될 수 있고, 제4 단결정 반도체 막 패턴(128)은 상기 제4 방향으로 연장되도록 형성될 수 있다.
예시적인 실시예들에 있어서, 제1, 제2, 제3 및 제5 트렌치들(102, 104, 106, 108)에 의해 제1 기판(100)의 {100}, {100}, {110} 및 {110} 결정면들이 각각 노출되므로, 상기 노출된 결정면들을 시드로 하는 결정화 공정에 의해 형성되는 제1, 제2, 제3 및 제4 단결정 반도체 막 패턴들(122, 124, 126, 128)은 <100>, <100>, <110> 및 <110> 결정 방향들로 각각 재성장할 수 있다. 이에 따라, <110> 결정 방향으로 성장한 제3 및 제4 단결정 반도체 막 패턴들(126, 128)에 비해 <100> 결정 방향으로 성장한 제1 및 제2 단결정 반도체 막 패턴들(122, 124)은 적은 결정 결함을 가질 수 있다.
도 33을 참조하면, 도 11 및 도 12를 참조로 설명한 공정들과 유사한 공정들을 수행한다.
이에 따라, 제1 내지 제4 단결정 반도체 막 패턴들(122, 124, 126, 128)이 부분적으로 식각되어 제1 내지 제5 코어들(132, 134, 142, 144, 156) 및 액티브 층(129)을 형성할 수 있다. 이때, 제1, 제2 및 제3 트렌치들(102, 104, 106)의 측벽 및 제1, 제2 및 제3 절연막 패턴들(112, 114, 116)의 가장자리 상면을 각각 노출시키는 제1, 제2 및 제3 개구들(135, 145, 155)과, 제13 절연막 패턴(118)의 상면을 부분적으로 노출시키는 제10 개구(도시되지 않음)가 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 제10 개구는 상기 제4 방향으로 연장되며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다. 또한, 제1 단결정 반도체 막 패턴(122) 상에 리세스들(131)이 형성되고, 상기 제2 방향을 기준으로 제3 단결정 반도체 막 패턴(126)의 양 측부들의 두께가 감소될 수 있다.
제1 및 제2 코어들(132, 134)은 <100> 결정 방향과 평행한 상기 제3 방향으로 연장되도록 형성될 수 있고, 제3 및 제4 코어들(142, 144)은 <100> 결정 방향과 평행한 상기 제3 및 제1 방향으로 연장되도록 형성될 수 있으며, 제5 코어(156)는 <110> 결정 방향과 평행한 상기 제2 방향으로 연장되도록 형성될 수 있고, 액티브 층(129)은 <110> 결정 방향과 평행한 상기 제4 방향으로 연장되도록 형성될 수 있다.
도 34를 참조하면, 도 13 내지 도 17 및 도 2를 참조로 설명한 공정들과 유사한 공정들을 수행한다.
이에 따라, 제1 절연막 패턴(112) 상부에 제4 절연막 패턴(192)이 형성되어 이들이 함께 제1 클래딩(202)을 정의할 수 있고, 제2 절연막 패턴(114) 상부에 제5 절연막 패턴(194)이 형성되어 이들이 함께 제2 클래딩(204)을 정의할 수 있으며, 제3 절연막 패턴(116) 상부에 제6 절연막 패턴(196)이 형성되어 이들이 함께 제3 클래딩(206)을 정의할 수 있다. 한편, 제13 절연막 패턴(118) 상부에는 제14 절연막 패턴(198)이 형성될 수 있다. 제4 내지 제6 절연막 패턴들(192, 194, 196) 및 제14 절연막 패턴(198)의 총합은 실질적으로 제2 절연막(190)일 수 있다.
또한, 제5 코어(156)의 양 측부들에는 제1 및 제2 불순물 영역들(156a, 156b)이 형성되고, 제6 절연막 패턴(196)을 관통하여 제1 및 제2 불순물 영역들(156a, 156b)에 접촉하는 플러그들(210) 및 플러그들(210)에 접촉하는 전극들(220)이 형성될 수 있다.
도 35를 참조하면, 전극들(220)을 커버하는 제5 절연막(240)을 제2 절연막(190) 상에 형성한다. 제5 절연막(240)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄소 질화물 등과 같은 절연 물질을 사용하여 형성할 수 있다.
이후, 제2 영역(B)에서 액티브 층(129) 상면이 노출되도록, 제5 절연막(240) 및 제14 절연막 패턴(198)의 일부를 제거한다. 이에 따라, 액티브 층들(129)을 감싸는 제14 절연막 패턴(198)의 일부가 잔류하며, 이를 소자 분리막 패턴(199)으로 정의한다.
다시 도 29 및 도 30을 참조하면, 제2 영역(B)에서 노출된 액티브 층(129) 및 소자 분리막 패턴(119) 상에 상기 제2 방향으로 연장되는 게이트 구조물(250)을 형성하고, 게이트 구조물(250) 측벽에 스페이서(260)를 형성한 후, 게이트 구조물(250)에 인접한 액티브 층(129) 상부에 제9 불순물 영역들(270)을 형성한다.
구체적으로, 액티브 층(129), 소자 분리막 패턴(119) 및 제5 절연막(240) 상에 게이트 절연막, 게이트 도전막 및 게이트 마스크 막을 순차적으로 형성하고, 제4 포토레지스트 패턴(도시되지 않음)을 사용하는 건식 식각 공정을 통해 상기 게이트 마스크 막, 상기 게이트 도전막 및 상기 게이트 절연막을 패터닝함으로써, 액티브 층(129) 및 소자 분리막(119) 상에 순차적으로 적층된 게이트 절연막 패턴(252), 게이트 전극(254) 및 게이트 마스크(256)를 포함하는 게이트 구조물(250)을 형성할 수 있다. 예시적인 실시예들에 있어서, 게이트 구조물(250)은 상기 제4 방향을 따라 복수 개로 형성될 수 있다.
이후, 게이트 구조물(250)을 커버하는 스페이서 막을 액티브 층(129), 소자 분리막 패턴(119) 및 제5 절연막(240) 상에 형성하고, 이를 이방성 식각 공정을 통해 식각함으로써, 게이트 구조물(250) 측벽에 스페이서(260)를 형성할 수 있다.
이후 이온 주입 공정을 통해, 게이트 구조물(250)에 인접한 액티브 층(129) 상부에 제9 불순물 영역들(270)을 형성할 수 있다. 제9 불순물 영역들(270)은 p형 혹은 n형 불순물이 도핑될 수 있다.
액티브 층(129)은 많은 결정 결함을 가질 수 있으므로, 제9 불순물 영역들(270) 사이에 형성되는 채널을 통해 이동하는 캐리어는 우수한 모빌리티(mobility)를 가질 수 있다. 이에 따라, 액티브 층(129)을 포함하는 상기 전기 집적 회로는 우수한 전기적 특성을 가질 수 있다.
한편, 도시하지는 않았으나, 도 18에 도시된 광 집적 회로와 도 29 및 도 30에 도시된 전기 집적 회로를 포함하는 반도체 장치 및 도 22에 도시된 광 집적 회로와 도 29 및 도 30에 도시된 전기 집적 회로를 포함하는 반도체 장치도 구현 가능함은 당업자에게 자명하다고 할 것이며, 이 역시 본 발명의 범위에 포함될 수 있다.
도 36은 예시적인 실시예들에 따른 광 집적 회로 및 전기 집적 회로를 구비하는 반도체 장치를 설명하기 위한 평면도이다. 상기 광 집적 회로는 도 26을 참조로 설명한 광 집적 회로와 실질적으로 동일하거나 유사하고, 상기 전기 집적 회로는 도 29 및 도 30을 참조로 설명한 전기 집적 회로와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
상기 광 집적 회로는 제1 기판(100)의 제1 영역(A)에 형성된다. 상기 광 집적 회로는 광 커플러(300), 광 도파로(400) 및 위상 변조기(530)를 포함한다.
상기 반도체 장치의 전기 집적 회로는 제1 기판(100)의 제2 영역(B)에 형성된다. 상기 전기 집적 회로는 액티브 층(129) 및 소자 분리막 패턴(119) 상에 형성된 게이트 구조물(250), 게이트 구조물(250)의 측벽에 형성된 스페이서(260) 및 게이트 구조물(250)에 인접한 액티브 층(129) 상부에 형성된 제9 불순물 영역들(270)을 포함한다.
도 37은 예시적인 실시예들에 따른 광 집적 회로 및 전기 집적 회로를 구비하는 반도체 장치를 설명하기 위한 평면도이다. 상기 광 집적 회로는 도 27을 참조로 설명한 광 집적 회로와 실질적으로 동일하거나 유사하고, 상기 전기 집적 회로는 도 29 및 도 30을 참조로 설명한 전기 집적 회로와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
상기 광 집적 회로는 제2 기판(105)의 제1 영역(A)에 형성된다. 상기 광 집적 회로는 광 커플러(300), 광 도파로(400) 및 위상 변조기(500)를 포함한다.
상기 반도체 장치의 전기 집적 회로는 제2 기판(105)의 제2 영역(B)에 형성된다. 상기 전기 집적 회로는 액티브 층(129) 및 소자 분리막 패턴(119) 상에 형성된 게이트 구조물(250), 게이트 구조물(250)의 측벽에 형성된 스페이서(260) 및 게이트 구조물(250)에 인접한 액티브 층(129) 상부에 형성된 제9 불순물 영역들(270)을 포함한다.
도 38은 예시적인 실시예들에 따른 광 집적 회로 및 전기 집적 회로를 구비하는 반도체 장치를 설명하기 위한 평면도이다. 상기 광 집적 회로는 도 28을 참조로 설명한 광 집적 회로와 실질적으로 동일하거나 유사하고, 상기 전기 집적 회로는 도 29 및 도 30을 참조로 설명한 전기 집적 회로와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
상기 광 집적 회로는 제2 기판(105)의 제1 영역(A)에 형성된다. 상기 광 집적 회로는 광 커플러(300), 광 도파로(400) 및 위상 변조기(530)를 포함한다.
상기 반도체 장치의 전기 집적 회로는 제2 기판(105)의 제2 영역(B)에 형성된다. 상기 전기 집적 회로는 액티브 층(129) 및 소자 분리막 패턴(119) 상에 형성된 게이트 구조물(250), 게이트 구조물(250)의 측벽에 형성된 스페이서(260) 및 게이트 구조물(250)에 인접한 액티브 층(129) 상부에 형성된 제9 불순물 영역들(270)을 포함한다.
본 발명의 실시예들에 따른 광 집적 회로의 수동 소자는 상대적으로 결정 결함이 적은 단결정 반도체 물질을 포함하고, 능동 소자는 상대적으로 결정 결함이 많은 단결정 반도체 물질을 포함할 수 있다. 이에 따라, 상기 수동 소자는 광 신호 전송에 있어서 저손실 특성을 가질 수 있고, 상기 능동 소자는 광 신호 전송에 있어서 고속 전송 특성을 가질 수 있다. 전술한 특징을 갖는 광 집적 회로라면 마하 젠더 변조기 이외의 다른 변조기, 예를 들어, 링(ring) 타입의 변조기 등에도 본원 발명의 사상이 적용될 수 있을 것이다.
나아가, 본 발명의 실시예들에 따른 반도체 장치는 상기 광 집적 회로와 함께 전기 집적 회로, 예를 들어 트랜지스터를 포함하는 전기 집적 회로를 함께 구비할 수 있다. 이때, 상기 트랜지스터는 상대적으로 결정 결함이 많은 단결정 반도체 물질을 포함하는 채널을 구비하며, 이에 따라 캐리어의 모빌리티가 향상될 수 있다. 상기 반도체 장치는 전술한 특징을 갖는 전기 집적 회로로서 각종 메모리 회로를 포함할 수 있다.
100, 105: 제1, 제2 기판
102, 104, 106, 108: 제1 내지 제3, 제5 트렌치
103, 107: 제1, 제2 노치
112, 114, 116, 192, 194, 196, 182, 184, 186, 232, 234, 236, 118, 198: 제1 내지 제14 절연막 패턴 120: 비정질 반도체 막
122, 124, 126, 128: 제1 내지 제4 단결정 반도체 막 패턴
129: 액티브 층 131: 리세스들
132, 134, 142, 144, 156, 166, 176, 157: 제1 내지 제8 코어
135, 145, 155, 191, 193, 165, 175: 제1 내지 제6, 제9 개구
156a, 156b, 168a, 168b, 176a, 176b: 제1 내지 제6 불순물 영역
190, 230, 240: 제1, 제4, 제5 절연막 199; 소자 분리막 패턴
202, 204, 206, 242, 244, 246, 207: 제1 내지 제7 클래딩
210: 플러그들 220: 전극들
250: 게이트 구조물 260: 스페이서
270: 제9 불순물 영역 300: 광 커플러
302, 304, 312: 제1 내지 제3 커플러 400: 광 도파로
402, 404, 414: 제1, 제2, 제4 도파로
500, 510, 520, 530: 위상 변조기 600: 광 간섭계
602, 604: 제1, 제2 간섭계

Claims (15)

  1. 단결정 반도체 물질을 포함하는 기판;
    상기 기판의 <100> 결정 방향으로 상기 기판 상에 연장되고, 상기 단결정 반도체 물질을 포함하는 수동 소자; 및
    상기 기판의 <110> 결정 방향으로 상기 기판 상에 연장되고, 상기 단결정 반도체 물질을 포함하는 능동 소자를 구비하는 광 집적 회로.
  2. 제1항에 있어서, 상기 수동 소자는 광 도파로(optical waveguide)를 포함하고, 상기 능동 소자는 상기 광 도파로에 연결된 위상 변조기를 포함하는 것을 특징으로 하는 광 집적 회로.
  3. 제2항에 있어서, 상기 광 도파로는,
    상기 단결정 반도체 물질을 포함하며, 상기 기판의 <100> 결정 방향으로 연장된 제1 코어(core); 및
    상기 제1 코어보다 낮은 굴절률을 가지며, 상기 제1 코어를 감싸는 제1 클래딩(cladding)을 포함하고,
    상기 위상 변조기는,
    상기 단결정 반도체 물질을 포함하고, 상기 기판의 <110> 결정 방향으로 연장되어 상기 제1 코어에 연결된 제2 코어;
    상기 제2 코어보다 낮은 굴절률을 가지며, 상기 제2 코어를 감싸는 제2 클래딩; 및
    상기 제2 코어에 전기적으로 연결된 전극을 포함하는 것을 특징으로 하는 광 집적 회로.
  4. 제2항에 있어서, 상기 수동 소자는 상기 광 도파로에 연결된 광 커플러(optical coupler)를 더 포함하는 것을 특징으로 하는 광 집적 회로.
  5. 제2항에 있어서, 상기 광 도파로는 제1 도파로 및 제2 도파로를 포함하고, 상기 제1 도파로는 상기 위상 변조기에 연결된 것을 특징으로 하는 광 집적 회로.
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  10. 단결정 반도체 물질을 포함하는 제1 코어; 및
    상기 제1 코어보다 낮은 굴절률을 가지며, 상기 제1 코어를 감싸는 제1 클래딩을 포함하는 광 도파로; 및
    상기 단결정 반도체 물질을 포함하되 상기 제1 코어에 비해 많은 결정 결함을 가지며, 상기 제1 코어에 연결된 제2 코어;
    상기 제1 코어보다 낮은 굴절률을 가지며, 상기 제2 코어를 감싸는 제2 클래딩; 및
    상기 제2 코어에 전기적으로 연결된 전극을 포함하는 위상 변조기를 구비하는 광 집적 회로.
  11. 제10항에 있어서, 상기 제1 코어의 연장 방향과 상기 제2 코어의 연장 방향은 서로 45도 혹은 135도의 각도를 형성하는 것을 특징으로 하는 광 집적 회로.
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