KR20170056256A - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명의 기술적 사상에 의한 반도체 소자는, 제1 방향으로 연장되는 제1 활성 영역 및 제2 방향으로 연장되면서 상기 제1 활성 영역과 연결되는 제2 활성 영역을 포함하는 기판; 상기 제1 및 제2 활성 영역을 각각 교차하는 제1 및 제2 게이트 구조물; 상기 제1 및 제2 게이트 구조물의 일측에서 상기 제1 및 제2 활성 영역이 연결되는 영역에 형성된 제1 불순물 영역; 상기 제1 게이트 구조물의 타측에서, 상기 제1 활성 영역에 형성된 제2 불순물 영역; 상기 제2 게이트 구조물의 타측에서, 상기 제2 활성 영역에 형성된 제3 불순물 영역;을 포함할 수 있다.

Description

반도체 소자 및 그 제조 방법{Semiconductor device and method for manufacturing the same}
본 발명의 기술적 사상은 반도체 소자 및 이의 제조 방법에 관한 것으로, 더욱 상세하게는 트랜지스터를 포함하는 반도체 소자 및 이의 제조 방법에 관한 것이다.
전자 기기의 성능 향상을 위하여 전자 기기에 포함되는 반도체 소자의 고속화가 필요하다. 다만, 반도체 소자의 미세화가 심화됨에 따라, 구동 속도를 향상시키는 기술이 한계에 다다르고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는, 고속으로 구동하는 트랜지스터를 포함하는 반도체 소자를 제공하는 것이다. 또한, 고속 및 저속으로 구동하도록 제어가 가능한 트랜지스터를 포함하는 반도체 소자를 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 반도체 소자는, 제1 방향으로 연장되는 제1 활성 영역 및 제2 방향으로 연장되면서 상기 제1 활성 영역과 연결되는 제2 활성 영역을 포함하는 기판; 상기 제1 및 제2 활성 영역을 각각 교차하는 제1 및 제2 게이트 구조물; 상기 제1 및 제2 게이트 구조물의 일측에서, 상기 제1 및 제2 활성 영역이 연결되는 영역에 형성된 제1 불순물 영역; 상기 제1 게이트 구조물의 타측에서, 상기 제1 활성 영역에 형성된 제2 불순물 영역; 상기 제2 게이트 구조물의 타측에서, 상기 제2 활성 영역에 형성된 제3 불순물 영역;을 포함할 수 있다.
일부 실시예들에서, 상기 제2 및 제3 불순물 영역 중 어느 하나는 상기 제1 불순물 영역에 도핑된 불순물과 동일한 도전형의 불순물로 도핑되고, 다른 하나는 상기 제1 불순물 영역에 도핑된 불순물과 다른 도전형의 불순물로 도핑되는 것을 특징으로 하는 반도체 소자일 수 있다.
일부 실시예들에서, 상기 기판 중 상기 제1 게이트 구조물과 대향하는 영역은 상기 제2 불순물 영역에 도핑된 불순물과 다른 도전형을 가지고, 상기 기판 중 상기 제2 게이트 구조물과 대향하는 영역은 상기 제3 불순물 영역에 도핑된 불순물과 다른 도전형을 가지며, 상기 제1 불순물 영역의 불순물 농도는, 상기 기판 중 상기 제1 불순물 영역과 동일한 도전형을 가지는 영역의 불순물 농도보다 낮은 것을 특징으로 하는 반도체 소자일 수 있다.
일부 실시예들에서, 상기 제1 활성 영역, 상기 제1 게이트 구조물, 및 상기 제1 및 제2 불순물 영역은 N형 트랜지스터를 이루고, 상기 제2 활성 영역, 상기 제2 게이트 구조물, 및 상기 제1 및 제3 불순물 영역은 P형 트랜지스터를 이루는 것을 특징으로 하는 반도체 소자일 수 있다.
일부 실시예들에서, 상기 제1 내지 제3 불순물 영역들은 모두 동일한 도전형의 불순물로 도핑되는 것을 특징으로 하는 반도체 소자일 수 있다.
일부 실시예들에서, 상기 제1 내지 제3 불순물 영역의 상부에 각각 형성되는 제1 내지 제3 콘택 플러그를 더 포함하는 것을 특징으로 하는 반도체 소자일 수 있다.
일부 실시예들에서, 상기 제1 및 제2 게이트 구조물은 서로 연결되어 있는 것을 특징으로 하는 반도체 소자일 수 있다.
일부 실시예들에서, 상기 제1 및 제2 활성 영역은 상기 기판으로부터 돌출된 핀형(fin-type) 활성 영역인 것을 특징으로 하는 반도체 소자일 수 있다.
일부 실시예들에서, 상기 제1 활성 영역은 상기 기판의 상면으로부터 이격되는 제1 나노 와이어 패턴과, 상기 제1 나노 와이어 패턴의 양 단부에 각각 연결되는 제1 및 제2 반도체 구조물을 포함하고, 상기 제2 활성 영역은 상기 기판의 상면으로부터 이격되는 제2 나노 와이어 패턴과, 상기 제2 나노 와이어 패턴의 양 단부에 각각 연결되는 상기 제1 및 제3 반도체 구조물을 포함하는 것을 특징으로 하는 반도체 소자일 수 있다.
일부 실시예들에서, 상기 기판은 상기 제1 및 제2 활성 영역이 연결되는 영역으로부터 상기 제1 방향으로 연장되는 제3 활성 영역 및 상기 제2 방향으로 연장되는 제4 활성 영역을 포함하고, 상기 제3 및 제4 활성 영역을 각각 교차하는 제3 및 제4 게이트 구조물;을 더 포함하고, 상기 제1 불순물 영역은 상기 제3 및 제4 게이트 구조물의 일측에서 상기 제1 내지 제4 활성 영역이 연결되는 영역에 형성되고, 상기 제3 게이트 구조물의 타측에서, 상기 제3 활성 영역에 형성된 제4 불순물 영역; 및 상기 제4 게이트 구조물의 타측에서, 상기 제4 활성 영역에 형성된 제5 불순물 영역;을 더 포함하는 반도체 소자일 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 반도체 소자는, 제1 방향으로 연장되는 제1 활성 영역 및 제2 방향으로 연장되면서 상기 제1 활성 영역과 연결되는 제2 활성 영역을 포함하는 기판; 및 상기 제1 및 제2 활성 영역을 각각 교차하는 제1 및 제2 게이트 구조물;을 포함하고, 상기 제1 활성 영역 및 상기 제1 게이트 구조물은 제1 트랜지스터를 이루고, 상기 제1 활성 영역 및 상기 제2 게이트 구조물은 제2 트랜지스터를 이루고, 상기 제1 및 제2 트랜지스터는 동일한 종류의 트랜지스터로서, N형 또는 P형 트랜지스터 중 어느 하나인 것을 특징으로 하는 반도체 소자일 수 있다.
일부 실시예들에서, 상기 제1 방향은 상기 기판의 결정 방향과 45도 기울어진 방향이고, 상기 제2 방향은 상기 기판의 결정 방향과 동일한 방향인 것을 특징으로 하는 반도체 소자일 수 있다.
일부 실시예들에서, 상기 제1 및 제2 방향은 0도 또는 180도 외의 사이각을 가지는 것을 특징으로 하는 반도체 소자일 수 있다.
일부 실시예들에서, 상기 제1 및 제2 트랜지스터 중 어느 하나는 고속 트랜지스터이고, 다른 하나는 저속 트랜지스터인 것을 특징으로 하는 반도체 소자일 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 반도체 소자는, 제1 방향으로 연장되는 제1 활성 영역 및 제2 방향으로 연장되면서 상기 제1 활성 영역과 연결되는 제2 활성 영역을 포함하는 기판; 상기 제1 및 제2 활성 영역을 각각 교차하는 제1 및 제2 게이트 구조물; 상기 제1 및 제2 게이트 구조물의 일측에서, 상기 제1 및 제2 활성 영역이 연결되고 불순물이 도핑되지 않은 제1 영역; 상기 제1 활성 영역 중 상기 제1 게이트 구조물의 타측에서 제1 도전형의 불순물이 도핑된 제2 영역; 상기 제2 활성 영역 중 상기 제2 게이트 구조물의 타측에서 제2 형 불순물이 도핑된 제3 영역;을 포함할 수 있다.
본 발명의 기술적 사상에 의한 반도체 소자는, n형 또는 p형 트랜지스터의 캐리어 이동 방향을 조정할 수 있는 구조를 채택하여 n형 또는 p형 트랜지스터가 각각 고속으로 구동할 수 있는 반도체 소자를 제공하는 것이다. 또한, 고속 및 저속으로 구동하도록 제어된 트랜지스터를 포함하는 반도체 소자를 제공하는 것이다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 개략적인 레이아웃이다.
도 2는 도 1의 반도체 소자가 형성되는 기판의 결정 방향에 대한 활성 영역의 연장 방향을 나타내는 도면이다.
도 3은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 사시도이다. 도 3은 도 1의 반도체 소자의 레이 아웃에 대응하는 구성을 예시한 것이다. 도 3의 A1-A1 선은 도 1의 A-A 선에 대응한다.
도 4 내지 도 7, 및 도 9는 각각 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 소자의 단면도들이다. 도 4 내지 도 6은 도 3의 A1-A1 선 단면에 대응하는 구성을 예시한 단면도들이다.
도 8은 도 7의 제1 방향으로 배치된 n형의 제1 트랜지스터와 제2 방향으로 연장된 제2 n형 트랜지스터의 전자 이동도를 나타낸 그래프이다.
도 10은 도 8의 제1 방향으로 연장된 제1 p형 트랜지스터와 제2 방향으로 배치된 p형의 제2 트랜지스터의 홀 이동도를 나타낸 그래프이다.
도 11은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 소자의 사시도이다. 도 11은 도 1의 반도체 소자의 레이 아웃에 대응하는 구성을 예시한 것이다. 도 11의 A2-A2 선은 도 1의 A-A 선에 대응한다.
도 12는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 단면도이다. 도 12는 도 11의 A2-A2 선 단면에 대응하는 구성을 예시한 단면도이다.
도 13은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 소자의 사시도이다. 도 13은 도 1의 반도체 소자의 레이 아웃에 대응하는 구성을 예시한 것이다. 도 13의 A3-A3 선은 도 1의 A-A 선에 대응한다.
도 14는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 소자의 단면도이다. 도 14는 도 13의 A3-A3 선 단면에 대응하는 구성을 예시한 단면도이다.
도 15는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 개략적인 레이아웃이다.
도 16a 및 도 16g는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 사시도들이다.
도 17a 및 도 17f는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 사시도들이다.
도 18a 및 도 18b는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 사시도들이다.
도 19는 본 발명의 일 실시예에 따른 반도체 소자인 CMOS 인버터의 회로도이다.
도 20은 본 발명의 일 실시예에 따른 반도체 소자인 CMOS NAND 회로의 회로도이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러 가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들에 대한 설명은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 첨부된 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기를 실제보다 확대하여 도시한 것이며, 각 구성 요소의 비율은 과장되거나 축소될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "상에" 있다거나 "접하여" 있다고 기재된 경우, 다른 구성 요소에 상에 직접 맞닿아 있거나 또는 연결되어 있을 수 있지만, 중간에 또 다른 구성 요소가 존재할 수 있다고 이해되어야 할 것이다. 반면, 어떤 구성 요소가 다른 구성 요소의 "바로 위에" 있다거나 "직접 접하여" 있다고 기재된 경우에는, 중간에 또 다른 구성 요소가 존재하지 않는 것으로 이해될 수 있다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 예를 들면, "～사이에"와 "직접 ～사이에" 등도 마찬가지로 해석될 수 있다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용될 수 있다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
단수의 표현은 문맥상 명백하게 다르게 표현하지 않는 한, 복수의 표현을 포함한다. "포함한다" 또는 "가진다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하기 위한 것으로, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들이 부가될 수 있는 것으로 해석될 수 있다.
본 발명의 실시예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자(10)의 개략적인 레이아웃이다.
도 2는 도 1의 반도체 소자(10)가 형성되는 기판(SUB)의 결정 방향에 대한 활성 영역의 연장 방향을 나타내는 도면이다.
도 1 및 도 2를 참조하면, 기판(SUB)은 제1 방향으로 연장되는 제1 활성 영역(AC1) 및 제2 방향으로 연장되면서 상기 제1 활성 영역(AC1)과 연결되는 제2 활성 영역(AC2)을 포함할 수 있다. 상기 제1 및 제2 활성 영역(AC1, AC2)은 소자 분리막(미도시)에 의해 정의될 수 있다. 상기 제1 및 제2 활성 영역(AC1, AC2)은 핀(fin) 형상의 활성 영역, 나노 와이어(nano-wire) 채널 구조를 포함하는 활성 영역, 및 평판(planar) 형상의 활성 영역 등의 다양한 구조일 수 있으며, 이에 대해서는 도 4 내지 도 14를 참조하여 상세히 설명하도록 한다.
이 때, 상기 기판(SUB)의 결정 방향(crystalline direction)은 <110> 방향일 수 있다. 또한, 상기 제2 활성 영역(AC2)의 상기 제2 방향은 상기 기판(SUB)의 결정 방향과 같은 <110> 방향으로 형성될 수 있고, 상기 제1 활성 영역(AC1)의 상기 제1 방향은 상기 제2 방향과는 45도 기울어진 <100> 방향으로 형성될 수 있다.
상기 기판(SUB) 상에는 상기 제1 및 제2 활성 영역(AC1, AC2)을 각각 교차하는 제1 및 제2 게이트 구조물(G1, G2)이 형성될 수 있다. 상기 제1 및 제2 게이트 구조물(G1, G2)은 서로 연결될 수 있으나, 이에 한정되는 것은 아니다. 상기 제1 및 제2 게이트 구조물(G1, G2)은 서로 분리될 수 있다.
상기 제1 및 제2 게이트 구조물(G1, G2)의 일측에서, 상기 제1 및 제2 활성 영역(AC1, AC2)이 연결되는 영역에 제1 불순물 영역(R1)이 형성될 수 있다. 또한, 상기 제1 게이트 구조물(G1)의 타측에서, 상기 제1 활성 영역(AC1)에 제2 불순물 영역(R2)이 형성될 수 있다. 또한, 상기 제2 게이트 구조물(G2)의 타측에서, 상기 제2 활성 영역(AC2)에 제3 불순물 영역(R3)이 형성될 수 있다. 상기 제1 내지 제3 불순물 영역(R1 내지 R3)은 각각 소스/드레인 영역으로 기능할 수 있다.
이 때, 상기 제2 및 제3 불순물 영역(R2, R3) 중 어느 하나는 상기 제1 불순물 영역(R1)에 도핑된 불순물과 동일한 도전형의 불순물로 도핑되고, 다른 하나는 상기 제1 불순물 영역(R1)에 도핑된 불순물과 다른 도전형의 불순물로 도핑될 수 있다. 예를 들어, 상기 제1 불순물 영역(R1)은 n형의 불순물로 도핑될 수 있으며, 상기 제2 불순물 영역(R2)은 상기 제1 불순물 영역(R1)과 동일한 n형의 불순물로 도핑되며, 상기 제3 불순물 영역(R3)은 상기 제1 불순물 영역(R1)과는 다른 p형의 불순물이 도핑될 수 있다.
상기 기판(SUB) 중 상기 제1 및 제2 불순물 영역(R1, R2) 사이에서 상기 제1 게이트 구조물(G1)과 대향하는 영역은, 상기 제2 불순물 영역(R2)에 도핑된 불순물과 다른 도전형을 가지도록 웰(well) 또는 불순물 영역 등을 포함할 수 있다. 마찬가지로, 상기 기판(SUB) 중 상기 제1 및 제3 불순물 영역(R1, R3) 사이에서 상기 제2 게이트 구조물(G2)과 대향하는 영역은, 상기 제3 불순물 영역(R3)에 도핑된 불순물과 다른 도전형을 가지도록 웰 또는 불순물 영역 등을 포함할 수 있다. 예를 들어, 상기 제2 불순물 영역(R2)이 n형의 불순물로 도핑된 경우, 상기 기판(SUB) 중 상기 제1 및 제2 불순물 영역(R1, R2) 사이에서 상기 제1 게이트 구조물(G1)과 대향하는 영역은 p형 불순물을 가지는 웰을 포함할 수 있다. 마찬가지로, 상기 제3 불순물 영역(R3)이 p형의 불순물로 도핑된 경우, 상기 기판(SUB) 중 상기 제1 및 제3 불순물 영역(R1, R3) 사이에서 상기 제2 게이트 구조물(G2)과 대향하는 영역은 n형 불순물을 가지는 웰을 포함할 수 있다.
이 때, 상기 제1 불순물 영역(R1)의 불순물 농도는, 상기 기판(SUB) 중 상기 제1 불순물 영역(R1)과 동일한 도전형을 가지는 영역의 불순물 농도보다 낮을 수 있다. 즉, 상기 예를 참조하면, 상기 제1 불순물 영역(R1)의 n형 불순물 농도는, 상기 기판(SUB) 중 제1 및 제2 불순물 영역(R1, R2) 사이에서 상기 제2 게이트 구조물(G2)과 대향하는 영역에 형성된 n형 웰의 n형 불순물 농도보다 낮을 수 있다.
이에 따라, 상기 제1 활성 영역(AC1), 상기 제1 게이트 구조물(G1), 및 상기 제1 및 제2 불순물 영역(R1, R2)으로 이루어지는 제1 트랜지스터(Tr1)은 n형 트랜지스터로 구동될 수 있다. 또한, 상기 제2 활성 영역(AC2), 상기 제2 게이트 구조물(G2), 및 상기 제1 및 제3 불순물 영역(R1, R3)로 이루어지는 제2 트랜지스터(Tr2)는 p형 트랜지스터로 구동될 수 있다.
상기 기판(SUB)의 결정 방향은 캐리어의 유효 이동도(effective mobility)에 영향을 미칠 수 있다. 전술한 바와 같이, 상기 기판(SUB)이 <100> 결정 방향을 가질 때, n형의 상기 제1 트랜지스터(Tr1)의 제1 활성 영역(AC1)은 제1 방향, 즉 <100> 방향으로 연장될 수 있다. 이 경우, 상기 n형의 제1 트랜지스터(Tr1)의 주 캐리어인 전자가 <100> 방향으로 이동하게 되므로, <110> 방향으로 이동할 때보다 전자의 유효 이동도가 증대될 수 있다. 또한, p형의 상기 제2 트랜지스터(Tr2)는 제2 방향, 즉 <110> 방향으로 연장될 수 있다. 이 경우, 상기 p형의 제2 트랜지스터(Tr2)의 주 캐리어인 홀이 <110> 방향으로 이동하게 되므로, <100> 방향으로 이동할 때보다 홀의 유효 이동도가 증대될 수 있다.
즉, 상기 반도체 소자(10)는 n형의 제1 트랜지스터(Tr1) 및 p형의 제2 트랜지스터(Tr2) 각각의 주 캐리어가 동일한 기판(SUB) 내에서 최선의 유효 이동도를 가지도록 형성됨으로써 성능이 향상될 수 있다.
또한, 상기 제1 및 제2 트랜지스터(Tr1, Tr2)는 제1 불순물 영역(R1)을 공유함으로서, 상기 제1 및 제2 트랜지스터(Tr1, Tr2)를 포함하는 반도체 소자(10)의 구조를 단순화할 수 있다.
상기 예에서는 상기 제1 및 제2 불순물 영역(R1, R2)이 n형의 불순물로 도핑되고, 상기 제3 불순물 영역(R3)이 p형의 불순물로 도핑된 것을 예시하였으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 일부 실시예들에서, 상기 제1 불순물 영역(R1)이 n형의 불순물로 도핑되고, 상기 제2 및 제3 불순물 영역(R2, R3)이 p형의 불순물로 도핑될 수 있다. 다른 실시예들에서, 상기 제1 불순물 영역(R1)은 공정에 의한 의도적인 불순물 주입 공정에 의한 불순물을 포함하지 않을 수 있다. 다른 실시예들에서, 상기 제1 내지 제3 불순물 영역(R1, R2, R3)는 모두 동일한 도전형의 불순물로 도핑될 수 있다. 즉, 상기 제1 내지 제3 불순물 영역(R1, R2, R3)은 모두 n형의 불순물로 도핑되거나, 모두 p형의 불순물로 도핑될 수 있다. 이에 대해서는 도 4 내지 도 10을 참조하여 상세히 설명하도록 한다.
상기 제1 내지 제3 불순물 영역(R1, R2, R3)의 상부에는 각각 제1 내지 제3 콘택 플러그(C1, C2, C3)가 형성될 수 있다. 상기 제1 내지 제3 콘택 플러그(C1, C2, C3)에는 소스/드레인 전압이 인가될 수 있다.
도 3은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자(100)의 사시도이다. 도 3의 반도체 소자(100)는 도 1의 반도체 소자(10)의 레이 아웃에 대응하는 구성을 핀 전계 효과 트랜지스터(Fin Field-Effect Transistor) 구조로 예시한 것이다. 도 3의 제1 및 제2 핀형 구조물(105a, 105b) 및 상기 제1 및 제2 핀형 구조물(105a, 105b) 상의 제1 내지 제3 성장층(113, 115, 117)은 도 1의 제1 및 제2 활성 영역(AC1, AC2)과 대응될 수 있다. 제1 및 제2 게이트 구조물(108a, 109a, 108b, 109b)은 도 1의 제1 및 제2 게이트 구조물(G1, G2)과 대응될 수 있다. 제1 내지 제3 콘택 플러그(121a, 121b, 121c)는 도 1의 제1 내지 제3 콘택 플러그(C1, C2, C3)와 각각 대응될 수 있다. 도 3의 A1-A1 선은 도 1의 A-A 선에 대응한다. 도 16c는 제1 및 제2 핀형 구조물(105a, 105b) 상에 제1 내지 제3 성장층(113, 115, 117) 및 제1 및 제2 게이트 구조물(108a, 109a, 108b, 109b)을 형성하기 전의 결과물을 나타낸 것으로, 제1 및 제2 핀형 구조물(105a, 105b)의 설명 편의를 위해 함께 참조하도록 한다.
도 3을 참조하면, 반도체 소자(100)는 기판(101), 핀형 구조물(105), 소자 분리막(107), 제1 게이트 구조물(108a, 109a) 및 제2 게이트 구조물(108b, 109b), 제1 내지 제3 성장층(113, 115, 117), 및 제1 내지 제3 콘택 플러그(121a, 121b, 121c)를 포함할 수 있다.
상기 기판(101)은 벌크(bulk) 웨이퍼 또는 SOI(Silicon-on-insulator) 웨이퍼를 기초로 형성될 수 있다. 상기 기판(101)은 실리콘(Si), 저마늄(Ge) 등의 Ⅳ족 반도체, 실리콘저마늄(SiGe), 실리콘카바이드(SiC) 등의 Ⅳ-Ⅳ족 화합물 반도체, 또는 갈륨아세나이드(GaAs), 인듐아세나이드(InAs), 인듐포스파이드(InP) 등의 Ⅲ-Ⅴ족 화합물 반도체, 또는 이들의 조합을 포함할 수 있다. 또한, 상기 기판(101)은 에피택셜(Epitaxial) 웨이퍼, 폴리시드(Polished) 웨이퍼, 열처리된(Annealed) 웨이퍼 등을 기초로 할 수 있다.
상기 기판(101)은 p형 불순물 이온을 포함한 p형 기판, 또는 n형 불순물 이온을 포함한 n형 기판일 수 있다. 또한, 상기 기판(101)은 불순물 이온들을 고농도로 도핑하여 형성한 웰(Well) 또는 불순물이 도핑된 구조물을 부분적으로 포함할 수 있다.
도 16c를 함께 참조하면, 상기 기판(101) 상에는 핀형 구조물(105)이 형성될 수 있다. 구체적으로, 상기 핀형 구조물(105)은 제1 및 제2 방향으로 각각 연장되는 제1 및 제2 핀형 구조물(105a, 105b)을 포함할 수 있다.
상기 제1 및 제2 핀형 구조물(105a, 105b)은 제1 및 제2 게이트 구조물(108a, 109a, 108b, 109b)과 오버랩되는 영역에서 상기 제1 및 제2 핀형 구조물(105a, 105b)의 상측 일부분이 상기 소자 분리막(107) 상면으로 돌출된 돌출부를 포함할 수 있다. 이에 따라 상기 제1 및 제2 게이트 구조물(108a, 109a, 108b, 109b)은 상기 제1 및 제2 핀형 구조물(105a, 105b)의 돌출부의 양 측면 및 상면과 접하도록 형성될 수 있다.
또한, 상기 제1 및 제2 핀형 구조물(105a, 105b)은 제1 및 제2 게이트 구조물(108a, 109a, 108b, 109b)과 오버랩되지 않는 영역에서 상기 소자 분리막(107)의 상면과 동일한 상면을 갖도록 리세스된 베이스부를 포함할 수 있다. 상기 핀형 구조물(105)의 돌출부는 트랜지스터로서 구동할 때 채널(channel)이 형성되는 활성 영역일 수 있다. 상기 제1 및 제2 핀형 구조물(105a, 105b)은 상기 기판(101)의 일부인 것으로 도시하였으나, 상기 기판(101)으로부터 성장한 에피층(epitacial layer)을 포함할 수 있다.
상기 기판(101)의 결정 방향은 <110> 방향일 수 있다. 이 때, 상기 제1 핀형 구조물(105a)의 상기 제1 방향은 상기 기판(101)의 결정 방향과는 45도 기울어진 <100> 방향으로 형성될 수 있고, 상기 제2 핀형 구조물(105a, 105b)의 상기 제2 방향은 상기 기판(101)의 결정 방향과 동일한 <110> 방향으로 형성될 수 있다.
상기 기판(101) 상에는 상기 제1 및 제2 핀형 구조물(105a, 105b)을 한정하는 소자 분리막(107)이 형성될 수 있다. 상기 소자 분리막(107)은 상기 제1 및 제2 핀형 구조물(105a, 105b)의 사이를 채우고, 상기 제1 및 제2 핀형 구조물(105a, 105b)의 돌출부의 상측 일부분이 상기 소자 분리막(107) 위로 돌출되도록 형성될 수 있다. 상기 소자 분리막(107)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 또는 이들의 조합으로 이루어질 수 있다.
상기 제1 및 제2 게이트 구조물(108a, 109a, 108b, 109b)은 상기 소자 분리막(107) 상에서 상기 제1 및 제2 핀형 구조물(105a, 105b)을 각각 교차하도록 연장될 수 있다. 도 16c를 함께 참조하면, 상기 제1 게이트 구조물(108a, 109a)은 상기 제1 핀형 구조물(105a)을 교차하도록 형성되고, 상기 제2 게이트 구조물(108b, 109b)은 상기 제2 핀형 구조물(105b)을 교차하도록 형성될 수 있다. 상기 제1 게이트 구조물(108a, 109a)은 상기 제1 방향과 수직하고, 상기 제2 게이트 구조물(108b, 109b)은 상기 제2 방향과 수직하게 형성될 수 있으나, 이에 한정되는 것은 아니다.
상기 제1 및 제2 게이트 구조물(108a, 109a, 108b, 109b)은 측벽 및 하면에 컨포멀하게 형성된 게이트 절연막(108a, 108b)과, 상기 게이트 절연막(108a, 108b) 상에 형성된 게이트 전극층(109a, 109b)을 포함할 수 있다. 상기 게이트 절연막(108a, 108b)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, ONO(oxide/nitride/oxide), 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막(high-k dielectric film), 또는 이들의 조합으로 이루어질 수 있다.
상기 게이트 전극층(109a, 109b)은 복수의 층들을 포함할 수 있으며, 복수의 층들은 상기 게이트 절연막(108a, 108b)의 측벽 및 하면을 컨포멀하게 덮도록 형성될 수 있다. 예를 들어, 상기 게이트 전극층(109a, 109b)은 일함수를 조절하는 제1 금속층과, 상기 제1 금속층 상에서 나머지 공간을 채우는 제2 금속층을 포함할 수 있다. 상기 제1 금속층은 TiN, TaN, TiC, 및 TaC 중 적어도 하나를 포함할 수 있다. 상기 제2 금속층은 W 또는 Al을 포함할 수 있다. 상기 게이트 전극층(109a, 109b)은 반도체층으로 이루어질 수 있다.
상기 제1 내지 제3 성장층(113, 115, 117)은 상기 제1 및 제2 핀형 구조물(105a, 105b)의 베이스부 상에 각각 형성될 수 있다. 상기 제1 성장층(113)은, 상기 제1 및 제2 게이트 구조물(108a, 109a, 108b, 109b)의 일측 에서 상기 제1 및 제2 핀형 구조물(105a, 105b) 상에 형성될 수 있다. 상기 제1 성장층(113)은 상기 제1 및 상기 제2 핀형 구조물(105a, 105b)이 연결되는 영역에 형성된 제1 불순물 영역을 포함할 수 있다.
상기 제2 성장층(115)은, 상기 제1 게이트 구조물(108a, 109a)의 타측에서, 상기 제1 핀형 구조물(105a) 상에 형성될 수 있다. 상기 제1 및 제2 성장층(113, 115)은 상기 제1 게이트 구조물(105a)의 양 측에서 소스/드레인 전압이 인가되는 소스/드레인 영역일 수 있다. 상기 제2 성장층(115)은 제2 불순물 영역을 포함할 수 있다. 즉, 상기 제1 핀형 구조물(105a), 상기 제1 게이트 구조물(108a, 109a), 및 상기 제1 및 제2 불순물 영역을 각각 포함한 상기 제1 및 제2 성장층(113, 115)은 제1 트랜지스터(Tr1)로 구동할 수 있다.
상기 제3 성장층(117)은, 상기 제2 게이트 구조물(108b, 109b)의 타측에서, 상기 제2 핀형 구조물(105b) 상에 형성될 수 있다. 상기 제1 및 제3 성장층(113, 117)은 상지 제2 게이트 구조물(105b)의 양 측에서 소스/드레인 전압이 인가되는 소스/드레인 영역일 수 있다. 상기 제3 성장층(117)은 제3 불순물 영역을 포함할 수 있다. 즉, 상기 제2 핀형 구조물(105b), 상기 제2 게이트 구조물(108b, 109b), 및 상기 제1 및 제3 불순물 영역을 각각 포함한 상기 제1 및 제3 성장층(113, 117)은 제2 트랜지스터(Tr2)로 구동할 수 있다.
상기 제1 및 제2 트랜지스터(Tr1, Tr2)는 소스/드레인 영역으로 기능하는 제1 성장층(113)의 제1 불순물 영역을 공유하므로, 상기 반도체 소자(100)의 구조는 단순화될 수 있다.
상기 제1 내지 제3 성장층(113, 115, 117)은 예시적으로 오각형 형상의 단면을 가지는 것으로 예시되었으나, 이에 한정되는 것은 아니다. 상기 제1 및 제2 핀형 구조물(105a, 106b) 상에서 다양한 형상으로 형성될 수 있다. 예를 들어, 상기 제1 내지 제3 성장층(113, 115, 117)은 다이아몬드 형상, 원 형상, 직사각형 형상, 또는 육각형 형상 중 적어도 하나일 수 있다.
상기 제1 내지 제3 성장층(113, 115, 117) 상에는 각각 소스/드레인 전압을 인가하는 제1 내지 제3 콘택 플러그(121a, 121b, 121c)가 형성될 수 있다. 상기 소자 분리막(107) 상에는 상기 제1 내지 제3 성장층(113, 115, 117), 상기 제1 및 제2 게이트 구조물(108a, 109a, 108b, 109b), 및 상기 제1 내지 제3 콘택 플러그(121a, 121b, 121c)들의 사이를 채워 서로 전기적으로 절연하도록 층간 절연막(미도시)이 형성될 수 있으나, 설명 편의를 위해 생략되어 있다.
상기 제1 내지 제3 성장층(113, 115, 117)에 형성되는 불순물 영역의 도전형에 대해서는 도 4 내지 도 10을 참조하여 상세히 설명하도록 한다.
도 4 내지 도 6은 각각 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 소자(100A, 100B, 100C)의 단면도들이다. 도 4 내지 도 6은 도 3의 A1-A1 선 단면에 대응하는 구성을 예시한 단면도들이다.
도 3 및 도 4를 참조하면, 기판(101)은 p형 불순물을 포함하는 기판일 수 있다. 이 때, 제1 성장층(113)의 제1 불순물 영역(113n) 및 제2 성장층(115)의 상기 제2 불순물 영역(115n)은 n형 불순물을 포함할 수 있다. 이에 따라, 제1 핀형 구조물(105a), 제1 게이트 구조물(108a, 109a), 및 상기 제1 및 제2 성장층(113, 115)을 포함하는 제1 트랜지스터(Tr1)는 n형 트랜지스터로 구동할 수 있다. 상기 제1 게이트 구조물(108a, 109a)과 접한 상기 제1 핀형 구조물(105a)에는 채널이 형성되며, 상기 제1 및 제2 성장층(113, 115)에의 소스/드레인 전압 인가에 의해 제1 방향, 즉 <100> 방향으로 캐리어가 이동할 수 있다. n형 트랜지스터의 주 캐리어인 전자는 기판(101)의 결정 방향인 <110> 방향에서보다 <100> 방향에서 유효 이동도가 증가하므로, 반도체 소자(100A)의 성능이 향상될 수 있다.
한편, 상기 기판(101)은 상기 제1 및 제3 성장층(113, 117) 사이에서 상기 제2 게이트 구조물(108b, 109b)과 대향하는 영역에 n형 웰(102)을 포함할 수 있다. 또한, 상기 제3 성장층(117)의 제3 불순물 영역(117p)은 p형 불순물을 포함할 수 있다. 이에 따라, 상기 제2 핀형 구조물(105b), 상기 제2 게이트 구조물(108b, 109b), 및 상기 제1 및 제3 성장층(113, 117)을 포함하는 제2 트랜지스터(Tr2)는 p형 트랜지스터로 구동할 수 있다. 다만, 상기 제1 성장층(113)의 상기 제1 불순물 영역(113n)의 n형 불순물의 농도는 상기 n형 웰(102)의 n형 불순물 농도보다 낮게 도핑된다.
상기 제2 게이트 구조물(108b)과 접한 상기 제2 핀형 구조물(105b)에는 채널이 형성되며, 상기 제1 및 제3 성장층(113, 117)에의 소스/드레인 전압 인가에 의해 제2 방향, 즉 <110> 방향으로 캐리어가 이동할 수 있다. p형 트랜지스터의 주 캐리어인 홀은 <110> 방향에서 유효 이동도가 증가하므로, 상기 기판(101)의 결정 방향인 <110> 방향을 따라 제2 핀형 구조물(105b)을 형성함으로써 반도체 소자(100A)의 성능이 향상될 수 있다.
이와 같이, 상기 반도체 소자(100A)는 하나의 결정 방향을 가지는 기판(101) 상에, 주 캐리어의 유효 이동도가 높도록 n형 및 p형 트랜지스터를 각각 배치함으로써, 전체적인 성능 향상이 가능하다. 또한, 상기 n형 및 p형 트랜지스터의 제1 및 제2 핀형 구조물(105a, 105b)를 연결하고, 소스/드레인 영역을 공유함으로써 반도체 소자(100A)의 구조가 단순화될 수 있다.
도 3 및 도 5를 참조하면, 도 5의 반도체 소자(100B)는 도 4의 반도체 소자(100A)와 유사하나, 제1 성장층(113)의 제1 불순물 영역(113p)이 p형 불순물을 포함한다는 차이가 있다. 즉, 기판(101)은 p형 불순물을 포함하고, 상기 제1 성장층(113)의 제1 불순물 영역(113p)은 p형 불순물을 포함하고, 상기 제2 성장층(115)의 제2 불순물 영역(115n)은 n형 불순물을 포함하고, 상기 제3 성장층(117)의 제3 불순물 영역(117p)은 p형 불순물을 포함할 수 있다. 다만, 상기 제1 성장층(113)의 상기 제1 불순물 영역(113p)의 p형 불순물의 농도는 상기 기판(101)의 p형 불순물 농도보다 낮게 도핑된다.
이에 따라, 제1 핀형 구조물(105a), 제1 게이트 구조물(108a, 109a), 및 p형 제1 불순물 영역(113p)의 제1 성장층(113) 및 n형 제2 불순물 영역(115n)을 갖는 제2 성장층(115)은 제1 트랜지스터(Tr1)를 이룰 수 있다. 상기 제1 트랜지스터(Tr1)은 n형 트랜지스터로 구동할 수 있다. 상기 제1 게이트 구조물(108a)과 접한 상기 제1 핀형 구조물(105a)에는 채널이 형성되며, 상기 제1 및 제2 성장층(113, 115)에의 소스/드레인 전압 인가에 의해 제1 방향, 즉 <100> 방향으로 캐리어가 이동할 수 있음은 전술한 바와 같다.
한편, 상기 기판(101)은 상기 제1 및 제3 성장층(113, 117) 사이에서 상기 제2 게이트 구조물(108b, 109b)과 대향하는 영역에 n형 웰(102)을 포함할 수 있다. 이에 따라, 상기 제2 핀형 구조물(105b), 상기 제2 게이트 구조물(108b, 109b), 및 p형 제1 불순물 영역(113p)을 갖는 제1 성장층(113) 및 p형 제3 불순물 영역(117p)을 갖는 제3 성장층(117)은 제2 트랜지스터(Tr2)를 이룰 수 있다. 상기 제2 트랜지스터(Tr2)는 p형 트랜지스터로 구동할 수 있다. 상기 제2 게이트 구조물(108b)과 접한 상기 제2 핀형 구조물(105b)에는 채널이 형성되며, 상기 제1 및 제3 성장층(113, 117)에의 소스/드레인 전압 인가에 의해 제2 방향, 즉 <110> 방향으로 캐리어가 이동할 수 있음은 전술한 바와 같다.
도 3 및 도 6을 참조하면, 도 6의 반도체 소자(100C)는 도 4의 반도체 소자(100A)와 유사하나, 제1 성장층(113)에 불순물이 형성되지 않는다는 차이가 있다. 즉, 기판(101)은 p형 불순물을 포함하고, 상기 제1 성장층(113)은 외부 불순물을 포함하지 않고, 상기 제2 성장층(115)의 제2 불순물 영역(115n)은 n형 불순물을 포함하고, 상기 제3 성장층(117)의 제3 불순물 영역(117p)은 p형 불순물을 포함할 수 있다.
이에 따라, 제1 핀형 구조물(105a), 제1 게이트 구조물(108a, 109a), 및 제1 성장층(113) 및 n형 제2 불순물 영역(115n)을 갖는 제2 성장층(115)은 제1 트랜지스터(Tr1)를 이룰 수 있다. 상기 제1 트랜지스터(Tr1)은 n형 트랜지스터로 구동할 수 있다.
또한, 상기 기판(101)은 상기 제1 및 제3 성장층(113, 117) 사이에서 상기 제2 게이트 구조물(108b, 109b)과 대향하는 영역에 n형 웰(102)을 포함할 수 있다. 이에 따라, 상기 제2 핀형 구조물(105b), 상기 제2 게이트 구조물(108b, 109b), 및 제1 성장층(113) 및 p형 제3 불순물 영역(117p)을 갖는 제3 성장층(117)은 제2 트랜지스터(Tr2)를 이룰 수 있다. 상기 제2 트랜지스터(Tr2)는 p형 트랜지스터로 구동할 수 있다.
도 7은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 소자(100D)의 단면도이다. 도 7은 도 3의 A1-A1 선 단면에 대응하는 구성을 예시한 단면도이다. 도 7의 반도체 소자(100D)는 도 4의 반도체 소자(100A)와 유사하나, 제 1 내지 제3 성장층(113, 115, 117)의 제1 내지 제3 불순물 영역(113n, 115n, 117n)이 모두 n형 불순물을 포함한다는 차이가 있다.
도 7을 참조하면, 제1 핀형 구조물(105a), 제1 게이트 구조물(108a, 109a), 및 n형 제1 불순물 영역(113n)을 갖는 제1 성장층(113) 및 n형 제2 불순물 영역(115n)을 갖는 제2 성장층(115)은 제1 트랜지스터(Tr1)를 이룰 수 있다. 상기 제1 트랜지스터(Tr1)은 n형 트랜지스터로 구동할 수 있다. 이 때, 상기 제1 트랜지스터(Tr1)의 캐리어는 제1 방향, 즉 <100> 방향으로 이동하므로, 주 캐리어인 전자의 유효 이동도가 높아 고속으로 구동할 수 있다.
한편, 상기 제2 핀형 구조물(105b), 상기 제2 게이트 구조물(108b, 109b), 및 n형 제1 불순물 영역(113n)을 갖는 제1 성장층(113) 및 n형 제3 불순물 영역(117n)을 갖는 제3 성장층(117)은 제2 트랜지스터(Tr2)를 이룰 수 있다. 상기 제2 트랜지스터(Tr2)는 n형 트랜지스터로 구동할 수 있다. 이 때, 상기 제2 트랜지스터(Tr2)의 캐리어는 제2 방향, 즉 <110> 방향으로 이동하므로, 주 캐리어인 전자의 유효 이동도가 감소하여 저속으로 구동할 수 있다.
상기 기판(101)의 결정 방향은 <110> 방향, 상기 제1 방향은 <100> 방향, 상기 제2 방향은 <110> 인 것으로 예시하였으나, 이에 한정되는 것은 아니다. 상기 제1 및 제2 방향의 사이각은 0도 또는 180도 외의 다양한 사이각을 가질 수 있다.
도 8은 도 7의 제1 방향으로 배치된 n형의 제1 트랜지스터와 제2 방향으로 연장된 n형의 제2 트랜지스터의 전자 이동도를 나타낸 그래프이다.
도 8을 참조하면, 제1 핀형 구조물(105a)을 제1 방향으로의 거리에 따른 전자 이동도와, 제2 핀형 구조물(105b)을 제2 방향으로의 거리에 따른 전자 이동도가 나타나 있다. 그래프에서 피크(peak)가 나타난 대역은 제1 및 제2 핀형 구조물(105a, 105b) 중 제1 및 제2 게이트 구조물(108a, 109a, 108b, 109b)과 대향하여 채널이 형성되는 영역일 수 있다.
n형의 제1 트랜지스터(Tr1)의 캐리어는 제1 방향, 즉 <100> 방향으로 이동하므로, 주 캐리어인 전자의 유효 이동도가 높게 나타난다. 반면, n형의 제2 트랜지스터(Tr2)의 캐리어는 제2 방향, 즉 <110> 방향으로 이동하므로, 주 캐리어인 전자의 유효 이동도가 낮게 나타난다.
이에 따라, 도 7의 반도체 소자(100D)는 전자의 유효 이동도가 높아 고속으로 구동하는 n형의 제1 트랜지스터(Tr1)와, 전자의 유효 이동도가 낮아 저속으로 구동하는 n형의 제2 트랜지스터(Tr2)를 동시에 포함할 수 있다.
도 9는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 소자(100E)의 단면도이다. 도 9는 도 3의 A1-A1 선 단면에 대응하는 구성을 예시한 단면도이다. 도 9의 반도체 소자(100E)는 도 4의 반도체 소자(100A)와 유사하나, 제1 내지 제3 성장층(113, 115, 117)의 제1 내지 제3 불순물 영역(113p, 115p, 117p)이 모두 p형 불순물을 포함한다는 차이가 있다. 이 때, 기판(101)은 n형 기판일 수 있다.
도 9를 참조하면, 제1 핀형 구조물(105a), 제1 게이트 구조물(108a, 109a), 및 p형 제1 불순물 영역(113p)을 갖는 제1 성장층(113) 및 p형 제2 불순물 영역(115p)을 갖는 제2 성장층(115)은 제1 트랜지스터(Tr1)를 이룰 수 있다. 상기 제1 트랜지스터(Tr1)는 p형 트랜지스터로 구동할 수 있다. 이 때, 상기 제1 트랜지스터(Tr1)의 캐리어는 제1 방향, 즉 <100> 방향으로 이동하므로, 주 캐리어인 홀의 유효 이동도가 낮아 저속으로 구동할 수 있다.
한편, 상기 제2 핀형 구조물(105b), 상기 제2 게이트 구조물(108b, 109b), 및 p형 제1 불순물 영역(113p)을 갖는 제1 성장층(113) 및 p형 제3 불순물 영역(117p)을 갖는 제3 성장층(117)은 제2 트랜지스터(Tr2)를 이룰 수 있다. 상기 제2 트랜지스터(Tr2)는 p형 트랜지스터로 구동할 수 있다. 이 때, 상기 제2 트랜지스터(Tr2)의 캐리어는 제2 방향, 즉 <110> 방향으로 이동하므로, 주 캐리어인 전자의 유효 이동도가 증가하여 고속으로 구동할 수 있다.
도 10은 도 9의 제1 방향으로 연장된 p형의 제1 트랜지스터와 제2 방향으로 배치된 p형의 제2 트랜지스터의 홀 이동도를 나타낸 그래프이다.
도 10을 참조하면, 제1 핀형 구조물(105a)을 제1 방향으로의 거리에 따른 홀 이동도와, 제2 핀형 구조물(105b)을 제2 방향으로의 거리에 따른 홀 이동도가 나타나 있다. 그래프에서 피크가 나타난 대역은 제1 및 제2 핀형 구조물(105a, 105b) 중 제1 및 제2 게이트 구조물(108a, 109a, 108b, 109b)과 대향하여 채널이 형성되는 영역일 수 있다.
p형의 제1 트랜지스터(Tr1)의 캐리어는 제1 방향, 즉 <100> 방향으로 이동하므로, 주 캐리어인 홀의 유효 이동도가 낮게 나타난다. 반면, p형의 제2 트랜지스터(Tr2)의 캐리어는 제2 방향, 즉 <110> 방향으로 이동하므로, 주 캐리어인 홀의 유효 이동도가 높을 수 있다.
이에 따라, 도 9의 반도체 소자(100E)는 홀의 유효 이동도가 낮아 저속으로 구동하는 p형의 제1 트랜지스터(Tr1)와, 홀의 유효 이동도가 높아 고속으로 구동하는 p형의 제2 트랜지스터(Tr2)를 동시에 포함할 수 있다.
도 11은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 소자(200)의 사시도이다. 도 11의 반도체 소자(200)는 도 1의 반도체 소자(10)의 레이 아웃에 대응하는 구성을 나노 와이어(nano-wire) 채널을 가지는 트랜지스터 구조로 예시한 것이다. 도 11의 제1 반도체 패턴(213a, 222a, 215) 및 제2 반도체 패턴(213b, 222b, 217)은 도 1의 제1 및 제2 활성 영역(AC1, AC2)과 대응될 수 있다. 제1 및 제2 게이트 구조물(209a, 209b)은 도 1의 제1 및 제2 게이트 구조물(G1, G2)과 대응될 수 있다. 제1 내지 제3 콘택 플러그(221a, 221b, 221c)는 도 1의 제1 내지 제3 콘택 플러그(C1, C2, C3)와 각각 대응될 수 있다. 도 11의 A2-A2 선은 도 1의 A-A 선에 대응한다.
도 12는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자(200)의 단면도이다. 도 12는 도 11의 A2-A2 선 단면에 대응하는 구성을 예시한 단면도이다.
도 11 및 12를 참조하면, 반도체 소자(200)는 기판(201), 제1 반도체 패턴(213a, 222a, 215) 및 제2 반도체 패턴(213b, 222b, 217), 제1 및 제2 게이트 구조물(209a, 209b), 및 제1 내지 제3 콘택 플러그(221a, 221b, 221c)를 포함할 수 있다.
상기 기판(201)은 벌크(bulk) 웨이퍼 또는 SOI(Silicon-on-insulator) 웨이퍼를 기초로 형성될 수 있다. 상기 기판(201)은 도 3에서 설명한 기판(101)의 물질로 이루어지고, 도 3의 기판(101)에 형성될 수 있는 불순물 영역 등을 포함할 수 있다.
상기 기판(201) 상에는 제1 방향으로 연장되는 제1 반도체 패턴(213a, 222a, 215)과, 제2 방향으로 연장되는 제2 반도체 패턴(213b, 222b, 217)이 형성될 수 있다. 또한, 상기 제1 및 제2 반도체 패턴(213a, 222a, 215, 213b, 222b, 217)은 서로 연결된다. 상기 기판(201)의 결정 방향이 <110> 방향인 경우, 상기 제1 반도체 패턴(213a, 222a, 215)의 제1 방향은 상기 기판(201)의 결정 방향과는 45도 기울어진 <100> 방향으로 형성될 수 있다. 또한, 상기 제2 반도체 패턴(213b, 222b, 217)의 제2 방향은 상기 기판(201)의 결정 방향과 동일한 <110> 방향으로 형성될 수 있다.
상기 제1 반도체 패턴(213a, 222a, 215) 및 상기 제2 반도체 패턴(213b, 222b, 217)은 각각 하부 및 상부 반도체층(202a, 202b)을 포함할 수 있다. 상기 하부 반도체층(202a)의 일부가 식각되어, 상기 상부 반도체층(202b) 만으로 이루어지는 제1 및 제2 나노 와이어 패턴(222a, 222b)이 형성될 수 있다.
상기 제1 나노 와이어 패턴(222a)은 적어도 일부 영역에서 제1 게이트 구조물(209a)과 오버랩될 수 있다. 상기 제1 나노 와이어 패턴(222a)은 상기 기판(201)의 상부면과 이격되도록 위치할 수 있다. 이에 따라 제1 반도체 패턴(213a, 222a, 215)은 상기 제1 나노 와이어 패턴(222a)의 외면 전체를 감싸도록 형성될 수 있다. 상기 제1 및 제2 나노 와이어 패턴(222a, 222b)의 일부분은 트랜지스터로서 구동할 때 채널이 형성되는 활성 영역일 수 있다. 마찬가지로, 상기 제2 나노 와이어 패턴(222b)은 적어도 일부 영역에서 제2 게이트 구조물(209b)과 오버랩될 수 있다. 상기 제2 나노 와이어 패턴(222b)은 상기 기판(201)의 상부면과 이격되도록 위치할 수 있다.
상기 제1 반도체 패턴(213a, 222a, 215)은 상기 제1 나노 와이어 패턴(222a)의 양 단부에 각각 연결되는 제1 및 제2 반도체 구조물(213a, 215)을 포함할 수 있다. 또한, 상기 제2 반도체 패턴(213b, 222b, 217)은 상기 제2 나노 와이어 패턴(222b)의 양 단부에 각각 연결되는 제1 및 제2 반도체 구조물(213b, 217)을 포함할 수 있다. 상기 제1 및 제2 반도체 구조물(213a, 215) 및 상기 제1 및 제2 반도체 구조물(213b, 217)은 상기 기판(201)의 상부면에 접하도록 형성될 수 있다.
상기 제1 게이트 구조물(209a)은 상기 제1 나노 와이어 패턴(222a)을 교차하도록 형성되고, 상기 제2 게이트 구조물(209b)은 상기 제2 나노 와이어 패턴(222b)을 교차하도록 형성될 수 있다. 상기 제1 및 제2 나노 와이어 패턴(222a, 222b)과 상기 제1 및 제2 게이트 구조물(209a, 209b) 사이에는 제1 및 제2 게이트 절연막(208a, 208b)이 개재될 수 있다.
상기 제1 및 제2 게이트 구조물(209a, 209b)의 일측에서, 제1 반도체 구조물(213a, 213b)은 제1 불순물이 도핑된 제1 불순물 영역일 수 있다. 또한, 상기 제1 게이트 구조물(209a)의 타측에 배치된 상기 제2 반도체 구조물(215)은 제2 불순물이 도핑된 제2 불순물 영역일 수 있다. 상기 제1 및 제2 불순물 영역은 상기 제1 게이트 구조물(209a)의 양 측에서 소스/드레인 전압이 인가되는 소스/드레인 영역일 수 있다. 즉, 상기 제1 반도체 패턴(213a, 222a, 215) 및 상기 제1 게이트 구조물(209a)은 제1 트랜지스터(Tr1)로 구동할 수 있다. 이 경우, 상기 제1 나노 와이어 패턴(222a)은 캐리어가 이동하는 채널 영역일 수 있다.
또한, 상기 제2 게이트 구조물(209b)의 타측에 배치된 상기 제2 반도체 구조물(217)은 제3 불순물이 도핑된 제3 불순물 영역일 수 있다. 상기 제1 및 제3 불순물 영역(213, 217)은 상기 제2 게이트 구조물(209b)의 양 측에서 소스/드레인 전압이 인가되는 소스/드레인 영역일 수 있다. 즉, 상기 제2 반도체 패턴(213b, 222b, 217) 및 상기 제2 게이트 구조물(209b)은 제2 트랜지스터(Tr2)로 구동할 수 있다. 이 경우, 상기 제2 나노 와이어 패턴(222b)은 캐리어가 이동하는 채널 영역일 수 있다.
상기 제1 및 제2 트랜지스터(Tr1, Tr2)는 소스/드레인 영역으로 기능하는 상기 제1 불순물 영역을 공유하므로, 상기 반도체 소자(200)의 구조는 단순화될 수 있다.
상기 제1 내지 제3 반도체 구조물(213, 215, 217)상에는 각각 소스/드레인 전압을 인가하는 제1 내지 제3 콘택 플러그(221a, 221b, 221c)가 형성될 수 있다.
도시되지는 않았으나, 상기 기판(201) 상에는 상기 상기 제1 반도체 패턴(213a, 222a, 215) 및 상기 제2 반도체 패턴(213b, 222b, 217)을 한정하는 소자 분리막이 형성될 수 있다. 또한, 상기 소자 분리막 상에는 상기 제1 내지 제3 반도체 구조물(213, 215, 217), 상기 제1 및 제2 게이트 구조물(209a, 209b), 및 상기 제1 내지 제3 콘택 플러그(221a, 221b, 221c)들의 사이를 채워 서로 전기적으로 절연하도록 층간 절연막(미도시)이 형성될 수 있으나, 설명 편의를 위해 생략되어 있다.
상기 제1 내지 제3 반도체 구조물(213, 215, 217)에 각각에 포함된 상기 제1 내지 제3 불순물 영역의 도전형은 도 4 내지 도 10을 참조하여 설명한 바와 같다. 즉, 상기 제1 내지 제3 반도체 구조물(213, 215, 217)은 각각 n형, n형, 및 p형 불순물로 도핑되거나, n형, p형, 및 p형 불순물로 도핑되거나, n형, n형, 및 n형 불순물로 도핑되거나, p형, p형, 및 p형 불순물로 도핑될 수 있다. 또한, 제1 반도체 구조물(213)은 의도적인 불순물 도핑 공정에 의해 도핑되지 않을 수 있고, 제2 및 제3 반도체 구조물(215, 217) 만이 각각 n형 및 p형 불순물로 도핑될 수 있다.
도 13은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 소자(300)의 사시도이다. 도 13의 반도체 소자(300)는 도 1의 반도체 소자(10)의 레이 아웃에 대응하는 구성을 평면형 트랜지스터(planar-type transistor) 구조로 예시한 것이다. 도 13의 제1 및 제2 불순물 영역(313a, 315)를 포함하고 제1 방향으로 연장되는 제1 활성 영역은 도 1의 제1 활성 영역(AC1)과 대응되고, 도 13의 제1 및 제3 불순물 영역(313b, 317)를 포함하고 제2 방향으로 연장되는 제2 활성 영역은 도 1의 제2 활성 영역(AC2)과 대응될 수 있다. 도 13의 제1 및 제2 게이트 구조물(308a, 309a, 308b, 309b)은 도 1의 제1 및 제2 게이트 구조물(G1, G2)과 대응될 수 있다. 도 13의 제1 내지 제3 콘택 플러그(321a, 321b, 321c)는 도 1의 제1 내지 제3 콘택 플러그(C1, C2, C3)와 각각 대응될 수 있다. 도 3의 A1-A1 선은 도 1의 A-A 선에 대응한다.
도 14는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 소자(300)의 단면도이다. 도 14는 도 13의 A3-A3 선 단면에 대응하는 구성을 예시한 단면도이다.
도 13 및 도 14를 참조하면, 기판(301)은 제1 방향으로 연장되는 제1 활성 영역 및 제2 방향으로 연장되면서 상기 제1 활성 영역과 연결되는 제2 활성 영역을 포함할 수 있다. 상기 제1 및 제2 활성 영역은 소자 분리막(307)에 의해 정의될 수 있다.
상기 제1 및 제2 활성 영역과 각각 교차하도록 제1 및 제2 게이트 구조물(309a, 309b)이 형성되어 있다. 상기 제1 및 제2 게이트 구조물(308a, 309a, 308b, 309b)은 각각 게이트 절연막(308a, 308b) 및 게이트 전극층(309a, 309b)를 순차적으로 포함할 수 있다.
제1 및 제2 게이트 구조물(309a, 309b)의 일측에서 위치한 상기 제1 및 제2 활성 영역은 제1 불순물 영역(313)을 구성할 수 있다. 또한, 상기 제1 게이트 구조물(308a, 309a)의 타측에서 위치한 제1 활성 영역은 제2 불순물 영역(315)을 구성할 수 있다. 상기 제 2 게이트 구조물(308b, 309b)의 타측에 위치한 제2 활성 영역은 제3 불순물 영역(317)을 구성할 수 있다.
상기 제1 및 제2 불순물 영역(313, 315)은 상기 제1 게이트 구조물(308a, 309a)의 양 측에서 소스/드레인 전압이 인가되는 소스/드레인 영역일 수 있다. 즉, 상기 제1 및 제2 불순물 영역(313, 315) 및 상기 제1 게이트 구조물(308a, 309a)은 제1 트랜지스터(Tr1)로 구동할 수 있다. 또한, 상기 제1 및 제3 불순물 영역(313, 317)은 상기 제2 게이트 구조물(308b, 309b)의 양 측에서 소스/드레인 전압이 인가되는 소스/드레인 영역일 수 있다. 즉, 상기 제1 및 제3 불순물 영역(313, 317) 및 상기 제2 게이트 구조물(308b, 309b)은 제2 트랜지스터(Tr2)로 구동할 수 있다.
상기 제1 내지 제3 불순물 영역(313, 315, 317) 각각의 도전형은 도 4 내지 도 10을 참조하여 설명한 바와 같다. 즉, 상기 상기 제1 내지 제3 불순물 영역(313, 315, 317)은 각각 n형, n형, 및 p형 불순물이거나, n형, p형, 및 p형 불순물이거나, n형, n형, 및 n형 불순물이거나, p형, p형, 및 p형 불순물이거나, 또한, 상기 제1 불순물 영역(313)은 의도적인 불순물 도핑 공정에 의해 도핑되지 않을 수 있고, 제2 및 제3 불순물 영역(315, 317) 만이 각각 n형 및 p형 불순물을 포함할 수 있다.
상기 제1 내지 제3 불순물 영역(313, 315, 317)상에는 각각 소스/드레인 전압을 인가하는 제1 내지 제3 콘택 플러그(321a, 321b, 321c)가 형성될 수 있다.
상기 제1 및 제2 트랜지스터(Tr1, Tr2)는 소스/드레인 영역으로 기능하는 상기 제1 불순물 영역(313)을 공유하므로, 상기 반도체 소자(300)의 구조는 단순화될 수 있다.
도 15는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자(20)의 개략적인 레이아웃이다. 도 15의 반도체 소자(20)는 도 1의 반도체 소자(10)와 유사하나, 제1 및 제2 방향으로 각각 연장되는 제3 및 제4 활성 영역(AC3, AC4)과, 제3 및 제4 게이트 구조물(G3, G4)를 더 포함한다는 차이가 있다.
도 15를 참조하면, 반도체 소자(20)는 제1 방향으로 연장되는 제1 활성 영역(AC1) 및 상기 제1 활성 영역(AC1)과 연결되면서 제2 방향으로 연장되는 제2 활성 영역(AC2)을 포함할 수 있다. 또한, 상기 제1 및 제2 활성 영역(AC1, AC2)이 연결된 영역과 연결되면서, 상기 제1 방향으로 더 연장되는 제3 활성 영역(AC3)을 더 포함할 수 있다. 또한, 상기 제1 내지 제3 활성 영역(AC1, AC2, AC3)이 연결된 영역과 연결되면서, 상기 제2 방향으로 더 연장되는 제4 활성 영역(AC4)을 더 포함할 수 있다.
상기 제1 내지 제4 활성 영역(AC1, AC2, AC3, AC4)은 소자 분리막(미도시)에 의해 정의될 수 있다. 상기 제1 및 제2 활성 영역(AC1, AC2)은 핀형 활성 영역, 나노 와이어 채널 구조를 포함하는 활성 영역, 및 평판 형상의 활성 영역 등의 다양한 구조일 수 있다.
이 때, 상기 제1 내지 제4 활성 영역(AC1, AC2, AC3, AC4)이 형성되는 기판(SUB)의 결정 방향은 <110> 방향일 수 있다. 또한, 상기 제2 및 제4 활성 영역(AC2, AC4)의 상기 제2 방향은 상기 기판(SUB)의 결정 방향과 같은 <110> 방향으로 형성될 수 있고, 상기 제1 및 제3 활성 영역(AC1, AC2)의 상기 제1 방향은 상기 제2 방향과는 45도 기울어진 <100> 방향으로 형성될 수 있다.
상기 기판(SUB) 상에는 상기 제1 및 제2 활성 영역(AC1, AC2)을 각각 교차하는 제1 및 제2 게이트 구조물(G1, G2)과, 상기 제3 및 제4 활성 영역(AC3, AC4)을 각각 교차하는 제3 및 제4 게이트 구조물(G3, G4)이 형성될 수 있다. 상기 제1 및 제2 게이트 구조물(G1, G2)은 서로 연결될 수 있고, 상기 제3 및 제4 게이트 구조물(G3, G4)은 서로 연결될 수 있다. 또한, 상기 제1 내지 제4 게이트 구조물(G1, G2, G3, G4)이 서로 연결될 수 있다.
상기 제1 내지 제4 게이트 구조물(G1, G2, G3, G4)의 일측에서, 상기 제1 내지 제4 활성 영역(AC1, AC2, AC3, AC4)이 연결되는 영역에 제1 불순물 영역(R1)이 형성될 수 있다. 또한, 상기 제1 내지 제4 게이트 구조물(G1, G2, G3, G4)의 타측에서, 상기 제1 내지 제4 활성 영역(AC1, AC2, AC3, AC4)에는 각각 제2 내지 제5 불순물 영역(R2, R3, R4, R5)이 형성될 수 있다. 상기 제1 내지 제5 불순물 영역(R1, R2, R3, R4, R5)은 각각 소스/드레인 영역으로 기능할 수 있다.
이 때, n형 또는 p형 트랜지스터를 구성하는지에 따라, 상기 제1 내지 제5 불순물 영역(R1, R2, R3, R4, R5)의 도전형이 결정될 수 있다. 일부 실시예들에서, 상기 제1 불순물 영역(R1)은 n형의 불순물로 도핑될 수 있으며, 상기 제2 및 제4 불순물 영역(R2, R4)은 상기 제1 불순물 영역(R1)과 동일한 n형의 불순물로 도핑될 수 있다. 또한 상기 제3 및 제4 불순물 영역(R3, R4)은 p형의 불순물이 도핑될 수 있다.
이 경우, 상기 제1 및 제2 불순물 영역(R1, R2)을 포함하는 영역 및 상기 제1 및 제4 불순물 영역(R1, R4)을 포함하는 영역은, <100> 방향을 캐리어 이동 방향을 가지므로, 고성능의 n형 트랜지스터가 될 수 있다. 또한, 상기 제1 및 제3 불순물 영역(R1, R3)을 포함하는 영역 및 상기 제1 및 제5 불순물 영역(R1, R5)을 포함하는 영역은, <110> 방향을 캐리어 이동 방향을 가지므로, 고성능의 p형 트랜지스터가 될 수 있다. 또한, 상기 제1 불순물 영역(R1)을 소스/드레인 영역으로 공유하므로, 약 2배의 전류량을 가질 수 있다.
다른 실시예들에서, 상기 제1 내지 제5 불순물 영역(R1, R2, R3, R4, R5)은 n형 또는 p형 중 어느 하나의 동일한 도전형의 불순물로 도핑될 수 있다. 예를 들어, n형 불순물로 모두 도핑된 경우, 상기 제1 및 제2 불순물 영역(R1, R2)을 포함하는 영역 및 상기 제1 및 제4 불순물 영역(R1, R4)을 포함하는 영역은, <100> 방향을 캐리어 이동 방향을 가지므로, 고속으로 구동하는 n형 트랜지스터가 될 수 있다. 또한, 상기 제1 및 제3 불순물 영역(R1, R3)을 포함하는 영역 및 상기 제1 및 제5 불순물 영역(R1, R5)을 포함하는 영역은, <110> 방향을 캐리어 이동 방향을 가지므로, 고저속으로 구동하는 n형 트랜지스터가 될 수 있다. p형 불순물로 모두 도핑된 경우에는 고속 및 저속 구동하는 트랜지스터가 반대일 수 있다.
도 16a 및 도 16g는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 사시도들이다.
도 16a를 참조하면, 기판(101) 상에 마스크 패턴(103)을 형성할 수 있다. 이 때, 상기 마스크 패턴(103)은 제1 및 제2 방향으로 각각 연장되는 제1 및 제2 마스크 패턴(103a, 103b)을 포함하는 형상일 수 있다.
도 16b를 참조하면, 상기 마스크 패턴(103)을 식각 마스크로 하여, 상기 기판(101)을 식각하고 제1 및 제2 핀형 구조물(105a, 105b)을 형성할 수 있다. 상기 제1 및 제2 핀형 구조물(105a, 105b) 사이로 트렌치가 형성되며, 상기 트렌치를 채우는 소자 분리막(107)을 형성할 수 있다.
이후, 상기 소자 분리막(107)의 상부를 리세스하여, 상기 제1 및 제2 핀형 구조물(105a, 105b)의 상부를 노출시킬 수 있다. 상기 리세스 공정은 선택적 식각 공정을 포함할 수 있다. 도 16a의 마스크 패턴(103)은 상기 소자 분리막(107)의 형성 이전에 제거되거나, 리세스 공정 이후에 제거될 수 있다. 상기 소자 분리막(107) 위로 돌출된 상기 제1 및 제2 핀형 구조물(105a, 105b)의 일부는 에피 공정에 의해 형성될 수 있다. 즉, 상기 리세스 공정없이 상기 소자 분리막(107) 위로 노출된 상기 제1 및 제2 핀형 구조물(105a, 105b)의 상면을 시드(seed)로 하여, 에피 공정에 의해 상기 제1 및 제2 핀형 구조물(105a, 105b)의 일부를 형성할 수 있다.
이후, 상기 제1 및 제2 핀형 구조물(105a, 105b)에 문턱 전압을 조절하기 위한 도핑이 수행될 수 있다. 이 경우, 상기 제1 및/또는 제2 핀형 구조물(105a, 105b)이 n형 트랜지스터를 구성하는 경우, p형 불순물이 도핑될 수 있다. 또한, 상기 제1 및/또는 제2 핀형 구조물(105a, 105b)이 p형 트랜지스터를 구성하는 경우, n형 불순물이 도핑될 수 있다.
도 16c를 참조하면, 도 16b의 결과물 상에 상기 제1 및 제2 핀형 구조물(105a, 105b)을 교차하는 제1 및 제2 더미 게이트 구조물(D109a, D109b)를 형성할 수 있다. 상기 제1 및 제2 더미 게이트 구조물(D109a, D109b)은 후속으로 형성되는 층간 절연막에 대해 식각 선택비를 갖는 물질을 포함할 수 있다. 상기 제1 및 제2 더미 게이트 구조물(D109a, D109b)의 양 측벽에는 스페이서(미도시)가 각각 형성될 수 있다. 이후, 상기 제1 및 제2 더미 게이트 구조물(D109a, D109b)의 양 측에 노출된 상기 제1 및 제2 핀형 구조물(105a, 105b)의 일부를 제거하여 리세스를 형성할 수 있다. 이에 따라, 상기 제1 및 제2 핀형 구조물(105a, 105b)는 상기 제1 및 제2 더미 게이트 구조물(D109a, D109b)과 오버랩되는 영역에 형성된 돌출부 및 상기 제1 및 제2 더미 게이트 구조물(D109a, D109b) 양 측에 형성된 베이스부를 포함할 수 있다.
도 16d를 참조하면, 제1 및 제2 더미 게이트 구조물(D109a, D109b) 양 측에 노출된 상기 제1 및 제2 핀형 구조물(105a, 105b)의 베이스부 상에 성장층(111)을 형성할 수 있다. 상기 성장층(111)은 상기 제1 핀형 구조물(105a)의 베이스부 상에 형성된 제1 예비 성장층(111a)과, 상기 제2 핀형 구조물(105b)의 베이스부 상에 형성된 제2 예비 성장층(111b)을 포함할 수 있다.
도 16e를 참조하면, 제1 및/또는 제2 핀형 구조물(105a, 105b)이 각각 n형 또는 p형 트랜지스터를 구성하는지에 따라, 도 16d의 제1 및 제2 예비 성장층(111a, 111b)에 불순물을 도핑하여 복수의 불순물 영역들을 포함하는 제1 내지 제3 성장층(113, 115, 117)을 형성할 수 있다.
상기 제1 및 제2 더미 게이트 구조물(D109a, D109b)의 일측에서 도 16d의 제1 및 제2 예비 성장층(111a, 111b)이 연결된 영역에 제1 불순물이 도핑될 수 있다. 따라서 상기 제1 및 제2 예비 성장층(111a, 111b)이 연결된 영역은 제1 불순물 영역을 포함하는 제1 성장층(113)이 형성될 수 있다. 또한, 상기 제1 더미 게이트 구조물(D109a)의 타측의 제1 예비 성장층(111a)은 제2 불순물 영역을 포함하는 제2 성장층(115)이 형성될 수 있다. 상기 제2 더미 게이트 구조물(D109b)의 타측의 제2 예비 성장층(111b)은 제3 불순물 영역을 포함할 수 있다.
다만, 상기 제1 및 제2 예비 성장층(111a, 111b)을 형성하기 전에 상기 제1 및 제2 핀형 구조물(105a, 105b)의 베이스부에 각각 불순물을 도핑하여 불순물 영역을 형성할 수 있다. 이 경우, 상기 제1 내지 제3 성장층(113, 115, 117)은 상기 제1 및 제2 핀형 구조물(105a, 105b)의 베이스부에 도핑된 불순물에 따라 도전형이 달라질 수 있다. 이 경우, 상기 제1 및 제2 예비 성장층(111a, 111b)에 불순물을 도핑하는 공정은 생략될 수 있다.
도 16f를 참조하면, 도 16e의 결과물 상에, 층간 절연막(119)를 형성할 수 있다. 이어서, 도 16e의 제1 및 제2 더미 게이트 구조물(D109a, D109b)의 상면이 노출될 때까지 상기 층간 절연막(119)을 평탄화할 수 있다.
이후, 노출된 도 16e의 제1 및 제2 더미 게이트 구조물(D109a, D109b)을 제거할 수 있다. 이에 따라, 소자 분리막(107)을 노출하는 트렌치(T109)가 형성될 수 있다.
도 16g를 참조하면, 도 16f의 트렌치(T109)의 내측면 및 하면을 컨포멀하게 덮도록 제1 및 제2 게이트 절연막(108a, 108b)을 형성할 수 있다. 이후, 상기 제1 및 제2 게이트 절연막(108a, 108b) 상에서 상기 트렌치(T109)를 채우는 제1 및 제2 게이트 전극층(109a 109b)이 형성될 수 있다.
이어서, 상기 제1 및 제2 게이트 절연막(108a, 108b), 및 제1 및 제2 게이트 전극층(109a 109b)이 도 16f의 트렌치(T109)에만 남도록 평탄화하여 제1 및 제2 게이트 구조물(108a, 109a, 108b, 109b)을 형성할 수 있다.
이후, 도 3을 함께 참조하면, 상기 소자 분리막(119) 및 상기 제1 및 제2 게이트 구조물(108a, 109a, 108a, 109b) 상에 추가적인 층간 절연막(미도시)를 형성할 수 있다. 이후, 제1 내지 제3 성장층(113, 115, 119)의 상면을 노출시키는 제1 내지 제3 컨택홀(미도시)를 형성할 수 있다. 이어서, 상기 제1 내지 제3 컨택홀을 채워 제1 내지 제3 콘택 플러그(121a, 121b, 121c)를 형성하여, 반도체 소자(100)를 제조할 수 있다.
도 17a 및 도 17f는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 사시도들이다.
도 17a를 참조하면, 기판(201) 상에 제1 및 제2 반도체층(202a, 202b)를 형성할 수 있다. 상기 제1 반도체층(202a)은 제1 반도체 물질, 예를 들어 실리콘 게르마늄을 포함할 수 있다. 상기 제1 및 제2 반도체층(202a, 202b)은 상기 기판(201) 상에서 에피택셜 성장법을 통해 형성할 수 있다.
상기 제1 반도체층(202a)의 두께는 상기 기판(201)의 후속 공정에서 형성되는 도 11의 제1 및 제2 나노 와이어 패턴(222a, 222b)과 상기 기판(201)의 상면 간의 이격 거리를 결정할 수 있다. 따라서, 상기 기판(201)의 상면 간의 이격 거리를 고려하여 상기 제1 반도체층(202a)의 두께를 선택할 수 있다. 상기 제2 반도체층(202b)은 후속 공정에서 식각되어 도 11의 제1 및 제2 나노 와이어 패턴(222a, 222b)을 형성할 수 있다.
상기 제2 반도체층(202b) 상에 도 3의 제1 반도체 패턴(213a, 222a, 215) 및 제2 반도체 패턴(213b, 222b, 217)을 한정하는 제1 및 제2 마스크 패턴(203a, 203b)을 형성할 수 있다.
도 17b를 참조하면, 도 17a의 제1 및 제2 마스크 패턴(103a, 103b)을 식각 마스크로 하여, 상기 제1 및 제2 반도체층(202a, 202b)을 패터닝할 수 있다. 이에 따라, 상기 기판(201) 상에 제1 방향으로 연장되는 제1 반도체 패턴(205a) 및 제2 방향으로 연장되는 제2 반도체 패턴(205b)이 형성될 수 있다. 상기 제1 및 제2 반도체 패턴(205a, 205b)은 서로 연결된다. 상기 제1 및 제2 반도체 패턴(205a, 205b)은 제1 및 제2 반도체층(202a, 202b)이 적층된 형상을 가질 수 있다.
도 17c를 참조하면, 도 17b의 제1 및 제2 반도체 패턴(205a, 205b)을 교차하는 각각 제1 및 제2 더미 게이트 구조물(D209a, D209b)를 형성할 수 있다. 상기 제1 및 제2 더미 게이트 구조물(D209a, D209b)의 양 측벽에는 스페이서(미도시)가 각각 형성될 수 있다.
이어서, 상기 제1 및 제2 더미 게이트 구조물(D209a, D209b) 양 측에 노출된 도 17b의 제1 및 제2 반도체 패턴(205a, 205b) 상에 불순물을 도핑하여 불순물 영역을 형성할 수 있다. 도 17b의 제1 및/또는 제2 반도체 패턴(205a, 205b)이 각각 n형 또는 p형 트랜지스터를 구성하는지에 따라, 불순물의 도전형이 선택될 수 있다.
상기 제1 및 제2 더미 게이트 구조물(D209a, D209b)의 일측에서 도 17b의 제1 및 제2 반도체 패턴(205a, 205b)이 연결된 영역에 제1 불순물이 도핑될 수 있다. 제1 불순물이 도핑된 상기 제1 및 제2 반도체 패턴(213a, 213b)은 제1 불순물 영역을 포함하는 제1 반도체 구조물(213)을 구성할 수 있다. 또한, 상기 제1 더미 게이트 구조물(D209a)의 타측에서, 도 17b의 제1 반도체 패턴(205a)은 제2 불순물로 도핑될 수 있다. 이에 따라, 제2 반도체 구조물(215)은 제2 불순물 영역을 포함할 수 있다. 상기 제2 더미 게이트 구조물(D209b)의 타측에서, 도 17b의 제2 반도체 패턴(205b)은 제3 불순물로 도핑될 수 있다. 이에 따라, 제3 반도체 구조물(217)은 제3 불순물 영역을 포함할 수 있다.
도 17d를 참조하면, 기판(201), 상기 제1 내지 제3 반도체 구조물(213, 215, 217), 및 제1 및 제2 더미 게이트 구조물(D209a, D209b)을 덮는 층간 절연막(219)을 형성할 수 있다. 이후, 도 17c의 제1 및 제2 더미 게이트 구조물(D209a, D209b)의 상면이 노출될 때까지 상기 층간 절연막(219)을 평탄화할 수 있다. 이후, 노출된 도 17c의 제1 및 제2 더미 게이트 구조물(D209a, D209b)을 제거하여 트렌치(T209)를 형성할 수 있다. 상기 트렌치(T209)에는 제1 및 제2 반도체 패턴(205a, 205b)의 일부분이 노출될 수 있다.
도 11 및 도 17e를 참조하면, 트렌치(T209)에 의해 노출된 도 17b 및 도 17d의 제1 및 제2 반도체 패턴(205a, 205b) 중 하부에 위치하는 제1 반도체층(202a)을 선택적으로 제거할 수 있다. 상기 제거 공정에 의해, 상기 트렌치(T209) 내에는 도 17d의 제2 반도체층(202b)만이 남을 수 있다. 상기 제거 공정은 등방성 식각 공정에 의해 수행될 수 있으며, 상기 식각 공정에 의해 도 17d의 제2 반도체 층(202b)의 외면이 일부 식각되어 상기 기판(201)의 상면과 이격되는 제1 및 제2 나노 와이어 패턴(222a, 222b)이 형성될 수 있다.
도 17f를 참조하면, 도 17e의 트렌치(T209)을 채우도록 게이트 전극 물질을 형성할 수 있다. 이어서, 상기 게이트 전극 물질이 트렌치(T209) 내에만 남도록 평탄화 하여 제1 및 제2 게이트 구조물(221a, 221b)을 형성할 수 있다.
이후 도 11을 함께 참조하면, 층간 절연막(219), 상기 제1 및 제2 게이트 구조물(221a, 221b) 상에 추가적인 층간 절연막(미도시)를 형성할 수 있다. 이후, 상기 제1 내지 제3 반도체 구조물(213, 215, 217)과 각각 연결되는 제1 내지 제3 콘택 플러그(221a, 221b, 221c)를 형성하여 반도체 소자(200)를 제조할 수 있다.
도 18a 및 도 18b는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 사시도들이다. 도 18 및 도 18b는 도 16a 내지 도 16g를 참조하여 설명한 반도체 소자(100)의 제조 방법과 유사할 수 있다.
도 18a를 참조하면, 기판(301)을 식각하고 제1 및 제2 방향으로 각각 연장되는 제1 및 제2 활성 영역(305a, 305b)을 패터닝할 수 있다. 상기 제1 및 제2 활성 영역(305a, 305b) 사이에는 소자 분리막(307)이 형성될 수 있다.
도 18b를 참조하면, 문턱 전압을 조절하기 위하여 제1 및 제2 활성 영역(305a, 305b)에 도핑이 수행될 수 있다. 이후, 상기 제1 및 제2 활성 영역(305a, 305b)을 교차하는 제1 및 제2 더미 게이트 구조물(D309a, D309b)를 형성할 수 있다.
이어서, 제1 및 제2 더미 게이트 구조물(D309a, D309b) 양 측에 노출된 상기 제1 및 제2 활성 영역(305a, 305b) 상에 불순물을 도핑하여 불순물 영역을 형성할 수 있다. 상기 불순물의 도전형은 제1 및 제2 활성 영역(305a, 305b)이 각각 n형 또는 p형 트랜지스터를 구성하는지에 따라 결정될 수 있다.
상기 제1 및 제2 더미 게이트 구조물(D309a, D309b)의 일측에서 도 18a의 제1 및 제2 활성 영역(305a, 305b)이 연결된 영역에 제1 불순물이 도핑될 수 있다. 따라서 상기 제1 및 제2 활성 영역(305a, 305b)이 연결된 영역은 제1 불순물 영역(313)일 수 있다. 또한, 상기 제1 더미 게이트 구조물(D309a)의 타측의 제1 활성 영역(305a)은 제2 불순물 영역(315)일 수 있다. 상기 제3 더미 게이트 구조물(D309b)의 타측의 제2 활성 영역(305b)은 제3 불순물 영역(317)일 수 있다.
이후, 도 13을 함께 참조하면, 상기 제1 내지 제3 불순물 영역(313, 315, 317) 상에 각각 제1 내지 제3 콘택 플러그(321a, 321b, 321c)를 형성하여 반도체 소자(300)를 제조할 수 있다.
도 19는 예시적인 실시예들에 따른 CMOS 인버터의 회로도이다.
도 19를 참조하면, CMOS 인버터(900)는 CMOS 트랜지스터(910)를 포함한다. CMOS 트랜지스터(910)는 전원 단자(Vdd)와 접지 단자와의 사이에 연결된 PMOS 트랜지스터(920) 및 NMOS 트랜지스터(930)로 이루어진다. CMOS 트랜지스터(910)는 도 1 내지 도 15를 참조하여 설명한 반도체 소자(10, 20, 100, 100A, 100B, 100C, 100D, 100E, 200, 300) 중 적어도 하나를 포함한다.
도 20은 예시적인 실시예들에 따른 CMOS NAND 회로의 회로도이다.
도 20을 참조하면, CMOS NAND 회로(1000)는 서로 다른 입력 신호가 전달되는 한 쌍의 CMOS 트랜지스터를 포함한다. 한 쌍의 CMOS 트랜지스터를 구성하는 적어도 하나의 트랜지스터는 도 1 내지 도 15를 참조하여 설명한 반도체 소자(10, 20, 100, 100A, 100B, 100C, 100D, 100E, 200, 300) 중 적어도 하나를 포함한다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형 및 변경이 가능하다.
SUB: 기판, AC1, AC2: 활성 영역, G1, G2: 게이트 구조물, R1, R2, R3: 불순물 영역, C1, C2, C3: 콘택 플러그, Tr1, Tr2: 트랜지스터, 101: 기판, 105: 핀형 구조물, 108a, 108b, 109a, 109b: 게이트 구조물, 113: 성장층, 121a, 121b, 121c: 콘택 플러그

Claims (10)

  1. 제1 방향으로 연장되는 제1 활성 영역 및 제2 방향으로 연장되면서 상기 제1 활성 영역과 연결되는 제2 활성 영역을 포함하는 기판;
    상기 제1 및 제2 활성 영역을 각각 교차하는 제1 및 제2 게이트 구조물;
    상기 제1 및 제2 게이트 구조물의 일측에서, 상기 제1 및 제2 활성 영역이 연결되는 영역에 형성된 제1 불순물 영역;
    상기 제1 게이트 구조물의 타측에서, 상기 제1 활성 영역에 형성된 제2 불순물 영역;
    상기 제2 게이트 구조물의 타측에서, 상기 제2 활성 영역에 형성된 제3 불순물 영역;을 포함하는 반도체 소자.
  2. 제1 항에 있어서, 상기 제2 및 제3 불순물 영역 중 어느 하나는 상기 제1 불순물 영역에 도핑된 불순물과 동일한 도전형의 불순물로 도핑되고, 다른 하나는 상기 제1 불순물 영역에 도핑된 불순물과 다른 도전형의 불순물로 도핑되는 것을 특징으로 하는 반도체 소자.
  3. 제2 항에 있어서, 상기 기판 중 상기 제1 게이트 구조물과 대향하는 영역은 상기 제2 불순물 영역에 도핑된 불순물과 다른 도전형을 가지고,
    상기 기판 중 상기 제2 게이트 구조물과 대향하는 영역은 상기 제3 불순물 영역에 도핑된 불순물과 다른 도전형을 가지며,
    상기 제1 불순물 영역의 불순물 농도는, 상기 기판 중 상기 제1 불순물 영역과 동일한 도전형을 가지는 영역의 불순물 농도보다 낮은 것을 특징으로 하는 반도체 소자.
  4. 제3 항에 있어서, 상기 제1 활성 영역, 상기 제1 게이트 구조물, 및 상기 제1 및 제2 불순물 영역은 N형 트랜지스터를 이루고,
    상기 제2 활성 영역, 상기 제2 게이트 구조물, 및 상기 제1 및 제3 불순물 영역은 P형 트랜지스터를 이루는 것을 특징으로 하는 반도체 소자.
  5. 제1 항에 있어서, 상기 제1 내지 제3 불순물 영역들은 모두 동일한 도전형의 불순물로 도핑되는 것을 특징으로 하는 반도체 소자.
  6. 제1 항에 있어서, 상기 제1 활성 영역은 상기 기판의 상면으로부터 이격되는 제1 나노 와이어 패턴과, 상기 제1 나노 와이어 패턴의 양 단부에 각각 연결되는 제1 및 제2 반도체 구조물을 포함하고,
    상기 제2 활성 영역은 상기 기판의 상면으로부터 이격되는 제2 나노 와이어 패턴과, 상기 제2 나노 와이어 패턴의 양 단부에 각각 연결되는 상기 제1 및 제3 반도체 구조물을 포함하는 것을 특징으로 하는 반도체 소자.
  7. 제1 항에 있어서, 상기 기판은 상기 제1 및 제2 활성 영역이 연결되는 영역으로부터 상기 제1 방향으로 연장되는 제3 활성 영역 및 상기 제2 방향으로 연장되는 제4 활성 영역을 포함하고,
    상기 제3 및 제4 활성 영역을 각각 교차하는 제3 및 제4 게이트 구조물;을 더 포함하고,
    상기 제1 불순물 영역은 상기 제3 및 제4 게이트 구조물의 일측에서 상기 제1 내지 제4 활성 영역이 연결되는 영역에 형성되고,
    상기 제3 게이트 구조물의 타측에서, 상기 제3 활성 영역에 형성된 제4 불순물 영역; 및
    상기 제4 게이트 구조물의 타측에서, 상기 제4 활성 영역에 형성된 제5 불순물 영역;을 더 포함하는 반도체 소자.
  8. 제1 방향으로 연장되는 제1 활성 영역 및 제2 방향으로 연장되면서 상기 제1 활성 영역과 연결되는 제2 활성 영역을 포함하는 기판; 및
    상기 제1 및 제2 활성 영역을 각각 교차하는 제1 및 제2 게이트 구조물;을 포함하고,
    상기 제1 활성 영역 및 상기 제1 게이트 구조물은 제1 트랜지스터를 이루고, 상기 제1 활성 영역 및 상기 제2 게이트 구조물은 제2 트랜지스터를 이루고,
    상기 제1 및 제2 트랜지스터는 동일한 종류의 트랜지스터로서, N형 또는 P형 트랜지스터 중 어느 하나인 것을 특징으로 하는 반도체 소자.
  9. 제8 항에 있어서, 상기 제1 방향은 상기 기판의 결정 방향과 45도 기울어진 방향이고,
    상기 제2 방향은 상기 기판의 결정 방향과 동일한 방향인 것을 특징으로 하는 반도체 소자.
  10. 제8 항에 있어서, 상기 제1 및 제2 방향은 0도 또는 180도 외의 사이각을 가지는 것을 특징으로 하는 반도체 소자.
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