CN1581478A - 半导体集成电路装置 - Google Patents

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Abstract

本发明提供一种半导体集成电路装置，其为了实现配线层之间的平坦化，而在同一层配线之间具备由与配线材料相同的材料构成的虚拟图案的同时，可以适当地抑制该虚拟图案和配线之间的相对向电容。作为在同一层配线(配线图案)(3a、3b)之间利用与这些配线材料相同的材料形成的虚拟图案(3D)，使其形状为与相邻配线之间的相对向电容(寄生电容)比具有与该配线的平行面的长方体有所减少的形状。具体地说，该虚拟图案(3D)形成为具备与相邻配线(配线图案)(3a、3b)大致呈45°倾斜的柱面的长方体形状。

Description

半导体集成电路装置
技术领域
本发明涉及具有跨越多层在半导体基板上铺设配线的多层配线结构的半导体集成电路装置，更详细地说，涉及为了将这些配线层之间平坦化而在同层的配线之间具有由与配线材料相同的材料构成的虚拟图案的半导体集成电路装置。
背景技术
众所周知，作为将半导体集成电路装置进一步高集成化的结构，有跨越多层在半导体基板上铺设配线的多层配线结构。在具有这种结构的半导体集成电路装置中，通过在配线层中包含配线密度的稠密部分和稀疏部分，从而在这两者上成膜的绝缘膜本身会形成阶差。因此，这样形成于绝缘膜上的上层配线就会在上述阶差部分上产生断线等问题，无法避免配线形成的可靠性的降低。
因此，以往为了解决这种问题，提出在配线间隔较宽的部位上同时形成没有与配线电连接的导体片(虚拟图案)，以缓和上述阶差产生的方法等。图5(a)和(b)分别示意性地表示具有这种结构的半导体集成电路装置的平面结构和剖面结构的一例。而且，图5(a)是表示该半导体集成电路装置的平面结构的一部分的放大俯视图，图5(b)是沿图5(a)的B-B线的剖面图。
如图5(b)所示，该半导体集成电路装置基本上是依序层迭半导体基板10、绝缘膜20、第一配线层30、层间绝缘膜层40、第二配线层50而形成的。
在这里，在上述第一配线层30上，基本上如图5(a)所示，利用众所周知的光刻技术等，例如在由铝等形成的配线图案30a与30b之间形成有由与这些配线材料相同的材料形成的长方体形状的虚拟图案30D。具体地说，上述配线图案30a和30b形成为互相大致平行，并且上述长方体形状的虚拟图案30D配设为具有这些配线的平行面，且分别大致等间隔地倾斜排列。
另外，具体地说，上述层间绝缘膜层40形成为将例如由p(等离子体)-TEOS(四乙氧基硅烷)膜等构成的层间绝缘膜40a、例如由平坦性优良的SOG(spin on glass)膜等构成的层间绝缘膜40b、例如由p-TEOS膜等构成的层间绝缘膜40c层迭的结构。而且，在该绝缘膜40c上形成有例如具有由铝等构成的配线图案50a的上述第二配线层50。
这样，通过配设上述虚拟图案30D并填埋配线之间的缝隙，从而可以实现在上述第一配线层30上形成层间绝缘膜40a～40c情况下的平坦化。另外，在形成上述层间绝缘膜40a～40c之后，即使在例如使用CMP进一步实现平坦化的情况下，也由于通过配设上述虚拟图案30D来缓和负荷的局部集中，故可以避免起因于这种负荷集中等的平坦性的恶化。并且，通过这样提高作为上述第二配线层50的基底层的层间绝缘膜40c的平坦性，从而可以抑制上述上层配线自身的断线等。
另外，以往除了这种半导体集成电路装置以外，还提出了例如专利文献1中所见的，线状的虚拟金属(虚拟图案)在相邻配线之间与配线平行地形成的装置等。
【专利文献1】
特开平10-335326号公报
可是，如上所述通过配设虚拟图案30D，从而可以确实地解决上层配线的断线等问题。但是，通过这样配设虚拟图案30D，从而在上述配线图案30a和30b之间隔着虚拟图案30D而自身产生相对向电容，即所谓的寄生电容。而且，这样产生的寄生电容会引起电路动作的速度降低或噪音增加等，以至使该半导体集成电路装置的电路特性恶化。
发明内容
本发明鉴于上述实情，其目的在于，提供一种为了达成配线层间的平坦化，而在同一层的配线间不但具备由与配线材料相同的材料构成的虚拟图案，而且可以适当地抑制隔着该虚拟图案的配线间的寄生电容的半导体集成电路装置。
为了达成这种目的，本发明的第一方案是一种半导体集成电路装置，其具有跨越多层在半导体基板上铺设配线的多层配线结构，为了实现这些配线层之间的平坦化，而在同层的配线之间配设由与配线材料相同的材料构成的虚拟图案，使上述虚拟图案形成为具有至少相邻的配线之间的相对向电容比具有与该配线的平行面的长方体有所减少的形状的结构。
作为半导体集成电路装置，通过采用具有这种结构的虚拟图案，从而与采用现有的具有与相邻配线的平行面的长方体形状的虚拟图案的半导体集成电路装置相比，上述虚拟图案和相邻配线之间的相对向电容，即寄生电容确实有所降低。因此，采用具有该结构的半导体集成电路装置，不仅可以通过上述虚拟图案来提高上层配线的基底的平坦性，还可以确实地抑制起因于隔着上述虚拟图案的配线之间的寄生电容的电路动作的速度降低或噪音增加等。
另外，在本发明的第二方案的半导体集成电路装置中，使这种虚拟图案形成为具有包括与上述相邻配线相对向的面相对于该配线成为非平行的面的多边棱柱形状的结构。
作为具有这种结构的虚拟图案的形状，例如有底面形状为菱形或者八角形或者三角形的多边棱柱等。而且，使具有这种形状的虚拟图案形成为包含与上述相邻配线相对向的面相对于该配线成为非平行的面的形态。因此，在使从上述相邻配线开始的距离恒定的情况下，上述虚拟图案和相邻配线之间的相对向电容(寄生电容)至少比具有与该配线的平行面的长方体形状的虚拟图案确实有所减少。
另外，本发明的第三方案的半导体集成电路装置，在第一方案所述的半导体集成电路装置中，使上述虚拟图案形成为具有从与上述相邻配线相对的面的配线开始的距离间歇或连续地变化的多边棱柱形状的结构。
作为具有这种结构的虚拟图案的形状，有例如底面形状为菱形或者八角形或者三角形的多边棱柱等。而且，使具有这种形状的虚拟图案形成为从与上述相邻配线相对的面的配线开始的距离间歇或连续地变化。因此，与前面的第二方案的发明同样，在使从上述相邻配线开始的距离恒定的情况下，述虚拟图案和相邻配线之间的相对向电容(寄生电容)至少比具有与该配线的平行面的长方体形状的虚拟图案确实有所减少。
另外，本发明的第四方案的半导体集成电路装置，在第一方案所述的半导体集成电路装置中，使上述虚拟图案形成为具有从与上述相邻配线相对向的面的配线开始的距离连续地变化的大致圆柱形状的结构。
利用这样形成的虚拟图案，与之前的第二方案或者第三方案所述的发明相同，在使从上述相邻配线开始的距离恒定的情况下，上述虚拟图案和相邻配线之间的相对向电容(寄生电容)至少比具有与该配线的平行面的长方体形状的虚拟图案确实有所减少。
一方面，本发明的第五方案的半导体集成电路装置，其具有跨越多层在半导体基板上铺设配线的多层配线结构，为了实现这些配线层之间的平坦化，而在同一层的配线之间配置由与配线材料相同的材料构成的虚拟图案，使上述虚拟图案形成为具有具备相对作为芯片而切出的半导体基板的侧面都不平行的四个柱面的长方体形状的结构。
一般，上述配线层中的配线形成为相对于作为芯片而切出的半导体基板的侧面平行或者垂直。因此，通过将上述虚拟图案形成为具备相对于作为芯片而切出的半导体基板的侧面都不平行的四个柱面的长方体形状，从而使与这些柱面都不平行的配线增多。即，如果半导体集成电路装置采用具有这种结构的虚拟图案，则可以得到与之前的方案1～4所述的半导体集成电路装置相同或者以此为基准的效果，同时，并不限于相邻的配线，对于更多的配线，也可以实现减少其与上述虚拟图案之间产生的相对向电容。
另一方面，本发明的第六方案的半导体集成电路装置，其具有跨越多层在半导体基板上铺设配线的多层配线结构，为了实现这些配线层之间的平坦化而在同层的配线之间配置由与配线材料相同的材料形成的虚拟图案，使上述虚拟图案形成为具有互相相对向的面的距离间歇或连续地变化的多边棱柱形的结构。
对于一般的铺线方法，通过半导体集成电路装置采用具有这种结构的虚拟图案，从而可以实现减少上述虚拟图案和相邻配线之间的相对向电容(寄生电容)。
另外，本发明的第七方案的半导体集成电路装置，其具有跨越多层在半导体基板上铺设配线的多层配线结构，为了实现这些配线层之间的平坦化而在同层的配线之间配置由与配线材料相同的材料形成的虚拟图案，上述虚拟图案形成为具有互相相对的面的距离连续地变化的大致圆柱形状的结构。
对于配线的任何铺设方法，如果半导体集成电路装置采用具有这种结构的虚拟图案，则可以实现减少上述虚拟图案和相邻配线之间的相对向电容(寄生电容)。
在本发明的半导体集成电路装置中，为了实现配线层之间的平坦化，而在同层的配线之间，使由与配线材料相同的材料构成的虚拟图案形成为具有至少相邻配线之间的相对向电容比具有与该配线的平行面的长方体有所减少的形状。由此，可以确实地减少隔着上述虚拟图案的配线间的寄生电容，并且可以确实抑制起因于该寄生电容的电路动作的速度降低或噪音增加等。
附图说明
图1是关于本发明的半导体集成电路装置的一个实施方式，(a)是示意性地表示其平面结构的俯视图，(b)是沿着(a)的B-B线的剖面图。
图2是表示本实施方式中使用的虚拟图案的外观形状的立体图。
图3是表示本实施方式的半导体集成电路装置的配线层的布线示例的俯视图。
图4(a)～(1)示意性地表示本实施方式中使用的虚拟图案的变形例的平面(底面)结构的俯视图。
图5是关于现有的半导体集成电路装置，(a)是示意性地表示该平面结构的平面图，(b)是沿着(a)的B-B线的剖面图。
图中：1-半导体基板，2-绝缘膜，3、5-配线层，3a～3c、5a-配线图案，3D-虚拟图案，4-层间绝缘膜层，4a～4c层间绝缘膜。
具体实施方式
图1是示意性地表示本发明的半导体集成电路装置的一个实施方式的结构。本实施方式的半导体集成电路装置也和之前的图5所例示的半导体集成电路装置相同，通过配设上述虚拟图案来实现上层配线的基底的平坦化。但是，本实施方式的半导体集成电路装置是通过按照图1所示的形态来配置上述虚拟图案，从而抑制上述虚拟图案和相邻配线之间的相对向电容(寄生电容)的。
图1(a)和(b)分别示意性地表示本实施方式的半导体集成电路装置的平面结构和剖面结构的一例。而且，图1(a)是表示半导体集成电路装置的平面结构的一部分的放大俯视图，图1(b)是沿着图1(a)的B-B线的剖面图。
如图1(b)所示，本实施方式的半导体集成电路装置也基本上是依序层迭半导体基板1、绝缘膜2、第一配线层3、层间绝缘膜层4、第二配线层5而形成的。
在这里，在上述第一配线层3上，基本上如图1(a)所示，利用众所周知的光刻技术等，在例如由铝等构成的配线图案3a和3b之间形成有由与这些配线材料相同的材料构成的长方体形状的虚拟图案3D。具体地说，上述配线图案3a和3b形成为相互大致平行，上述长方体形状的虚拟图案3D具有与这些配线大致呈45度倾斜的柱面，且配设为分别大致等间隔地倾斜排列。
另外，具体地说，上述层间绝缘膜层4为将例如由p(等离子)-TEOS(四乙氧基硅烷)膜等构成的层间绝缘膜4a、例如由平坦性优良的SOG(spin on glass)膜等构成的层间绝缘膜4b、例如由p-TEOS膜等构成的层间绝缘膜4c层迭的结构。并且，在该绝缘膜4c上形成具有例如由铝等构成的配线图案5a的上述第二配线层5。
这样，可以通过配设上述虚拟图案3D并填埋配线之间的缝隙，从而实现在上述第一配线层3上形成层间绝缘膜4a～4c情况下的平坦化。另外，因为即使在形成上述层间绝缘膜4a～4c后，例如使用CMP而进一步实现平坦化的情况下，也可以通过配设上述虚拟图案3D来缓和负荷的局部集中，所以可以避免因为这种负荷集中等引起的平坦性的恶化。并且，在这种情况下，也通过这样提高作为上述第二配线层5的基底的层间绝缘膜4c的平坦性，从而可以抑制上述上层配线本身的断线等。
接下来，利用图2表示本实施方式中采用的上述虚拟图案3D的形状以及尺寸的具体示例。另外，图2表示的是为了方便而从左或右倾斜45度的方向观察上述虚拟图案3D的外观形状的立体图。
该虚拟图案3D的形状如图2所示，关于图2中a1～a2、b1～b2及c的各个部位的尺寸，例如设定为a1＝a2＝b1＝b2＝0.4μm、c＝0.32μm～1.0μm。并且，对于虚拟图案3D的这种尺寸，图1举例表示的上述配线图案3a和3b例如形成为具有宽度为0.4μm、厚度(高度)为0.32μm～1.0μm的尺寸。
一方面，图3示意性地表示具有这些配线图案和虚拟图案而形成的上述第一配线层3的布线示例的一部分。另外，之前的图1(a)相当于扩大表示图3中用点划线所示的区域A20的俯视图。
如图3所示，在进行上述第一配线层3的布线之际，按照以下顺序进行。
(1)首先，以将所要数量的虚拟图案3D分别等间隔地倾斜排列的形态配置在整个基板上。
(2)之后，在基板上配置例如沿着图中X轴方向或者Y轴方向的配线图案3a～3c。
(3)削除与这些配线图案3a～3c或者其周围(在图3中用虚线表示的区域A11～A13)重迭的部分的虚拟图案(在图3中用双点划线表示的虚拟图案3D’)。
另外，此时通过如上所述地将虚拟图案3D倾斜排列地进行配置，从而一定在具有所定间隔的配线之间配置了任一虚拟图案3D。另外，通过使上述虚拟图案3D为长方体形状，从而即使在这样的布线中或者在作为之后工序的实际通过腐蚀等进行的加工中，也可以高度地维持这种操作性。
如图1或图3所示，在本实施方式中，上述虚拟图案3D形成为具备相对于沿着X轴方向或者Y轴方向的配线图案分别大致呈45度倾斜的柱面的长方体形状。因此，该虚拟图案3D无论与上述配线图案中的哪一个相邻，在从相邻配线开始的距离恒定的情况下，该虚拟图案3D与相邻配线之间的相对向电容(寄生电容)都比具有与该配线的平行面的长方体形状的虚拟图案确实有所减少。进而，因为该虚拟图案3D之间的相对向电容(寄生电容)也减少，故结果是可以减少隔着虚拟图案的配线之间的寄生电容。
另外，虽然没有特别图示，上述半导体集成电路装置在切割芯片以切取芯片的工序，即切割工序之际，是将沿着之前图3中的X轴方向或者Y轴方向的面作为切口而进行切出的。即，上述虚拟图案3D形成为具有相对于作为芯片而切出的半导体基板的侧面完全大致呈45度倾斜的柱面的长方体形状。而且，如之前的图3举例所示的配线图案3a～3c所示，一般配线大多形成为与作为上述芯片而切出的半导体基板的侧面平行或垂直。即，本身与虚拟图案3D的所有柱面都不平行的配线增加。
如以上所说明的，本实施方式的半导体集成电路装置可以得到以下的优良效果。
(1)将用于平坦化配线层之间的虚拟图案3D做成具备与相邻配线大致呈45°倾斜的柱面的长方体形状。因此，在从相邻配线开始的距离恒定的情况下，可以使相邻配线与虚拟图案之间的相对向电容(寄生电容)比具有与该配线的平行面的长方体形状的虚拟图案确实有所减少。因此，采用具有该结构的半导体集成电路装置，不但可以通过上述虚拟图案提高上层配线的基底的平坦性，还可以确实地抑制起因于上述配线之间的寄生电容的电路动作的速度降低或噪音增加等。
(2)进而，对于虚拟图案3D，形成为其所有的柱面与作为芯片而被切出的半导体基板的侧面大致呈45°倾斜。由此，对于大多数的配线，都可以实现减少与上述虚拟图案之间产生的相对向电容(寄生电容)。
而且，本发明的半导体集成电路装置并不限于上述实施方式，例如也可以按照以下的方式来实施。
在上述实施方式中，虽然由层间绝缘膜4a～4c的三层构成层间绝缘膜层4，但是对于层间绝缘膜4的构成及材料等做成一层等是任意的。
在上述实施方式中，虽然将虚拟图案3D配置为倾斜排列的形态，但是虚拟图案3D的配置形态可以是任意的，例如按照纵向和横向排列的形态进行配置也适用于本发明。
在上述实施方式中，虽然使虚拟图案3D形成为具备相对于相邻配线及作为芯片而被切出的半导体基板的侧面都大致倾斜45°的四个柱面的长方体形状的结构。但是，只要该虚拟图案3D满足以下任何一个结构即可。
(a)包含有与相邻配线相对的面和该配线不平行的面的多边棱柱形状。
(b)不具有与相邻配线相对的面和该配线平行的面的多边棱柱形状。
(c)从与相邻配线相对的面的配线开始的距离间歇或连续地变化的多边棱柱形状。另外，上述虚拟图案3D也可以为从与上述相邻配线相对的面的配线开始的距离连续地变化的大致圆柱形状。即，作为这种虚拟图案也可以适宜地采用底面形状为例如图4(a)～(1)举例所示的形状的多边棱柱形状或者圆柱形状。尤其，如果将上述虚拟图案3D形成为相互相对面的距离间歇或者连续地变化的多边棱柱形状，则相对一般的铺设方法，也可以实现上述虚拟图案和相邻配线之间的相对向电容(寄生电容)的减少。另外，如果将上述虚拟图案3D形成为相互相对的面的距离连续变化的大致圆柱形状(图4(1))，则相对任意方向配线的铺设方法，可以简单地实现上述虚拟图案和相邻配线之间的相对向电容(寄生电容)的减少。结果是，这种虚拟图案只要是相邻配线之间的相对向电容至少比具有与该配线的平行面的长方体有所减少的形状即可。
另外，对于在配线层上形成的配线图案和虚拟图案的材料也不限于铝，例如也可以是铜或者铝合金或者多晶硅等。另外，虚拟图案的尺寸可以任意，可以设定为对应于配线层上形成的配线宽度等的所希望的尺寸。

Claims (7)

1.一种半导体集成电路装置，其具有跨越多层在半导体基板上铺设配线的多层配线结构，为了实现这些配线层之间的平坦化而在同层的配线之间配置由与配线材料相同的材料构成的虚拟图案，其特征在于，
上述虚拟图案形成为相邻配线之间的相对向电容至少比具有与该配线的平行面的长方体有所减少的形状。
2.根据权利要求1所述的半导体集成电路装置，其特征在于，上述虚拟图案形成为具有包括与上述相邻配线相对向的面相对于该配线成为非平行的面的多边棱柱形状。
3.根据权利要求1所述的半导体集成电路装置，其特征在于，上述虚拟图案形成为具有从与上述相邻配线相对的面的配线开始的距离间歇或者连续地变化的多边棱柱形状。
4.根据权利要求1所述的半导体集成电路装置，其特征在于，上述虚拟图案形成为具有从与上述相邻配线相对的面的配线开始的距离连续地变化的圆柱形状。
5.一种半导体集成电路装置，其具有跨越多层在半导体基板上铺设配线的多层配线结构，为了实现这些配线层之间的平坦化而在同层的配线之间配置由与配线材料相同的材料构成的虚拟图案，其特征在于，
上述虚拟图案形成为具有包括相对作为芯片而被切出的半导体基板的侧面都不平行的四个柱面的长方体形状。
6.一种半导体集成电路装置，其具有跨越多层在半导体基板上铺设配线的多层配线结构，为了实现这些配线层之间的平坦化而在同层的配线之间配置由与配线材料相同的材料构成的虚拟图案，其特征在于，
上述虚拟图案形成为具有互相相对的面的距离间歇或连续地变化的多边棱柱形状。
7.一种半导体集成电路装置，其具有跨越多层在半导体基板上铺设配线的多层配线结构，为了实现这些配线层之间的平坦化而在同层的配线之间配置由与配线材料相同的材料构成的虚拟图案，其特征在于，
上述虚拟图案形成为互相相对的面的配线的距离连续地变化的圆柱形状。
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