CN1183602C - 一种集成电路及其为集成电路设计导线布局的方法 - Google Patents

一种集成电路及其为集成电路设计导线布局的方法 Download PDF

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Abstract

一种集成电路，它包括多个单元块以及带有用于信号和电力路由的导线的多个层。独立单元的电力和地连接，由单元级第一导线层中的电力和地导线提供。块级的电力和地导线由最高级的层中的电力和地导线提供，通过层叠的通路和第一层的电力和地导线相连。导体的中间层可被用于信号路由。这个路由技术和现有技术相比，提高了电路密度，现有技术中的块级电力和地导线在第二层，即导体的较低层，而不是在最高层。还公开了一种布局方法，其中依赖于块级电力导线和地导线的布置，来确定信号路由的导线。

Description

一种集成电路及其为集成电路设计导线布局的方法
技术领域
本发明涉及集成电路，更具体地说是涉及集成电路中为其中的电路提供电力和信号的导体线路。
背景技术
集成电路(“IC”)包括典型地以分层的“单元”和单元“块”形式组织起来的电路。每个单元可能包括许多电路元件如晶体管、电阻器和电容器以执行一种特定的基本功能。然后多个单元组成电路“块”，IC可能有许多电路块。IC使用各个电路块之间和各个电路块中的各个单元之间的多层导体，将电力和信号从IC外分配给IC内的电路块。
通过对一层导电材料进行光刻图形化来形成导体，从而如从IC衬底上方看形成导线。其中形成的带有导线的导体层被绝缘层隔离，从而一层中与另一层交叉(从上看)的导线相互间不物理接触或电接触。当希望将一层中形成的导体与另一层中形成的导体电连接时，在两个导体间形成一个穿越绝缘层的导电路线。此导电路线在集成电路技术中被称为“通路”。导体层典型地为金属，最常用的为铝，但是也包括钨、铜和钛以及它们的各种合金。其他材料也是知道的，如金属硅化物、金属氮化物和掺杂的多晶硅。绝缘层通常是诸如二氧化硅之类的介电材料。
各层典型地具有不同的电阻率，最低层(层1)具有最高的电阻率，最高层具有最低的电阻率。这是由于技术处理限制，例如越低层越薄。不同的电阻率影响线路，具有较高的电阻率的较低的层一般被用来做相对近的连接(如单元内或块内)，较高层的较低电阻率层被用来做较长的连接，如在不同块中的点之间。
导体的布局已经发展到一个高程度并且许多软件工具可以用来在布局工程师的输入和引导下自动进行布局处理。使布局复杂化和影响布局的因素包括相对于许多单元和块之间的信号计时选择的线路信号传输的影响、线路对电路密度的影响、和沿着长导体走线的不期望的电压下降。导体层的数目也影响信号路由。随着IC的几何结构减小了，可以使用的层数从3增加到5，并且通常使用的层数被期望进一步增加。
图1-3说明在一个依照一种普通方法使用五个导体层的集成电路中导线的布局。为了简化，并且因为导体不需要限于金属，在其中形成导线的导体层在此被称为“层1”、“层2”、“层3”、“层4”和“层5”。层1最接近衬底，层1、2和3被称为“低层次”层，层4和5被称为“高层次层”。各个导线，或简称“导体”，将具有“XYY”形式的参考号，数字X相应于导线所在的层次。即导线301在层3中，导线501在层5中。另外，通路将用图注“XZYY”称呼，数字X和Z分别表示与通路连接的较高和较低导体层。
图1是一个标准单元12的俯视图。单元12中有许多电路元件，如上所述。沿着单元的相对边缘12a、12b的是导线101，103，它们由层1光刻形成。这些水平延伸的导线，在本技术领域中称为“轨”，被用来将单元12与电压源vdd！(轨101)连接并通过轨103与一个较低的电压源例如地“gnd！”连接。各个电路元件之间的连接以及电路元件和各个轨101或103之间的连接也可在层1中。
图2展示一单元“块”的一部分。块20包括单元10、11、12、13。实际上，单元块典型地包括更多单元(如1000个单元)。一般地说，每一单元块是“完备的”，因为它具有导电焊点(管脚)形式的输入/输出接触，它们与IC上的其它块连接，以将它们电连接在一起。此外，通常块的所有侧面互相邻接以使密度最大。这里较低行的单元10、11被另一条轨105连接起来，这种情况下轨105是电力轨。被展示的还有，垂直于轨101、103、105延伸的导线202，204，206，208，它们从层2形成，层2位于与形成轨101-105的层1平行并在其上方的平面中。导线202、204、206、208在本领域中称为“条”，关于连接到电源(vdd！)和地(gnd！)，它们以类似于轨的形式交替。地条204、208通过各自的通路2101和2102与地轨103连接。电力条202、206通过各自的通路2103、2104、2105、2106与电力轨101、103连接。
典型地，在一个五层系统中，用作信号线路的块之间的互连被制作在层5中。另外，横过IC将电力从一个芯片外电压源分配到各个单元块的电力线和地线也在层5中。向块供电、向和从块提供信号、和在块之间提供信号，被称为“顶级”设计。单元级的电力和地线位于层1，而块级的电力和地连接位于层2、3，如图2中说明的。块中的信号路由被制作在层3、4中(未示出)。
IC的布局设计典型地以分等级的形式来完成，从单元级开始，到块级，然后到顶级。块传统地被许多设计者使用相同的软件布局工具并行地进行设计。块布局完成后，然后设计顶级布局。
使用这种层2中的导线在块级进行电力和地传输的布局方法的一个问题是，这只允许从层1访问各个单元的触脚。由于层1的电阻率高，使用它作为信号路由，除了很短的距离外，难以实现正确的信号计时。单元不能被放置在图2中的层2的条202、204、206、208的下面，因为这样作将要求使用金属1作为信号路由。图3是条202、204附近的块20区域的一个视图。不是象图2那样只显示四个单元，图3说明更多的排列在行R1-RN中的单元。在条202、204的下方，有重要的芯片区在这些条的下面，它不包含单元，这是非常明显的。这浪费了空间，使IC的电路密度减小，并增加了其成本。
传统地，通路只在层间垂直延伸，即垂直于条和轨。当试图将顶级电力线或地线与层2中的电力/地线连接时，这就引起一个问题，因为它要求使用“层叠的”通路。“层叠的”通路是连接多个层的通路。将层5连接到层2要求三个通路的层叠，即，从层5中的导线到其下面的层4中导线的第一个通路，从层4中的导线到其下面的层3中导线的第二个通路，和从层3中导线到层2中导线的第三个通路，三个通路被对准。然而，由于块级信号路由位于层3、4中，故层叠的通路不能布置在层3、4中有干涉信号导线的地方。这样做有问题的一个原因是由于自底向上的分级设计方法，在顶级设计者开始进行顶级电力和地线布线之前，层3、4中的信号路由已经在应有的位置上。另一个原因是层3、4中的大量信号路由导线没有为连接层5到层2需要的层叠的通路留下太多使用面积。因此，层3、4中的大量信号导线在层5、2间的这两层形成一个预先存在的、紧密挤在一起的信号导线迷宫，这使得制作从顶级的电力或地线到块级的层2中的电力或地线的后来的连接不可行。
该问题过去的一个解决办法是使用在块周边附近形成的各个“环”。图4显示一部分集成电路的俯视图，该俯视图展示许多块20、21、22、23，各个块具有各自的电力环40、41、42、43。环40包括层2中的导线210、212和层3中的导线311、313。块21的环41包括导线214、216、导线313和导线315。电力轨501、503在所示四个块的上边和下边连接块。层4的条402、404、406在电力轨501、503之间延伸。通路连接轨501、503到条402、404、406。这些层4条被通路连接到轨311、313、315，那些层3轨也被通路连接到导线210、212。如此，块20的电力环40被导线210、212和导线210、212之间的部分导线311、313形成，此环被轨501、503和导线402、404连接到vdd！。其他环41、42、43以类似的方式被连接到电压源vdd！。电力将从环40，例如，通过从导线210、212到如图1所示的沿着单元边缘的层1的轨的下落通路，被分配到各个单元。在图4中，只展示了电力环。相应的地线环将邻近各个电力环41-43，例如在这些电力环的里边或外边。
使用环的一个问题是：由于各单元与环不是等间隔，电力一般不是均匀地分配到块中的各个单元。块中间附近的单元比块周边附近的单元远。通过加更多层2的条，可以获得更均匀的分配，但是如已经讨论过的那样，由于单元不能被放在层2电力或地线之下，这些附加的层2导线将仅仅加重块中单元的损失和甚至进一步减小电路密度。
发明内容
依照本发明，在一种集成电路中，现有技术的上述缺点被克服，这种集成电路有多个定义单元层的电路元件单元、被布置在邻近单元层的多个层中的导线、和连接层中的导线与另一层中导线的通路。导线的层数为N，N等于4或更大，第一层与单元级相邻，第N层远离单元级。各个单元有单元边界并被连接到最邻近单元边界的第一层中的各个电力和地导线。电力和地导线延伸穿过N和N-1层中的至少一层的单元，层叠的通路将N和N-1层中的至少一层的电力和地导线连接到第一层的各个电力和地导线。
块级电力和地导线在顶上的两层导体中，而不是在较低层的层中的布置，被发现明显地增加了电路的密度。这主要是因为将单元放置在高层次的层电力和地导线下的能力，避免了如现有技术中那样层2电力和地导线下单元损失问题。此外，在低层次层中的电力和地环和伴随它们的缺点被避免了。
本发明的另一方面涉及一种IC导线的布局方法，以便将块级电力和地导线放置在高层次的导体层中。
本发明的另一个方面涉及一种布置IC导线的布局方法，它借助于根据前面的将块和顶级的电力和地导线放置在顶层的指定，将信号路由、电力或地导线放在较低层次的层中。有利的是，网格状的电力和地导线被放置在顶层，它确定IC上单元块的尺寸和放置。并且，放置通路后，信号路由导线可以被放置，通路将顶级电力和地导线连接到第一级电力和地导线。一般地说，这种方法是从上到下的方法，与常用的从下向上的方法相反，使布置电源导线相对布置信号路由导线具有优先权。除了增加的电路密度，本发明人还发现该方法还减少设计周期，因为容易将块级电力和地导线连接到顶级电力和地导线。不需要在现有的方法中消耗大量的时间的从顶级块的四个边作连接。
附图说明
根据下面的详细描述和附图，本发明的这些和其它目的、特征和优点将变得显而易见。
附图简述
图1是根据现有技术的一种集成电路的电路元件单元的示意俯视图；
图2是根据现有技术的单元块一部分的示意俯视图；
图3是一个俯视图，说明一种块的更加实际的视图，块中有更多的单元，并且层2中有妨碍单元在其下放置的条；
图4是根据现有技术的一部分集成电路的示意俯视图，展示了层2、3中具有电源环的许多单元块；
图5是一部分单元块的示意俯视图，说明根据本发明的电力和地导线路由；以及
图6是示意俯视图，展示了根据本发明的许多单元块和导线互连。
具体实施方式
图5和6说明根据本发明的改进的电力和地导线路由。尽管本发明可以用于具有多于5层的IC，但本发明是用具有5个导体层的集成电路进行说明的。完全相同地对应于前图的元件具有相同的参考号。在单元级，交替的电力和地轨101、103、105保持前面图1中说明的样子。
在图5中，块级路由在层4中有电力和地导线，而不是象图2所示的现有技术中是在层2。电力条412、416通过层叠的通路4101、4102、4103和4104，被连接到电力轨101、105。每个层叠的通路包括层4和层3间的第一通路、层3和层2间的第2通路，以及层2与层1间的第三通路。地条414、418被通路4105、4106类似地连接到地轨103。为了评估比例，只是以举例的方式，相邻的条412、416可以相互间隔约为400微米的距离，而相邻的电力条412和地条414之间的间隔可以约为7-8微米。
图6展示各种块31、32、33、34的“顶级”互连，各个块是根据图5建造的。在所有块(31-34)的周边，由导线505、506、507、508在层5中形成地环。还在所有块的周边由导线405、406、407、408在层4中形成电力环。延伸穿越块33和34的是地导线506、508之间的轨509、513，以及电力导线406、408之间的轨511、515。在块33中，由于将这些条与电力轨511、515连接的通路5401、5402、和5403、5404，电力被馈送到条414和418。在块34中，电力被通路5405、5406、5407、5408从轨511、515馈送到条422、426。类似地，在块33、34中，条412、416、420和424被各自的通路5409-5416连接到地轨509、513。到块31和32的电力和地连接是使用与块33和34相同的方式构成的，因此不再进一步描述了。注意：尽管本实施方案使用了电力和地环，但这些环是在顶级，不是在块级，块级的环不再是必要的。
注意，电力条和地条都在同一层中，电力轨和地轨也在同一层中，但是条和轨在不同的层中。尽管电力环和条被显示在层4中，地环和轨被显示在层5中，但它们能容易地被颠倒过来。
使用较高层次的电力和地条和/或轨层的优点是单元可以被放在层4和5中的导线的下边。在现有技术中，较低层次的层2和3被使用，单元不能被放在层2中导线的下边。在图5和图6的集成电路中，各个单元的连接管脚能容易地从任意一个低层次的层(层1、2、3)被访问。这样，布局设计者能将单元放置在条(如412、414、416、418)下，这导致高的行利用率。换句话说，可与图3中所示的在层2条下单元的损失相比较的是，在任一给定的块中没有连续的延伸区不能放置单元。
在顶级，即块在集成电路上的连接，块能容易地使用一个高层次层被连接起来，如用5层系统中的层4或层5。在低层次金属的块内不需要环或轨。这和现有技术相反，在现有技术中，由于被插入层3和4中的信号导线物理阻碍，使用层叠的通路在层5和层2间实现连接是不可行的，要求使用环。
比起这里讨论的现有技术，使用本发明，更多的层叠通路出现在电力和地条上。有层叠通路的地方，不能放置单元。然而，使用根据本发明的技术可以明显地节省面积，即使考虑到被附加的层叠通路损失掉的面积也是如此。下面是对一个有水平条的块计算被层叠的通路消耗的面积。例如，考虑一个块宽为1200微米并具有100行(1200微米块高)的块，在根据本发明的技术中，被层叠通路消耗的面积计算如下：
消耗的面积[平方微米]＝条数×[((行数-2)×2.8)+(1.4×2))×条宽]
假设在1200微米宽的块中用于电力的垂直条数为4，用于地的垂直条数为4，每个条的条宽为6微米，则层叠的通路消耗的面积为：
消耗的面积＝8×[((100-2)×2.8)+(1.4×2))]×6
          ＝48×[(98×2.8)+(2.8)]
          ＝48×2.8×99＝13305.6平方微米
如果在这同样的块中使用现有技术中的环方法，则宽度为6微米的4个水平条每个消耗的面积为：
消耗的面积[平方微米]＝块宽×条宽×条数
                    ＝1200×6×4＝28800平方微米
节省的面积[平方微米]＝(28800-13305)/28800＝0.52
这一计算表明使用本发明的技术，比之现有技术的环，节省的面积约为50％。随着增加块的宽度以包括更多的单元，现有技术中附加的轨消耗的面积比本发明要求层叠通路消耗的面积增加得更快。当少量增加块的宽度时，在本发明的技术中不需要提供额外的垂直条，但是使用现有技术的环的方法需要放置额外的水平轨。因此，对于更大的块尺寸，本发明节省的面积甚至能大于50％。
另一个优点是，比之现有技术，在每一个块中电力能够被更加均匀地提供，现有技术在块的周边附近使用一个环。如从图4和图5中显见，条412、414、416和418可以被更均匀地隔开而穿过一个块中的单元，但是，电力是使用已知的环从电力环的4个角提供的，并且不是均匀分布的。注意，尽管这看上去和图2中现有技术的结构类似，但因为条202、204、206、208关于单元的丢失的局限性，它有很大的差别，而图4中的块级条不阻碍单元布置。还要注意，因为没有层2导线用于电力和地连接，电力和地连接会干扰层2中的信号路由，现在层2就可以完全用于信号路由。
除了面积节省和均匀电力分布外，根据本发明的技术还为布局任务本身提供了效率。如前面提到的，集成电路典型地被用一个从下向上的方法来设计。根据本发明，一个更有益的技术是：首先进行关于到块的电力和地导线的顶级设计。这样设计小组可以在顶级布置一个有效的线路网，使电力和地导线在层4，5内，如图6显示的那样。然后，层4条被转换到块级，并确定块的尺寸和位置。在确定了块的位置后，将最顶级电力和地导线与层1电力和地轨相连接的层叠通路的位置被确定。放置了层叠通路之后，层2、层3的信号路由被确定，使信号导线能够在层叠通路周围通过。这样，根据本发明的设计方法和已知技术在很多方面是相反的，并且为在顶级做到块的连接和块之间的连接提供了较大的灵活性，使易于获得更大的电路密度和更低的芯片成本。
设计工具改进举例
正象前面提到的，IC的设计是用设计工具完成的。这里给出的例子是使用Cadence公司的Silicon Ensemble布局工具设计的。实现根据本发明的方法，要求在关于通路放置的Silicon Ensemble工具中设计安放嵌入的指令。要安置从层5到层1的层叠通路，标准单元的vdd！和gnd！管脚上必须有“ABUTMENT”特性，并且为在SiliconEnsemble内得到这些层叠通路要设如下的变量：
SET VARIABLE WIRE.SPINS.CONNECTALLGEOMETRIES TRUE；
set var SROUTE.STACKVIASATCROSSOVER true；
set var WIRE.STACKVIASATCROSSOVER true；
这三行可以被放在envars.mac文件中。
a)使用sedsm-m＝500 & 命令，打开Silicon Ensemble。
b)读设计中所有需要的LEF和DEF文件。
c)使用如下.qpconfig文件运行Qplace：
congMode2 false
LLC.prewirekeepOut fal se
LLC.Ignore.Layer.1 true
LLC.Ignore.Layer.2 true
LLC.Ignore.Layer.3 true
LLC.Ignore.Layer.4 false
LLC.Ignore.Layer.5 true
#LLC.Ignore.Layer.6 true
clockBufferSite 0.2
freeTrackpct.1 10
freeTrackpct.2 100
freeTrackpct.3 100
freeTrackpct.4 100
freeTrackpct.5 0
#freeTrackpct.6 0
d.根据要使用的制作工艺，决定电力/地条宽度。
e.使用如下命令添加电力条：
add wire net vdd！Layer metal4 width<stripe width in sedsmdatabase unit><pt><pt>
在行的左边和右边添加电力和地条。否则工具在每行给出“OpenInfo”错误。
f.运行CTGEN并读取由CTGEN产生的在sedsm下的mapped.def文件。
g.添加GATE_DECAP和填充单元。
h.如下运行Followpins命令：
sroute followpins net vdd！ layer metal1 width 140 area<pt><pt>
sroute followpins net gnd！layer metal1 width 140 area<pt><pt>
这里选择区域很重要，因为Silicon Ensemble不在电力和地条上停止。它使引线延伸直到区域选择点。如果区域比做到条的连接需要的大，结果将是浪费本来可以对metal1信号路由有用的路由线。同样，检验几何关系给出了天线Info.标志。为避免天线标志，分别为电力和地运行sroute命令。
i.运行Wroute并完成其它信号的路由。
j.形成布局。
以上仅仅是关于如何使用普通的设计工具来实现根据发明的方法的一个例子。根据这里关于IC和设计方法的一般描述，本技术领域中的普通技术人员将能够使用其它设计工具。
注意，因为电力环和地环在分开的层中，它们可以被逐个对准，而不是象图5中那样偏置。例如，将电力导线放在层5中，将地导线放在层4中(但在电力导线之上)，取决于IC的尺寸和电力导线与地面导线的宽度，额外的10-20％的面积节约能被实现。
本发明不限于具有5层的IC，还适用于4层或更多层的IC。不论层数，当块级电力导线和地导线位于最高两层时，本发明的好处将得以实现。因而，如果一个集成电路具有第N层，则块级电力和地导线应在N和N-1层，其中第N层为最高层。
尽管已经展示并描述了本发明的优选实施方案，但本技术领域的熟练人员将懂得，在不偏离本发明的原理和构思的基础上，可以对这些实施方案进行改变，本发明的范围在权利要求中被确定。
从详细说明书中，本发明的很多特性和优点是明显的，并且所附权利要求认为覆盖了本发明的真正构思和范围内的所有这些特性和优点。因为对于本技术领域的熟练人员来说，很多改进和改变很容易发生，故不希望将本发明限制在示例和描述的严格结构和运转(方式)中，从而，所有适合的修改和等价物都应属于本发明的范围。

Claims (20)

1.一种集成电路，它有形成一个单元层的多个电路元件单元(C12，C13……)，布置在邻接单元层的多个层(100，200，300)中的导体，以及连接一层中的导体和其它层中的导体的通路(2103，2101)，其特征在于：
导体的层数为N，N为4或更大，第一层邻接单元层，第N层远离单元层；
每一个单元具有一个单元边界，并且每一个单元被连接到邻接单元边界的第一层中的相应电力和地导体；
延伸穿过所述的单元的电力和地导体(511，515；412，414)放置在N和N-1层的至少一层中；以及
将N和N-1层的至少一层中的电力和地导体连接到第一层中的各自的电力和地导体的层叠通路(5404，5414)。
2.根据权利要求1的集成电路，其中所述单元排列在平行的行(R1，R2，R3，R4，…)中，每一行具有多个单元，单元的边界包括形成每个行的相对边的相对的边，并且沿着它延伸着所述的第一层导体的所述电力和地导体。
3.根据权利要求2的集成电路，其中所述单元被组成多个块(31，32，33，34)，至少N和N-1层的至少一个电力(416，418)和地(511，513)导体延伸穿过每一个块，并且分别形成块级的电力和地导体。
4.根据权利要求3的集成电路，其中所述块级电力和地导体均包括N和N-1层的导体。
5.根据权利要求4的集成电路，还包括：N和N-1层之一中的电力环(405，406，407，408)，在N和N-1层的另一层中的地环(505，506，507，508)，块级的电力导体被连接到电力环，块级的地导体被连接到地环。
6.根据权利要求5的集成电路，其中：
地环在层N中，电力环在层N-1中；
块级电力导体包括：(i)层N中的电力轨，它通过通路和电力环连接，并且平行于单元行延伸；和(ii)层N-1中的电力条，它垂直于电力轨延伸，并且通过通路和电力轨连接；以及
块级地导体包括(i)层N中的地轨，它和地环连接，并且平行于单元行延伸；和(ii)层N-1中的地条，它垂直于地条延伸，并且通过通路和地轨连接。
7.根据权利要求6的集成电路，其中N等于5。
8.根据权利要求5的集成电路，其中电力和地环均围住多于一个的块。
9.根据权利要求1的集成电路，还包括在N和N-1层之一中的电力环、在N和N-1层中的另一层中的地环，电力环和地环均围住多个单元，电力导体被连接到电力环，地导体被连接到地环。
10.根据权利要求9的集成电路，其中：
地环在层N中，电力环在层N-1中；
电力导体包括层N中的电力轨，电力轨通过通路和电力环连接，并且平行于单元行延伸，而层N-1中的电力条垂直于电力轨延伸，并且通过通路和电力轨相连；以及
地导体包括层N中的地轨，它与地环连接，并且并行于单元行延伸，而层N-1中的地条垂直于地条延伸，并通过通路和地轨相连。
11.根据权利要求1的集成电路，其中N等于5。
12.为集成电路设计导体布局的一种方法，所述方法包括：
选择要和集成电路的单元相邻接的导体层的层数N，N为4或更大，第一层邻接单元层，第N层远离单元层；
将电力和地导体放置在邻接集成电路单元的边界的第一层中；
在N和N-1层的至少一层中，放置延伸穿过所述单元的电力和地导体；以及
放置将N和N-1层中的至少一层的电力和地导体连接到第一层中的电力和地导体的层叠通路。
13.根据权利要求12的方法，还包括将所述的单元排列成平行的行，每一行具有多个单元，单元边界包括形成每行的相对边的相对的边缘，并且将所述的第一导体层的所述电力和地导体沿着每行的相对边缘放置。
14.根据权利要求13的方法，还包括将所述的单元组成多个块，并且放置至少第N和第N-1层的至少一个电力和地导体，使之延伸穿过每个块，从而分别形成块级电力和地导体。
15.根据权利要求14的方法，还包括将每个所述的块级电力和地导体放置在每个N和N-1层中。
16.根据权利要求15的方法，还包括在N和N-1层之一中放置电力环，在N和N-1层的另一层中放置地环，并将块级电力导体和电力环相连，将块级地导体和地环相连。
17.根据权利要求15的方法，其中电力环和地环均围绕不止一个块。
18.根据权利要求12的方法，还包括：
依赖于N和N-1层中的电力和地导体的放置，将(i)信号路由导体、(ii)电力路由导体和(iii)地路由导体中的至少一个放置在第1～第N-2层中的任何一层中。
19.根据权利要求18的方法，其中在比N和N-1层更靠近衬底的层中放置电力和地导体之前，放置N和N-1层的电力和地导体。
20.根据权利要求18的方法，其中：
将电力导体和地导体连接到单元层电力导体和地导体的通路，在放置信号路由导体之前被放置。
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