KR102349417B1 - 전압 강하를 개선할 수 있는 구조를 갖는 반도체 장치와 이를 포함하는 장치 - Google Patents

전압 강하를 개선할 수 있는 구조를 갖는 반도체 장치와 이를 포함하는 장치 Download PDF

Info

Publication number
KR102349417B1
KR102349417B1 KR1020150101007A KR20150101007A KR102349417B1 KR 102349417 B1 KR102349417 B1 KR 102349417B1 KR 1020150101007 A KR1020150101007 A KR 1020150101007A KR 20150101007 A KR20150101007 A KR 20150101007A KR 102349417 B1 KR102349417 B1 KR 102349417B1
Authority
KR
South Korea
Prior art keywords
voltage
power rails
metal layer
power
conductive material
Prior art date
Application number
KR1020150101007A
Other languages
English (en)
Other versions
KR20170009256A (ko
Inventor
변성수
Original Assignee
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자 주식회사 filed Critical 삼성전자 주식회사
Priority to KR1020150101007A priority Critical patent/KR102349417B1/ko
Priority to TW105117825A priority patent/TWI762445B/zh
Priority to DE102016212796.9A priority patent/DE102016212796B4/de
Priority to US15/208,639 priority patent/US9799604B2/en
Priority to CN201610561616.5A priority patent/CN106356371B/zh
Publication of KR20170009256A publication Critical patent/KR20170009256A/ko
Priority to US15/721,020 priority patent/US10249569B2/en
Application granted granted Critical
Publication of KR102349417B1 publication Critical patent/KR102349417B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02697—Forming conducting materials on a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • General Engineering & Computer Science (AREA)

Abstract

반도체 장치가 개시된다. 상기 반도체 장치는 반도체 기판과, 상기 반도체 기판 위에 형성된 복수의 메탈 레이어들을 포함하고, 상기 복수의 메탈 레이어들 중에서 제1메탈 레이어는 제1방향을 따라 연장되고 제1전압을 전송하는 제1파워 레일들과, 상기 제1방향을 따라 연장되고 제2전압을 전송하는 제2파워 레일들과, 상기 제1파워 레일들 각각의 한쪽 끝에 접속되고 제2방향을 따라 연장된 전도성 물질을 포함한다. 상기 제1방향과 상기 제2방향은 서로 수직이다. 상기 제1전압은 접지 전압과 작동 전압 중에서 어느 하나이고, 상기 제2전압은 상기 접지 전압과 상기 작동 전압 중에서 다른 하나이다.

Description

전압 강하를 개선할 수 있는 구조를 갖는 반도체 장치와 이를 포함하는 장치 {SEMICONDUCTOR DEVICE HAVING STRUCTURE FOR IMPROVING VOLTAGE DROP AND DEVICE HAVING THE SAME}
본 발명의 개념에 따른 실시 예는 반도체 장치에 관한 것으로, 특히 전압 강하를 개선할 수 있는 구조를 갖는 반도체 장치와 이를 포함하는 장치에 관한 것이다.
전압 강하는 전압 소스로부터 공급되는 에너지가 전기적 회로의 수동 소자들에 의해 감소하는 것을 설명한다. 전압 소스와 전자 소자들이 와이어를 통해 서로 접속될 때, 상기 전자 소자들 중에서 상기 전압 소스로부터 가까운 제1전자 소자로 공급되는 제1전압은 상기 전자 소자들 중에서 상기 전압 소스로부터 먼 제2전자 소자로 공급되는 제1전압보다 높다.
상기 전압 소스로부터 출력된 공급 전압이 갑자기 변동될 때, 상기 제2전압의 변동은 상기 제1전압의 변동보다 클 수 있다. 따라서, 상기 제2전자 소자는 오작동을 할 수 있다.
메모리 장치, 집적 회로, 스마트폰, 또는 태블릿 PC와 같은 전자 장치는 그 안에 구현된 전자 소자들(예컨대, 트랜지스터들, 메모리 셀들, 및 플립-플롭들)로 작동 전압들을 공급하기 위한 파워 라인들을 포함한다. 상기 전자 장치에서 안정적인 작동 전압들의 공급은 필수적이다. 그러나 순간적인 전압 강하에 의해 상기 전자 소자들이 오작동을 유발할 수 있다.
본 발명이 이루고자 하는 기술적인 과제는 불필요한 라우팅 리소스(routing resource)를 사용하지 않고도 순간적인 전압 강하를 감소시킬 수 있는 메탈 레이어 구조를 갖는 반도체 장치와 이를 포함하는 시스템을 제공하는 것이다.
본 발명의 실시 예에 따른 반도체 장치는 반도체 기판과, 상기 반도체 기판 위(above)에 형성된 복수의 메탈 레이어들을 포함하고, 상기 복수의 메탈 레이어들 중에서 제1메탈 레이어는 제1방향을 따라 연장되고 제1전압을 전송하는 제1파워 레일들과, 상기 제1방향을 따라 연장되고 제2전압을 전송하는 제2파워 레일들과, 상기 제1파워 레일들 각각의 한쪽 끝에 접속되고 제2방향을 따라 연장된 제1전도성 물질을 포함한다.
실시 예에 따라, 상기 제1메탈 레이어는 상기 제1파워 레일들 각각의 다른 쪽 끝에 접속되고 상기 제2방향을 따라 연장된 제2전도성 물질을 더 포함한다. 실시 예에 따라, 상기 제1파워 레일들과 상기 제1전도성 물질은 동일한 평면에 배치될 수 있다. 실시 예에 따라, 상기 제1방향과 상기 제2방향은 서로 수직이다.
실시 예에 따라, 상기 제1파워 레일들 각각과 상기 제2파워 레일들 각각은 번갈아 배치될 수 있다. 실시 예에 따라, 상기 제1전압은 상기 제2전압보다 높거나 낮을 수 있다.
실시 예에 따라, 상기 반도체 장치는 상기 반도체 기판 안에 형성되고, 상기 제1파워 레일들 중에서 어느 하나와 상기 제2파워 레일들 중에서 어느 하나에 접속된 제1로직 게이트를 더 포함한다. 실시 예에 따라, 상기 반도체 장치는 상기 반도체 기판 안에 형성되고, 상기 제2파워 레일들 중에서 상기 어느 하나와 상기 제1파워 레일들 중에서 다른 하나에 접속된 제2로직 게이트를 더 포함한다.
상기 반도체 장치는 상기 반도체 기판 안에 형성되고, 상기 제1전도성 물질의 옆에 배치된 하드 매크로를 더 포함한다.
상기 제1메탈 레이어 위(over)에 배치된 제2메탈 레이어는 상기 제1전압을 전송하는 제3파워 레일과, 상기 제2전압을 전송하는 제4파워 레일을 포함하고, 상기 반도체 장치는 상기 제1파워 레일들과 상기 제3파워 레일을 접속하기 위한 제1비아들과, 상기 제2파워 레일들과 상기 제4파워 레일을 접속하기 위한 제2비아들을 더 포함한다. 상기 제3파워 레일과 상기 제4파워 레일 각각은 상기 제2방향을 따라 연장될 수 있다. 상기 복수의 메탈 레이어들 중에서 적어도 하나는 상기 제1메탈 레이어와 상기 제2메탈 레이어 사이에 배치될 수 있다. 상기 제1파워 레일들과 상기 제1전도성 물질은 하나의 마스크를 이용하여 동시에 형성될 수 있다.
상기 제1전압은 접지 전압과 작동 전압 중에서 어느 하나이고, 상기 제2전압은 상기 접지 전압과 상기 작동 전압 중에서 다른 하나이다.
본 발명의 실시 예에 따른 시스템 온 칩은 프로세서와, 상기 프로세서에 접속된 하드웨어 컴포넌트를 포함하고, 상기 프로세서와 상기 하드웨어 컴포넌트 중에서 적어도 하나는 반도체 기판과, 상기 반도체 기판 위(above)에 형성된 복수의 메탈 레이어들을 포함하고, 상기 복수의 메탈 레이어들 중에서 제1메탈 레이어는 제1방향을 따라 연장되고 제1전압을 전송하는 제1파워 레일들과, 상기 제1방향을 따라 연장되고 제2전압을 전송하는 제2파워 레일들과, 상기 제1파워 레일들 각각의 한쪽 끝에 접속되고 제2방향을 따라 연장된 제1전도성 물질을 포함한다.
본 발명의 실시 예에 따른 모바일 장치는 프로세서와, 상기 프로세서와 통신하는 메모리와, 상기 프로세서와 통신하는 하드웨어 컴포넌트를 포함하고, 상기 프로세서, 상기 메모리, 및 상기 하드웨어 컴포넌트 중에서 적어도 하나는 반도체 기판과 상기 반도체 기판 위(above)에 형성된 복수의 메탈 레이어들을 포함하고, 상기 복수의 메탈 레이어들 중에서 제1메탈 레이어는 제1방향을 따라 연장되고 제1전압을 전송하는 제1파워 레일들과, 상기 제1방향을 따라 연장되고 제2전압을 전송하는 제2파워 레일들과, 상기 제1파워 레일들 각각의 한쪽 끝에 접속되고 제2방향을 따라 연장된 제1전도성 물질을 포함한다.
상기 제1메탈 레이어 위(over)에 배치된 제2메탈 레이어는 상기 제1전압을 전송하는 제3파워 레일과 상기 제2전압을 전송하는 제4파워 레일을 포함하고, 상기 적어도 하나는 상기 제1파워 레일들과 상기 제3파워 레일을 접속하기 위한 제1비아들과 상기 제2파워 레일들과 상기 제4파워 레일을 접속하기 위한 제2비아들을 더 포함한다.
본 발명의 실시 예에 따른 새로운 메탈 레이어 구조를 갖는 반도체 장치는 불필요한 라우팅 리소스(routing resource), 예컨대 하위 메탈 레이어로 파워를 공급하기 위해 상위 메탈 레이어에 구현되는 파워 레일(또는 파워 스트랩(power strap))을 추가하지 않아도 되는 효과가 있다. 따라서, 칩 사이즈를 줄일 수 있는 효과가 있다.
VDD 파워를 공급하는 파워 레일들 각각의 한쪽 끝에 접속되는 전도성 물질을 포함하는 새로운 메탈 레이어 구조를 갖는 반도체 장치는 순간적인 전압 강하(instant voltage drop(IVD))을 감소시킬 수 있는 효과가 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 실시 예에 따른 반도체 장치의 단면도를 나타낸다.
도 2는 도 1에 도시된 복수의 메탈 레이어들 중에서 제1메탈 레이어의 평면도의 실시 예를 나타낸다.
도 3은 도 1에 도시된 복수의 메탈 레이어들 중에서 제1메탈 레이어의 평면도의 실시 예를 나타낸다.
도 4는 본 발명의 실시 예에 따른 마스크의 실시 예를 이용하여 메탈 레이어를 형성하는 과정을 설명하기 위한 개념도이다.
도 5는 본 발명의 실시 예에 따른 마스크의 실시 예를 이용하여 메탈 레이어를 형성하는 과정을 설명하기 위한 개념도이다.
도 6은 도 1에 도시된 반도체 장치를 포함하는 반도체 시스템의 실시 예를 나타낸다.
도 7은 도 1에 도시된 반도체 장치를 포함하는 반도체 시스템의 실시 예를 나타낸다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.
본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에서 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 벗어나지 않은 채, 제1구성 요소는 제2구성 요소로 명명될 수 있고 유사하게 제2구성 요소는 제1구성 요소로도 명명될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는 중간에 다른 구성 요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로서, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 본 명세서에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 나타낸다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 본 명세서에 첨부된 도면들을 참조하여 본 발명의 실시 예들을 상세히 설명한다.
도 1은 본 발명의 실시 예에 따른 반도체 장치의 단면도를 나타낸다. 도 1을 참조하면, 반도체 장치(100)는 반도체 기판(110)과, 반도체 기판(110)의 위(on or above)에 형성된 복수의 메탈 레이어들(120~170)을 포함할 수 있다. 예컨대, 복수의 메탈 레이어들(120~170) 각각은 일정한 간격으로 구현될 수 있으나 이에 한정되는 것은 아니다.
반도체 장치(100)는 복수의 비아들(VIA0~VIA5)을 더 포함할 수 있다. 예컨대, 제1비아들(VIA1)은 제1메탈 레이어(M1 또는 120)와 제2메탈 레이어(M2 또는 130)를 접속시킬 수 있고, 제2비아들(VIA2)은 제2메탈 레이어(M2 또는 130)와 제3메탈 레이어(M3 또는 140)를 접속시킬 수 있고, 제3비아들(VIA3)은 제3메탈 레이어 (M3 또는 140)와 제4메탈 레이어(M4 또는 150)를 접속시킬 수 있고, 제4비아들 (VIA4)은 제4메탈 레이어(M4 또는 150)와 제5메탈 레이어(M5 또는 160)를 접속시킬 수 있고, 제5비아들(VIA5)은 제5메탈 레이어(M5 또는 160)와 제6메탈 레이어(M6 또는 160)를 접속시킬 수 있다. 복수의 비아들(VIA0)은 복수의 불순물 영역들 (impurity regions)과 제1메탈 레이어(120)를 접속시킬 수도 있고, 트랜지스터의 게이트(또는 게이트 전극)와 제1메탈 레이어(120)를 접속시킬 수도 있다.
비록, 도 1에서는 6개의 메탈 레이어들(120~170)이 예시적으로 도시되어 있으나, 실시 예들에 따라 반도체 장치(100)에 포함되는 메탈 레이어들의 개수는 변경될 수 있다.
반도체 기판(110)은 실리콘(silicon) 기판으로서 실시 예들에 따라 P-타입 기판 또는 N-타입 기판으로 구현될 수 있다. 도 1에서 반도체 기판(110)은 P-타입 기판으로 구현될 수 있으나 이에 한정되는 것은 아니다.
복수의 액티브 영역들(111과 113)은 반도체 기판(110)의 내부에 형성될 수 있다.
예컨대, 각 액티브 영역(111과 113)은 복수의 불순물 영역들(p+ 및/또는 n+)을 포함할 수 있고, 적어도 하나의 트랜지스터는 상기 불순물 영역들에 의해 정의될 수 있다. 상기 불순물 영역들은 드레인(drain) 영역과 소스(source) 영역을 포함할 수 있다. 예컨대, 복수의 불순물 영역들은 p+ 영역 및/또는 n+ 영역을 포함할 수 있다. 반도체 장치(100)는 트랜지스터의 게이트, 폴리실리콘 레이어 (polysilicon layer), 및 메탈 컨택들(metal contacts)을 더 포함할 수 있다.
예컨대, 각 액티브 영역(111과 113)에는 메모리 셀을 형성하기 위한 복수의 불순물 영역들이 형성될 수 있다. 상기 메모리 셀은 휘발성 메모리 셀 또는 불휘발성 메모리 셀로 구현될 수 있다.
상기 휘발성 메모리 셀은 RAM(random access memory), DRAM(dynamic RAM), SRAM(static RAM), T-RAM(thyristor RAM), Z-RAM(zero capacitor RAM), 또는 TTRAM(Twin Transistor RAM)을 위한 메모리 셀일 수 있으나 이에 한정되는 것은 아니다. 상기 불휘발성 메모리 셀은 ROM(read only memory), EEPROM(electrically erasable programmable ROM), 플래시(flash) 메모리, MRAM(magnetic RAM), 스핀전달토크 MRAM(spin-transfer torque MRAM), FeRAM(ferroelectric RAM), PRAM(phase change RAM), 또는 RRAM(resistive RAM)을 위한 메모리 셀일 수 있으나 이에 한정되는 것은 아니다.
플래시 메모리는 NAND-타입 플래시 메모리 또는 NOR-타입 플래시 메모리로 구현될 수 있다. 예컨대, 상기 NAND-타입 플래시 메모리는 스마트카드, SD(secure digital) 카드, 마이크로 SD 카드, 멀티미디어 카드(multimedia card(MMC)), 임베디드 MMC(embedded MMC(eMMC)), 임베디드 멀티-칩 패키지(embeded Multi-Chip Package(eMCP)), PPN(Perfect Page NAND), 유니버셜 플래시 스토리지(universal flash storage(UFS)), 솔리드 스테이트 드라이브(solid state drive(SSD)), 또는 임베디드 SSD에 포함될 수 있다. 따라서, 반도체 장치(100)는 휘발성 메모리 셀 또는 불휘발성 메모리 셀을 포함하는 반도체 장치를 의미할 수 있다.
실시 예에 따라, 하드 매크로(hard macro)를 형성(또는 정의)하기 위한 복수의 불순물 영역들(예컨대, p+ 영역과 n+ 영역)은 각 액티브 영역(111과 113)에 형성될 수 있다. 본 명세서에서 하드 매크로는 하나 또는 그 이상의 하드웨어 컴포넌트들을 의미할 수 있다. 앞에서 설명한 휘발성 메모리 셀 또는 불휘발성 메모리 셀은 하드 매크로의 실시 예일 수 있으나 이에 한정되는 것은 아니다.
또한, 하드 매크로는 로직 게이트(logic gate)를 의미할 수 있다. 상기 로직 게이트는 부울 함수(Boolean function)를 구현할 수 있는 물리적인 장치를 의미할 수 있다.
하드웨어 컴포넌트는 IP(intellectual property)를 의미할 수 있다. 본 명세서에서 하드웨어 컴포넌트 또는 IP는 집적 회로(IC), 시스템 온 칩(system on chip(SoC)), 또는 애플리케이션 프로세서(application processor(AP)에서 사용될 수 있는 기능 블록(function block)을 의미할 수 있다.
상기 IP 또는 상기 기능 블록은 CPU(central processing unit), 프로세서, 멀티-코어 프로세서(multi-core processor)에 포함된 코어들 각각, 메모리 장치, USB(universal serial bus), PCI(peripheral component interconnect), 디지털 신호 프로세서(digital signal processor(DSP)), 와이어드 인터페이스(wired interface), 무선 인터페이스(wireless interface), 컨트롤러 (controller), 하드웨어 코덱(hardware codec), 비디오 모듈(예컨대, 카메라 인터페이스(camera interface), JPEG(Joint Photographic Experts Group) 프로세서, 비디오 프로세서(video processor), 또는 믹서(mixer), 등), 3D 그래픽 코어(3-dimentional graphic core), 오디오 시스템(audio system), 버퍼, 또는 드라이버 (driver) 등을 의미할 수 있다. 여기서, 기능 블록은 특유의 특성들(unique features)을 갖는 회로 또는 하드웨어 모듈을 의미할 수 있다.
또한, 하드 매크로는 아날로그-디지털 변환기(analog-to-digital converter(ADC)) 및/또는 디지털-아날로그 변환기(digital-to-analog converter(DAC))를 의미할 수 있다.
또한, 하드 매크로는 표준 셀(standard cell)을 의미할 수 있다. 상기 표준 셀은 부울 로직 함수(예컨대, AND, OR, NAND, NOR, XOR, XNOR, 또는 인버터)를 제공하기 위한 트랜지스터 구조와 인터커넥트 구조(interconnect structure)의 그룹을 의미할 수 있다.
도 2는 도 1에 도시된 복수의 메탈 레이어들 중에서 제1메탈 레이어의 평면도의 실시 예를 나타낸다. 비록, 도 2에서는 제1메탈 레이어(120-1)의 구조가 도시되어 있으나 이에 한정되는 것은 아니다. 복수의 메탈 레이어들(120~160) 각각의 구조는 도 2에 도시된 제1메탈 레이어(120-1)의 구조와 동일 또는 유사할 수 있다.
복수의 제1파워 레일들(121-1~121-n; n은 4 이상의 자연수), 복수의 제2파워 레일들(123-1~123-3), 및 제1전도성 물질(127-1)은 제1메탈 레이어(120) 내(in)에서 형성될 수 있다. 실시 예에 따라, 복수의 메탈 컨택들(129-1~129-10)은 제1메탈 레이어(120)에 포함되는 것으로 정의될 수도 있다. 복수의 제1파워 레일들(121-1~121-n), 복수의 제2파워 레일들(123-1~123-3), 및 제1전도성 물질(127-1)은 동일한 평면에 구현될 수 있다. 여기서, 동일한 평면은 일정한 두께를 갖는 평면, 예컨대, 제1메탈 레이어(120-1)를 정의할 수 있는 평면을 의미할 수 있다.
복수의 제1파워 레일들(121-1~121-n) 각각은 일정한 간격으로 배치(구현 또는 라우팅)될 수 있으나 이에 한정되는 것은 아니다. 또한, 복수의 제2파워 레일들 (123-1~123-3) 각각은 일정한 간격으로 배치(구현 또는 라우팅)될 수 있으나 이에 한정되는 것은 아니다.
하드 매크로(115)와 복수의 로직 게이트들(125-1~125-5)은 반도체 기판(110) 내에 형성될 수 있다. 예컨대, 앞에서 설명한 하드 매크로(115)의 적어도 일부는 제1액티브 영역(111) 내에 구현되고, 복수의 로직 게이트들(125-1~125-5) 각각의 적어도 일부는 제2액티브 영역(113) 내에 구현된다고 가정한다. 예컨대, 하드 매크로(115)는 제1전도성 물질(127-1)의 옆에 또는 인접하게 배치(또는 구현)될 수 있으나 이에 한정되는 것은 아니다.
복수의 제1파워 레일들(121-1~121-n) 각각은 제1방향(예컨대, X-축 방향 또는 가로 방향)을 따라 연장(extend)되고 제1전압(SV1)을 전송할 수 있다. 복수의 제2파워 레일들(123-1~123-3) 각각은 상기 제1방향(예컨대, X-축 방향)을 따라 연장되고 제2전압(SV2)을 전송할 수 있다. 제1전압(SV1)은 작동 전압(VDD)과 접지 전압(VSS) 중에서 어느 하나일 수 있고, 제2전압(SV2)은 작동 전압(VDD)과 접지 전압 (VSS) 중에서 다른 하나일 수 있고, 작동 전압(VDD)은 접지 전압(VSS)보다 높을 수 있으나 이에 한정되는 것은 아니다.
여기서, 레일(rail)은 전압(SV1 또는 SV2)을 전송하는 트레이스(trace), 스트랩(strap), 와이어(wire), 또는 전도성 물질을 의미할 수 있다. 예컨대, 상기 전도성 물질은 메탈, Cu, Ag, Au, Al, 또는 W, 등으로 구현될 수 있으나 이에 한정되는 것은 아니다.
제1전도성 물질(127-1)은 제1파워 레일들(121-1~121-n) 각각의 한쪽 끝에 접속되고 제2방향(예컨대, Y-축 방향 또는 세로 방향)을 따라 연장될 수 있다. 예컨대, 제1전도성 물질(127-1)은 메탈, Cu, Ag, Au, Al, 또는 W, 등으로 구현될 수 있으나 이에 한정되는 것은 아니다. 상기 제1방향(예컨대, X-축 방향)과 상기 제2방향(예컨대, Y-축 방향)은 서로 수직일 수 있다.
제1파워 레일들(121-1~121-n) 각각과 복수의 제2파워 레일들(123-1~123-3) 각각은 번갈아 배치될 수 있으나 이에 한정되는 것은 아니다.
제1메탈 레이어(120)가 제1전도성 물질(127-1)을 포함하지 않을 때, 즉 종래의 메탈 레이어의 경우, 제1파워 레일들(121-1~121-n) 각각의 한쪽 끝(예컨대, 도 2의 왼쪽 끝)에서(예컨대, 상위 메탈 레이어(Mi, i=2~6)의 제3파워 레일(191)로부터 가장 먼 쪽에서) 순간적인 전압 강하(instant voltage drop(IVD))가 클 수 있다. 따라서, 복수의 로직 게이트들(125-1~125-5)이 오작동을 할 수 있다.
그러나 본 발명의 실시 예에 따라 제1전도성 물질(127-1)이 제1파워 레일들 (121-1~121-n) 각각의 한쪽 끝에 접속됨에 따라, IVD는 종래에 비해 개선되는 효과가 있다.
상위 메탈 레이어(Mi)는 제2메탈 레이어(130 또는 M2)부터 제6메탈 레이어 (170 또는 M6)까지 중에서 어느 하나일 수 있다. 상기 어느 하나의 메탈 레이어 (Mi)는 제1전압(SV1)을 전송하는 제3파워 레일(191)과 제2전압(SV2)을 전송하는 제4파워 레일(193)을 포함할 수 있다. 예컨대, 제3파워 레일(191)과 제4파워 레일 (193) 각각은 제2방향(예컨대, Y-축 방향)을 따라 연장될 수 있다. 예컨대, 상위 메탈 레이어(Mi)는 제3메탈 레이어(140) 또는 제5 메탈 레이어(160)일 수 있으나 이에 한정되는 것은 아니다.
제1파워 레일들(121-1~121-n)과 제3파워 레일(191)은 비아들(VIAVD)을 통해 접속될 수 있고, 제2파워 레일들(123-1~123-3)과 제4파워 레일(193)은 비아들 (VIAVS)을 통해 접속될 수 있다.
예컨대, 제1로직 게이트(125-1)의 일부는 메탈 컨택들(129-1과 129-2)을 통해 파워 레일들(121-1과 123-1)에 접속될 수 있고, 제2로직 게이트(125-2)의 일부는 메탈 컨택들(129-3과 129-4)을 통해 파워 레일들(123-1과 121-2)에 접속될 수 있고, 제3로직 게이트(125-3)의 일부는 메탈 컨택들(129-5와 129-6)을 통해 파워 레일들(121-2와 123-3)에 접속될 수 있고, 제4로직 게이트(125-4)는 메탈 컨택들 (129-7과 129-8)을 통해 파워 레일들(123-2와 121-3)에 접속될 수 있고, 제4로직 게이트(125-5)는 메탈 컨택들(129-9와 129-10)을 통해 파워 레일들(121-3과 123-3)에 접속될 수 있다. 여기서, 상기 일부는 전압들(SV1과 SV2)을 작동을 위한 전압들로 수신하는 부분을 의미할 수 있다.
도 3은 도 1에 도시된 복수의 메탈 레이어들 중에서 제1메탈 레이어의 평면도의 실시 예를 나타낸다. 비록, 도 3에서는 제1메탈 레이어(120-2)의 구조가 도시되어 있으나 이에 한정되는 것은 아니다. 복수의 메탈 레이어들(120~160) 각각의 구조는 도 3에 도시된 제1메탈 레이어(120-2)의 구조와 동일 또는 유사할 수 있다.
복수의 제1파워 레일들(121-1~121-n), 복수의 제2파워 레일들(123-1~123-3), 제1전도성 물질(127-1), 및 제2전도성 물질(127-2)은 제1메탈 레이어(120) 내(in)에서 형성될 수 있다. 복수의 제1파워 레일들(121-1~121-n), 복수의 제2파워 레일들(123-1~123-3), 제1전도성 물질(127-1), 및 제2전도성 물질(127-2)은 동일한 평면에 구현될 수 있다. 제2전도성 물질(127-2)은 복수의 제1파워 레일들(121-1~121-n) 각각의 다른 쪽 끝에 접속되고 제2방향을 따라 연장될 수 있다.
도 3에서는 제1메탈 레이어(120-2)는 제1전도성 물질(127-1) 이외에 제2전도성 물질(127-2)을 더 포함할 수 있다. 예컨대, 제2전도성 물질(127-2)은 메탈, Cu, Ag, Au, Al, 또는 W, 등으로 구현될 수 있으나 이에 한정되는 것은 아니다.
비록, 도 2에 복수의 제1파워 레일들(121-1~121-n) 각각의 한쪽 끝을 접속하기 위한 제1전도성 물질(127-1)이 도시되어 있으나, 실시 예에 따라 복수의 제2파워 레일들(123-1~123-3) 각각의 한쪽 끝을 접속하기 위한 전도성 물질이 제1메탈 레이어(120-1) 내에 포함될 수 있다.
또한, 도 3에 복수의 제1파워 레일들(121-1~121-n) 각각의 접속과 관련된 제1전도성 물질(127-1)과 제2전도성 물질(127-2)이 도시되어 있으나, 실시 예에 따라 복수의 제2파워 레일들(123-1~123-3) 각각의 접속과 관련된 전도성 물질이 제1메탈 레이어(120-2) 내에 포함될 수 있다.
도 4는 본 발명의 실시 예에 따른 마스크의 실시 예를 이용하여 메탈 레이어를 형성하는 과정을 설명하기 위한 개념도이다.
도 1, 도 2, 및 도 4를 참조하면, 반도체 웨이퍼(200)는 복수의 칩들(210)을 포함할 수 있다. 특정한 메탈 레이어가 각 칩(210)에서 구현될 때, 복수의 제1파워 레일들 (121-1~121-n), 복수의 제2파워 레일들(123-1~123-3), 및 제1전도성 물질(127-1)은 하나의 마스크(220A)를 이용하여 동시에 또는 병렬적으로 상기 메탈 레이어 내에서 형성될 수 있다.
도 5는 본 발명의 실시 예에 따른 마스크의 실시 예를 이용하여 메탈 레이어를 형성하는 과정을 설명하기 위한 개념도이다.
도 1, 도 3, 및 도 5를 참조하면, 반도체 웨이퍼(200)는 복수의 칩들(210)을 포함할 수 있다. 특정한 메탈 레이어가 각 칩(210)에서 구현될 때, 복수의 제1파워 레일들(121-1~121-n), 복수의 제2파워 레일들(123-1~123-3), 제1전도성 물질(127-1), 및 제2전도성 물질(127-2)은 하나의 마스크(220B)를 이용하여 동시에 또는 병렬적으로 상기 메탈 레이어 내에서 형성될 수 있다.
도 6은 도 1에 도시된 반도체 장치를 포함하는 반도체 시스템의 실시 예를 나타낸다.
도 1부터 도 6을 참조하면, 반도체 시스템(300)은 버스(301), CPU(310), 및 복수의 하드웨어 컴포넌트들(320, 330, 및 340)을 포함할 수 있다. 예컨대, 하드웨어 컴포넌트들(310, 320, 330, 및 340) 중에서 적어도 하나의 구조는 도 1과 도 2를 참조하여 설명한 반도체 장치(100)의 구조와 동일 또는 유사할 수 있다.
예컨대, 복수의 하드웨어 컴포넌트들(310, 320, 330, 및 340) 중에서 적어도 하나는 반도체 기판(110)과, 반도체 기판(110) 위(above)에 형성된 복수의 메탈 레이어들(120~170)을 포함하고, 복수의 메탈 레이어들(120~167) 중에서 어느 하나의 메탈 레이어는 제1방향을 따라 연장되고 제1전압(SV1)을 전송하는 제1파워 레일들 (121-1~121-n), 상기 제1방향을 따라 연장되고 제2전압(SV2)을 전송하는 제2파워 레일들(123-1~123-3), 및 제1파워 레일들(121-1~121-n) 각각의 한쪽 끝에 접속되고 제2방향을 따라 연장된 제1전도성 물질(127-1)을 포함할 수 있다.
도 3에 도시된 바와 같이, 복수의 하드웨어 컴포넌트들(310, 320, 330, 및 340) 중에서 상기 적어도 하나는 제1전도성 물질(127-1) 이외에 제1파워 레일들(121-1~121-n) 각각의 다른 쪽 끝에 접속되고 상기 제2방향을 따라 연장된 제2전도성 물질(127-2)을 더 포함할 수 있다. 예컨대, 반도체 시스템(300)은 SoC로 구현될 수 있다.
도 7은 도 1에 도시된 반도체 장치를 포함하는 반도체 시스템의 실시 예를 나타낸다. 도 7을 참조하면, 반도체 시스템(400)은 인터커넥트(401), 복수의 하드웨어 컴포넌트들(410, 415, 420, 425, 430, 440, 450, 460, 470, 및 480), 제1메모리 장치(435), 디스플레이(445), 제2메모리 장치(455), 및 카메라(748)를 더 포함할 수 있다.
반도체 시스템(400)은 PC 또는 모바일 장치로 구현될 수 있다. 상기 모바일 장치는 랩탑 컴퓨터(laptop computer), 이동 전화기, 스마트폰, 태블릿(tablet) PC, PDA(personal digital assistant), EDA(enterprise digital assistant), 디지털 스틸 카메라(digital still camera), 디지털 비디오카메라(digital video camera), PMP(portable multimedia player), PND(personal navigation device 또는 portable navigation device), 휴대용 게임 콘솔(handheld game console), 모바일 인터넷 장치(mobile internet device(MID)), 웨어러블 컴퓨터, 사물 인터넷 (internet of things(IoT)) 장치, 만물 인터넷(internet of everything(IoE)) 장치, 드론(drone), 또는 e-북(e-book)으로 구현될 수 있다.
예컨대, 인터커넥트(401)와 복수의 하드웨어 컴포넌트들(410, 415, 420, 425, 430, 440, 450, 460, 470, 및 480)은 SoC, 칩들의 집합, 또는 패키지로 구현될 수 있다. 상기 패키지는 SiP(system in package) 또는 MCP(multichip package)로 구현될 수 있으나 이에 한정되는 것은 아니다.
복수의 하드웨어 컴포넌트들(410, 415, 420, 425, 430, 440, 450, 460, 470, 및 480) 중에서 적어도 하나는 반도체 기판(110)과, 반도체 기판(110) 위(above)에 형성된 복수의 메탈 레이어들(120~170)을 포함하고, 복수의 메탈 레이어들 (120~170) 중에서 어느 하나의 메탈 레이어는 제1방향을 따라 연장되고 제1전압 (SV1)을 전송하는 제1파워 레일들(121-1~121-n), 상기 제1방향을 따라 연장되고 제2전압(SV2)을 전송하는 제2파워 레일들(123-1~123-3), 및 제1파워 레일들(121-1~121-n) 각각의 한쪽 끝에 접속되고 제2방향을 따라 연장된 제1전도성 물질(127-1)을 포함할 수 있다.
도 3에 도시된 바와 같이, 복수의 하드웨어 컴포넌트들(410, 415, 420, 425, 430, 440, 450, 460, 470, 및 480) 중에서 상기 적어도 하나는 제1전도성 물질 (127-1) 이외에 제1파워 레일들(121-1~121-n) 각각의 다른 쪽 끝에 접속되고 상기 제2방향을 따라 연장된 제2전도성 물질(127-2)을 더 포함할 수 있다.
도 5에 도시된 제1하드웨어 컴포넌트(320)는 복수의 하드웨어 컴포넌트들 (415, 420, 425, 430, 440, 450, 460, 470, 및 480) 중에서 어느 하나일 수 있고, 제2하드웨어 컴포넌트(330)는 복수의 하드웨어 컴포넌트들 (415, 420, 425, 430, 440, 450, 460, 470, 및 480) 중에서 다른 하나일 수 있고, 제3하드웨어 컴포넌트 (340)는 복수의 하드웨어 컴포넌트들(415, 420, 425, 430, 440, 450, 460, 470, 및 480) 중에서 또 다른 하나일 수 있다.
CPU(410)는 인터커넥트(401)를 통해 복수의 하드웨어 컴포넌트들(415, 420, 425, 430, 440, 450, 460, 470, 및 480) 각각의 작동을 제어할 수 있다. 예컨대, 인터커넥트(401)는 버스로 구현될 수 있다.
통신 모듈(415)은 외부 통신 장치와 반도체 시스템(400) 사이에서 주고받는 데이터를 제어할 수 있다. 예컨대, 통신 모듈(415)은 블루투스 통신을 위한 송수신기(415-1), Wi-Fi 통신을 위한 송수신기(415-2), 및 GPS 신호들을 수신하는 GPS 수신기(415-3)를 포함할 수 있다. 통신 모듈(415)에 의해 처리된 데이터는 인터커넥트(401)를 통해 복수의 하드웨어 컴포넌트들(415, 420, 425, 430, 440, 450, 460, 470, 및 480) 중에서 적어도 하나로 전송될 수 있다.
GPU(420)는 그래픽스 데이터를 처리할 수 있다.
입출력 인터페이스(425)는 사용자로부터 입력된 데이터를 인터커넥트(401)로 전송하거나 인터커넥트(401)로부터 전송된 데이터를 입출력 장치로 전송할 수 있다.
제1메모리 컨트롤러(430)는, CPU(410) 또는 GPU(420)의 제어에 따라, 제1메모리 장치(435)에 데이터를 라이트하거나 제1메모리 장치(435)로부터 데이터를 리드할 수 있다. 예컨대, 제1메모리 장치(435)는 불휘발성 메모리 장치일 수 있다.
디스플레이 컨트롤러(440)는, CPU(410) 또는 GPU(420)의 제어에 따라, 디스플레이(445)의 작동을 제어할 수 있다. 예컨대, 디스플레이 컨트롤러(440)는 디스플레이 데이터를 디스플레이(445)로 전송할 수 있다.
제2메모리 컨트롤러(450)는, CPU(410) 또는 GPU(420)의 제어에 따라, 제2메모리 장치(455)에 데이터를 라이트하거나 제2메모리 장치(455)로부터 데이터를 리드할 수 있다. 예컨대, 제2메모리 장치(455)는 휘발성 메모리 장치일 수 있다.
USB 컨트롤러(460)는 USB 호스트와 데이터를 주거나 받을 수 있다.
카메라 컨트롤러(470)는 카메라(475)로부터 출력된 데이터를 처리하고, 처리된 데이터를 인터커넥트(401)로 전송할 수 있다.
디벅 컨트롤러(480)는 반도체 시스템(400)의 디버깅을 제어할 수 있다.
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 반도체 장치
110: 반도체 기판
111, 113: 액티브 영역
115: 하드 매크로
120~170: 메탈 레이어
121-1~121-n: 제1파워 레일
123-1~123-3: 제2파워 레일
127-1: 제1전도성 물질
127-2: 제2전도성 물질

Claims (20)

  1. 반도체 기판; 및
    상기 반도체 기판 위(above)에 형성된 복수의 메탈 레이어들을 포함하고,
    상기 복수의 메탈 레이어들 중에서 제1메탈 레이어는,
    제1방향을 따라 연장되고 제1전압을 전송하는 제1파워 레일들;
    상기 제1방향을 따라 연장되고 제2전압을 전송하는 제2파워 레일들; 및
    상기 제1파워 레일들 각각의 한쪽 끝에 접속되고 제2방향을 따라 연장된 제1전도성 물질을 포함하고,
    상기 제1메탈 레이어 위(over)에 배치된 제2메탈 레이어는,
    상기 제1전압을 전송하는 제3파워 레일; 및
    상기 제2전압을 전송하는 제4파워 레일을 포함하고,
    상기 제3파워 레일 및 상기 제4파워 레일은 상기 제1전도성 물질과 상기 제1 방향으로 이격되는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 제1메탈 레이어는,
    상기 제1파워 레일들 각각의 다른 쪽 끝에 접속되고 상기 제2방향을 따라 연장된 제2전도성 물질을 더 포함하는 반도체 장치.
  3. 제1항에 있어서,
    상기 제1파워 레일들과 상기 제1전도성 물질은 동일한 평면에 배치되는 반도체 장치.
  4. 제1항에 있어서,
    상기 제1방향과 상기 제2방향은 서로 수직인 반도체 장치.
  5. 제1항에 있어서,
    상기 제1파워 레일들 각각과 상기 제2파워 레일들 각각은 번갈아 배치되는 반도체 장치.
  6. 제1항에 있어서,
    상기 제1전압은 상기 제2전압보다 높거나 상기 제2전압보다 낮은 반도체 장치.
  7. 제1항에 있어서,
    상기 반도체 기판 안에 형성되고, 상기 제1파워 레일들 중에서 어느 하나와 상기 제2파워 레일들 중에서 어느 하나에 접속된 제1로직 게이트를 더 포함하는 반도체 장치.
  8. 제7항에 있어서,
    상기 반도체 기판 안에 형성되고, 상기 제2파워 레일들 중에서 상기 어느 하나와 상기 제1파워 레일들 중에서 다른 하나에 접속된 제2로직 게이트를 더 포함하는 반도체 장치.
  9. 제1항에 있어서,
    상기 반도체 기판 안에 형성되고, 상기 제1전도성 물질의 옆에 배치된 하드 매크로를 더 포함하는 반도체 장치.
  10. 제1항에 있어서,
    상기 반도체 장치는,
    상기 제1파워 레일들과 상기 제3파워 레일을 접속하기 위한 제1비아들; 및
    상기 제2파워 레일들과 상기 제4파워 레일을 접속하기 위한 제2비아들을 더 포함하는 반도체 장치.
  11. 제1항에 있어서,
    상기 제3파워 레일과 상기 제4파워 레일 각각은 상기 제2방향을 따라 연장된 반도체 장치.
  12. 제1항에 있어서,
    상기 복수의 메탈 레이어들 중에서 적어도 하나는 상기 제1메탈 레이어와 상기 제2메탈 레이어 사이에 배치되는 반도체 장치.
  13. 제1항에 있어서,
    상기 제1파워 레일들과 상기 제1전도성 물질은 하나의 마스크를 이용하여 동시에 형성되는 반도체 장치.
  14. 프로세서; 및
    상기 프로세서에 접속된 하드웨어 컴포넌트를 포함하고,
    상기 프로세서와 상기 하드웨어 컴포넌트 중에서 적어도 하나는,
    반도체 기판; 및
    상기 반도체 기판 위(above)에 형성된 복수의 메탈 레이어들을 포함하고,
    상기 복수의 메탈 레이어들 중에서 제1메탈 레이어는,
    제1방향을 따라 연장되고 제1전압을 전송하는 제1파워 레일들;
    상기 제1방향을 따라 연장되고 제2전압을 전송하는 제2파워 레일들; 및
    상기 제1파워 레일들 각각의 한쪽 끝에 접속되고 제2방향을 따라 연장된 제1전도성 물질을 포함하고,
    상기 제1메탈 레이어 위에 배치된 제2메탈 레이어는,
    상기 제1전압을 전송하는 제3파워 레일; 및
    상기 제2전압을 전송하는 제4파워 레일을 포함하고,
    상기 제3파워 레일 및 상기 제4파워 레일은 상기 제1전도성 물질과 상기 제1 방향으로 이격되는 것을 특징으로 하는 시스템 온 칩.
  15. 제14항에 있어서,
    상기 제1방향과 상기 제2방향은 서로 수직이고,
    상기 제1전압은 접지 전압과 작동 전압 중에서 어느 하나이고,
    상기 제2전압은 상기 접지 전압과 상기 작동 전압 중에서 다른 하나인 시스템 온 칩.
  16. 제14항에 있어서,
    상기 적어도 하나는,
    상기 제1파워 레일들과 상기 제3파워 레일을 접속하기 위한 제1비아들; 및
    상기 제2파워 레일들과 상기 제4파워 레일을 접속하기 위한 제2비아들을 더 포함하는 시스템 온 칩.
  17. 제14항에 있어서, 상기 제1메탈 레이어는,
    상기 제1파워 레일들 각각의 다른 쪽 끝에 접속되고 상기 제2방향을 따라 연장된 제2전도성 물질을 더 포함하는 시스템 온 칩.
  18. 프로세서;
    상기 프로세서와 통신하는 메모리; 및
    상기 프로세서와 통신하는 하드웨어 컴포넌트를 포함하고,
    상기 프로세서, 상기 메모리, 및 상기 하드웨어 컴포넌트 중에서 적어도 하나는,
    반도체 기판; 및
    상기 반도체 기판 위(above)에 형성된 복수의 메탈 레이어들을 포함하고,
    상기 복수의 메탈 레이어들 중에서 제1메탈 레이어는,
    제1방향을 따라 연장되고 제1전압을 전송하는 제1파워 레일들;
    상기 제1방향을 따라 연장되고 제2전압을 전송하는 제2파워 레일들; 및
    상기 제1파워 레일들 각각의 한쪽 끝에 접속되고 제2방향을 따라 연장된 제1전도성 물질을 포함하고,
    상기 제1메탈 레이어 위에 배치된 제2메탈 레이어는,
    상기 제1전압을 전송하는 제3파워 레일; 및
    상기 제2전압을 전송하는 제4파워 레일을 포함하고,
    상기 제3파워 레일 및 상기 제4파워 레일은 상기 제1전도성 물질과 상기 제1 방향으로 이격되는 것을 특징으로 하는 모바일 장치.
  19. 제18항에 있어서,
    상기 적어도 하나는,
    상기 제1파워 레일들과 상기 제3파워 레일을 접속하기 위한 제1비아들; 및
    상기 제2파워 레일들과 상기 제4파워 레일을 접속하기 위한 제2비아들을 더 포함하는 모바일 장치.
  20. 제18항에 있어서,
    상기 제1방향과 상기 제2방향은 서로 수직이고,
    상기 제1전압은 접지 전압과 작동 전압 중에서 어느 하나이고,
    상기 제2전압은 상기 접지 전압과 상기 작동 전압 중에서 다른 하나인 모바일 장치.
KR1020150101007A 2015-07-16 2015-07-16 전압 강하를 개선할 수 있는 구조를 갖는 반도체 장치와 이를 포함하는 장치 KR102349417B1 (ko)

Priority Applications (6)

Application Number Priority Date Filing Date Title
KR1020150101007A KR102349417B1 (ko) 2015-07-16 2015-07-16 전압 강하를 개선할 수 있는 구조를 갖는 반도체 장치와 이를 포함하는 장치
TW105117825A TWI762445B (zh) 2015-07-16 2016-06-06 半導體裝置、系統晶片、行動裝置以及半導體系統
DE102016212796.9A DE102016212796B4 (de) 2015-07-16 2016-07-13 Halbleitervorrichtung mit Struktur zum Verbessern von Spannungsabfall und Vorrichtung, die diese umfasst
US15/208,639 US9799604B2 (en) 2015-07-16 2016-07-13 Semiconductor device having structure for improving voltage drop and device including the same
CN201610561616.5A CN106356371B (zh) 2015-07-16 2016-07-15 半导体装置、片上系统、移动装置和半导体系统
US15/721,020 US10249569B2 (en) 2015-07-16 2017-09-29 Semiconductor device having structure for improving voltage drop and device including the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150101007A KR102349417B1 (ko) 2015-07-16 2015-07-16 전압 강하를 개선할 수 있는 구조를 갖는 반도체 장치와 이를 포함하는 장치

Publications (2)

Publication Number Publication Date
KR20170009256A KR20170009256A (ko) 2017-01-25
KR102349417B1 true KR102349417B1 (ko) 2022-01-10

Family

ID=57630151

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150101007A KR102349417B1 (ko) 2015-07-16 2015-07-16 전압 강하를 개선할 수 있는 구조를 갖는 반도체 장치와 이를 포함하는 장치

Country Status (5)

Country Link
US (2) US9799604B2 (ko)
KR (1) KR102349417B1 (ko)
CN (1) CN106356371B (ko)
DE (1) DE102016212796B4 (ko)
TW (1) TWI762445B (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20180004264A1 (en) * 2016-06-29 2018-01-04 Western Digital Technologies, Inc. Integrated circuit power distribution with threshold switches
US10784198B2 (en) * 2017-03-20 2020-09-22 Samsung Electronics Co., Ltd. Power rail for standard cell block
US10811357B2 (en) 2017-04-11 2020-10-20 Samsung Electronics Co., Ltd. Standard cell and an integrated circuit including the same
US9977857B1 (en) * 2017-05-19 2018-05-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method and circuit for via pillar optimization
US10529407B2 (en) * 2017-07-20 2020-01-07 Samsung Electronics Co., Ltd. Memory device including a plurality of power rails and method of operating the same
US10664035B2 (en) * 2017-08-31 2020-05-26 Qualcomm Incorporated Reconfigurable power delivery networks
US10402534B2 (en) 2017-09-28 2019-09-03 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit layout methods, structures, and systems
US10784195B2 (en) * 2018-04-23 2020-09-22 Globalfoundries Inc. Electrical fuse formation during a multiple patterning process
US10763219B2 (en) * 2018-08-14 2020-09-01 Allegro Microsystems, Llc Signal conductor routing configurations and techniques
CN111581908B (zh) * 2020-05-09 2021-06-25 安徽省东科半导体有限公司 一种提升芯片硬宏供电可靠性的方法
US11854973B2 (en) 2021-05-07 2023-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with reduced resistance and method for manufacturing the same

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020149116A1 (en) * 2001-03-05 2002-10-17 Matsushita Electric Industrial Co., Ltd. Integrated circuit device and method for forming the same

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6308307B1 (en) 1998-01-29 2001-10-23 Texas Instruments Incorporated Method for power routing and distribution in an integrated circuit with multiple interconnect layers
US6388332B1 (en) 1999-08-10 2002-05-14 Philips Electronics North America Corporation Integrated circuit power and ground routing
US6306745B1 (en) 2000-09-21 2001-10-23 Taiwan Semiconductor Manufacturing Company Chip-area-efficient pattern and method of hierarchal power routing
KR20030078462A (ko) 2002-03-29 2003-10-08 주식회사 엘지이아이 ＡＳＩＣ 디자인의 ＩＲ Ｄｒｏｐ 분석 방법
JP4837870B2 (ja) 2002-11-05 2011-12-14 株式会社リコー 半導体集積回路のレイアウト設計方法
US6925627B1 (en) 2002-12-20 2005-08-02 Conexant Systems, Inc. Method and apparatus for power routing in an integrated circuit
US7161823B2 (en) 2004-06-03 2007-01-09 Samsung Electronics Co., Ltd. Semiconductor memory device and method of arranging signal and power lines thereof
US7240314B1 (en) * 2004-06-04 2007-07-03 Magma Design Automation, Inc. Redundantly tied metal fill for IR-drop and layout density optimization
US7226857B2 (en) * 2004-07-30 2007-06-05 Micron Technology, Inc. Front-end processing of nickel plated bond pads
JP2008091722A (ja) * 2006-10-03 2008-04-17 Matsushita Electric Ind Co Ltd 半導体集積回路
KR101394145B1 (ko) 2008-02-26 2014-05-16 삼성전자주식회사 스탠다드 셀 라이브러리 및 집적 회로
US7760578B2 (en) * 2008-10-20 2010-07-20 Lsi Logic Corporation Enhanced power distribution in an integrated circuit
JP5410082B2 (ja) * 2008-12-12 2014-02-05 ルネサスエレクトロニクス株式会社 半導体集積回路装置
US8495547B2 (en) 2009-11-11 2013-07-23 International Business Machines Corporation Providing secondary power pins in integrated circuit design
US8336018B2 (en) 2010-06-09 2012-12-18 Lsi Corporation Power grid optimization
JP2012028479A (ja) 2010-07-22 2012-02-09 Toshiba Corp 半導体集積回路のレイアウト設計方法
US8378742B2 (en) * 2011-01-10 2013-02-19 Taiwan Semiconductor Manufacturing Company, Ltd. Driver for a semiconductor chip
US8513978B2 (en) 2011-03-30 2013-08-20 Synopsys, Inc. Power routing in standard cell designs
US8507957B2 (en) * 2011-05-02 2013-08-13 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit layouts with power rails under bottom metal layer
JP5732357B2 (ja) 2011-09-09 2015-06-10 新光電気工業株式会社 配線基板、及び半導体パッケージ
JP5819218B2 (ja) * 2012-02-23 2015-11-18 ルネサスエレクトロニクス株式会社 半導体装置
JP2013229470A (ja) * 2012-04-26 2013-11-07 Ps4 Luxco S A R L 半導体装置及びそのレイアウト方法
KR20140021252A (ko) 2012-08-09 2014-02-20 삼성전자주식회사 필러 셀을 포함하는 반도체 장치
US9035389B2 (en) * 2012-10-22 2015-05-19 Taiwan Semiconductor Manufacturing Company, Ltd. Layout schemes for cascade MOS transistors
DE102012219661A1 (de) * 2012-10-26 2014-04-30 Ihp Gmbh - Innovations For High Performance Microelectronics / Leibniz-Institut Für Innovative Mikroelektronik Individualisierte Spannungsversorgung von Bauelementen integrierter Schaltungen alsSchutzmaßnahme gegen Seitenkanalangriffe
US9029230B2 (en) * 2013-01-31 2015-05-12 Taiwan Semiconductor Manufacturing Co., Ltd. Conductive line routing for multi-patterning technology
JP5820412B2 (ja) * 2013-03-08 2015-11-24 株式会社東芝 半導体集積回路
US9026973B2 (en) * 2013-03-14 2015-05-05 Taiwan Semiconductor Manufacturing Co., Ltd. System and method for arbitrary metal spacing for self-aligned double patterning
US9026977B2 (en) 2013-08-16 2015-05-05 Globalfoundries Inc. Power rail layout for dense standard cell library
US9070447B2 (en) * 2013-09-26 2015-06-30 Macronix International Co., Ltd. Contact structure and forming method
KR20150101007A (ko) 2014-02-24 2015-09-03 에스케이플래닛 주식회사 쿠폰 자동 적용 결제 시스템, 사용자 단말기, 결제 단말기 및 쿠폰 제공 장치

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020149116A1 (en) * 2001-03-05 2002-10-17 Matsushita Electric Industrial Co., Ltd. Integrated circuit device and method for forming the same

Also Published As

Publication number Publication date
US20170018504A1 (en) 2017-01-19
US10249569B2 (en) 2019-04-02
TWI762445B (zh) 2022-05-01
KR20170009256A (ko) 2017-01-25
CN106356371B (zh) 2021-12-21
US20180025984A1 (en) 2018-01-25
CN106356371A (zh) 2017-01-25
TW201705407A (zh) 2017-02-01
US9799604B2 (en) 2017-10-24
DE102016212796B4 (de) 2024-03-21
DE102016212796A1 (de) 2017-01-19

Similar Documents

Publication Publication Date Title
KR102349417B1 (ko) 전압 강하를 개선할 수 있는 구조를 갖는 반도체 장치와 이를 포함하는 장치
US10892215B2 (en) Metal on both sides with power distributed through the silicon
US9941253B1 (en) Semiconductor packages including interconnectors and methods of fabricating the same
TWI706479B (zh) 具有雙面互連裝置的設備、系統以及製造雙面互連裝置的方法
US10242148B2 (en) Integrated circuit and routing design of the same
US20200098725A1 (en) Semiconductor package or semiconductor package structure with dual-sided interposer and memory
JP6121677B2 (ja) 半導体装置
US9754887B2 (en) Semiconductor devices
US12033991B2 (en) Package-on-package (PoP) semiconductor package and electronic system including the same
TW202009598A (zh) 包括標準單元的積體電路
US10477684B2 (en) Apparatus, system, and method including a bridge device for interfacing a package device with a substrate
US20140145266A1 (en) Semiconductor integrated circuit with tsv bumps
US20150270229A1 (en) Semiconductor chip and semiconductor package having the same
TW202023016A (zh) 半導體封裝件
US11068640B2 (en) Power shared cell architecture
US10943864B2 (en) Programmable redistribution die
US10141297B1 (en) Integrated device comprising device level cells with variable sizes for heat dissipation around hotspots
US20240096755A1 (en) Integrated circuit devices

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant