JP2013229470A - 半導体装置及びそのレイアウト方法 - Google Patents

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Abstract

【課題】メッシュ状に構築された配線の抵抗を低減する。
【解決手段】配線層Ｌ１においてＹ方向に延在する配線ＶＬ１と、配線層Ｌ２においてＸ方向に延在する配線ＶＬ２と、これらの交差領域ＶＬ１ａ，ＶＬ２ａに設けられた複数の導体プラグＴＨ１を備える。配線ＶＬ１の配線幅は交差領域ＶＬ１ａにおいて局所的に拡大され、配線ＶＬ２の配線幅は交差領域ＶＬ２ａにおいて局所的に拡大されている。これにより交差領域ＶＬ１ａ，ＶＬ２ａの面積が拡大されることからより多くの導体プラグＴＨ１を配置することができ、その結果、メッシュ状に構築された配線の抵抗を低減することが可能となる。
【選択図】図１０

Description

本発明は半導体装置及びそのレイアウト方法に関し、特に、メッシュ状に構築された配線を備える半導体装置及びそのレイアウト方法に関する。
一般的な半導体装置は複数の配線層を有しており、各配線層に電源配線や信号配線が形成される。例えば、特許文献１には、Ｘ方向に延在する複数の電源配線をある配線層に形成し、Ｙ方向に延在する複数の電源配線を別の配線層に形成するとともに、これらを導体プラグで接続する構造が記載されている。これにより電源配線がメッシュ状に構築されることになる。
メッシュ状に構築された電源配線の電気抵抗は、できる限り低抵抗であることが好ましい。これは、電源配線の電気抵抗が大きいと、回路素子に供給される電源電圧が電圧降下により低下するからである。近年においては外部電源電圧が低電圧化される傾向があるため、電源配線の低抵抗化は非常に重要である。
特開２００１−１２７１６２号公報
しかしながら、近年における微細加工技術の進歩により、電源配線の配線幅も縮小される傾向にある。これに伴ってメッシュ状に構築された電源配線の電気抵抗も高くなる傾向があり、これを低抵抗化する技術が望まれている。このような要望は電源配線において特に顕著であるが、電源配線に限らず信号配線など他の配線においても同様である。
本発明の一側面による半導体装置は、半導体基板の主面上に形成された第１の配線層と、前記第１の配線層において第１の方向に沿って延在する第１の配線と、前記第１の配線層において前記第１の配線に沿って前記第１の配線の隣に延在する第２の配線と、前記第１の配線層上に形成された第２の配線層と、前記第２の配線層において前記第１の方向と交差する第２の方向に延在する第３の配線と、前記第２の配線層において前記第３の配線に沿って前記第３の配線の隣に延在する第４の配線と、前記第１の配線層と前記第２の配線層との間に形成された層間絶縁層と、前記層間絶縁膜を貫通して設けられた導体プラグと、を備え、前記第１の配線は、前記第３の配線と平面的に重なる第１の交差領域と、前記第３の配線と平面的に重ならない第１の非交差領域とを有し、前記第３の配線は、前記第１の配線と平面的に重なる第２の交差領域と、前記第１の配線と平面的に重ならない第２の非交差領域とを有し、前記導体プラグは、前記第１の交差領域と前記第２の交差領域との間に配置され、前記第１の交差領域と前記第２の配線との離間距離は、前記第１の非交差領域と前記第２の配線との離間距離よりも小さく、前記第２の交差領域と前記第４の配線との離間距離は、前記第２の非交差領域と前記第４の配線との離間距離よりも小さいことを特徴とする。
本発明の他の側面による半導体装置は、第１の配線層に形成され、第１の方向に延在する第１の配線と、前記第１の配線層とは異なる第２の配線層に形成され、前記第１の方向と交差する第２の方向に延在する第３の配線と、前記第１の配線と前記第３の配線を電気的に接続する複数の導体プラグと、を備え、前記第１の配線は、前記第３の配線と平面的に重なる第１の交差領域と、前記第３の配線と平面的に重ならない第１の非交差領域とを有し、前記第３の配線は、前記第１の配線と平面的に重なる第２の交差領域と、前記第１の配線と平面的に重ならない第２の非交差領域とを有し、前記第１の交差領域は、前記第１の非交差領域の前記第１の方向における延長線上に位置する第１の主領域と、前記第１の非交差領域の前記第１の方向における延長線上とは異なる部分に位置する第１の拡幅領域とを含み、前記第２の交差領域は、前記第２の非交差領域の前記第２の方向における延長線上に位置する第２の主領域と、前記第２の非交差領域の前記第２の方向における延長線上とは異なる部分に位置する第２の拡幅領域とを含み、前記複数の導体プラグは、一端が前記第１の主領域に接続され他端が前記第２の主領域に接続された第１の導体プラグと、一端が前記第１の拡幅領域に接続され他端が前記第２の拡幅領域に接続された第２の導体プラグとを含むことを特徴とする。
本発明の一側面による半導体装置のレイアウト方法は、第１の方向に延在して配置される複数の第１のパターン、および、前記第１の方向に延在し、前記複数の第１のパターンの間に配置される複数の第２のパターンを第１のレイヤに配置する工程と、前記第１の方向と交差する第２の方向に延在して配置される第３のパターンを第２のレイヤに配置する工程と、前記第１および第２のレイヤを重ねた際に、前記複数の第１のパターンのうち前記第３のパターンと平面的に重なる領域である第１の交差領域を抽出する工程と、前記第１の交差領域のうち前記第１の方向に沿う一辺を、それと最も近い他の前記第１のパターンの一辺から、前記複数の第２のパターンのうち最も近接した距離である最近接距離だけ後退させた位置まで広げることで、第１の拡幅パターンを規定する工程と、前記第１の拡幅パターンから、前記複数の第２のパターンを前記最近接距離の分だけ拡げた領域と重なる領域を省くことで、第２の拡幅パターンを規定する工程と、前記第１のレイヤにおいて、前記複数の第１のパターンに前記第２の拡幅パターンを追加する工程と、を有することを特徴とする。
本発明によれば、配線幅が小さい場合であっても交差領域の面積が十分に確保されることから、導体プラグの抵抗成分を削減することができる。これにより、メッシュ状に構築された配線の電気抵抗を低抵抗化することが可能となる。
メッシュ状に構築された電源配線を有する半導体装置２の模式的な平面図である。 図１に示す領域２０ａを拡大して示す模式的な平面図である。 スタンダードセルＳＣ１，ＳＣ２のレイアウトパターンの一例を示す透視平面図である。 図３に示したＡ−Ａ線に沿った略断面図である。 図２の一部をさらに拡大して示す模式的な平面図である。 導体プラグの径と電気抵抗との関係を説明するためのグラフである。 電源幹線ＶＬ２からトランジスタＴＲまでの配線ルートを示す図であり、（ａ）は模式図、（ｂ）は等価回路図である。 最小線幅と配線の比抵抗（単位面積当たりの電気抵抗）との関係を説明するためのグラフである。 寄生抵抗成分の具体例を説明するための略平面図である。 本発明の第１の実施形態による半導体装置の主要部を示す略平面図である。 本発明の第１の実施形態による半導体装置のレイアウト方法を説明するためのフローチャートである。 ステップＳ１１の実行後における第１のレイヤの状態を示す模式図である。 ステップＳ２１の実行後における第２のレイヤの状態を示す模式図である。 ステップＳ３１の実行後における第１及び第２のレイヤの状態を示す模式図である。 ステップＳ１２の実行後における第１のレイヤの状態を示す模式図である。 ステップＳ１３の実行後における第１のレイヤの状態を示す模式図である。 ステップＳ２２の実行後における第２のレイヤの状態を示す模式図である。 ステップＳ２３の実行後における第２のレイヤの状態を示す模式図である。 ステップＳ３２の実行後における第１及び第２のレイヤの状態を示す模式図である。 ステップＳ１４の実行後における第１のレイヤの状態を示す模式図である。 ステップＳ２４の実行後における第２のレイヤの状態を示す模式図である。 本発明の第２の実施形態による半導体装置の主要部を示す略平面図である。 本発明の第２の実施形態による半導体装置のレイアウト方法を説明するためのフローチャートである。 ステップＳ４２の実行後における第１及び第２のレイヤの状態を示す模式図である。 ステップＳ４３の実行後における第１のレイヤの状態を示す模式図である。 ステップＳ４３の実行後における第１のレイヤの状態を示す模式図である。 ステップＳ５３の実行後における第２のレイヤの状態を示す模式図である。 ステップＳ６２の実行後における第１及び第２のレイヤの状態を示す模式図である。 ８層の配線層Ｌ１〜Ｌ８が導体プラグＴＨ１１〜ＴＨ１７によって接続された状態を示す模式図である。 本発明の第３の実施形態による半導体装置の主要部を示す略平面図である。 図３０に示す領域Ｚの模式的な断面図である。
本発明の実施形態について説明する前に、本発明者らによる事前検討事項について説明する。
図１は、メッシュ状に構築された電源配線を有する半導体装置２の模式的な平面図である。
図１に示す半導体装置２は単一のシリコンチップからなり、パッド領域１０及び論理回路形成領域２０を備えている。パッド領域１０に接続された電源幹線ＶＬ，ＳＬは、論理回路形成領域２０においてメッシュ状に構築されている。より具体的に説明すると、パッド領域１０はＹ方向に沿ったチップの辺近傍に設けられており、外部電源電位ＶＤＤが供給される電源パッドＶＰと、接地電位ＶＳＳが供給される電源パッドＳＰとを有している。電源パッドＶＰには電源幹線ＶＬが接続され、電源パッドＳＰには電源幹線ＳＬが接続されている。
論理回路形成領域２０には配線層Ｌ１，Ｌ２が設けられている。配線層Ｌ１は相対的に下層に位置する配線層であり、Ｙ方向に延在する電源幹線ＶＬ１，ＳＬ１が設けられる。一方、配線層Ｌ２は相対的に上層に位置する配線層であり、Ｘ方向に延在する電源幹線ＶＬ２，ＳＬ２が設けられる。そして、Ｙ方向に延在する電源幹線ＶＬ１とＸ方向に延在する電源幹線ＶＬ２との交差領域に導体プラグＴＨ１が設けられ、両者が短絡される。これにより、配線層Ｌ１，Ｌ２を用いてメッシュ状に構築された電源幹線ＶＬが形成される。同様に、Ｙ方向に延在する電源幹線ＳＬ１とＸ方向に延在する電源幹線ＳＬ２との交差領域に導体プラグＴＨ２が設けられ、両者が短絡される。これにより、配線層Ｌ１，Ｌ２を用いてメッシュ状に構築された電源幹線ＳＬが形成される。
図２は、図１に示す領域２０ａを拡大して示す模式的な平面図である。
図２に示すように、半導体基板上には複数のスタンダードセルＳＣが形成されている。図２において破線で示しているのはスタンダードセルＳＣのセル境界である。スタンダードセルＳＣとは、ＮＡＮＤゲート回路やＮＯＲゲート回路などの基本的な論理ゲート回路を数個〜数十個用いて所定の機能を実現する回路ブロックであり、その機能及びレイアウトについてはあらかじめライブラリに登録されている。このため、半導体装置２の設計時においては、必要なスタンダードセルＳＣをライブラリから選択し、選択した複数のスタンダードセルＳＣを配列することによってレイアウトが行われる。
スタンダードセルＳＣのＸ方向における幅Ｗ１は一定であり、これによりＹ方向に延在するトラック（セル棚）上には、一定幅のスタンダードセルＳＣが複数個配列される。スタンダードセルＳＣのＹ方向における長さは、スタンダードセルＳＣの種類によって異なる。
このように、スタンダードセルＳＣのＸ方向における幅が一定であるため、Ｙ方向に延在するセル境界は、一定間隔でＸ方向に繰り返される。図２に示すように、セル境界上には電源幹線ＶＬ１，ＳＬ１が交互に配置される。かかるレイアウトにより、いずれのスタンダードセルＳＣにおいても、Ｘ方向における一方の辺には電源幹線ＶＬ１がＹ方向に延在し、Ｘ方向における他方の辺には電源幹線ＳＬ１がＹ方向に延在することになる。これにより、Ｘ方向に隣接するスタンダードセルＳＣ間において電源幹線ＶＬ１，ＳＬ１を共有できることから、効率的な配線レイアウトが可能となる。
また、図２に示すように、隣接する電源幹線間には複数の信号配線Ｓ１，Ｓ２が設けられている。具体的に説明すると、配線層Ｌ１に形成された電源幹線ＶＬ１，ＳＬ１間には、Ｙ方向に延在する複数の信号配線Ｓ１が設けられ、配線層Ｌ２に形成された電源幹線ＶＬ２，ＳＬ２間には、Ｘ方向に延在する複数の信号配線Ｓ２が設けられる。信号配線Ｓ１の配線幅は電源幹線ＶＬ１，ＳＬ１よりも小さく、例えば配線層Ｌ１における最小配線幅に設計される。同様に、信号配線Ｓ２の配線幅は電源幹線ＶＬ２，ＳＬ２よりも小さく、例えば配線層Ｌ２における最小配線幅に設計される。これは、信号配線Ｓ１，Ｓ２については最小配線幅に設計することによってより多数の配線をレイアウトする必要がある一方で、電源幹線ＶＬ，ＳＬについては配線幅を広く設計することによって低抵抗化を図る必要があるからである。
配線層Ｌ１に形成された信号配線Ｓ１と配線層Ｌ２に形成された信号配線Ｓ２のうち、同じ信号を伝送するものについては、導体プラグＴＨ３を介して短絡される。図２に示すように、信号配線Ｓ１，Ｓ２については最小配線幅に設計されていることから、導体プラグＴＨ３については各交差領域に１つしか形成することができない。これに対し、電源幹線ＶＬ，ＳＬについては配線幅が広いことから、各交差領域に複数の導体プラグＴＨ１又はＴＨ２が形成されている。
図３は、スタンダードセルＳＣ１，ＳＣ２のレイアウトパターンの一例を示す透視平面図である。また、図４は、図３に示したＡ−Ａ線に沿った略断面図である。
図３に示すように、スタンダードセルＳＣ１，ＳＣ２はＹ方向に隣接して配置されており、そのＸ方向における幅は一致している。いずれのスタンダードセルＳＣ１，ＳＣ２も、素子分離領域ＳＴＩによって区画された半導体基板３０に設けられたソース／ドレイン領域ＳＤと、半導体基板３０の上部に設けられたゲート配線層Ｇと、ゲート配線層Ｇの上部に設けられた配線層Ｌ０とを有する。ゲート配線層Ｇのうち２つのソース／ドレイン領域ＳＤ間における半導体基板３０上に設けられた部分は、トランジスタＴＲのゲート電極として機能する。ゲート配線層Ｇは例えばポリシリコンからなり、図４に示すように最下層の配線層として用いられる。また、配線層Ｌ０は例えばタングステンからなり、図４に示すようにゲート配線層Ｇの直上に位置する配線層として用いられる。
ゲート配線層Ｇは、導体プラグＴＨ４を介して配線層Ｌ０に設けられた配線パターンに接続され、さらに、導体プラグＴＨ５を介して配線層Ｌ１に設けられた信号配線Ｓ１に接続されている。また、ソース／ドレイン領域ＳＤは、導体プラグＴＨ６を介して配線層Ｌ０に設けられた配線パターンに接続され、さらに、導体プラグＴＨ７を介して配線層Ｌ１に設けられた信号配線Ｓ１又は電源幹線ＶＬ１，ＳＬ１に接続されている。このように、スタンダードセルＳＣ１，ＳＣ２内における配線は、主にゲート配線層Ｇ及び配線層Ｌ０，Ｌ１を用いて行われる。
配線層Ｌ１に設けられた信号配線Ｓ１は、スタンダードセルＳＣ１，ＳＣ２間の接続にも用いられる。本例では、スタンダードセルＳＣ１，ＳＣ２のＸ方向における一方の辺に沿って電源幹線ＶＬ１が配置され、Ｘ方向における他方の辺に沿って電源幹線ＳＬ１が配置されていることから、これら電源幹線ＶＬ１，ＳＬ１に挟まれた領域に信号配線Ｓ１を自由に配置することができる。図３に示すように、所定の信号配線Ｓ１は導体プラグＴＨ３を介して配線層Ｌ２に設けられた信号配線Ｓ２に接続される。また、電源幹線ＶＬ１，ＳＬ１についても、導体プラグＴＨ１，ＴＨ２を介して配線層Ｌ２に設けられた電源幹線ＶＬ２，ＳＬ２に接続される。
図４に示すように、ゲート配線層Ｇと配線層Ｌ０との間には層間絶縁膜３１が設けられており、導体プラグＴＨ４，ＴＨ６は層間絶縁膜３１を貫通して設けられている。また、配線層Ｌ０と配線層Ｌ１との間には層間絶縁膜３２が設けられており、導体プラグＴＨ５，ＴＨ７は層間絶縁膜３２を貫通して設けられている。さらに、配線層Ｌ１と配線層Ｌ２との間には層間絶縁膜３３が設けられており、導体プラグＴＨ１〜ＴＨ３は層間絶縁膜３３を貫通して設けられている。
図５は、図２の一部をさらに拡大して示す模式的な平面図である。
図５に示す例では、信号配線Ｓ１，Ｓ２を接続する導体プラグＴＨ３については各交差領域に１つだけ形成されている一方、電源幹線ＶＬ１，ＶＬ２を接続する導体プラグＴＨ１や、電源幹線ＳＬ１，ＳＬ２を接続する導体プラグＴＨ２については各交差領域ＸＡに４つずつ形成されている。各交差領域に導体プラグＴＨ１，ＴＨ２を複数個形成しているのは、メッシュ状に構築された電源幹線ＶＬ，ＳＬの配線抵抗を低減するためである。
図６は、導体プラグの径と電気抵抗との関係を説明するためのグラフである。
図６において横軸は導体プラグの径を示し、縦軸は導体プラグ１個あたりの電気抵抗を示している。図６に示すように、導体プラグの径は最小線幅Ｗと連動しており、例えば最小線幅Ｗが６５ｎｍのプロセスでは導体プラグの径は０．２９４μｍ程度であるのに対し、最小線幅Ｗが４０ｎｍ、３０ｎｍ、２５ｎｍと縮小されるにつれて、導体プラグの径も０．２１μｍ、０．１９６μｍ、０．１５２μｍと縮小する。導体プラグの径が小さくなると電気抵抗が増加し、２５ｎｍのプロセスでは１４Ω程度まで増加する。
今後、チップサイズの小型化を目的として、最小線幅Ｗが１５ｎｍ、１０ｎｍと縮小されることが予想される。この場合、導体プラグの径は０．１４μｍ、０．１３μｍと縮小され、電気抵抗もさらに増大する。
図７は、電源幹線ＶＬ２からトランジスタＴＲまでの配線ルートを示す図であり、（ａ）は模式図、（ｂ）は等価回路図である。
図７（ａ）に示すように、電源幹線ＶＬ２からトランジスタＴＲまでの配線ルートには、導体プラグＴＨ１及び電源幹線ＶＬ１が存在する。ここで、電源幹線ＶＬ１，ＶＬ２の配線抵抗をそれぞれＲ１，Ｒ２とし、導体プラグＴＨ１のプラグ抵抗をＲ３とした場合、図７（ｂ）に示すように、抵抗Ｒ１，Ｒ２，Ｒ３がトランジスタＴＲに直列接続されることになる。したがって、トランジスタＴＲのオン抵抗ＲＯＮには、これらの合成抵抗Ｒ１＋Ｒ２＋Ｒ３が重畳されることになる。一般に、オン抵抗ＲＯＮに重畳される寄生抵抗成分は、オン抵抗ＲＯＮの５〜１０％以下に抑える必要があり、これを超える場合にはトランジスタ特性に無視できない影響が現れることがある。したがって、所望のトランジスタ特性を得るためには、抵抗Ｒ１＋Ｒ２＋Ｒ３を小さくする必要がある。
図８は、最小線幅と配線の比抵抗（単位面積当たりの電気抵抗）との関係を説明するためのグラフである。図８に示すように、最小線幅Ｗが小さくなると配線の比抵抗が若干高くなる傾向が見られるが、その影響は導体プラグに比べると僅か（１％程度）である。このことは、寄生抵抗成分を削減するためには配線自体の抵抗を下げても効果は少なく、むしろ導体プラグによる抵抗Ｒ３を下げる必要があることを意味する。
図９は、寄生抵抗成分の具体例を説明するための略平面図である。図９に示す例では、抵抗Ｒ１、Ｒ２、Ｒ３がそれぞれ１．３Ω、０．８Ω、３．５Ωである。したがって、オン抵抗ＲＯＮに重畳される寄生抵抗成分は合計で５．６Ωとなる。トランジスタＴＲのオン抵抗ＲＯＮはチャネル幅によって異なるが、例えばＲＯＮ＝５０Ωである場合、寄生抵抗成分（５．６Ω）がオン抵抗ＲＯＮの１０％を超えており、トランジスタ特性に無視できない影響が現れる。このような場合、寄生抵抗成分を減少させるためには、電源幹線の幅をさらに太くしたり、電源幹線の本数を増やしたりすることによって、交差領域の合計面積を増大させ、より多くの導体プラグを配置する必要がある。しかしながら、この方法では電源幹線の幅拡大又は本数増大によって、チップ面積も増大してしまう。
また、寄生抵抗成分には、図１に示すパッド領域１０から論理回路形成領域２０までの配線部分１２による抵抗成分も含まれる。さらに、出力バッファのようにチャネル幅が大きいトランジスタにおいてはオン抵抗ＲＯＮも小さいことから、その分、寄生抵抗成分をより小さくする必要がある。
以上が本発明者の検討した課題である。本実施形態は、このような課題が解決された半導体装置そのレイアウト方法を提供するものである。以下、本発明の好ましい実施形態について説明する。
図１０は、本発明の第１の実施形態による半導体装置の主要部を示す略平面図である。本実施形態及び追って説明する他の実施形態においては、図１〜図９を用いて説明した要素と対応する要素には同一の符号を付し、重複する説明は省略する。
図１０に示すように、本実施形態では電源幹線の幅が交差領域において局所的に拡大され、これにより交差領域により多くの導体プラグを配置している。具体的に説明すると、配線層Ｌ１においてＹ方向に延在する電源幹線ＶＬ１は、電源幹線ＶＬ２と平面的に重なる交差領域ＶＬ１ａと、電源幹線ＶＬ２と平面的に重ならない非交差領域ＶＬ１ｂとを有しており、交差領域ＶＬ１ａのＸ方向における幅Ｗ１１が非交差領域ＶＬ１ｂのＸ方向における幅Ｗ１０よりも拡大されている。同様に、配線層Ｌ２においてＸ方向に延在する電源幹線ＶＬ２は、電源幹線ＶＬ１と平面的に重なる交差領域ＶＬ２ａと、電源幹線ＶＬ１と平面的に重ならない非交差領域ＶＬ２ｂとを有しており、交差領域ＶＬ２ａのＹ方向における幅Ｗ２１が非交差領域ＶＬ２ｂのＸ方向における幅Ｗ２０よりも拡大されている。上記の特徴は、電源幹線ＳＬ１，ＳＬ２についても同様である。
このように、本実施形態では電源幹線の幅を交差領域において局所的に拡大していることから、図５に示した例のように交差領域の面積を拡大しない場合と比べ、より多くの導体プラグＴＨ１，ＴＨ２を形成することが可能となる。これにより、導体プラグＴＨ１，ＴＨ２による抵抗Ｒ３が大幅に減少することから、オン抵抗ＲＯＮに重畳される寄生抵抗成分を低減することができ、所望のトランジスタ特性を得ることが可能となる。
ここで、交差領域ＶＬ１ａのＸ方向における幅Ｗ１１は、Ｘ方向に隣接する信号配線Ｓ１又は電源幹線ＳＬ１と干渉しない範囲で拡大される。特に、Ｙ方向に延在する交差領域ＶＬ１ａの辺と、これに隣接する信号配線Ｓ１又は電源幹線ＳＬ１との離間距離Ｌ１１を、最小加工寸法Ｌｍｉｎ１に設計することが好ましい。最小加工寸法Ｌｍｉｎ１は、露光限界によって決まる配線層Ｌ１における最小線幅又は最小スペース幅であり、隣接する複数の信号配線Ｓ１の最小離間距離と等しい。このように交差領域ＶＬ１ａの幅がＸ方向に拡大される結果、交差領域ＶＬ１ａと信号配線Ｓ１又は電源幹線ＳＬ１とのＸ方向における離間距離Ｌ１１は、非交差領域ＶＬ１ｂと信号配線Ｓ１又は電源幹線ＳＬ１との離間距離Ｌ１０よりも小さくなる。
同様に、交差領域ＶＬ２ａのＹ方向における幅Ｗ２１は、Ｙ方向に隣接する信号配線Ｓ２又は電源幹線ＳＬ２と干渉しない範囲で拡大される。特に、Ｘ方向に延在する交差領域ＶＬ２ａの辺と、これに隣接する信号配線Ｓ２又は電源幹線ＳＬ２との離間距離Ｌ２１を、最小加工寸法Ｌｍｉｎ２に設計することが好ましい。最小加工寸法Ｌｍｉｎ２は、露光限界によって決まる配線層Ｌ２における最小線幅又は最小スペース幅であり、隣接する複数の信号配線Ｓ２の最小離間距離と等しい。このように交差領域ＶＬ２ａの幅がＹ方向に拡大される結果、交差領域ＶＬ２ａと信号配線Ｓ２又は電源幹線ＳＬ２とのＹ方向における離間距離Ｌ２１は、非交差領域ＶＬ２ｂと信号配線Ｓ２又は電源幹線ＳＬ２との離間距離Ｌ２０よりも小さくなる。
これにより、交差領域ＶＬ１ａ，ＶＬ２ａの面積は、信号配線Ｓ１，Ｓ２又は電源幹線ＳＬ１，ＳＬ２と干渉しない範囲で最大限に拡大されることから、より多くの導体プラグＴＨ１を形成することが可能となる。この点は交差領域ＳＬ１ａ，ＳＬ２ａについても同様であり、より多くの導体プラグＴＨ２を形成することが可能となる。
尚、図１０に示す例では、所定の信号配線Ｓ１ａ，Ｓ２ａが導体プラグＴＨ３の形成領域において終端している。その結果、交差領域ＶＬ１ａに対してＸ方向に隣接する信号配線Ｓ１はＹ座標によって異なり、交差領域ＶＬ２ａに対してＹ方向に隣接する信号配線Ｓ２はＸ座標によって異なっている。このような場合、図１０に示すように、隣接する配線のパターンに沿って交差領域ＶＬ１ａ，ＶＬ２ａの形状を階段状とすればよい。すなわち、交差領域ＶＬ１ａ，ＶＬ２ａの形状が四角形である必要はない。
次に、本実施形態による半導体装置のレイアウト方法について説明する。
図１１は、本実施形態による半導体装置のレイアウト方法を説明するためのフローチャートである。
図１１に示すように、本実施形態による半導体装置のレイアウト方法は、第１のレイヤに対する工程と、第２のレイヤに対する工程とを含む、第１のレイヤは配線層Ｌ１に対応し、第２のレイヤは配線層Ｌ２に対応する。
まず、第１のレイヤにおいては、Ｙ方向に延在する複数の第１及び第２のパターンを配置する（ステップＳ１１）。第１のパターンとは電源幹線ＶＬ１，ＳＬ１に対応するパターンであり、第２のパターンとは信号配線Ｓ１に対応するパターンである。図１２は、ステップＳ１１の実行後における第１のレイヤの状態を示しており、符号Ｐ１，Ｐ２はそれぞれ第１及び第２のパターンを意味する。同様に、第２のレイヤにおいては、Ｘ方向に延在する複数の第３及び第４のパターンを配置する（ステップＳ２１）。第３のパターンとは電源幹線ＶＬ２，ＳＬ２に対応するパターンであり、第４のパターンとは信号配線Ｓ２に対応するパターンである。図１３は、ステップＳ２１の実行後における第２のレイヤの状態を示しており、符号Ｐ３，Ｐ４はそれぞれ第３及び第４のパターンを意味する。尚、ここで言う「パターンの配置」とは、コンピュータからなるレイアウト装置内の電子データによって配線パターンを仮想的にレイアウトすることを意味し、物理的な配線を実デバイス上に配置することを意味するものではない。
次に、第１のレイヤと第２のレイヤを重ね合わせることによって、第１のパターンＰ１と第３のパターンＰ３とが平面的に重なる交差領域ＸＡを抽出する（ステップＳ３１）。図１４に示すように、交差領域ＸＡは、電源幹線ＶＬ１に対応する第１のパターンＰ１と電源幹線ＶＬ２に対応する第３のパターンＰ３とが交差する交差領域ＸＡＶと、電源幹線ＳＬ１に対応する第１のパターンＰ１と電源幹線ＳＬ２に対応する第３のパターンＰ３とが交差する交差領域ＸＡＳとを含む。交差領域ＸＡＶは、第１のパターンＰ１に属する第１の交差領域ＸＡＶ１と第３のパターンＰ３に属する第２の交差領域ＸＡＶ２からなり、交差領域ＸＡＳは、第１のパターンＰ１に属する第１の交差領域ＸＡＳ１と第３のパターンＰ３に属する第２の交差領域ＸＡＳ２からなる。
次に、図１５に示すように、第１の交差領域ＸＡＶ１，ＸＡＳ１を構成する辺のうち、Ｙ方向に沿う辺ｙ１をＸ方向に長さＥ１だけ拡大する（ステップＳ１２）。拡大後の辺ｙ１は、当該第１のパターンＰ１に最も近い他の第１のパターンＰ１の一辺から最小加工寸法Ｌｍｉｎ１だけ後退させた位置とする。さらに、第１の交差領域ＸＡＶ１，ＸＡＳ１を構成する辺のうち、Ｘ方向に沿う辺ｘ１をＹ方向に長さＥ１と同じ長さだけ拡大する。これにより、第１の交差領域ＸＡＶ１，ＸＡＳ１が第１の拡幅パターンＥＰ１に変形される。
次に、図１６に示すように、第２のパターンＰ２又は他の拡幅パターンＥＰ１と干渉する部分における第１の拡幅パターンＥＰ１を削除し、これにより第１の拡幅パターンＥＰ１を第２の拡幅パターンＥＰ２に変形する（ステップＳ１３）。本工程においては、第２のパターンＰ２又は他の拡幅パターンＥＰ１と直接干渉する部分のみならず、これらのパターンを最小加工寸法Ｌｍｉｎ１だけ拡大した領域と干渉する部分を第１の拡幅パターンＥＰ１から削除する。これは、第２のパターンＰ２や又は他の拡幅パターンＥＰ１と直接干渉しなくても、これらのパターンからの距離が最小加工寸法Ｌｍｉｎ１未満の領域には配線パターンを形成できないからであり、このような領域に存在する第１の拡幅パターンＥＰ１を削除する必要があるからである。
上記の工程は、第２のレイヤに対しても同様に行う。つまり、図１７に示すように、第２の交差領域ＸＡＶ２，ＸＡＳ２を構成する辺のうち、Ｘ方向に沿う辺ｘ２をＹ方向に長さＥ２だけ拡大する（ステップＳ２２）。拡大後の辺ｘ２は、当該第３のパターンＰ３に最も近い他の第３のパターンＰ３の一辺から最小加工寸法Ｌｍｉｎ２だけ後退させた位置とする。さらに、第２の交差領域ＸＡＶ１，ＸＡＳ１を構成する辺のうち、Ｙ方向に沿う辺ｙ２をＸ方向に長さＥ２と同じ長さだけ拡大する。これにより、第２の交差領域ＸＡＶ２，ＸＡＳ２が第３の拡幅パターンＥＰ３に変形される。
次に、図１８に示すように、第４のパターンＰ４又は他の拡幅パターンＥＰ３と干渉する部分における第３の拡幅パターンＥＰ３を削除し、これにより第３の拡幅パターンＥＰ３を第４の拡幅パターンＥＰ４に変形する（ステップＳ２３）。本工程においても、第４のパターンＰ４又は他の拡幅パターンＥＰ３と直接干渉する部分のみならず、これらのパターンを最小加工寸法Ｌｍｉｎ２だけ拡大した領域と干渉する部分を第３の拡幅パターンＥＰ３から削除する。その理由は上述したとおりである。
次に、図１９に示すように、第１のレイヤと第２のレイヤを重ね合わせ、第２の拡幅パターンＥＰ２と第４の拡幅パターンＥＰ４が平面的に重なる交差領域ＸＰを定義する（ステップＳ３２）。そして、第２の拡幅パターンＥＰ２のうち、交差領域ＸＰに相当する部分を第１のパターンＰ１に追加する（ステップＳ１４）。図２０は、ステップＳ１４の実行後における第１のレイヤの状態を示している。図２０に示す交差領域ＸＰは、図１０に示した第１の交差領域ＶＬ１ａ，ＳＬ１ａに相当する。同様に、第４の拡幅パターンＥＰ４のうち、交差領域ＸＰに相当する部分を第３のパターンＰ３に追加する（ステップＳ２４）。図２１は、ステップＳ２４の実行後における第２のレイヤの状態を示している。図２１に示す交差領域ＸＰは、図１０に示した第２の交差領域ＶＬ２ａ，ＳＬ２ａに相当する。
そして、第１の交差領域ＶＬ１ａと第２の交差領域ＶＬ２ａを接続する導体プラグＴＨ１、第１の交差領域ＳＬ１ａと第２の交差領域ＳＬ２ａを接続する導体プラグＴＨ２、並びに、信号配線Ｓ１と信号配線Ｓ２を接続する導体プラグＴＨ３を配置すれば（ステップＳ３３）、図１０に示した半導体装置のレイアウトが完成する。
ここで、図２０に示した交差領域ＶＬ１ａ（ＸＰ）のうち、非交差領域ＶＬ１ｂのＹ方向における延長線上に位置する領域は主領域ＶＬ１ａ１であり、非交差領域ＶＬ１ｂのＹ方向における延長線上とは異なる部分に位置する領域は拡幅領域ＶＬ１ａ２である。主領域ＶＬ１ａ１はステップＳ１１において既に存在していた領域であり、拡幅領域ＶＬ１ａ２はステップＳ１４によって追加された領域である。同様に、図２１に示した交差領域ＶＬ２ａのうち、非交差領域ＶＬ２ｂのＸ方向における延長線上に位置する領域は主領域ＶＬ２ａ１であり、非交差領域ＶＬ２ｂのＸ方向における延長線上とは異なる部分に位置する領域は拡幅領域ＶＬ２ａ２である。主領域ＶＬ２ａ１はステップＳ２１において既に存在していた領域であり、拡幅領域ＶＬ２ａ２はステップＳ２４によって追加された領域である。
そして、図１０に示す複数の導体プラグＴＨ１は、主領域ＶＬ１ａ１と主領域ＶＬ２ａ１を接続する第１の導体プラグ、拡幅領域ＶＬ１ａ２と拡幅領域ＶＬ２ａ２を接続する第２の導体プラグ、主領域ＶＬ１ａ１と拡幅領域ＶＬ２ａ２を接続する第３の導体プラグ、並びに、拡幅領域ＶＬ１ａ２と主領域ＶＬ２ａ１を接続する第４の導体プラグを含んでいる。
これら第１〜第４の導体プラグのうち、第２〜第４の導体プラグは本実施形態によって追加することが可能となった導体プラグであり、これらの導体プラグを追加することによって導体プラグＴＨ１の抵抗Ｒ３が低減される。この点は、交差領域ＳＬ１ａと交差領域ＳＬ２ａとを接続する導体プラグＴＨ２についても同様であり、第２〜第４の導体プラグを追加することによって抵抗Ｒ３を低減することが可能となる。
以上説明したように、本実施形態によれば、各交差領域により多くの導体プラグＴＨ１，ＴＨ２の数を配置することができることから、導体プラグＴＨ１，ＴＨ２による抵抗Ｒ３を低減することができる。これにより、トランジスタＴＲのオン抵抗ＲＯＮに重畳される寄生抵抗成分が低減されることから、所望のトランジスタ特性を得ることが可能となる。また、交差領域ＸＰを形成する工程においては、他の配線との干渉を防止しつつ交差領域の面積を最大化していることから、より多くの導体プラグＴＨ１，ＴＨ２を配置することが可能となる。
しかも、本実施形態ではステップＳ１２において、当該第１のパターンＰ１に最も近い他の第１のパターンＰ１の一辺から最小加工寸法Ｌｍｉｎ１だけ後退させた位置まで、第１の拡幅パターンＥＰ１を拡大していることから、第１のパターンＰ１の形成ピッチが一定ではない場合であっても、交差領域の面積を最大化することができる。
次に本発明の第２の実施形態について説明する。
図２２は、本発明の第２の実施形態による半導体装置の主要部を示す略平面図である。図２２に示すように、本実施形態においては電源幹線ＶＬ１，ＳＬ１がスタンダードセルＳＣの境界線Ｂに沿って配置されている。その他の点については、基本的に第１の実施形態と同様であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
図２３は、本実施形態による半導体装置のレイアウト方法を説明するためのフローチャートである。
本実施形態による半導体装置のレイアウト方法は、第１の実施形態による半導体装置のレイアウト方法と類似するため、以下の説明においては、第１の実施形態による半導体装置のレイアウト方法と異なる部分を中心に説明する。
図２３に示すように、まず第１のレイヤに第１及び第２のパターンＰ１，Ｐ２を配置し（ステップＳ４１）、第２のレイヤに第３及び第４のパターンＰ３，Ｐ４を配置する（ステップＳ５１）。図２４に示すように、ステップＳ４１においては第１のパターンＰ１がスタンダードセルＳＣの境界線Ｂに沿って配置される。次に、第１のレイヤと第２のレイヤを重ね合わせることによって、第１のパターンＰ１と第３のパターンＰ３とが平面的に重なる交差領域ＸＡを抽出する（ステップＳ６１）。
次に、図２４に示すように、第１の交差領域ＸＡＶ１，ＸＡＳ１を中心からＸ方向及びＹ方向に長さｃ１だけ拡大し、第１の拡幅パターンＥＰ１を形成する（ステップＳ４２）。ここで、Ｘ方向におけるスタンダードセルＳＣの長さをａとし、第１のレイヤにおける最小間隔をｂ１とした場合、
ｃ１＝（ａ＋ｂ１）／２
に設定される。これにより、Ｘ方向に隣接する２つの拡幅パターンＥＰ１が干渉することはなく、しかも、その間隔は第１のレイヤにおける最小間隔ｂ１となる。次に、図２５に示すように、第２のパターンＰ２と干渉する部分における第１の拡幅パターンＥＰ１を削除し、これにより第１の拡幅パターンＥＰ１を第２の拡幅パターンＥＰ２に変形する（ステップＳ４３）。本工程においては、第１の実施形態と同様、第２のパターンＰ２と直接干渉する部分のみならず、第２のパターンＰ２を最小間隔ｂ１だけ拡大した領域と干渉する部分を第１の拡幅パターンＥＰ１から削除する。
図２６に示すように、ステップＳ４３を実行すると、第１のパターンＰ１から分離された孤立パターンＰａや、線幅が最小線幅未満であるエラーパターンＰｂが形成されることがある。本実施形態においては、このようなパターンＰａ，Ｐｂが除去される（ステップＳ４４）。
上記の工程は、第２のレイヤに対しても同様に行う。つまり、第２の交差領域ＸＡＶ２，ＸＡＳ２を中心からＸ方向及びＹ方向に長さｃ２だけ拡大し、第３の拡幅パターンＥＰ３を形成する（ステップＳ５２）。ここで、Ｘ方向におけるスタンダードセルＳＣの長さをａとし、第２のレイヤにおける最小間隔をｂ２とした場合、
ｃ２＝（ａ＋ｂ２）／２
に設定される。次に、図２７に示すように、第４のパターンＰ４と干渉する部分における第３の拡幅パターンＥＰ３を削除し、これにより第３の拡幅パターンＥＰ３を第４の拡幅パターンＥＰ４に変形する（ステップＳ５３）。第２のレイヤにおいても、第３のパターンＰ３から分離された孤立パターンＰａや、線幅が最小線幅未満であるエラーパターンＰｂが発生した場合、除去される（ステップＳ５４）。
次に、図２８に示すように、第１のレイヤと第２のレイヤを重ね合わせ、第２の拡幅パターンＥＰ２と第４の拡幅パターンＥＰ４が平面的に重なる交差領域ＸＰを定義する（ステップＳ６２）。その後の処理は第１の実施形態と同様であり、第２の拡幅パターンＥＰ２のうち、交差領域ＸＰに相当する部分を第１のパターンＰ１に追加するとともに（ステップＳ４５）、第４の拡幅パターンＥＰ４のうち、交差領域ＸＰに相当する部分を第３のパターンＰ３に追加する（ステップＳ５５）。そして、所定の位置に導体プラグＴＨ１〜ＴＨ３を配置すれば（ステップＳ６３）、図２２に示した半導体装置のレイアウトが完成する。
以上説明したように、本実施形態においても第１の実施形態と同様の効果を得ることができる。しかも、本実施形態によれば、第１の拡幅パターンＥＰ１や第３の拡幅パターンＥＰ３のサイズが一義的に定められることから、ステップＳ４２，Ｓ５２の処理を大幅に簡素化することが可能となる。このような簡素化が可能であるのは、スタンダードセル方式の採用により、Ｘ方向に隣接する第１のパターンＰ１のパターンピッチが一定であるからである。
次に本発明の第３の実施形態について説明する。
上述した第１及び第２の実施形態では、２つの配線層Ｌ１，Ｌ２を用いて電源幹線をメッシュ状に構築した場合を例に説明したが、３層以上の配線層を用いて電源幹線をメッシュ状に構築することも可能である。例えば、ＡＳＩＣのようなロジック系の半導体装置においては、図２９に示すように８層の配線層Ｌ１〜Ｌ８が用いられることがあり、これら配線層Ｌ１〜Ｌ８のうち２又は３以上の配線層を用いてメッシュ状の電源幹線を構築することができる。隣接する配線層間は導体プラグＴＨ１１〜ＴＨ１７によって接続されるが、図２９に示すように、より上層の導体プラグほど径が大きくなる傾向があり、このため一つの交差領域に配置できる導体プラグの数は上層ほど少なくなる。このような場合であっても、第１及び第２の実施形態で説明したように、電源幹線の幅を交差領域において局所的に拡大することによってより多くの導体プラグを配置することができる。
図３０は、本発明の第３の実施形態による半導体装置の主要部を示す略平面図であり、３つの配線層Ｌ１〜Ｌ３を用いてメッシュ状の電源幹線を構築した例を示している。また、図３１は、図３０に示す領域Ｚの模式的な断面図である。
図３０に示す例では、配線層Ｌ１に形成された電源幹線ＶＬ１，ＳＬ１と配線層Ｌ３に形成された電源幹線ＶＬ３，ＳＬ３についてはＹ方向に延在し、配線層Ｌ２に形成された電源幹線ＶＬ２，ＳＬ２についてはＸ方向に延在する。そして、電源幹線ＶＬ１と電源幹線ＶＬ２との接続、並びに、電源幹線ＳＬ１と電源幹線ＳＬ２との接続は、導体プラグＴＨ１１を介して行われる。また、電源幹線ＶＬ２と電源幹線ＶＬ３との接続、並びに、電源幹線ＳＬ２と電源幹線ＳＬ３との接続は、導体プラグＴＨ１２を介して行われる。これにより、配線層Ｌ１，Ｌ２によってメッシュ状の電源幹線が構築されるとともに、配線層Ｌ２，Ｌ３によってもメッシュ状の電源幹線が構築される。
そして、本実施形態においても各電源幹線が交差領域ＸＡにおいて局所的に拡大されており、これによってより多数の導体プラグＴＨ１１，ＴＨ１２を配置することが可能となる。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
例えば、上記実施形態では、メッシュ状に構築された電源幹線に対して本発明を適用したが、本発明の適用対象が電源幹線に限定されるものではなく、信号配線など他の配線に対して適用しても構わない。
２ 半導体装置
１０ パッド領域
１２ 配線部分
２０ 論理回路形成領域
３０ 半導体基板
３１〜３３ 層間絶縁膜
Ｂ 境界線
ＥＰ１〜ＥＰ４ 拡幅パターン
Ｇ ゲート配線層
Ｌ０〜Ｌ８ 配線層
Ｌ１０，Ｌ１１，Ｌ２０，Ｌ２１ 離間距離
Ｌｍｉｎ１，Ｌｍｉｎ２ 最小加工寸法
Ｐ１〜Ｐ４ パターン
Ｐａ 孤立パターン
Ｐｂ エラーパターン
Ｒ１〜Ｒ３ 抵抗
ＲＯＮ オン抵抗
Ｓ１，Ｓ２ 信号配線
ＳＣ，ＳＣ１，ＳＣ２ スタンダードセル
ＳＤ ソース／ドレイン領域
ＳＬ，ＳＬ１〜ＳＬ３，ＶＬ，ＶＬ１〜ＶＬ３ 電源幹線
ＳＬ１ａ，ＳＬ２ａ，ＶＬ１ａ，ＶＬ２ａ 交差領域
ＳＰ，ＶＰ 電源パッド
ＳＴＩ 素子分離領域
ＴＨ１〜ＴＨ７，ＴＨ１１〜ＴＨ１７ 導体プラグ
ＴＲ トランジスタ
ＶＬ１ａ１，ＶＬ２ａ１ 主領域
ＶＬ１ａ２，ＶＬ２ａ２ 拡幅領域
ＶＬ１ｂ，ＶＬ２ｂ 非交差領域
ＸＡ，ＸＡＳ，ＸＡＳ１，ＸＡＳ２，ＸＡＶ，ＸＡＶ１，ＸＡＶ２，ＸＰ 交差領域
ｘ１，ｘ２，ｙ１，ｙ２ 辺

Claims (20)

  1. 半導体基板の主面上に形成された第１の配線層と、
    前記第１の配線層において第１の方向に沿って延在する第１の配線と、
    前記第１の配線層において前記第１の配線に沿って前記第１の配線の隣に延在する第２の配線と、
    前記第１の配線層上に形成された第２の配線層と、
    前記第２の配線層において前記第１の方向と交差する第２の方向に延在する第３の配線と、
    前記第２の配線層において前記第３の配線に沿って前記第３の配線の隣に延在する第４の配線と、
    前記第１の配線層と前記第２の配線層との間に形成された層間絶縁層と、
    前記層間絶縁膜を貫通して設けられた導体プラグと、を備え、
    前記第１の配線は、前記第３の配線と平面的に重なる第１の交差領域と、前記第３の配線と平面的に重ならない第１の非交差領域とを有し、
    前記第３の配線は、前記第１の配線と平面的に重なる第２の交差領域と、前記第１の配線と平面的に重ならない第２の非交差領域とを有し、
    前記導体プラグは、前記第１の交差領域と前記第２の交差領域との間に配置され、
    前記第１の交差領域と前記第２の配線との離間距離は、前記第１の非交差領域と前記第２の配線との離間距離よりも小さく、
    前記第２の交差領域と前記第４の配線との離間距離は、前記第２の非交差領域と前記第４の配線との離間距離よりも小さいことを特徴とする半導体装置。
  2. 前記第１の交差領域は、前記第１の非交差領域の前記第１の方向における延長線上に位置する第１の主領域と、前記第１の非交差領域の前記第１の方向における延長線上とは異なる部分に位置する第１の拡幅領域とを含み、
    前記導体プラグの少なくとも一部は、前記第１の拡幅領域に設けられていることを特徴とする請求項１に記載の半導体装置。
  3. 前記第２の交差領域は、前記第２の非交差領域の前記第２の方向における延長線上に位置する第２の主領域と、前記第２の非交差領域の前記第２の方向における延長線上とは異なる部分に位置する第２の拡幅領域とを含み、
    前記導体プラグの少なくとも一部は、前記第１の拡幅領域と前記第２の拡幅領域とを接続することを特徴とする請求項２に記載の半導体装置。
  4. 前記第１の配線層に形成された複数の第５の配線をさらに備え、
    前記第１の交差領域と前記第２の配線との離間距離は、前記複数の第５の配線間における最小離間距離と等しいことを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
  5. 前記第２の配線層に形成された複数の第６の配線をさらに備え、
    前記第２の交差領域と前記第４の配線との離間距離は、前記複数の第６の配線間における最小離間距離と等しいことを特徴とする請求項４に記載の半導体装置。
  6. 前記第１及び第３の配線はいずれも電源幹線であることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
  7. 前記第２及び第４の配線はいずれも信号配線であることを特徴とする請求項６に記載の半導体装置。
  8. 前記半導体基板上に形成された複数のスタンダードセルと、複数の前記第１の配線をさらに備え、
    前記複数の第１の配線の前記第２の方向における配線ピッチは、前記複数のスタンダードセルの前記第２の方向における幅と等しいことを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。
  9. 前記導体プラグが複数個設けられていることを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置。
  10. 第１の配線層に形成され、第１の方向に延在する第１の配線と、
    前記第１の配線層とは異なる第２の配線層に形成され、前記第１の方向と交差する第２の方向に延在する第３の配線と、
    前記第１の配線と前記第３の配線を電気的に接続する複数の導体プラグと、を備え、
    前記第１の配線は、前記第３の配線と平面的に重なる第１の交差領域と、前記第３の配線と平面的に重ならない第１の非交差領域とを有し、
    前記第３の配線は、前記第１の配線と平面的に重なる第２の交差領域と、前記第１の配線と平面的に重ならない第２の非交差領域とを有し、
    前記第１の交差領域は、前記第１の非交差領域の前記第１の方向における延長線上に位置する第１の主領域と、前記第１の非交差領域の前記第１の方向における延長線上とは異なる部分に位置する第１の拡幅領域とを含み、
    前記第２の交差領域は、前記第２の非交差領域の前記第２の方向における延長線上に位置する第２の主領域と、前記第２の非交差領域の前記第２の方向における延長線上とは異なる部分に位置する第２の拡幅領域とを含み、
    前記複数の導体プラグは、一端が前記第１の主領域に接続され他端が前記第２の主領域に接続された第１の導体プラグと、一端が前記第１の拡幅領域に接続され他端が前記第２の拡幅領域に接続された第２の導体プラグとを含むことを特徴とする半導体装置。
  11. 前記複数の導体プラグは、一端が前記第１の主領域に接続され他端が前記第２の拡幅領域に接続された第３の導体プラグをさらに含むことを特徴とする請求項１０に記載の半導体装置。
  12. 前記複数の導体プラグは、一端が前記第１の拡幅領域に接続され他端が前記第２の主幅領域に接続された第４の導体プラグをさらに含むことを特徴とする請求項１１に記載の半導体装置。
  13. 第１の方向に延在して配置される複数の第１のパターン、および、前記第１の方向に延在し、前記複数の第１のパターンの間に配置される複数の第２のパターンを第１のレイヤに配置する工程と、
    前記第１の方向と交差する第２の方向に延在して配置される第３のパターンを第２のレイヤに配置する工程と、
    前記第１および第２のレイヤを重ねた際に、前記複数の第１のパターンのうち前記第３のパターンと平面的に重なる領域である第１の交差領域を抽出する工程と、
    前記第１の交差領域のうち前記第１の方向に沿う一辺を、それと最も近い他の前記第１のパターンの一辺から、前記複数の第２のパターンのうち最も近接した距離である最近接距離だけ後退させた位置まで広げることで、第１の拡幅パターンを規定する工程と、
    前記第１の拡幅パターンから、前記複数の第２のパターンを前記最近接距離の分だけ拡げた領域と重なる領域を省くことで、第２の拡幅パターンを規定する工程と、
    前記第１のレイヤにおいて、前記複数の第１のパターンに前記第２の拡幅パターンを追加する工程と、を有することを特徴とする半導体装置のレイアウト方法。
  14. 前記第２の方向に延在して配置される複数の前記第３のパターン、および、前記第２の方向に延在し、前記複数の第３のパターンの間に配置される複数の第４のパターンを前記第２のレイヤに配置する工程と、
    前記第１および第２のレイヤを重ねた際に、前記複数の第３のパターンのうち前記第１のパターンと平面的に重なる領域である第２の交差領域を抽出する工程と、
    前記第２の交差領域のうち前記第２の方向に沿う一辺を、それと最も近い他の前記第３のパターンの一辺から、前記複数の第４のパターンのうち最も近接した距離である最近接距離だけ後退させた位置まで広げることで、第３の拡幅パターンを規定する工程と、
    前記第３の拡幅パターンから、前記複数の第４のパターンを前記最近接距離の分だけ拡げた領域と重なる領域を省くことで、第４の拡幅パターンを規定する工程と、
    前記第２のレイヤにおいて、前記複数の第３のパターンに前記第４の拡幅パターンを追加する工程と、をさらに有することを特徴とする請求項１３に記載の半導体装置のレイアウト方法。
  15. 前記複数の第１のパターンに前記第２の拡幅パターンを追加する工程においては、前記第２の拡幅パターンのうち、前記第４の拡幅パターンと平面的に重なる領域を前記第１のパターンに追加することを特徴とする請求項１４に記載の半導体装置のレイアウト方法。
  16. 前記第１の拡幅パターンを規定する工程においては、前記第２の方向に沿う一辺を、前記第１の方向に沿う一辺と同じ距離だけ広げることを特徴とする請求項１３乃至１５のいずれか一項に記載の半導体装置のレイアウト方法。
  17. 前記第２の拡幅パターンを規定する工程においては、前記第１の交差領域から分離された孤立パターンを除去することを特徴とする請求項１３乃至１６のいずれか一項に記載の半導体装置のレイアウト方法。
  18. 前記第２の拡幅パターンと前記第４の拡幅パターンとを接続する複数の導体プラグパターンを配置する工程をさらに備えることを特徴とする請求項１５に記載の半導体装置のレイアウト方法。
  19. 前記第１及び第３のパターンはいずれも電源幹線を構成するパターンであることを特徴とする請求項１３乃至１８のいずれか一項に記載の半導体装置のレイアウト方法。
  20. 前記第２のパターンは信号配線を構成するパターンであることを特徴とする請求項１９に記載の半導体装置のレイアウト方法。
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