KR102457225B1 - 반도체 소자의 파워 라인 배치 구조 및 배치 방법 - Google Patents
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Abstract
본 출원의 일 실시예에 따른 반도체 소자의 파워 라인 배치 구조는 다수의 제 1 파워 라인 및 제 2 파워 라인을 포함하는 제 1 블록 영역과, 다수의 제 1 파워 라인 및 제 2 파워 라인을 포함하며, 상기 제 1 블록 영역과 이격되어 배치된 제 2 블록 영역과, 상기 제 1 블록 영역 및 제 2 블록 영역 사이의 경계 영역에 배치되며, 상기 제 1 블록 영역의 상기 제 1 파워 라인과 상기 제 2 블록 영역의 상기 제 1 파워 라인이 연결된 제 1 연결패턴과, 상기 제 1 블록 영역 및 제 2 블록 영역 사이의 경계 영역에 배치되며, 상기 제 1 블록 영역의 상기 제 2 파워 라인과 상기 제 2 블록 영역의 제 2 파워 라인이 연결된 제 2 연결 패턴을 포함하며, 상기 제 1 연결 패턴 및 제 2 연결 패턴은 서로 다른 레이어 상에 형성되는 것을 특징으로 한다.
Description
본 발명의 다양한 실시예들은 반도체 소자의 파워 라인 배치 구조 및 배치 방법과 관련된다.
반도체 장치는 계속해서 고집적화, 고용량화, 고속화되고 있다. 특히, 제한된 면적 내에서 보다 고성능의 반도체 장치를 구현하기 위해서 다양한 노력이 시도되고 있다.
예를 들면, 반도체 장치가 고성능화되면서 많은 파워 라인들을 필요로 하게 되는데, 많은 파워 라인들을 필요로 함에 따라 다양한 파워 라인들을 좀더 효율적으로 배치하는 구조 및 방법이 요구되고 있다.
일반적으로 반도체 소자는 다수의 블록 영역을 포함한다. 블록 영역은 다수의 메모리 셀을 포함하는 셀 영역이다. 다수의 블록 영역은 그 특성에 따라 블록 영역 내에 배치된 메인 파워(Main Power) 라인 또는 메쉬(Mesh) 형태의 파워 라인이 인접한 블록 영역과 다르게 배치되는 경우가 많이 있다.
본 발명의 다양한 실시예들은 서로 다른 블록 영역들에 배치된 동일한 파워 라인들이 서로 원활하게 연결될 수 있도록 하는 반도체 소자의 파워 라인 배치 구조 및 배치 방법을 제공하고자 한다.
상기와 같은 목적을 달성하기 위한 본 출원의 일 실시예에 따른 반도체 소자는 다수의 제 1 파워 라인 및 제 2 파워 라인을 포함하는 제 1 블록 영역과, 다수의 제 1 파워 라인 및 제 2 파워 라인을 포함하며, 상기 제 1 블록 영역과 이격되어 배치된 제 2 블록 영역과, 상기 제 1 블록 영역 및 제 2 블록 영역 사이의 경계 영역에 배치되며, 상기 제 1 블록 영역의 상기 제 1 파워 라인과 상기 제 2 블록 영역의 상기 제 1 파워 라인을 연결하는 제 1 연결 패턴과, 상기 제 1 블록 영역 및 제 2 블록 영역 사이의 경계 영역에 배치되며, 상기 제 1 블록 영역의 상기 제 2 파워 라인과 상기 제 2 블록 영역의 제 2 파워 라인이 연결하는 제 2 연결 패턴을 포함하며, 상기 제 1 연결 패턴 및 상기 제 2 연결 패턴은 상이한 레이어 상에 배치되는 것을 특징으로 한다.
나아가, 제 1 파워 라인 및 제 2 파워 라인은 라인 형태인 것을 특징으로 한다.
나아가, 제 1 파워 라인 및 제 2 파워 라인은 각각 전원 전압 및 접지 전압 중 선택된 어느 하나가 인가되는 것을 특징으로 한다.
나아가, 제 1 연결 패턴은 상기 제 2 연결 패턴의 하부 레이어 상에 위치하는 것을 특징으로 한다.
나아가, 상기 제 1 파워 라인 및 상기 제 2 파워 라인은 동일한 레이어 상에 위치하는 것을 특징으로 한다.
나아가, 상기 제 1 연결 패턴은 상기 제 1 파워 라인과 서로 다른 레이어 상에 위치하는 것을 특징으로 한다.
나아가, 상기 제 1 연결 패턴은 사다리 형태 또는 패드 형태로 형성된 것을 특징으로 한다.
나아가, 상기 제 1 연결 패턴은 상기 제 1 파워 라인과 교차되는 방향으로 연장된 제 1 바 패턴과, 상기 제 1 바 패턴과 일정 간격 이격되어 상기 제 1 바 패턴과 평행하게 연장되는 제 2 바 패턴과, 상기 제 1 바 패턴 및 상기 제 2 바 패턴과 교차되며 상기 제 1 바 패턴 및 상기 제 2 바 패턴을 연결하는 다수의 제 3 바 패턴을 포함하는 것을 특징으로 한다.
나아가, 상기 제 1 파워 라인의 서로 마주보는 제 1 연결 패턴 방향으로 연장되어 형성된 보조 패턴과, 상기 보조 패턴과 연결된 콘택을 더 포함하는 것을 특징으로 한다.
나아가, 상기 제 1 블록 영역의 상기 제 1 파워 라인은 상기 콘택을 통해 상기 제 1 바 패턴과 연결되고, 상기 제 2 블록 영역의 상기 제 1 파워 라인은 상기 콘택을 통해 상기 제 2 바 패턴과 연결되는 것을 특징으로 한다.
나아가, 상기 제 2 연결 패턴은 상기 제 2 파워 라인과 동일한 레이어 상에 위치하는 것을 특징으로 한다.
나아가, 상기 제 2 연결 패턴은 바 형태로 형성된 것을 특징으로 한다.
나아가, 상기 제 2 연결 패턴은 상기 제 1 파워 라인 및 상기 제 2 파워 라인과 교차되는 방향으로 연장된 연장된 형태인 것을 특징으로 한다.
나아가, 상기 제 2 파워 라인의 마주보는 제 2 연결 패턴 방향으로 연장된 보조 패턴을 더 포함하며, 상기 보조 패턴이 상기 제 2 연결 패턴과 연결되는 것을 특징으로 한다.
한편, 본 발명의 실시예에 따른 반도체 소자의 파워 라인 배치 방법은 다수의 블록 영역 및 블록 영역들 사이의 경계 영역을 포함하는 반도체 기판 상부에 제 1 절연막을 형성하는 단계와, 상기 경계 영역의 제 1 절연막 상부에 제 1 연결 패턴을 형성하는 단계와, 상기 제 1 연결 패턴 상부에 제 2 절연막을 형성하는 단계와, 상기 제 2 절연막을 식각하여 상기 제 1 연결 패턴과 연결되는 다수의 콘택을 형성하는 단계와, 상기 각각의 블록 영역의 상기 제 2 절연막 상부에 제 1 파워 라인 및 제 2 파워 라인을 형성하고, 상기 경계 영역의 상기 제 2 절연막 상부에 제 2 연결 패턴을 형성하는 단계를 포함하되, 상기 제 1 파워 라인은 상기 콘택을 통해 상기 제 1 연결 패턴과 연결되고, 상기 제 2 파워 라인은 제 2 연결 패턴과 연결되는 것을 특징으로 한다.
나아가, 상기 제 1 연결 패턴은 사다리 형태 또는 패드 형태로 형성하는 것을 특징으로 한다.
나아가, 상기 제 2 연결 패턴은 바 형태로 형성하는 것을 특징으로 한다.
나아가, 상기 제 1 파워 라인 및 제 2 파워 라인은 라인 형태로 형성하는 것을 특징으로 한다.
나아가, 상기 제 1 연결 패턴 및 상기 제 2 연결 패턴은 상기 제 1 파워 라인 및 제 2 파워 라인과 교차하는 방향으로 연장된 형태로 형성하는 것을 특징으로 한다.
나아가, 상기 제 1 파워 라인 및 제 2 파워 라인은 전원 전압 및 접지 전압 중 선택된 어느 하나의 전압이 인가되는 것을 특징으로 한다.
본 발명의 다양한 실시예들에 따르면, 다수의 블록 영역들 사이의 경계 영역에 파워 라인을 연결하기 위한 연결 패턴을 배치함에 따라 다음과 같은 효과를 얻을 수 있다.
첫째, 다수의 블록 영역들에 배치된 동일 파워 라인들을 모두 연결할 수 있게 됨에 따라 전류의 공급이 원활해지는 효과를 얻을 수 있다.
둘째, 다수의 블록 영역들에 배치된 동일 파워 라인들이 모두 연결됨에 따라 파워 드롭(Power Drop)의 발생을 방지할 수 있으며, 이로 인해 소자의 동작 특성이 향상되는 효과를 얻을 수 있다.
도 1a 및 도 1b는 다수의 블록 영역의 배치 구조를 도시한 레이아웃도이다.
도 2a 내지 도 2c는 본 출원의 일 실시예에 따른 반도체 소자의 파워 라인 배치 구조를 도시한 레이아웃도이다.
도 3a 내지 도 3c는 본 출원의 일 실시예에 따른 반도체 소자의 파워 라인 배치 방법을 도시한 사시도이다.
도 2a 내지 도 2c는 본 출원의 일 실시예에 따른 반도체 소자의 파워 라인 배치 구조를 도시한 레이아웃도이다.
도 3a 내지 도 3c는 본 출원의 일 실시예에 따른 반도체 소자의 파워 라인 배치 방법을 도시한 사시도이다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 통해 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 본 출원의 일 실시예를 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 출원의 일 실시예에 대한 이해를 방해한다고 판단되는 경우에는 그 상세한 설명은 생략한다.
반도체 메모리 장치는 데이터 억세스를 위해, 외부 전원 전압, 접지 전압, 내부 전원 전압, 기준 전압 및 고전압 등과 같은 동작 전원 전압을 필요로 한다.
동작 전원 전압은 파워 라인들을 통해 반도체 메모리 장치의 셀 영역에 전달되며, 동작 전원 전압을 전달하는 파워 라인들은 다수의 블록 영역의 내부 연결 상태 및 배치 구조에 따라 각 블록 영역에 형성되는 파워 라인의 배치 구조가 상이하게 형성될 수 있다.
본 문서에 개시된 다양한 실시예들은 각 블록 영역들에 배치되는 파워 라인 위치가 상이할 경우, 인접한 두 블록 영역의 동일 파워 라인들이 모두 연결되지 못하는 문제를 해결하기 위한 반도체 소자의 파워 라인 배치 구조 및 배치 방법을 제공하고자 한다.
도 1a 및 도 1b는 다수의 블록 영역이 배치된 모습을 개념적으로 도시한 레이아웃이다.
블록 영역(BLOCK1, BLOCK2, BLOCK3, BLOCK4)은 복수의 워드 라인(미도시) 및 복수의 비트 라인(미도시)으로 구성되는 복수의 단위 메모리 셀들로 구성될 수 있다.
또한, 블록 영역(BLOCK1, BLOCK2, BLOCK3, BLOCK4) 외부에는 전원 전압(VDD)을 인가받기 위한 전원패드(미도시)와 접지 전압(VSS)을 인가받기 위한 접지패드(미도시)를 더 포함할 수 있다.
이러한 구성 요소를 포함하는 다수의 블록 영역(BLOCK1 ~ BLOCK4)은 하나의 방향 또는 다수의 방향을 따라 각각의 블록 영역이 일정 간격 이격되어 배치될 수 있다.
예컨대, 다수의 블록 영역(BLOCK1 ~ BLOCK4)은 도 1a와 같이 Y축 방향을 따라 일정 간격 이격되어 배치될 수 있다. 또한, 실시예에 따라 다수의 블록 영역(BLOCK1 ~ BLOCK4)은 도 1b와 같이 X축 방향을 따라 일정 간격 이격되어 배치될 수 있다. 여기서는 X축 또는 Y축 방향을 따라 나열된 모습만을 도시하고 있으나, 이에 한정되지는 않으며 다양한 형태로 배치될 수 있다. 예를 들어, 도 1a및 도 1b가 합쳐진 매트릭스(Matrix)형태로 배치될 수 있다.
도 2a 내지 도 2c는 본 출원의 일 실시예에 따른 반도체 소자의 파워 라인 배치 구조를 도시한 레이아웃이다. 도 2a 내지 도 2c는 다수의 블록 영역들에 배치된 파워 라인들 사이의 연결 관계를 나타내기 위한 것으로, 설명의 편의를 위해 파워 라인 이외의 구성 요소는 생략하도록 한다.
본 문서에서는 인접한 두 개의 블록 영역을 기준으로 설명하고 있으나, 다양한 실시예들에 따른 파워 라인 배치 구조는 인접한 두 개의 블록 영역뿐 아니라 반도체 모든 레이아웃 분야에 적용할 수 있다.
먼저, 도 2a를 참조하면, 제 1 블록 영역(A)이 배치되고, 제 1 블록 영역(A)과 일정 간격 이격되어 제 2 블록 영역(B)이 배치된다. 제 1 블록 영역(A) 및 제 2 블록 영역(B)들 사이를 경계 영역(C)이라고 정의한다. 경계 영역은 별도의 회로가 포함되어 있지 않은 아이솔레이션 영역일 수 있다.
제 1 블록 영역(A)과 제 2 블록 영역(B)은 도 1a와 같이 Y축 방향으로 인접하여 배치되는 것으로 도시되어 있으나, 이에 한정하지는 않으며 X축 또는 Y축 방향에 관계 없이 다양한 형태로 배치될 수 있다.
제 1 블록 영역(A)은 제 1 파워 라인(200a) 및 제 2 파워 라인(200b)을 포함하고, 제 2 블록 영역(B)은 제 1 파워 라인(210a) 및 제 2 파워 라인(210b)을 포함한다. 도 2a에서는, 제 1 파워 라인(210a) 및 제 2 파워 라인(210b)의 크기 및 형태가 동일하게 도시되어 있으나, 이에 한정하지 않으며 제 1 파워 라인(210a) 및 제 2 파워 라인(210b)이 서로 다른 크기 및 형태로 형성될 수 도 있다.
제 1 파워 라인(200a, 210a)은 제 1 전압을 공급하기 위한 파워 라인이며, 제 2 파워 라인(210a, 210b)은 제 2 전압을 공급하기 위한 파워라인이다. 여기서, 제 1 전압은 전원전압(VDD)이며, 제 2 전압은 접지전압(VSS)일 수 있으며, 반대로 제 1 전압은 접지전압(VSS)이며, 제 2 전압은 전원전압(VDD)일 수 있다.
제 1 파워 라인(200a, 210a) 및 제 2 파워 라인(200b, 210b)은 Y축 방향으로 연장된 라인 형태로 형성되며, 다수의 제 1 파워 라인(200a, 210a) 및 제 2 파워 라인(200b, 210b)은 X축 방향을 따라 일정 간격 이격되어 배치된다.
제 1 블록 영역(A) 및 제 2 블록 영역(B) 외부에는 외부 전원으로부터 전원전압(VDD) 및 접지전압(VSS)을 전달하는 파워 패드(미도시)가 더 포함될 수 도 있으며, 제 1 파워 라인(200a) 및 제 2 파워 라인(210a)은 파워 패드(미도시)와 연결될 수 있다.
제 1 파워 라인(200a, 210a) 및 제 2 파워 라인(200b, 210b)이 배치되는 순서는 도 2a에 도시된 구조에 한정하지 않으며, 상황에 따라 다양한 방법으로 배치할 수 있다.
예컨대, 제 1 파워 라인(200a, 210a) 및 제 2 파워 라인(200b, 210b)이 교번으로 배치될 수도 있으며, 제 1 파워 라인(200a, 210a) 또는 제 2 파워 라인(200b, 210b)이 여러 개 반복되어 배치될 수도 있다. 여기서, 하나의 블록 영역에 구비되는 파워 라인의 개수는 이용되는 반도체 장치의 메모리 용량 등에 따라서 달라질 수 있다.
또한, 제 1 블록 영역(A)에 포함된 제 1 파워 라인(200a) 및 제 2 파워 라인(200b)과 제 2 블록 영역(B)에 포함된 제 1 파워 라인(210a) 및 제 2 파워 라인(210b)은 경계 영역(C)을 중심으로 각 블록 영역이 서로 대칭되는 구조 즉, 동일한 구조로 배치되지 않을 수 있다.
본 출원에서는 인접한 두 블록 영역(A, B)에 형성되는 파워 라인의 배치 구조가 서로 다를 경우, 두 블록 영역(A, B)에 형성된 동일 파워 라인의 연결을 원활하게 하기 위한 것이 목적이다. 따라서, 두 블록 영역(A, B)에 형성된 파워 라인의 배치 구조가 상이한 형태 즉, 경계 영역(C)을 중심으로 각 블록 영역이 대칭이 아닌 형태를 도시하여 설명하도록 한다. 그러나, 본 출원의 실시예는 두 블록 영역(A, B)에 형성된 파워 라인의 배치 구조가 동일한 형태에도 적용 가능하다.
경계 영역(C)에는 제 1 블록 영역(A) 및 제 2 블록 영역(B)에 배치된 파워 라인들 중 동일 파워 라인들, 예컨대, 제 1 파워 라인(200a, 210a)을 연결하기 위한 제 1 연결 패턴(250)이 배치된다. 제 1 연결 패턴(250)은 제 1 파워 라인(200a, 210a) 및 제 2 파워 라인(210a, 210b)과 서로 다른 레이어 상에 형성될 수 있다.
예컨대, 제 1 연결 패턴(250)은 제 1 파워 라인(200a, 210a) 및 제 2 파워 라인(210a, 210b)보다 하부에 위치할 수 있다. 또한, 제 1 연결 패턴(250)은 제 1 파워 라인(200a, 210a) 및 제 2 파워 라인(210a, 210b)은 제 1 연결 패턴(250)보다 상부에 위치할 수 있다.
제 1 연결 패턴(250)은 사다리 형태 또는 하나의 패드 형태로 형성될 수 있다.
사다리 형태의 제 1 연결 패턴(250)은 X축 방향으로 연장된 제 1 바 패턴(250a), 제 1 바 패턴(250a)과 평행한 방향으로 연장되며, 제 1 바 패턴(250a)과 일정 간격 이격되어 배치된 제 2 바 패턴(250b)를 포함한다. 그리고, 제 1 바 패턴(250a) 및 제 2 바 패턴(250b)과 교차되며 제 1 바 패턴(250a) 및 제 2 바 패턴(250b) 사이를 연결하는 다수의 제 3 바 패턴(250c)을 포함한다.
여기서, 다수의 제 3 바 패턴(250c)는 일정한 간격(d1) 이격되어 배치된다. 제 3 바 패턴(250c)들 사이의 간격(d1)은 파워 라인의 저항을 고려하여 변경 할 수 있다.
제 1 연결 패턴(250)은 제 1 블록 영역(A)에 배치된 제 1 파워 라인(200a)과 제 2 블록 영역(B)에 배치된 제 1 파워 라인(210a)과 모두 연결된다.
제 1 블록 영역(A)의 제 1 파워 라인(200a)은 제 1 바 패턴(250a)과 중첩되는 부분까지 확장(Y 방향으로 연장)된 제 1 보조 패턴(205)을 더 포함하며, 제 1 보조 패턴(205)과 연결되는 콘택(270)을 통해 제 1 연결 패턴(250)의 제 1 바 패턴(250a)과 전기적으로 연결된다.
또한, 제 2 블록 영역(B)의 제 1 파워 라인(210a)은 제 2 바 패턴(250b)과 중첩되는 부분까지 확장(Y 방향으로 연장)된 제 2 보조 패턴(215)을 더 포함하며, 제 2 보조 패턴(215)과 연결되는 콘택(270)을 통해 제 1 연결 패턴(250)의 제 2 바 패턴(250b)과 전기적으로 연결된다. 여기서, 제 1 보조 패턴(205) 및 제 2 보조 패턴(215)은 제 1 파워 라인(200a, 210a)과 동일 레이어에 형성된다.
제 1 연결 패턴(250)은 제 1 파워 라인(200a, 210a) 및 제 2 파워 라인(210a, 210b)과 다른 레이어 상에 형성되어 있으므로 별도의 콘택(270)을 통해 연결될 수 있도록 한다. 즉, 제 1 블록 영역(A) 및 제 2 블록 영역(B)에 각각 배치된 제 1 파워 라인(200a, 210a)들은 제 1 연결 패턴(250)을 통해 모두 연결될 수 있다.
도 2b를 참조하면, 제 1 블록 영역(A)과 제 2 블록 영역(B)들 사이의 경계 영역(C)에 제 2 연결 패턴(260)이 배치된다.
제 2 연결 패턴(260)은 X축 방향으로 연장된 바 형태이며, 제 1 파워 라인(200a, 210a) 및 제 2 파워 라인(200b, 210b)과 동일 레이어 상에 위치한다. 즉, 제 1 연결 패턴(250)과 제 2 연결 패턴(260)은 서로 다른 레이어 상에 형성될 수 있다.
제 2 연결 패턴(260)은 제 1 블록 영역(A)에 배치된 제 2 파워 라인(200a)과 제 2 블록 영역(B)에 배치된 제 2 파워 라인(210b)을 모두 연결시킨다.
제 1 블록 영역(A)의 제 2 파워 라인(200b)은 제 2 연결 패턴(260)과 접촉되는 부분까지 확장된 제 3 보조 패턴(240)을 더 포함한다. 또한, 제 2 블록 영역(B)의 제 2 파워 라인(210b)은 제 2 연결 패턴(260)과 접촉되는 부분까지 확장된 제 4 보조 패턴(245)을 더 포함한다. 제 3 보조 패턴(240)과 제 4 보조 패턴(245)은 각각 제 2 연결 패턴(260)과 전기적으로 연결된다.
즉, 제 1 블록 영역(A) 및 제 2 블록 영역(B)들에 각각 배치된 제 2 파워 라인(200b, 210b)들은 제 2 연결 패턴(260)을 통해 모두 연결된다.
기존에는 인접한 두 블록 영역 내에 형성된 파워 라인의 배치 구조가 상이한 경우, 불가피하게 서로 연결되지 못하는 파워 라인들이 다수 발생하는 문제가 있었다. 본 출원에서는 도 2a 및 도 2b에 도시된 바와 같이, 두 블록 영역들 사이에 연결 패턴을 추가 배치함으로써 두 블록 영역들 내에 형성된 동일 파워 라인들을 모두 연결할 수 있는 효과를 얻을 수 있다.
도 2c는 제 1 연결 패턴(250) 및 제 2 연결 패턴(260)이 모두 배치된 레이아웃을 도시한 것으로, 제 1 블록 영역(A) 및 제 1 블록 영역(A)과 인접한 제 2 블록 영역(B) 내에 형성된 제 1 파워 라인(200a, 210a) 및 제 2 파워 라인(200b, 210b)들이 동일 파워 라인끼리 모두 연결된 모습을 도시한 것이다.
도 2c를 참조하면, 제 1 블록 영역(A) 및 제 2 블록 영역(B)들 사이의 경계 영역(C)에는 제 1 연결 패턴(250) 및 제 2 연결 패턴(260)이 배치되며, 제 1 연결 패턴(250) 및 제 2 연결 패턴(260)은 서로 다른 레이어 상에 구비된다.
제 1 연결 패턴(250)은 콘택(270)을 통해 제 1 블록 영역(A) 및 제 2 블록 영역(B)의 모든 제 1 파워 라인(200a, 210a)들을 연결하며, 제 2 연결 패턴(260)은 제 1 블록 영역(A) 및 제 2 블록 영역(B)의 모든 제 2 파워 라인(200b, 210b)들을 연결하는 구조이다.
여기서, 제 1 연결 패턴(250)은 사다리 형태 이외의 형태로도 형성할 수 있다. 예컨대, 제 1 연결 패턴(250)은 하나의 패드 형태로 형성할 수 있다. 다만, 제 1 연결 패턴(250)의 선폭(W1)이 상부에 형성되는 제 2 연결 패턴(260)의 선폭(W2)과 차이가 있어야 한다.
제 1 연결 패턴(250)과 제 2 연결 패턴(260)의 선폭이 동일하게 되면, 제 1 파워 라인(200a, 210a)과 제 2 파워 라인(200b, 210b)이 서로 연결되어 브리지(bridge) 현상, 즉 파워 라인간에 쇼트(short)가 발생하고 이로 인한 페일(fail)이 발생할 수 있다.
따라서, 제 1 연결 패턴(250)과 제 2 연결 패턴(260)은 Y축 방향의 선폭(W1, W2)이 상이한 범위 내에서 다양한 형태로 형성할 수 있다. 본 문서에서는 선폭(W1)이 더 크게 도시되어 있다.
상술한 바와 같이, 하부 레이어에는 제 1 파워 라인(200a, 210a)들을 연결하는 제 1 연결 패턴(250)을 배치하고, 상부 레이어에는 제 2 파워 라인(200b, 210b)들을 연결하는 제 2 연결 패턴(260)을 배치함으로써, 두 블록 영역들에 포함된 파워 라인들을 동일 파워 라인들끼리 모두 연결할 수 있는 효과를 얻을 수 있다.
여기서는 두 개의 연결 패턴을 예를 들어 설명하고 있으나, 두 개의 연결 패턴에 한정하지 않는다. 추가 파워 라인이 배치되는 경우, 또 다른 레이어에 연결 패턴을 추가하여 배치할 수도 있다. 또한, 제 1 연결 패턴(250)을 통해 제 2 파워 라인(200b, 210b)들이 연결되고, 제 2 연결 패턴(260)을 통해 제 1 파워 라인(200a, 210a)들이 연결될 수 도 있다.
상술한 바와 같이, 서로 다른 레이어 상에 형성된 연결 패턴을 이용하여 다수의 블록 영역에 배치된 동일 파워 라인들을 모두 연결함에 따라 모든 파워 라인이 블록 영역들 사이에서 원활하게 연결되는 효과를 얻을 수 있다. 모든 파워 라인이 원활하게 연결됨에 따라 파워 드롭과 같은 문제를 해결할 수 있다.
도 3a 내지 도 3c는 본 출원의 실시예에 따른 파워 라인을 연결하기 위한 연결 패턴을 포함하는 반도체 소자의 제조 방법을 도시한 사시도이다.
도 3a를 참조하면, 제 1 블록 영역(A) 및 제 2 블록 영역(B)을 포함하고, 두 블록 영역들 사이의 경계 영역(C)을 포함하는 반도체 기판(300) 전체 상부에 제 1 절연막(320)을 형성한다. 제 1 절연막(320)은 BPSG(BoroPhosphoSilicate Glass), PSG(PhosphoSilicate Glass), FSG(Fluorinated Silicate Glass), HDP(High Density Plasma), TEOS(Tetra Ethyle Ortho Silicate)등으로 형성될 수 있다.
그리고, 경계 영역(C)의 제 1 절연막(320) 상에 제 1 연결 패턴(350)을 형성한다.
제 1 연결 패턴(350)은 사다리 형태로 형성될 수 있다. 제 1 연결 패턴(350)을 더욱 구체적으로 설명하면 다음과 같다.
제 1 연결 패턴(350)은 X축 방향으로 연장된 제 1 바 패턴(350a), 제 1 바 패턴(350a)과 평행한 방향으로 연장되며, 제 1 바 패턴(350a)과 Y축 방향으로 일정 간격 이격되어 배치된 제 2 바 패턴(350b)을 포함한다. 이때, 제 1 바 패턴(350a) 및 제 2 바 패턴(350b)은 동일한 길이로 형성할 수 있다.
그리고, 제 1 바 패턴(350a) 및 제 2 바 패턴(350b)과 교차하는 Y방향으로 연장되며 제 1 바 패턴(350a) 및 제 2 바 패턴(350b) 사이를 연결하는 다수의 제 3 바 패턴(350c)을 포함한다. 여기서, 다수의 제 3 바 패턴(350c)는 일정한 간격(d1)으로 이격되어 배치된다. 제 3 바 패턴(350c)들 사이의 간격(d1)은 후속 으로 형성되는 제 1 파워 라인(300a, 310a)의 저항을 고려하여 조정할 수 있다.
제 1 연결 패턴(350)은 다수의 제 1 파워 라인(300a, 310a)들을 연결할 수 있는 형태라면 반드시 사다리 형태에 한정하지 않는다. 예컨대, 제 1 연결 패턴(350)은 패드 형태로 형성할 수 있으며, 그 선폭(W1)은 후속으로 형성되는 제 2 연결 패턴(도 3c의 '360')의 선폭(W2)보다 크게 형성하는 것이 바람직하다.
도 3b를 참조하면, 제 1 연결 패턴(350)을 포함하는 제 1 절연막(320) 전체 상부에 제 2 절연막(330)을 형성한다. 제 2 절연막(330)은 제 1 절연막(320)과 동일한 물질로 형성할 수 있다.
제 2 절연막(330)을 식각하여 제 1 연결 패턴(350)의 제 1 바 패턴(350a) 및 제 2 바 패턴(350b)을 노출시키는 다수의 콘택홀을 형성한다. 이어서, 콘택홀에 도전물질을 매립하여 다수의 콘택(370)을 형성한다. 다수의 콘택(370)은 후속으로 형성되는 제 1 파워 라인(300a, 310a)이 위치되는 부분에 형성할 수 있다.
도 3c를 참조하면, 제 1 블록 영역(A) 및 제 2 블록 영역(B)의 제 2 절연막(330) 상부에 다수의 제 1 파워 라인(300a, 310a) 및 제 2 파워 라인(300b, 310b)을 형성한다. 다수의 제 1 파워 라인(300a, 310a) 및 제 2 파워 라인(300b, 310b)은 Y축 방향으로 연장된 라인 형태로 형성하며, X축 방향으로 일정 간격 이격되어 형성된다. 도 3c에서는, 제 1 파워 라인(300a, 310a) 및 제 2 파워 라인(300b, 310b)의 크기 및 형태가 동일하게 도시되어 있으나, 이에 한정하지 않으며 제 1 파워 라인(300a, 310a) 및 제 2 파워 라인(300b, 310b)이 서로 다른 크기 및 형태로 형성될 수 도 있다.
제 1 블록 영역(A) 및 제 2 블록 영역(B)은 제 1 파워 라인(300a, 310a) 및 제 2 파워 라인(300b, 310b)을 모두 포함한다. 제 1 파워 라인(300a, 310a) 및 제 2 파워 라인(300b, 310b)은 교번으로 배치될 수도 있으며, 동일한 파워 라인이 여러 번 반복되어 배치될 수 도 있다.
제 1 파워 라인(300a, 310a)은 전원전압(VDD)을 공급하기 위한 파워 라인이며, 제 2 파워 라인(310a, 310b)은 접지전압(VSS)을 공급하기 위한 파워라인일 수 있다. 반대로, 제 1 파워 라인(300a, 310a)은 접지전압(VSS)을 공급하기 위한 파워 라인이며, 제 2 파워 라인(310a, 310b)은 전원전압(VDD)을 공급하기 위한 파워라인일 수 있다.
제 1 블록 영역(A)에 포함된 제 1 파워 라인(300a) 및 제 2 파워 라인(300b)과 제 2 블록 영역(B)에 포함된 제 1 파워 라인(310a) 및 제 2 파워 라인(310b)은 서로 대칭되는 구조 즉, 동일한 구조로 배치되지 않을 수 있다.
그리고, 경계 영역(C)의 제 2 절연막(330) 상부에 제 2 연결 패턴(360)을 형성한다. 제 2 연결 패턴(360)은 제 1 파워 라인(300a, 310a) 및 제 2 파워 라인(300b, 310b)들과 교차하는 X 축 방향으로 연장된 바 형태일 수 있다. 제 2 연결 패턴(360)은 제 1 파워 라인(300a, 310a) 및 제 2 파워 라인(300b, 310b)과 동시에 형성할 수도 있으며, 제 1 파워 라인(300a, 310a) 및 제 2 파워 라인(300b, 310b)을 형성한 이후 또는 이전에 형성할 수도 있다.
여기서, 제 1 파워 라인(300a, 310a) 및 제 2 파워 라인(300b, 310b) 및 제 2 연결 패턴(360)은 모두 동일 레이어 상에 형성된다.
다음으로, 제 1 파워 라인(300a)의 일측에 제 1 파워 라인(300a)이 연장된 형태의 제 1 보조 패턴(305)을 형성한다. 제 1 보조 패턴(305)은 하부에 형성된 제 1 연결 패턴(350)의 제 1 바 패턴(350a)과 중첩되는 위치까지 연장되도록 형성한다. 제 1 보조 패턴(305)은 제 1 연결 패턴(350) 상부에 형성된 콘택(370)과 전기적으로 연결된다.
또한, 제 1 파워 라인(310a)의 타측에 제 1 파워 라인(310a)이 연장된 형태의 제 2 보조 패턴(315)을 형성한다. 제 2 보조 패턴(315)은 하부에 형성된 제 1 연결 패턴(350)의 제 2 바 패턴(350b)과 중첩되는 위치까지 연장되도록 형성한다. 제 2 보조 패턴(315)은 제 1 연결 패턴(350) 상부에 형성된 콘택(370)과 전기적으로 연결된다.
즉, 제 1 연결 패턴(350)과 콘택(370)을 통해 제 1 블록 영역(A) 및 제 2 블록 영역(B)에 배치된 제 1 파워 라인(300a, 310a)들이 모두 연결될 수 있다. 여기서, 제 1 파워 라인(300a, 310a)이 연장되어 형성되는 제 1 보조 패턴(305) 및 제 2 보조 패턴(315)은 별도의 패터닝 공정을 통해 형성할 수 도 있으며, 파워 라인 자체를 기존보다 길게 디자인하여 한번의 패터닝 공정을 통해 형성할 수 도 있다.
그리고, 제 2 파워 라인(300b)의 일측에 제 2 파워 라인(300b)이 연장된 형태의 제 3 보조 패턴(340)을 형성한다. 제 3 보조 패턴(340)은 제 2 파워 라인(300b)과 동일한 레이어에 형성된 제 2 연결 패턴(360)과 접촉되는 위치까지 연장되어 제 2 연결 패턴(360)과 전기적으로 연결된다.
또한, 제 2 파워 라인(310b)의 타측에 제 2 파워 라인(310b)이 연장된 형태의 제 4 보조 패턴(345)을 형성한다. 제 4 보조 패턴(345) 역시 제 2 파워 라인(310b)과 동일한 레이어에 형성된 제 2 연결 패턴(360)과 접촉되는 위치까지 연장되어 형성된다. 제 2 파워 라인(310b)은 제 4 보조패턴(345)을 통해 제 2 연결 패턴(360)과 전기적으로 연결된다.
즉, 제 2 연결 패턴(360)을 통해 제 1 블록 영역(A) 및 제 2 블록 영역(B)에 배치된 제 2 파워 라인(300b, 310b)들이 모두 연결될 수 있다.
상술한 바와 같이, 서로 다른 레이어 상에 형성된 연결 패턴을 이용하여 다수의 블록 영역에 배치된 서로 다른 파워 라인을 모두 연결함에 따라 모든 파워 라인이 블록 영역들 사이에서 원활하게 연결되는 효과를 얻을 수 있다. 모든 파워 라인이 원활하게 연결됨에 따라 파워 드롭과 같은 문제를 해결할 수 있다.
이상의 설명은 본 출원의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 출원이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 출원의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다.
따라서, 본 출원에 개시된 실시예들은 본 출원의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 출원의 기술 사상의 범위가 한정되는 것은 아니다.
본 출원의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
200a, 200b, 300a, 300b : 제 1 파워 라인
200b, 210b, 310a, 310b : 제 2 파워 라인
205, 305 : 제 1 보조 패턴 215, 315 : 제 2 보조 패턴
240, 340 : 제 3 보조 패턴 245, 345 : 제 4 보조 패턴
250, 350 : 제 1 연결 패턴 250a, 350a : 제 1 바 패턴
250b, 350b : 제 2 바 패턴 250c, 350c : 제 3 바 패턴
260, 360 : 제 2 연결 패턴 270, 370 : 콘택
300 : 반도체 기판 320 : 제 1 절연막
330 : 제 2절연막
200b, 210b, 310a, 310b : 제 2 파워 라인
205, 305 : 제 1 보조 패턴 215, 315 : 제 2 보조 패턴
240, 340 : 제 3 보조 패턴 245, 345 : 제 4 보조 패턴
250, 350 : 제 1 연결 패턴 250a, 350a : 제 1 바 패턴
250b, 350b : 제 2 바 패턴 250c, 350c : 제 3 바 패턴
260, 360 : 제 2 연결 패턴 270, 370 : 콘택
300 : 반도체 기판 320 : 제 1 절연막
330 : 제 2절연막
Claims (20)
- 다수의 제 1 파워 라인 및 제 2 파워 라인을 포함하는 제 1 블록 영역;
다수의 제 1 파워 라인 및 제 2 파워 라인을 포함하며, 상기 제 1 블록 영역과 이격되어 배치된 제 2 블록 영역;
상기 제 1 블록 영역 및 제 2 블록 영역 사이에 배치되며, 상기 제 1 블록 영역의 상기 제 1 파워 라인과 상기 제 2 블록 영역의 상기 제 1 파워 라인을 연결하는 제 1 연결 패턴; 및
상기 제 1 블록 영역 및 제 2 블록 영역 사이에 배치되며, 상기 제 1 블록 영역의 상기 제 2 파워 라인과 상기 제 2 블록 영역의 제 2 파워 라인을 연결하는 제 2 연결 패턴을 포함하며,
상기 제 1 연결 패턴 및 상기 제 2 연결 패턴은 적어도 일부분이 수직 방향으로 서로 중첩되게 상이한 레이어 상에 배치되는 것을 특징으로 하는 반도체 소자의 파워 라인 배치 구조. - ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈청구항 1에 있어서,
상기 제 1 파워 라인 및 제 2 파워 라인은 라인 형태인 것을 특징으로 하는 반도체 소자의 파워 라인 배치 구조. - ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈청구항 1에 있어서,
상기 제 1 파워 라인 및 제 2 파워 라인은 각각 전원 전압 및 접지 전압 중 선택된 어느 하나가 인가되는 것을 특징으로 하는 반도체 소자의 파워 라인 배치 구조. - ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈청구항 1에 있어서,
상기 제 1 연결 패턴은 상기 제 2 연결 패턴의 하부 레이어 상에 위치하는 것을 특징으로 하는 반도체 소자의 파워 라인 배치 구조. - ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈청구항 1에 있어서,
상기 제 1 파워 라인 및 상기 제 2 파워 라인은 동일한 레이어 상에 위치하는 것을 특징으로 하는 반도체 소자의 파워 라인 배치 구조. - ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈청구항 1에 있어서,
상기 제 1 연결 패턴은 상기 제 1 파워 라인과 서로 다른 레이어 상에 위치하는 것을 특징으로 하는 반도체 소자의 파워 라인 배치 구조. - ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈청구항 1에 있어서,
상기 제 1 연결 패턴은 사다리 형태 또는 패드 형태로 형성된 것을 특징으로 하는 반도체 소자의 파워 라인 배치 구조. - ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈청구항 1에 있어서,
상기 제 1 연결 패턴은
상기 제 1 파워 라인과 교차되는 방향으로 연장된 제 1 바 패턴;
상기 제 1 바 패턴과 일정 간격 이격되어 상기 제 1 바 패턴과 평행하게 연장되는 제 2 바 패턴; 및
상기 제 1 바 패턴 및 상기 제 2 바 패턴과 교차되며 상기 제 1 바 패턴 및 상기 제 2 바 패턴을 연결하는 다수의 제 3 바 패턴
을 포함하는 것을 특징으로 하는 반도체 소자의 파워 라인 배치 구조. - ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈청구항 8에 있어서,
상기 제 1 파워 라인의 서로 마주보는 제 1 연결 패턴 방향으로 연장되어 형성된 보조 패턴; 및
상기 보조 패턴과 연결된 콘택을 더 포함하는 것을 특징으로 하는 반도체 소자의 파워 라인 배치 구조. - ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈청구항 9에 있어서,
상기 제 1 블록 영역의 상기 제 1 파워 라인은 상기 콘택을 통해 상기 제 1 바 패턴과 연결되고, 상기 제 2 블록 영역의 상기 제 1 파워 라인은 상기 콘택을 통해 상기 제 2 바 패턴과 연결되는 것을 특징으로 하는 반도체 소자의 파워 라인 배치 구조. - ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈청구항 1에 있어서,
상기 제 2 연결 패턴은 상기 제 2 파워 라인과 동일한 레이어 상에 위치하는 것을 특징으로 하는 반도체 소자의 파워 라인 배치 구조. - ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈청구항 1에 있어서,
상기 제 2 연결 패턴은 바 형태로 형성된 것을 특징으로 하는 반도체 소자의 파워 라인 배치 구조. - ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈청구항 1에 있어서,
상기 제 2 연결 패턴은 상기 제 1 파워 라인 및 상기 제 2 파워 라인과 교차되는 방향으로 연장된 연장된 형태인 것을 특징으로 하는 반도체 소자의 파워 라인 배치 구조. - ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈청구항 1에 있어서,
상기 제 2 파워 라인의 마주보는 제 2 연결 패턴 방향으로 연장된 보조 패턴을 더 포함하며, 상기 보조 패턴이 상기 제 2 연결 패턴과 연결되는 것을 특징으로 하는 반도체 소자의 파워 라인 배치 구조. - 다수의 블록 영역 및 블록 영역들 사이의 경계 영역을 포함하는 반도체 기판 상부에 제 1 절연막을 형성하는 단계;
상기 경계 영역의 제 1 절연막 상부에 제 1 연결 패턴을 형성하는 단계;
상기 제 1 연결 패턴 상부에 제 2 절연막을 형성하는 단계;
상기 제 2 절연막을 식각하여 상기 제 1 연결 패턴과 연결되는 다수의 콘택을 형성하는 단계;
상기 각각의 블록 영역의 상기 제 2 절연막 상부에 제 1 파워 라인 및 제 2 파워 라인을 형성하고, 상기 경계 영역의 상기 제 2 절연막 상부에 제 2 연결 패턴을 형성하는 단계를 포함하되, 상기 제 1 파워 라인은 상기 콘택을 통해 상기 제 1 연결 패턴과 연결되고, 상기 제 2 파워 라인은 제 2 연결 패턴과 연결되는 것을 특징으로 하는 반도체 소자의 파워 라인 배치 방법. - ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈청구항 15에 있어서,
상기 제 1 연결 패턴은 사다리 형태 또는 패드 형태로 형성하는 것을 특징으로 하는 반도체 소자의 파워 라인 배치 방법. - ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈청구항 15에 있어서,
상기 제 2 연결 패턴은 바 형태로 형성하는 것을 특징으로 하는 반도체 소자의 파워 라인 배치 방법. - ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈청구항 15에 있어서,
상기 제 1 파워 라인 및 제 2 파워 라인은 라인 형태로 형성하는 것을 특징으로 하는 반도체 소자의 파워 라인 배치 방법. - ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈청구항 15에 있어서,
상기 제 1 연결 패턴 및 상기 제 2 연결 패턴은 상기 제 1 파워 라인 및 제 2 파워 라인과 교차하는 방향으로 연장된 형태로 형성하는 것을 특징으로 하는 반도체 소자의 파워 라인 배치 방법. - ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈청구항 15에 있어서,
상기 제 1 파워 라인 및 제 2 파워 라인은 전원 전압 및 접지 전압 중 선택된 어느 하나의 전압이 인가되는 것을 특징으로 하는 반도체 소자의 파워 라인 배치 방법.
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